JP6325120B2 - 抵抗変化型メモリデバイスを用いた物理的複製防止機能回路 - Google Patents

Description

ランダム且つ一意のワンタイム暗号化キーの生成は、特に、キーがローカルで生成されて、マスターキー管理システムによって分配されない場合に、困難である。同じように、製品／部品の一意の識別は、違法製品が市場に供給されることを回避するために部品の信頼性を証明する製造業が直面する困難な課題である。

本開示の実施形態は、以下で与えられている詳細な説明から、及び本開示の様々な実施形態の添付の図面から、より完全に理解されるであろう。なお、実施形態は、本開示を具体的な実施形態に制限するものと解されるべきではなく、単に説明及び理解のためである。

本開示の一実施形態に従って、単一の抵抗変化型メモリデバイスを用いた物理的複製防止機能（ＰＵＦ；Physically Unclonable Function）回路を表す。

低い抵抗を有する磁気トンネル接合（ＭＴＪ；magnetic tunneling junction）に基づいた抵抗変化型メモリデバイスを表す。

高い抵抗を有するＭＴＪに基づいた抵抗変化型メモリデバイスを表す。

本開示の一実施形態に従って、複数の抵抗変化型メモリデバイスを備えたＰＵＦ回路を表す。

本開示の一実施形態に従って、複数の抵抗変化型メモリデバイス及び自動ゼロ化コンパレータを備えたＰＵＦ回路を表す。

本開示の他の実施形態に従って、複数の抵抗変化型メモリデバイス及び自動ゼロ化コンパレータを備えたＰＵＦ回路を表す。

本開示の他の実施形態に従って、図３又は図４のＰＵＦ回路のアレイを備えたＰＵＦ回路を表す。

本開示の他の実施形態に従って、単一の抵抗変化型メモリデバイスを用いたＰＵＦ回路を表す。

本開示の一実施形態に従って、抵抗変化型メモリデバイスを用いたＰＵＦ回路を備えたスマートデバイス又はコンピュータデバイス又はＳｏＣ（System-on-Chip）である。

上記の適用の両方に対処するいくつかの方法が提案されている。最も一般的な技術の１つは、物理的複製防止機能（ＰＵＦ）と呼ばれる。ＰＵＦにおいて、製造に起因した物理的な変動は、一意のＩＤ又はキーを生成するのに利用される。集積回路（ＩＣ；integrated circuit）において、そのような変動は顕著であり、統合されたＰＵＦ回路を構築するために効果的に利用され得る。それらの統合的性質により、リバース・エンジニアリングを行って基礎をなす回路を特定し、違法回路においてＰＵＦの性質を再現することは、困難である。

結果として、顧客に供給される多くのＩＣはＰＵＦ回路を組み込まれている。ＰＵＦ回路は困難に直面している。例えば、正しいチップが違法チップとして特定される誤拒否率であるＦＲＲ（false rejection rate）、及び違法チップが正しいチップとして特定される誤受入率であるＦＡＲ（false acceptance rate）がある。ＦＡＲ及びＦＲＲは、μインター、μイントラ、σインター及びσイントラのようなパラメータに基づき推定され得る。回路に基づくＰＵＦ（例えば、０．３５μｍプロセスノードにおける。）において、μインターは、１．３％近くで達成され得（理想：０％）、μイントラは、５０％近くで達成され得る（理想：５０％）。既知のＰＵＦ回路は、シグニチャを生成するためにトランジスタの閾電圧変動を使用する。しかし、縮小された配置では、ＰＵＦ性能は低下し、代替のスキームが、理想的なＰＵＦ性能を達成するために必要とされる。

いくつかの実施形態では、少なくとも２つの端子を備えた抵抗変化型メモリデバイスと；前記抵抗変化型メモリデバイスの前記少なくとも２つの端子のうちの１つへ結合されるトランジスタと；前記抵抗変化型メモリデバイスの前記少なくとも２つの端子のうちの前記１つへ結合される入力を備えたアナログ／デジタル変換器（ＡＤＣ；analog-to-digital converter）とを有するＰＵＦ回路が記載される。いくつかの実施形態では、夫々のビットセルが独立に制御可能である、複数の抵抗変化型メモリデバイスに基づくビットセルと；夫々のビットセルへ結合されるアナログ・マルチプレクサと；前記アナログ・マルチプレクサの出力をデジタル表現へ変換するＡＤＣとを有するＰＵＦ回路が記載される。

いくつかの実施形態では、複数の抵抗変化型メモリデバイスに基づくビットセルであり、夫々の抵抗変化型メモリデバイスに基づくビットセルは独立に制御可能であり、夫々の抵抗変化型メモリデバイスに基づくビットセルは、第１端子が抵抗変化型メモリデバイスへ結合され且つ第２端子がトランジスタへ結合されるように前記第１端子及び前記第２端子を備える、前記複数の抵抗変化型メモリデバイスに基づくビットセルと；全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子又は前記第２端子の１つへ結合される入力を備えた自動ゼロ化コンパレータとを有するＰＵＦ回路が記載される。いくつかの実施形態では、上記のＰＵＦ回路のアレイが記載される。

ＰＵＦが生成する一意のランダムな出力は、ワンタイム暗号キー又はマスターキーとしても使用され得る。そのようなキーの利点は、それらがあらゆるＰＵＦに一意であって、製造団体でさえ、外部の団体に全く知られないことである。一実施形態において、ＰＵＦ回路に使用される抵抗変化型メモリデバイスは、磁気トンネル接合（ＭＴＪ）に基づいたデバイスである。他の実施形態では、他のタイプの抵抗変化型メモリデバイスが使用されてよい。例えば、相変化メモリ（ＰＣＭ；phase change memory）がある。製造のばらつきにより、ＭＴＪに基づいたデバイスの抵抗は変化し、一実施形態において、抵抗の差は、電流センサ／電圧センサを用いて特定され得る。一実施形態において、センサの値は、集積回路を認証するためのチャレンジレスポンスペア（ＣＲＰ；challenge-response pair）を生成するために使用され得る。

従来のＰＵＦと比較して、実施形態はいくつかの利点を提供する。例えば、実施形態は、より小さな物理寸法と、ＭＴＪの３Ｄ統合とをもたらす。これは、より高いビットが取り込まれることを可能にし、シグニチャの長さ、そしてシグニチャの強さを増大させる。従来のＰＵＦ回路と比較して、ＭＴＪに基づいたＰＵＦ回路は、理想的な、すなわち、従来のＰＵＦ回路よりも良いＦＡＲ及びＦＲＲを達成しながら、物理的により小さくされ得る。いくつかの実施形態の他の利点は、変動パラメータ（ここでは、ＭＴＪデバイスのＭｇＯの厚さ）に対する抵抗の指数関数的依存性であり、これは、ＭＴＪデバイスごとの変動をより大きくし、エラーなしで測定され得る一意のシグニチャを生成し、よって、ゼロに近いμインター及びσインターを生成する。このことは、理想的なＦＡＲ及びＦＲＲを達成するためにより多くのシグニチャビットを必要とする従来の実施と比較して、更に、ＰＵＦ回路の面積を低減することができる。

以下の記載において、多くの詳細は、本開示の実施形態のより完全な説明を提供するために論じられる。なお、当業者に明らかなように、本開示の実施形態は、それらの具体的な詳細によらずに実施されてよい。他の事例において、よく知られている構造及びデバイスは、本開示の実施形態を不明りょうにしないように、詳細にではなくむしろ、ブロック図形式において示される。

実施形態の対応する図面において、信号は線により表される点に留意されたい。いくつかの線は、より多くの構成信号の経路を示すよう、より太くされることがあり、且つ／あるいは、主たる情報フロー方向を示すよう、１つ以上の端部で矢印を有することがある。そのような表示は、制限であるよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を助けるよう、１つ以上の例となる実施形態に関連して使用される。設計ニーズ又は好みによって指示されるような、表される信号のいずれもが、いずれか１つの方向において移動し得る１つ以上の信号を実際に有してよく、如何なる適切なタイプの信号スキームによっても実施されてよい。

明細書の全体を通じて、及び特許請求の範囲において、語「接続される（connected）」は、如何なる中間デバイスもなしで接続されているモノの間の直接的な電気接続を意味する。語「結合される（coupled）」は、接続されているモノの間の直接的な電気接続、あるいは、１つ以上の受動的又は能動的な中間デバイスを介した間接的な接続、のいずれか一方を意味する。語「回路（circuit）」は、互いに協働して所望の機能を提供するよう配置されている１つ以上の受動的及び／又は能動的なコンポーネントを意味する。語「信号（signal）」は、少なくとも１つの電流信号、電圧信号又はデータ／クロック信号を意味する。「１つの（a又はan）」及び「前記（the）」の意味は、複数参照を含む。「〜において（in）」の意味は、「〜の中（in）」及び「〜の上（on）」を含む。

語「スケーリング（scaling）」は、一般に、１つのプロセステクノロジから他のプロセステクノロジ技術へ設計（回路図及びレイアウト）を変換することを言う。語「スケーリング」は、一般に、同じテクノロジノード内でレイアウト及びデバイスをダウンサイズすることも言う。語「スケーリング」は、他のパラメータ（例えば、電力供給レベル）に対する信号周波数の調整（例えば、減速）も言う。語「実質的に（substantially）」、「近い（close）」、「近似的に（approximately）」、「近い（near）」及び「約（about）」は、一般に、目標値の±２０％内にあることを言う。

特段示されない限り、共通の対象を記載するための序数形容詞「第１（first）」、「第２（second）」及び「第３（third）」などの使用は、同じ対象の異なるインスタンスが参照されていることを単に示し、そのように記載されている対象が時間的に、空間的に、順位付けにおいて、又は何らかの他の方法において所与の順序になければならないことを暗示するよう意図されない。

実施形態のために、トランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む金属酸化膜半導体（ＭＯＳ；metal oxide semiconductor）である。トランジスタは、トリゲート又はＦｉｎＦＥＴトランジスタ、ゲート・オール・アラウンド円柱状トランジスタ（Gate All Around Cylindrical Transistor）、あるいは、カーボンナノチューブ又はスピントロニクスデバイスのようなトランジスタ機能を実装する他のデバイスを更に含んでよい。ソース及びドレイン端子は同じ端子であってよく、ここでは同義的に使用される。当業者に明らかなように、他のトランジスタ、例えば、バイポーラ接合トランジスタ、すなわち、ＢＪＴ ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ、ｅＦＥＴなどが、本開示の適用範囲から外れることなしに使用されてよい。語「ＭＮ」は、ｎ形トランジスタ（例えば、ＮＭＯＳ、ＮＰＮ ＢＪＴなど）を示し、語「ＭＰ」は、ｐ形トランジスタ（例えば、ＰＭＯＳ、ＰＮＰ ＢＪＴなど）を示す。

図１Ａは、本開示の一実施形態に従って、単一の抵抗変化型メモリデバイスを用いたＰＵＦ回路１００を表す。一実施形態において、ＰＵＦ回路１００は、抵抗変化型メモリデバイスに基づくセル１０１、ＡＤＣ１０２、及び論理ユニット１０３を有する。一実施形態において、論理ユニット１０３は任意である。一実施形態において、セル１０１は、トランジスタと直列に結合されている抵抗変化型メモリデバイスＲＤを含む。一実施形態において、トランジスタはｎ形トランジスタＭＮである。他の実施形態では、他のタイプのトランジスタが使用されてよい。一実施形態において、セル１０１は３つの端子を備え、１つは抵抗変化型メモリデバイスＲＤへ結合されており、残り２つはトランジスタへ結合されている。セル１０１はメモリビットセルのようなものであり、故に、第１、第２及び第３の端子はＢＬ（すなわち、ビットライン（bit-line））、ＳＬ（すなわち、ソースライン（source-line））及びＷＬ（すなわち、ワードライン（word-line））と標示される。なお、標示は、セル１０１がプロセッサのメモリに存在すべきことを意味するものではない。一実施形態において、ＰＵＦ１００は、認証されるべきプロセッサにおいてどこにでも存在することができる。

実施形態を説明するために、ＭＴＪに基づいた抵抗変化型メモリデバイスがＲＤのために考えられる。他の実施形態では、他のタイプの抵抗変化型メモリデバイスが使用されてよい。ＭＴＪデバイスは、高抵抗（ＲＨ）状態及び低抵抗（ＲＬ）状態と見なされる２つの不揮発性状態を示す。ＲＨ状態とＲＬ状態との間の抵抗は、ＴＭＲ＝（ＲＨ−ＲＬ）／ＲＬ×１００％と表されるトンネル磁気抵抗（ＴＭＲ；Tunneling Magnetic Resistance）と呼ばれるパラメータを用いて捕捉される。一実施形態において、ＭＴＪデバイスの固定磁性層はトランジスタへ結合され、ＭＴＪデバイスの自由磁性層はＢＬへ結合される。

図１Ｂは、低い抵抗を有するＭＴＪに基づいた抵抗変化型メモリデバイス１２０を表す。ＭＴＪデバイス１２０は、絶縁層１２２によって分けられている２つの磁性層１２１及び１２３（ＭＴＪデバイス１２０の２つの端子を形成する。）を有する。一実施形態において、絶縁層はＭｇＯから形成される。磁性層の１つ（すなわち、層１２１）は固定（すなわち、ピンニング）層であり、一方、他方の磁性層（すなわち、層１２３）は自由層である。ＭＴＪ抵抗は、ＭＴＪの状態と、層１２１及び１２３の間に組み込まれているＭｇＯ層１２２の厚さとの指数関数である。この指数関数的依存性により、異なるＭｇＯ厚さを有するＭＴＪデバイスは異なる抵抗を有し、この抵抗が、一実施形態において、電流／電圧センサを用いて特定され得る。ＭＴＪデバイス１２０の例において、自由磁性層及び固定磁性層はいずれも、ＭＴＪデバイスを通る電流のフローの方向によって引き起こされる同じ磁気方位を有する。同じ磁気方位は、ＭＴＪデバイス１２０の低抵抗ＲＬをもたらす。図１Ｃは、高い抵抗を有するＭＴＪに基づいた抵抗変化型メモリデバイス１３０を表す。この例において、自由磁性層１３１及び固定磁性層１２１は、磁気方位が逆であり、ＭＴＪデバイス１３０の高抵抗をもたらす。

図１Ａを参照し直すと、一実施形態において、ＲＤとトランジスタＭＮとの間の接合（すなわち、ノードＱ）は、ＡＤＣ１０２へ結合されている。一実施形態において、ＢＬが電源へ結合されており且つＳＬが接地へ結合されている場合に、ノードＱではアナログ電圧が現れる。このアナログ電圧の大きさは、ＭｇＯの厚さに依存する。ＭｇＯはＭＴＪデバイス間で変動するので、ノードＱでのアナログ電圧も変動する。一実施形態において、ノードＱでのアナログ電圧は、ＡＤＣ１０２を用いてＮビットデジタル出力へ変換される。一実施形態において、Ｎビットデジタル出力は論理ユニット１０３によって受け取られ、論理ユニット１０３は、Ｎビットデジタル出力を認証シグニチャに変換する。

例えば、論理ユニット１０３は、暗号化されたシグニチャを生成するよう、暗号化アルゴリズムをＮビットデジタル出力に適用してよい。一実施形態において、Ｎビットデジタル出力は、認証シグニチャによって直接に使用され得る。一実施形態において、シグニチャは、より多くのデジタルビットを生成するよう、ＡＤＣ１０２の正確さを高めることによって強化される。一実施形態において、１０１のアレイ及びＡＤＣ１０２は、より長いシグニチャを生成してシグニチャの強さを改善するために使用されてよい。

図２は、本開示の一実施形態に従って、複数の抵抗変化型メモリデバイスを備えたＰＵＦ回路２００を表す。いずれかの他の図の要素と同じ参照番号（又は名称）を持った図２の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

一実施形態において、ＰＵＦ回路２００は、複数のＭＴＪに基づいたメモリセルのアレイ２０１、アナログ・マルチプレクサ（Ｍｕｘ）２０２、ＮビットＡＤＣ２０３、並びに論理ユニット２０４及び２０５を有する。一実施形態において、アレイ２０１は、Ｋが１よりも大きい整数であるとして、‘Ｋ’個のＭＴＪに基づいたメモリセル１０１_１−Ｋを有する。一実施形態において、ＭＴＪに基づいたメモリセル１０１_１−Ｋの夫々は、夫々のＢＬ信号（すなわち、ＢＬ_１−Ｋからの信号）、ＳＬ信号（すなわち、ＳＬ_１−Ｋからの信号）、及びＷＬ信号（すなわち、ＷＬ_１−Ｋからの信号）を受信する。一実施形態において、ＭＴＪデバイスＲＤ_１−Ｋは、ＭｇＯの厚さが様々である点で、互いに異なっている。一実施形態において、夫々のトランジスタＭＮ_１−Ｋは同じサイズを有する。他の実施形態において、夫々のトランジスタＭＮ_１−Ｋは異なるサイズを有してよい。夫々のＭＴＪに基づいたメモリセル（例えば、１０１_１）は、図１のＭＴＪに基づいたメモリセル１０１と同じである。

図２を参照し直すと、アナログＭｕｘ２０２は、ＭＴＪに基づいたメモリセル１０１_１−Ｋから夫々、入力Ｑ_１−Ｋを受ける。ここで、ノード、信号、入力／出力のための標示は同義的に使用される。例えば、Ｑ_１は、文脈に応じて、ノードＱ_１、入力Ｑ_１、又は信号Ｑ_１に言及してよい。一実施形態において、アナログＭｕｘ２０２は、選択ライン上の選択信号（Ｓｅｌｅｃｔ）によって制御可能なパスゲートを用いて実装される。この実施形態において、アナログＭｕｘ２０２はＫ：１マルチプレクサである。一実施形態において、選択信号は、クロック信号（Ｃｌｏｃｋ）を受信する論理ユニット２０４によって制御される。一実施形態において、論理ユニット２０４は、選択信号にクロック周期ごとの出力（Ｏｕｔ）としてＱ_１−Ｋの入力のうちの１つを選択させるＫビットカウンタを有する。

一実施形態において、アナログＭｕｘ２０２の出力は、ＮビットＡＤＣ２０３によって受け取られる。ＮビットＡＤＣ２０３は、アナログ出力Ｏｕｔを、アナログ出力Ｏｕｔを表すＮビットのデジタル出力（Ｎ−ｂｉｔ ｏｕｔｐｕｔ）へ変換する。一実施形態において、Ｎビット出力は論理ユニット２０５によって受け取られる。論理ユニット２０５は、Ｎビット出力を認証シグニチャ（Ｓｉｇｎａｔｕｒｅ）に変換する。一実施形態において、論理ユニット２０５は暗号化ロジックを含む。一実施形態において、ＮビットＡＤＣ２０３からのＮビット出力はシグニチャとして直接に使用される。そのような実施形態では、論理ユニット２０５は迂回又は削除されてよい。図２の実施形態において、異なるクロック周期にわたって選択ラインの異なる組み合わせを使用することによって、シグニチャの強さは改善され得る。一実施形態において、シグニチャの強さは、ＢＬ_１−Ｋ及びＳＬ_１−Ｋの電圧を独立に調整することによっても強化され得る。一実施形態において、ＢＬ_１−Ｋは電源へ結合され、ＳＬ_１−Ｋは接地へ結合される。

図３は、本開示の一実施形態に従って、複数の抵抗変化型メモリデバイス及び自動ゼロ化コンパレータを備えたＰＵＦ回路３００を表す。いずれかの他の図の要素と同じ参照番号（又は名称）を持った図３の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

実施形態において、ＰＵＦ回路３００は、ＭＴＪに基づいたメモリセル１０１_１−Ｋのアレイ３０１、自動ゼロ化コンパレータ３０２、及び論理ユニット３０３を有する。この実施形態では、ＡＤＣは削除されている。一実施形態において、アレイ３０１はアレイ２０１と同様である。一実施形態において、ＢＬ_１−Ｋ（図３では標示されず。）は、抵抗Ｒを介して電源Ｖ_ＣＣへ結合されている。一実施形態において、ＳＬ_１−Ｋ（図３では標示されず。）は接地へ結合されている。他の実施形態では、ＳＬ_１−Ｋは、接地よりも高い又は低い電圧（例えば、接地よりも１０ｍＶ高い又は低い電圧）へ結合されてよい。一実施形態において、自動ゼロ化コンパレータ３０２は、キャパシタＣを介してＢＬ_１−Ｋへ結合されている。一実施形態において、自動ゼロ化コンパレータ３０２は、電流に基づくコンパレータである。一実施形態において、自動ゼロ化コンパレータ３０２は、電圧に基づくコンパレータである。

一実施形態において、自動ゼロ化コンパレータ３０２は、直列に結合されているインバータｉ１及びｉ２を有し、それにより、インバータｉ１の入力はキャパシタＣへ結合され、インバータｉ１の出力（すなわち、ノードｎ１）はインバータｉ２の入力へ結合され、インバータｉ２の出力はコンパレータの出力ノードへ結合されている。一実施形態において、スイッチＳＷはインバータｉ１へ並列に結合されている。一実施形態において、スイッチＳＷはｎ形トランジスタである。一実施形態において、スイッチＳＷはｐ形トランジスタである。一実施形態において、スイッチＳＷは、ｎ形及びｐ形両方のトランジスタの組み合わせである。一実施形態において、自動ゼロ化コンパレータ３０２の出力Ｏｕｔは、論理ユニット３０３によって受け取られる。論理ユニット３０３は、Ｏｕｔ信号を認証シグニチャへ変換する。

一実施形態において、アクティブにされたＷＬ_１−Ｋ（すなわち、それらの各々のトランジスタをオンするＷＬ）の組み合わせに基づき、ＶＭ電圧が生成され、前の繰り返しから生成されているＶＭ’と比較される。繰り返しは、ここでは、ＷＬ_１−Ｋのコードが選択されている状態を言う。次の繰り返しでは、ＷＬ_１−Ｋの別のコードが選択される。一実施形態において、論理ユニット（図示せず。）は、ＷＬ_１−Ｋのコードを変更するよう多数の繰り返しをトラバースする。夫々の繰り返しにおいて、１ビット出力Ｏｕｔが生成される。

一実施形態において、前のＶＭ’は、自動ゼロ化コンパレータのノードｎ１において保持され、スイッチＳＷが閉じられる（すなわち、ノードｎ１がインバータｉ１の入力へ短絡される）場合に自動ゼロ化コンパレータ３０２によって比較される。一実施形態において、ＶＭにある電圧がＶＭ’にある電圧よりも大きい場合に、出力Ｏｕｔは論理ハイであり、それ以外の場合に、出力Ｏｕｔは論理ローである。ＭｇＯの厚さに対する電流の指数関数的依存性により、ＶＭ電圧は、繰り返しごとに有意に異なっている。一実施形態において、夫々の繰り返しは、ノードＯｕｔで１つの出力ビットをもたらし、‘Ｎ’回の繰り返しは‘Ｎ’個の出力ビットを生成し、それがシグニチャの長さになる。

図４は、本開示の他の実施形態に従って、複数の抵抗変化型メモリデバイス及び自動ゼロ化コンパレータを備えたＰＵＦ回路４００を表す。いずれかの他の図の要素と同じ参照番号（又は名称）を持った図４の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

図４の実施形態を不明りょうにしないように、図３と図４との間の相違点が論じられる。ＰＵＦ回路４００では、ＳＬが、ＢＬの代わりに自動ゼロ化コンパレータ３０２へ結合されている。この実施形態では、ＢＬ_１−Ｋは接地へ結合されている。一実施形態において、ＢＬ_１−Ｋは、接地よりも高い又は低いノード（例えば、接地よりも１０ｍＶ高い又は低いノード）へ結合される。一実施形態において、ＳＬは、抵抗Ｒを介して電源Ｖ_ＣＣへ結合されている。ＰＵＦ４００の動作は、その他の点ではＰＵＦ回路３００と同様である。

図５は、本開示の他の実施形態に従って、図３又は図４のＰＵＦ回路のアレイを備えたＰＵＤ回路５００を表す。いずれかの他の図の要素と同じ参照番号（又は名称）を持った図５の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

一実施形態において、ＰＵＦ回路５００は、ＰＵＦ回路のＸ×Ｙのアレイ５０１を有する。アレイ５０１は、ブロック５０２_{１１−ＸＹ}の夫々においてＰＵＦ回路３００及び／又は４００を含む。なお、‘Ｘ’及び‘Ｙ’は、１よりも大きい整数である。夫々のブロック５０２_{１１−ＸＹ}の出力Ｏｕｔ_{１１−ＸＹ}は、出力バスＯｕｔを形成するよう結合され、出力バスＯｕｔは、次いで、認証シグニチャ（Ｓｉｇｎｉｔｕｒｅ）を生成する論理ユニット５０４によって受け取られる。一実施形態において、夫々のブロック５０２_{１１−ＸＹ}は、その各々のＷＬイネーブル信号を受信する。例えば、５０２_１１はＷＬ（１１）_１−Ｋを受信し、５０２_１ＹはＷＬ（１Ｙ）_１−Ｋを受信し、５０２_Ｘ１はＷＬ（Ｘ１）_１−Ｋを受信し、５０２_ＸＹはＷＬ（ＸＹ）_１−Ｋを受信する。一実施形態において、論理ユニット５０４は、Ｏｕｔを暗号化して認証シグニチャを生成するロジックを含む。一実施形態において、論理ユニット５０４は任意である。そのような実施形態では、Ｏｕｔが認証シグニチャである。

図４の実施形態において、シグニチャは、複数のクロック周期又は複数の繰り返しにわたって生成され、それにより、夫々の繰り返しでは、ＷＬ_１−Ｋの中のＷＬビットの１つ以上が変更される。図５を参照し直すと、ＰＵＦ回路５００は、出力ＯＵＴ_{１１−ＸＹ}をＯＵＴとして組み合わせて１クロック周期において５０２_{１１−ＸＹ}の夫々について異なるＷＬ_１−Ｋ設定を供給することでシグニチャを生成して、多数の繰り返しを単一の繰り返しまで減らす。この実施形態において、シグニチャの強さは、アレイのサイズ、すなわち、Ｘ×Ｙの関数である。一実施形態において、ＰＵＦ回路３００／４００は、面積が主たる拘束条件である場合に使用されてよく、一方、ＰＵＦ回路５００は、性能（すなわち、速度）が主たる拘束条件である場合に使用されてよい。

いくつかの実施形態において、ここで論じられているＰＵＦ回路は、チャレンジレスポンスモードにおいて動作することができる。ここで、チャレンジは所与の入力（例えば、ＷＬイネーブル信号）を指し、レスポンスは出力Ｏｕｔである。そのような実施形態において、ＰＵＦ回路への特定の入力は、特定のシグニチャ出力を提供する。例えば、ＰＵＦ回路３００／４００におけるＷＬイネーブル信号は、入力チャレンジとして使用されてよく、ＭＴＪビットセルの組み合わせにより生じるＶＭ電圧は、シグニチャ・レスポンスを提供するよう自動ゼロ化コンパレータの代わりにＡＤＣを用いて変換されてよい。

本開示は、その具体的な実施形態に関連して記載されてきたが、そのような実施形態の多くの代替、変更及び変形は、上記の説明に照らして当業者に明らかであろう。例えば、ｐ形デバイスが、ｎ形デバイスの代わりに、抵抗変化型メモリデバイスと結合されてよい。１つのそのような実施形態は、図６を参照して記載される。

図６は、本開示の他の実施形態に従って、単一の抵抗変化型メモリデバイスを用いたＰＵＦ回路６００を表す。いずれかの他の図の要素と同じ参照番号（又は名称）を持った図６の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

図６は、図１Ａのビットセル１０１と機能上同じようであるメモリビットセル６０１を備えたＰＵＦ回路６００を表す。図６の実施形態は、ＢＬがこのときｐ形トランジスタＭＰへ結合されており且つＳＬが抵抗変化型メモリデバイスＲＤ（例えば、ＭＴＪに基づいたデバイス）へ結合されている点を除いて、図１Ａの実施形態と同様である。一実施形態において、ＭＴＪデバイスの固定磁性層はトランジスタＭＰへ結合されており、一方、ＭＴＪデバイスの自由磁性層はＳＬへ結合されている。機能的に、図６の実施形態は、図１Ａの実施形態と同等である。一実施形態において、メモリビットセル６０１は、図２乃至５のビットセル１０１_１−Ｋのために（６０１_１−Ｋとして）使用されてよい。本開示の実施形態は、添付の特許請求の範囲の広範な適用範囲内に収まるように、全てのそのような代替、変更及び変形を包含するよう意図される。

図７は、本開示の一実施形態に従って、抵抗変化型メモリデバイスを用いたＰＵＦ回路を備えたスマートデバイス又はコンピュータシステム又はＳｏＣ（System-on-Chip）である。いずれかの他の図の要素と同じ参照番号（又は名称）を持った図７の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

図７は、フラット・サーフェス・インターフェイス・コネクタが使用され得るモバイルデバイスの実施形態のブロック図を表す。一実施形態において、コンピュータデバイス１６００は、コンピュータタブレット、携帯電話機若しくはスマートフォン、無線対応電子リーダー、又は他の無線モバイルデバイスのような、モバイルコンピュータデバイスを表す。特定のコンポーネントが一般的に示されており、そのようなデバイスの全てのコンポーネントがコンピュータデバイス１６００において示されているわけでないことが理解されるであろう。

一実施形態において、コンピュータデバイス１６００は、実施形態を参照して記載された、抵抗変化型メモリデバイスを用いたＰＵＦ回路を備えた、第１プロセッサ１６１０を含む。コンピュータデバイス１６００の他のブロックも、実施形態を参照して記載された、抵抗変化型メモリデバイスを用いたＰＵＦ回路を備えた装置を含んでよい。本開示の様々な実施形態は、無線インターフェイスのような、１６７０内のネットワークインターフェイスを更に有してよく、それにより、システム実施形態は、無線デバイス、例えば、携帯電話機又はパーソナルデジタルアシスタントに組み込まれてよい。

一実施形態において、プロセッサ１６１０（及びプロセッサ１６９０）は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能論理デバイス、又は他のプロセッシング手段のような、１つ以上の物理デバイスを含むことができる。プロセッサ１６９０は任意であってよい。プロセッサ１６１０によって実行されるプロセッシング動作には、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行が含まれる。プロセッシング動作には、人間のユーザによる若しくは他のデバイスによるＩ／Ｏ（入力／出力）に関する動作、電力管理に関する動作、及び／又はコンピュータデバイス１６００を他のデバイスへ接続することに関する動作が含まれる。プロセッシング動作には、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関する動作も含まれてよい。

一実施形態において、コンピュータデバイス１６００は、オーディオサブシステム１６２０を有する。オーディオサブシステム１６２０は、オーディオ機能をコンピュータデバイスに提供することに関連したハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表す。オーディオ機能には、スピーカ及び／又はヘッドホン出力並びにマイクロホン入力が含まれ得る。そのような機能のためのデバイスは、コンピュータデバイス１６００と一体化されるか、あるいは、コンピュータデバイス１６００へ接続され得る。一実施形態において、ユーザは、プロセッサ１６１０によって受け取られて処理されるオーディオコマンドを与えることによって、コンピュータデバイス１６００と対話する。

ディスプレイサブシステム１６３０は、ユーザがコンピュータデバイス１６００と対話するための視覚的及び／又は触覚的な表示を提供するハードウェア（例えば、表示デバイス）及びソフトウェア（例えば、ドライバ）を表す。ディスプレイサブシステム１６３０は、表示をユーザに提供するために使用される特定のスクリーン又はハードウェアデバイスを含む表示インターフェイス１６３２を含む。一実施形態において、表示インターフェイス１６３２は、表示に関する少なくとも何らかの処理を実行する、プロセッサ１６１０とは別個のロジックを含む。一実施形態において、ディスプレイサブシステム１６３０は、ユーザへ出力及び入力の両方を提供するタッチスクリーン（又はタッチパッド）デバイスを含む。

Ｉ／Ｏコントローラ１６４０は、ユーザとのインタラクションに関するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０の部分であるハードウェアを管理するよう動作する。加えて、Ｉ／Ｏコントローラ１６４０は、コンピュータデバイス１６００へ接続する追加のデバイスのための接続点を表し、それを通じてユーザはシステムと対話し得る。例えば、コンピュータデバイス１６００に取り付けられ得るデバイスには、マイクロホンデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他の表示デバイス、キーボード若しくはキーパッドデバイス、又はカードリーダ若しくは他のデバイスのような特定の用途により使用される他のＩ／Ｏデバイスが含まれ得る。

上述されたように、Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０と相互作用することができる。例えば、マイクロホン又は他のオーディオデバイスを通じた入力は、コンピュータデバイス１６００の１つ以上のアプリケーション又は機能のための入力又はコマンドを与えることができる。加えて、オーディオ出力は、ディスプレイ出力の代わりに、又はそれに加えて供給され得る。他の例では、ディスプレイサブシステム１６３０がタッチスクリーンを含む場合には、表示デバイスは入力デバイスとしても働き、Ｉ／Ｏコントローラ１６４０によって少なくとも部分的に管理され得る。Ｉ／Ｏコントローラ１６４０によって管理されるＩ／Ｏ機能を提供するようコンピュータデバイス１６００には更なるボタン又はスイッチも存在することができる。

一実施形態において、Ｉ／Ｏコントローラ１６４０は、加速度計、カメラ、光センサ若しくは他の環境センサ、又はコンピュータデバイス１６００に含まれ得る他のハードウェアのような、デバイスを管理する。入力は、直接的なユーザインタラクションの部分であることができるとともに、環境入力をシステムに与えてその動作（例えば、ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の機能）に作用することができる。

一実施形態において、コンピュータデバイス１６００は、バッテリ電力使用量、バッテリの充電、及び電力節約動作に関する機能を管理するパワーマネージメント１６５０を含む。メモリサブシステム１６６０は、情報をコンピュータデバイス１６００において記憶するためのメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力が中断される場合に状態が変化しない。）及び／又は揮発性（メモリデバイスへの電力が中断される場合に状態が不定である。）メモリデバイスを含むことができる。メモリサブシステム１６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメント、又は他のデータとともに、コンピュータデバイス１６００のアプリケーション及び機能の実行に関するシステムデータ（長期又は一時に関わらず。）を記憶することができる。

実施形態の要素は、コンピュータ実行可能命令（例えば、ここで論じられている如何なる他のプロセスも実施する命令）を記憶するための機械可読媒体（例えば、メモリ１６６０）としても提供される。機械可読媒体（例えば、メモリ１６６０）には、制限なしに、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光学式カード、相変化メモリ（ＰＣＭ）、又は電子若しくはコンピュータ実行可能命令を記憶するのに適した他のタイプの機械可読媒体が含まれてよい。例えば、本開示の実施形態は、遠隔のコンピュータ（例えば、サーバ）から要求元のコンピュータ（例えば、クライアント）へデータ信号によって通信リンク（例えば、モデム又はネットワーク接続）を介して転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。

コネクティビティ１６７０は、コンピュータデバイス１６００が外部のデバイスと通信することを可能にするハードウェアデバイス（例えば、無線及び／又は有線コネクタ並びに通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピュータデバイス１６００は、他のコンピュータデバイス、無線アクセスポイント又は基地局のような別個のデバイス、並びにヘッドセット、プリンタ又は他のデバイスのような周辺機器であってよい。

コネクティビティ１６７０は、多種多様なタイプのコネクティビティを含むことができる。一般化するよう、コンピュータデバイス１６００は、セルラーコネクティビティ１６７２及び無線コネクティビティ１６７４により表されている。セルラーコネクティビティ１６７２は、ＧＳＭ（登録商標）（global system for mobile communications）又は変形若しくは派生、ＣＤＭＡ（code division multiple access）又は変形若しくは派生、ＴＤＭ（time division multiplexing）又は変形若しくは派生、あるいは他のセルラーサービス標準を介して提供されるような、無線キャリアによって提供されるセルラーネットワークコネクティビティを言う。無線コネクティビティ（又は無線インターフェイス）１６７４は、セルラーではない無線コネクティビティを言い、パーソナルエリアネットワーク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近距離通信、など）、ローカルエリアネットワーク（例えば、Ｗｉ−Ｆｉ（登録商標））、及び／又はワイドエリアネットワーク（例えば、ＷｉＭＡＸ（登録商標））、あるいは、他の無線通信を含むことができる。

周辺接続１６８０は、周辺接続を行うハードウェアインターフェイス及びコネクタ並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピュータデバイス１６００は、他のコンピュータデバイスへの周辺機器である（“ｔｏ”１６８２）とともに、周辺機器を自身に接続されてよい（“ｆｒｏｍ”１６８４）。コンピュータデバイス１６００は、コンピュータデバイス１６００においてコンテンツを管理すること（例えば、ダウンロード及び／又はアップロード、変更、同期化）のような目的のために、他のコンピュータデバイスへ接続するための“ドッキング”コネクタを一般的に備える。加えて、ドッキングコネクタは、コンピュータデバイス１６００が、例えば、オーディオビジュアル又は他のシステムへ出力されるコンテンツを制御することを可能にする特定の周辺機器へ、コンピュータデバイス１６００が接続することを可能にすることができる。

独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、コンピュータデバイス１６００は、一般的な又は標準規格に基づいたコネクタを介して周辺機器接続１６８０を行うことができる。一般的なタイプには、ユニバーサル・シリアル・バス（ＵＳＢ；Universal Serial Bus）コネクタ（多種多様なハードウェアインターフェイスのいずれかを含むことができる。）、ミニディスプレイポート（ＭＤＰ；ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ）を含むディスプレイポート、高精細マルチメディアインターフェイス（ＨＤＭＩ（登録商標）；High Definition Multimedia Interface）、ファイアワイヤ、又は他のタイプが含まれ得る。

「実施形態」、「一実施形態」、「幾つかの実施形態」又は「他の実施形態」との明細書中の言及は、実施形態に関連して記載される特定の機構、構造、又は特性が、必ずしも全ての実施形態ではなく、少なくとも幾つかの実施形態に含まれることを意味する。「実施形態」、「一実施形態」又は「幾つかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態に言及しているわけではない。コンポーネント、機構、構造、又は特性が“含まれ得る”、“含まれてよい”、又は“含まれることがある”と明細書において述べられる場合に、その特定のコンポーネント、機構、構造、又は特性は含まれる必要はない。明細書又は特許請求の範囲において要素を単称形で呼ぶ場合に、それは、その要素がただ１つしか存在しないことを意味するわけではない。明細書及び特許請求の範囲において“更なる”要素と言及する場合に、それは、更なる要素が１つよりも多く存在していることを除外しない。

更に、特定の機構、構造、機能、又は特性は、１つ以上の実施形態において如何なる適切な方法においても組み合わされてよい。例えば、第１及び第２の実施形態に関連する特定の機構、構造、機能、又は特性が相互排他的でない場合にはいつでも、第１の実施形態は第２の実施形態と組み合わされてよい。

加えて、集積回路（ＩＣ）チップ及び他のコンポーネントへのよく知られている電力／接地接続は、例示及び議論の簡単のために、且つ、本開示を不明りょうにしないように、提示されている図において図示されてもされなくてもよい。更に、配置は、本開示を不明りょうにしないように、更には、そのようなブロック図配置の実施に関する仕様が、本開示が実装されるべきプラットフォームに大いに依存するという事実を鑑みて（すなわち、そのような仕様は、当業者の範囲内に十分あるべきである。）、ブロック図形式において示されてよい。具体的な詳細（例えば、回路）が、本開示の例となる実施形態を記載するために示される場合に、当業者に当然に、本開示は、そのような具体的な詳細によらずに、又はその変形により、実施され得る。よって、記載は、制限ではなく例示と見なされるべきである。

以下の例は、更なる実施形態に関連する。例における細部は、１つ以上の実施形態においてどこでも使用されてよい。ここで記載される装置の全ての任意の特徴は、方法又はプロセスに関しても実装されてよい。

例えば、装置であって、少なくとも２つの端子を備えた抵抗変化型メモリデバイスと、前記抵抗変化型メモリデバイスの前記少なくとも２つの端子のうちの１つへ結合されるトランジスタと、前記抵抗変化型メモリデバイスの前記少なくとも２つの端子のうちの前記１つへ結合される入力を備えたアナログ／デジタル変換器（ＡＤＣ）とを有する装置が提供される。一実施形態において、前記ＡＤＣは、１ビットコンパレータ又はマルチビットＡＤＣのうちの１つである。一実施形態において、前記トランジスタは、ワードラインへ結合されるゲート端子を備える。一実施形態において、前記トランジスタはｎ形トランジスタである。一実施形態において、前記トランジスタはソースラインへ結合される。一実施形態において、当該装置は、前記ＡＤＣの出力を受けて認証シグニチャを生成するロジックを更に有する。

他の例では、システムであって、メモリと、該メモリへ結合され、上記の装置に従う装置を有するプロセッサとを有するシステムが提供される。一実施形態において、当該システムは、前記プロセッサが他のデバイスと通信することを可能にする無線インターフェイスを更に有する。一実施形態において、当該システムはディスプレイユニットを更に有する。一実施形態において、前記ディスプレイユニットはタッチスクリーンである。

他の例では、装置であって、夫々のビットセルが独立に制御可能である、複数の抵抗変化型メモリデバイスに基づくビットセルと、夫々のビットセルへ結合されるアナログ・マルチプレクサと、該アナログ・マルチプレクサの出力をデジタル表現へ変換するアナログ／デジタル変換器（ＡＤＣ）とを有する装置が提供される。一実施形態において、前記アナログ・マルチプレクサは選択バスによって制御される。一実施形態において、当該装置は、異なるクロック周期にわたって前記選択バスのビット値を変化させる第１ロジックユニットを更に有する。一実施形態において、前記ＡＤＣはマルチビットＡＤＣであり、該ＡＤＣからの前記デジタル表現はマルチビットバスである。一実施形態において、当該装置は、前記マルチビットバスの値を認証シグニチャに変換する第２ロジックユニットを更に有する。

他の例では、システムであって、メモリと、該メモリへ結合され、上記の装置に従う装置を有するプロセッサとを有するシステムが提供される。一実施形態において、当該システムは、前記プロセッサが他のデバイスと通信することを可能にする無線インターフェイスを更に有する。一実施形態において、当該システムはディスプレイユニットを更に有する。一実施形態において、前記ディスプレイユニットはタッチスクリーンである。

他の例では、装置であって、複数の抵抗変化型メモリデバイスに基づくビットセルであり、夫々の抵抗変化型メモリデバイスに基づくビットセルは独立に制御可能であり、夫々の抵抗変化型メモリデバイスに基づくビットセルは、第１端子が抵抗変化型メモリデバイスへ結合され且つ第２端子がトランジスタへ結合されるように前記第１端子及び前記第２端子を備える、前記複数の抵抗変化型メモリデバイスに基づくビットセルと、全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子又は前記第２端子の１つへ結合される入力を備えた自動ゼロ化コンパレータとを有する装置が提供される。

一実施形態において、前記自動ゼロ化コンパレータは、全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子又は前記第２端子の１つへ結合される入力を備えた第１インバータと、該第１インバータへ並列に結合されるスイッチング・キャパシタとを有する。一実施形態において、前記自動ゼロ化コンパレータは、前記第１インバータと直列に結合される第２インバータを有する。一実施形態において、前記抵抗変化型メモリデバイスに基づくビットセルの全てのトランジスタのソース端子は、前記自動ゼロ化コンパレータの入力が全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子へ結合される場合に接地へ結合される。一実施形態において、全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子は、前記抵抗変化型メモリデバイスに基づくビットセルの全てのトランジスタのソース端子が前記自動ゼロ化コンパレータの入力へ結合される場合に接地へ結合される。

他の例では、システムであって、メモリと、該メモリへ結合され、上記の装置に従う装置を有するプロセッサとを有するシステムが提供される。一実施形態において、当該システムは、前記プロセッサが他のデバイスと通信することを可能にする無線インターフェイスを更に有する。一実施形態において、当該システムはディスプレイユニットを更に有する。一実施形態において、前記ディスプレイユニットはタッチスクリーンである。

他の例では、装置であって、物理的複製防止機能回路（ＰＵＦ）のアレイを有し、該回路の夫々は、複数の抵抗変化型メモリデバイスに基づくビットセルであり、夫々の抵抗変化型メモリデバイスに基づくビットセルは独立に制御可能であり、夫々の抵抗変化型メモリデバイスに基づくビットセルは、第１端子が抵抗変化型メモリデバイスへ結合され且つ第２端子がトランジスタへ結合されるように前記第１端子及び前記第２端子を備える、前記複数の抵抗変化型メモリデバイスに基づくビットセルと、全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子又は前記第２端子の１つへ結合される入力を備えた自動ゼロ化コンパレータとを有する、装置が提供される。

他の例では、システムであって、メモリと、該メモリへ結合され、上記の装置に従う装置を有するプロセッサとを有するシステムが提供される。一実施形態において、当該システムは、前記プロセッサが他のデバイスと通信することを可能にする無線インターフェイスを更に有する。一実施形態において、当該システムはディスプレイユニットを更に有する。一実施形態において、前記ディスプレイユニットはタッチスクリーンである。

読者が本開示の本質及び要点を確かめることを可能にする要約が与えられる。要約は、特許請求の範囲の適用範囲及び意味を制限するためには使用されないとの理解の下で提示される。以下の特許請求の範囲は、これをもって詳細な説明に組み込まれ、夫々の請求項は、別々の実施形態として自立する。

Claims (18)

1. 装置であって、
   少なくとも２つの端子を備えた抵抗変化型メモリデバイスと、
   前記抵抗変化型メモリデバイスの前記少なくとも２つの端子のうちの１つへ結合されるトランジスタと、
   前記抵抗変化型メモリデバイスの前記少なくとも２つの端子のうちの前記１つへ結合される入力を備えたアナログ／デジタル変換器と、
   前記アナログ／デジタル変換器の出力を受けて、当該装置に固有の認証シグニチャを生成するロジックと、
   を有する装置。
2. 前記抵抗変化型メモリデバイスはＭＴＪデバイスである、
   請求項１に記載の装置。
3. 前記アナログ／デジタル変換器は、１ビットコンパレータ又はマルチビットＡＤＣのうちの１つである、
   請求項１に記載の装置。
4. 前記トランジスタは、ワードラインへ結合されるゲート端子を備える、
   請求項１に記載の装置。
5. 前記トランジスタはｎ形トランジスタである、
   請求項１に記載の装置。
6. 前記トランジスタは、ソースラインへ結合される、
   請求項１に記載の装置。
7. 装置であって、
   夫々のビットセルが独立に制御可能である、複数の抵抗変化型メモリデバイスに基づくビットセルと、
   夫々のビットセルへ結合されるアナログ・マルチプレクサと、
   前記アナログ・マルチプレクサの出力をデジタル表現へ変換するアナログ／デジタル変換器と、
   前記デジタル表現を、当該装置に固有の認証シグニチャに変換する論理ユニットと、
   を有する装置。
8. 前記アナログ・マルチプレクサは、選択バスによって制御される、
   請求項７に記載の装置。
9. 異なるクロック周期にわたって前記選択バスのビット値を変化させる更なる論理ユニットを更に有する
   請求項８に記載の装置。
10. 前記アナログ／デジタル変換器はマルチビットＡＤＣであり、
    前記ＡＤＣからの前記デジタル表現はマルチビットバスである、
    請求項７に記載の装置。
11. 装置であって、
    複数の抵抗変化型メモリデバイスに基づくビットセルであり、夫々の抵抗変化型メモリデバイスに基づくビットセルは独立に制御可能であり、夫々の抵抗変化型メモリデバイスに基づくビットセルは、第１端子が抵抗変化型メモリデバイスへ結合され且つ第２端子がトランジスタへ結合されるように前記第１端子及び前記第２端子を備える、前記複数の抵抗変化型メモリデバイスに基づくビットセルと、
    全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子又は前記第２端子の１つへ結合される入力を備えた自動ゼロ化コンパレータと、
    前記自動ゼロ化コンパレータの出力を受けて、当該装置に固有の認証シグニチャを生成する論理ユニットと、
    を有する装置。
12. 前記自動ゼロ化コンパレータは、
    全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子又は前記第２端子の１つへ結合される入力を備えた第１インバータと、
    前記第１インバータへ並列に結合されるスイッチング・キャパシタと
    を有する、請求項１１に記載の装置。
13. 前記自動ゼロ化コンパレータは、前記第１インバータと直列に結合される第２インバータを有する、
    請求項１２に記載の装置。
14. 前記抵抗変化型メモリデバイスに基づくビットセルの全てのトランジスタのソース端子は、前記自動ゼロ化コンパレータの入力が全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子へ結合される場合に接地へ結合される、
    請求項１２に記載の装置。
15. 全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子は、前記抵抗変化型メモリデバイスに基づくビットセルの全てのトランジスタのソース端子が前記自動ゼロ化コンパレータの入力へ結合される場合に接地へ結合される、
    請求項１２に記載の装置。
16. 装置であって、
    物理的複製防止機能回路のアレイであり、各物理的複製防止機能回路が、
    複数の抵抗変化型メモリデバイスに基づくビットセルであり、夫々の抵抗変化型メモリデバイスに基づくビットセルは独立に制御可能であり、夫々の抵抗変化型メモリデバイスに基づくビットセルは、第１端子が抵抗変化型メモリデバイスへ結合され且つ第２端子がトランジスタへ結合されるように前記第１端子及び前記第２端子を備える、前記複数の抵抗変化型メモリデバイスに基づくビットセルと、
    全ての抵抗変化型メモリデバイスに基づくビットセルの前記第１端子又は前記第２端子の１つへ結合される入力を備えた自動ゼロ化コンパレータと
    を有する、物理的複製防止機能回路のアレイと、
    全ての前記物理的複製防止機能回路の前記自動ゼロ化コンパレータの出力を受けて、当該装置に固有の認証シグニチャを生成する論理ユニットと、
    を有する装置。
17. 前記物理的複製防止機能回路の夫々は、請求項１１乃至１５のうちいずれか一項に記載の装置を有する、請求項１６に記載の装置。
18. メモリと、
    前記メモリへ結合され、請求項１乃至６のうちいずれか一項に記載の装置を有するプロセッサと、
    前記プロセッサが他のデバイスと通信することを可能にする無線インターフェイスと
    を有するシステム。

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