JP6319276B2 - スイッチング回路 - Google Patents

Description

本明細書が開示する技術は、スイッチング回路に関する。

特許文献１に、複数のＩＧＢＴを利用するスイッチング回路が開示されている。ＩＧＢＴによれば、大電流をスイッチングすることができる。

特開２００４−１１２９１６号公報

ＩＧＢＴを利用するスイッチング回路では、ＩＧＢＴで生じるターンオフ損失が問題となる。従来、ゲート抵抗を小さくすることでＩＧＢＴのスイッチング速度が速くなることが知られており、スイッチング速度を速くする（すなわち、ゲート抵抗を小さくする）とターンオフ損失が小さくなることが知られている。しかしながら、発明者らは、ＩＧＢＴに流れる電流が小さい場合には、上記のスイッチング速度とターンオフ損失の関係が成り立たないことを確認した。すなわち、ゲート抵抗を小さくすることでは、低電流時にＩＧＢＴのターンオフ損失を低減することは難しいことを確認した。したがって、本明細書では、低電流時におけるＩＧＢＴのターンオフ損失を低減する新たな技術を提供する。

発明者らは、ＩＧＢＴを流れる電流が小さい場合には、ＩＧＢＴのサイズが小さいほどターンオフ損失が小さい関係があるのに対し、ＩＧＢＴを流れる電流が大きくなると、ＩＧＢＴのサイズとターンオフ損失の間に関係がなくなることを確認した。本明細書に開示する技術では、この現象を利用してＩＧＢＴのターンオフ損失を低減する。

本明細書が開示するスイッチング回路は、第１ＩＧＢＴと第２ＩＧＢＴの並列回路が挿入されている配線と、前記第１ＩＧＢＴと前記第２ＩＧＢＴのゲート電流を制御することによって前記第１ＩＧＢＴと前記第２ＩＧＢＴをスイッチングさせる制御回路を備えている。前記制御回路は、第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子を備えている。前記第１スイッチング素子は、第１主電極と第２主電極を備えている。前記第１スイッチング素子は、前記第１主電極と前記第２主電極の間をオン‐オフすることが可能である。前記第１スイッチング素子の前記第１主電極は、基準電位に接続されている。前記第１スイッチング素子は、前記第２主電極の電位に応じて前記第１ＩＧＢＴのゲート電流を制御可能に構成されている。前記第２スイッチング素子は、第３主電極と第４主電極を備えている。前記第２スイッチング素子は、前記第３主電極と前記第４主電極の間をオン‐オフすることが可能である。前記第２スイッチング素子の前記第３主電極は、基準電位に接続されている。前記第２スイッチング素子は、前記第４主電極の電位に応じて前記第２ＩＧＢＴのゲート電流を制御可能に構成されている。前記第３スイッチング素子は、前記第２主電極と前記第４主電極の間に接続されている。前記制御回路は、ターンオンタイミングとターンオフタイミングを示す信号の入力を受ける。前記制御回路は、第１制御手順と第２制御手順を備えている。前記第１制御手順では、前記制御回路は、前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオンさせ、前記ターンオフタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオフさせる。前記第２制御手順では、前記制御回路は、前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの一方である第１対象ＩＧＢＴをオンさせ、前記ターンオフタイミングで前記第１対象ＩＧＢＴをオフさせ、前記ターンオフタイミングに先立って前記第１ＩＧＢＴと前記第２ＩＧＢＴの他方である第２対象ＩＧＢＴをオフにしておく。前記配線を流れる電流が閾値よりも大きいときは、前記第１制御手順が実施され、前記配線を流れる電流が前記閾値よりも小さいときは、前記第２制御手順が実施される。前記第１ＩＧＢＴと前記第２ＩＧＢＴに同時にゲート電流を流すときに、前記第３スイッチング素子がオンしている状態で前記第１スイッチング素子と前記第２スイッチング素子がオンされる。前記第１対象ＩＧＢＴにゲート電流を流して前記第２ＩＧＢＴにゲート電流を流さないときに、前記第３スイッチング素子がオフしている状態で、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第１対象ＩＧＢＴを制御するスイッチング素子がオンされる。

なお、制御回路は、第１ＩＧＢＴと第２ＩＧＢＴをオンさせる回路であってもよいし、第１ＩＧＢＴと第２ＩＧＢＴをオフさせる回路であってもよい。制御回路が第１ＩＧＢＴと第２ＩＧＢＴをオンさせる回路である場合、制御回路が制御するゲート電流は、第１ＩＧＢＴと第２ＩＧＢＴのゲートを充電する電流である。制御回路が第１ＩＧＢＴと第２ＩＧＢＴをオフさせる回路である場合、制御回路が制御するゲート電流は、第１ＩＧＢＴと第２ＩＧＢＴのゲートを放電する電流である。

また、第１スイッチング素子の第２主電極は、第１ＩＧＢＴのゲートと導通していてもよいし、第１ＩＧＢＴのゲートに他の素子（例えば、バイポーラトランジスタ等）を介して接続されていてもよい。つまり、第２主電極の電位に応じて第１ＩＧＢＴのゲート電流を制御することができれば、第２主電極はどのような態様で第１ＩＧＢＴのゲートに接続されていてもよい。また、第２スイッチング素子の第４主電極は、第２ＩＧＢＴのゲートと導通していてもよいし、第２ＩＧＢＴのゲートに他の素子（例えば、バイポーラトランジスタ等）を介して接続されていてもよい。つまり、第４主電極の電位に応じて第２ＩＧＢＴのゲート電流を制御することができれば、第４主電極はどのような態様で第２ＩＧＢＴのゲートに接続されていてもよい。

また、ターンオフタイミングに先立って第２対象ＩＧＢＴをオフにしておくために、第２制御手順の間は第２対象ＩＧＢＴをオンさせない態様もあり得るし、第２対象ＩＧＢＴと第１対象ＩＧＢＴを共にオン状態としてから第２対象ＩＧＢＴを第１対象ＩＧＢＴより先にオフさせる態様もあり得る。また第１ＩＧＢＴと第２ＩＧＢＴの一方を固定的に第２対象ＩＧＢＴとし、他方を固定的に第１対象ＩＧＢＴとする態様であってもよいし、第１ＩＧＢＴを第２対象ＩＧＢＴとする期間と第２ＩＧＢＴを第２対象ＩＧＢＴとする期間が交互に出現する態様であってもよい。

また、制御装置は、第１制御手順を実施するか第２制御手順を実施するかの判定を、その判定時またはその判定時よりも前の時点における配線の電流に基づいて行うことができる。また、この判定は、前記配線を流れる電流そのものが閾値よりも大きいか否かによって実施してもよいし、前記配線を流れる電流に基づいて算出される所定の値が閾値よりも大きいか否かによって実施してもよい。例えば、判定時よりも前の時点における前記配線の電流から前記配線に流れる電流の予測値を算出し、その予測値が閾値よりも大きいか否かによって判定を実施してもよい。

このスイッチング回路では、第１ＩＧＢＴと第２ＩＧＢＴとが並列に接続されている並列回路によって配線に流れる電流をスイッチングする。また、このスイッチング回路は、配線に流れる電流に基づいて、第１制御手順と第２制御手順を実施する。

配線に流れる電流が大きいときは、第１制御手順が実施される。第１制御手順では、ターンオンタイミングからターンオフタイミングまで第１ＩＧＢＴと第２ＩＧＢＴがオンしている。このため、第１ＩＧＢＴと第２ＩＧＢＴの両方に電流が流れる。配線に流れる電流が大きい場合には、第１制御手順を実施することで、第１ＩＧＢＴ及び第２ＩＧＢＴに分散して電流を流すことができる。これによって、第１ＩＧＢＴ及び第２ＩＧＢＴの負荷を低減することができる。また、ターンオフタイミングにおいて、第１ＩＧＢＴと第２ＩＧＢＴがオフする。この場合、オフするＩＧＢＴのサイズは第１ＩＧＢＴと第２ＩＧＢＴを合わせたサイズとなるので、オフするＩＧＢＴのサイズは大きい。しかしながら、第１制御手順では、配線（すなわち、第１ＩＧＢＴと第２ＩＧＢＴ）に流れる電流が大きいので、オフするＩＧＢＴのサイズとターンオフ損失の間に相関関係はほとんどない。したがって、このように第１ＩＧＢＴと第２ＩＧＢＴをオフしても、それほど大きいターンオフ損失は生じない。

配線に流れる電流が小さいときは、第２制御手順が実施される。第２制御手順では、ターンオフタイミングに先立って第２対象ＩＧＢＴがオフする。したがって、ターンオフタイミングでは、第２対象ＩＧＢＴが既にオフしている状態で第１対象ＩＧＢＴがオフする。この場合、オフするＩＧＢＴのサイズは第１対象ＩＧＢＴのサイズであるので、第１制御手順に比べてオフするＩＧＢＴのサイズは小さい。第２制御手順では配線に流れる電流が小さいので、第２対象ＩＧＢＴがオフしている状態で第１対象ＩＧＢＴをオフさせる（すなわち、ターンオフするＩＧＢＴのサイズを小さくする）ことで、ターンオフ損失を低減することができる。また、第２制御手順では、少なくともターンオフタイミングの直前において、第２対象ＩＧＢＴがオフしており、第１対象ＩＧＢＴがオンしている。このため、電流が、第２対象ＩＧＢＴに流れず、第１対象ＩＧＢＴに流れる。しかしながら、配線に流れる電流が小さいので、このように第１対象ＩＧＢＴに偏って電流が流れても、第１対象ＩＧＢＴに過大な負荷が掛かることはない。

このように、このスイッチング回路によれば、大電流時における各ＩＧＢＴの負荷を低減しながら、小電流時におけるターンオフ損失を低減することができる。

また、第１制御手順では、第１ＩＧＢＴと第２ＩＧＢＴにゲート電流を流して、第１ＩＧＢＴと第２ＩＧＢＴをスイッチング（オンまたはオフ）させる。このとき、第１ＩＧＢＴと第２ＩＧＢＴのスイッチングタイミングにずれが生じると、一方のＩＧＢＴに高い電流が偏って流れることで、そのＩＧＢＴに高い負荷がかかる。第１ＩＧＢＴのゲート電流は第１スイッチング素子の第２主電極の電位に応じて制御され、第２ＩＧＢＴのゲート電流は第２スイッチング素子の第４主電極の電位に応じて制御される。このため、第２主電極と第４主電極の電位に差が生じると、第１ＩＧＢＴと第２ＩＧＢＴとでゲート電流に差が生じ、第１ＩＧＢＴと第２ＩＧＢＴがスイッチングするタイミングにずれが生じる。これに対し、本明細書に開示のスイッチング回路では、第１ＩＧＢＴと第２ＩＧＢＴにゲート電流を流すときに、第３スイッチング素子がオンしている状態で、第１スイッチング素子と第２スイッチング素子をオンさせる。第３スイッチング素子がオンしていると、第２主電極と第４主電極が接続されて略同電位となる。このため、第１ＩＧＢＴと第２ＩＧＢＴの間でゲート電流に差が生じ難く、第１ＩＧＢＴと第２ＩＧＢＴがスイッチングするタイミングにずれが生じ難い。したがって、このスイッチング回路では、第１ＩＧＢＴと第２ＩＧＢＴのうちの一方に高い電流が偏って流れることを抑制することができる。

また、配線を流れる電流が閾値よりも低い場合には、第２制御手順が実施される。第２制御手順では、第２対象ＩＧＢＴにゲート電流を流さないで第１対象ＩＧＢＴにゲート電流を流す場合（つまり、第２対象ＩＧＢＴをスイッチングさせないで第１対象ＩＧＢＴをスイッチングさせる場合）がある。この場合、第３スイッチング素子がオフしている状態で、第１対象ＩＧＢＴを制御するスイッチング素子をオンさせる。なお、このとき、第２対象ＩＧＢＴを制御するスイッチング素子は、オフしている状態であってもよいし、オンしている状態であってもよい。この構成によれば、第３スイッチング素子がオフしているので、第２主電極の電位と第４主電極の電位が互いから独立する。したがって、第１対象ＩＧＢＴを制御するスイッチング素子をオンさせることで、第１対象ＩＧＢＴを単独でスイッチングさせることができる。

インバータ回路１０の回路図。 実施例１のスイッチング回路１６の回路図。 ＩＧＢＴ１８、２０を備える半導体基板１００の平面図。 実施例１の片側制御手順と両側制御手順における各値の経時変化を示すグラフ。 実施例２の片側制御手順における各値の経時変化を示すグラフ。 実施例３の片側制御手順と両側制御手順における各値の経時変化を示すグラフ。 実施例４の片側制御手順における各値の経時変化を示すグラフ。 実施例５のスイッチング回路の回路図。 実施例６のスイッチング回路の回路図。 実施例７のスイッチング回路の回路図。 実施例８のスイッチング回路の回路図。

図１に示す実施例１のインバータ回路１０は、車両の走行用モータ９８に交流電流を供給する。インバータ回路１０は、高電位配線１２と低電位配線１４を有している。高電位配線１２と低電位配線１４は、図示しない直流電源に接続されている。高電位配線１２には高電位ＶＨが印加されており、低電位配線１４には低電位ＶＬが印加されている。高電位配線１２と低電位配線１４の間には、３つの直列回路１５が並列に接続されている。各直列回路１５は、高電位配線１２と低電位配線１４の間に接続されている接続配線１３と、接続配線１３に介装されている２つのスイッチング回路１６を有している。２つのスイッチング回路１６は、高電位配線１２と低電位配線１４の間で直列に接続されている。直列接続されている２つのスイッチング回路１６の間の接続配線１３には、出力配線２２ａ〜２２ｃが接続されている。出力配線２２ａ〜２２ｃの他端は、モータ９８に接続されている。インバータ回路１０は、各スイッチング回路１６をスイッチングさせることによって、モータ９８に三相交流電流を供給する。

図２は、１つのスイッチング回路１６の内部回路を示している。なお、各スイッチング回路１６の構成は互いに等しい。図２に示すように、スイッチング回路１６は、ＩＧＢＴ１８とＩＧＢＴ２０を有している。ＩＧＢＴ１８とＩＧＢＴ２０は、互いに並列に接続されている。すなわち、ＩＧＢＴ１８のコレクタがＩＧＢＴ２０のコレクタに接続されており、ＩＧＢＴ１８のエミッタがＩＧＢＴ２０のエミッタに接続されている。ＩＧＢＴ１８とＩＧＢＴ２０の並列回路は、接続配線１３に介装されている。また、ＩＧＢＴ１８に対して逆並列に、ダイオード２２が接続されている。すなわち、ダイオード２２のアノードはＩＧＢＴ１８のエミッタに接続されている。ダイオード２２のカソードはＩＧＢＴ１８のコレクタに接続されている。また、ＩＧＢＴ２０に対して逆並列に、ダイオード２４が接続されている。ダイオード２４のアノードはＩＧＢＴ２０のエミッタに接続されている。ダイオード２４のカソードはＩＧＢＴ２０のコレクタに接続されている。

ＩＧＢＴ１８とＩＧＢＴ２０は、別の半導体基板に形成されてもよいし、同一の半導体基板に形成されてもよい。ＩＧＢＴ１８とＩＧＢＴ２０が同一の半導体基板に形成されている場合には、図３に示す構成を採用することができる。図３では、半導体基板１００の上面を平面視したときに、ＩＧＢＴ２０は半導体基板１００の中央１００ａを含む範囲に形成されており、ＩＧＢＴ１８はＩＧＢＴ２０の周囲に形成されている。ＩＧＢＴ１８のエミッタとＩＧＢＴ２０のエミッタは、共通のエミッタ電極に接続されている。ＩＧＢＴ１８のコレクタとＩＧＢＴ２０のコレクタは、共通のコレクタ電極に接続されている。ＩＧＢＴ１８のゲート電極とＩＧＢＴ２０のゲート電極は、分離されている。したがって、ＩＧＢＴ１８のゲート電位を、ＩＧＢＴ２０のゲート電位とは異なる電位に制御することができる。すなわち、ＩＧＢＴ１８のゲート電位とＩＧＢＴ２０のゲート電位を個々に制御することができる。なお、図３は一例であり、ＩＧＢＴ１８とＩＧＢＴ２０が同一の半導体基板に形成される場合に、図３とは異なる構成を採用してもよい。

スイッチング回路１６は、ゲート抵抗３２、３４、６２、６４及びゲート制御ＩＣ４０を有している。ゲート抵抗３２は、一端がＩＧＢＴ１８のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ａに接続されている。ゲート抵抗３４は、一端がＩＧＢＴ２０のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ｂに接続されている。ゲート抵抗６２は、一端がゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ｃに接続されている。ゲート抵抗６４は、一端がゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ｄに接続されている。

ゲート制御ＩＣ４０は、ＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０を制御する。ゲート制御ＩＣ４０は、ロジック回路９０と、制御アンプ９２と、ゲートオン回路５０と、ゲートオフ回路７０を有している。

ロジック回路９０には、外部から、ＰＷＭ信号ＶＰ０が入力される。図４に示すように、ＰＷＭ信号ＶＰ０は、高電位Ｖｏｎ１と低電位Ｖｏｆｆ１との間で遷移するパルス信号である。ＰＷＭ信号ＶＰ０のデューティ比は、モータ９８の動作状態に応じて変化する。ＰＷＭ信号ＶＰ０と同じ波形の信号ＶＰａが、ロジック回路９０から制御アンプ９２に送られる。

また、ロジック回路９０には、接続配線１３に流れる電流Ｉｃの値が入力される。ＩＧＢＴ１８のコレクタ電流は、図示しないＩＧＢＴ１８の検出電極（コレクタ電流を検出するための電極）の電位から測定することができる。また、ＩＧＢＴ２０のコレクタ電流は、図示しないＩＧＢＴ２０の検出電極の電位から測定することができる。ＩＧＢＴ１８のコレクタ電流とＩＧＢＴ２０のコレクタ電流を加算することで、接続配線１３に流れる電流Ｉｃが測定される。なお、電流Ｉｃは、別の方法によって測定されてもよい。ロジック回路９０は、接続配線１３に流れる電流Ｉｃに応じて、ゲートオン回路５０及びゲートオフ回路７０に信号を送る。

制御アンプ９２には、ロジック回路９０からＰＷＭ信号ＶＰ０と同じ波形の信号ＶＰａが入力される。また、図示していないが、スイッチング回路１６は、ＩＧＢＴ１８のゲート電位及びゲート電流を測定する回路と、ＩＧＢＴ２０のゲート電位及びゲート電流を測定する回路を備えている。制御アンプ９２には、ＩＧＢＴ１８のゲート電位とゲート電流の値と、ＩＧＢＴ２０のゲート電位とゲート電流の値が入力される。制御アンプ９２は、信号ＶＰａ、ゲート電位及びゲート電流に基づいて、駆動信号ＶＰ１を出力する。図４に示すように、駆動信号ＶＰ１は、低電位Ｖｏｎ２と高電位Ｖｏｆｆ２の間で遷移するパルス信号である。駆動信号ＶＰ１は、ＰＷＭ信号ＶＰ０（すなわち、信号ＶＰａ）を反転したパルス信号である。また、制御アンプ９２は、ＩＧＢＴ１８、２０のゲート電位とゲート電流に基づいて、駆動信号ＶＰ１の低電位Ｖｏｎ２の大きさを制御する。

ゲートオン回路５０は、ＰＭＯＳ５１〜５４及びスイッチＳ１〜Ｓ４を有している。

ＰＭＯＳ５１のソースは、基準電位Ｖｃｃが印加されている配線５６に接続されている。基準電位Ｖｃｃは、ＩＧＢＴ１８、２０のゲート閾値よりも高い電位である。ＰＭＯＳ５１のドレインは、端子４０ａに接続されている。つまり、ＰＭＯＳ５１のドレインは、ゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されている。以下では、ＰＭＯＳ５１のドレインとＩＧＢＴ１８のゲートを接続する配線を、ゲートオン配線５８という。ＰＭＯＳ５１のゲートは、スイッチＳ１を介して制御アンプ９２に接続されている。スイッチＳ１がオンしている状態では、制御アンプ９２が出力する駆動信号ＶＰ１がＰＭＯＳ５１のゲートに入力される。ＰＭＯＳ５１のゲートとソースの間に、スイッチＳ３が接続されている。スイッチＳ３がオンしていると、ＰＭＯＳ５１がオフ状態に維持される。

ＰＭＯＳ５２のソースは、基準電位Ｖｃｃが印加されている配線５７に接続されている。ＰＭＯＳ５２のドレインは、端子４０ｂに接続されている。つまり、ＰＭＯＳ５２のドレインは、ゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されている。以下では、ＰＭＯＳ５２のドレインとＩＧＢＴ２０のゲートを接続する配線を、ゲートオン配線５９という。ＰＭＯＳ５２のゲートは、スイッチＳ２を介して制御アンプ９２に接続されている。スイッチＳ２がオンしている状態では、制御アンプ９２が出力する駆動信号ＶＰ１がＰＭＯＳ５２のゲートに入力される。ＰＭＯＳ５２のゲートとソースの間に、スイッチＳ４が接続されている。スイッチＳ４がオンしていると、ＰＭＯＳ５２がオフ状態に維持される。

スイッチＳ１〜Ｓ４は、ロジック回路９０によって制御される。

ＰＭＯＳ５３とＰＭＯＳ５４は、ＰＭＯＳ５１のドレインとＰＭＯＳ５２のドレインの間（すなわち、ゲートオン配線５８とゲートオン配線５９の間）に直列に接続されている。すなわち、ＰＭＯＳ５３のドレインがＰＭＯＳ５１のドレインに接続されており、ＰＭＯＳ５３のソースがＰＭＯＳ５４のソースに接続されており、ＰＭＯＳ５４のドレインがＰＭＯＳ５２のドレインに接続されている。ＰＭＯＳ５３のボディは、ＰＭＯＳ５３のソース（ソース電極）に接続されている。したがって、ＰＭＯＳ５３の寄生ダイオード５３ａは、ＰＭＯＳ５３のソースからドレインに向かう電流を阻止し、ＰＭＯＳ５３のドレインからソースに向かう電流を通過させる。ＰＭＯＳ５４のボディは、ＰＭＯＳ５４のソース（ソース電極）に接続されている。したがって、ＰＭＯＳ５４の寄生ダイオード５４ａは、ＰＭＯＳ５４のソースからドレインに向かう電流を阻止し、ＰＭＯＳ５４のドレインからソースに向かう電流を通過させる。ＰＭＯＳ５３のゲートとＰＭＯＳ５４のゲートは互いに接続されている。ＰＭＯＳ５３、５４のゲート電位は、ロジック回路９０によって制御される。

ゲートオフ回路７０は、ＮＭＯＳ７１〜７４を有している。

ＮＭＯＳ７１のソースは、基準電位Ｖｅｅが印加されている配線７６に接続されている。基準電位Ｖｅｅは、ＩＧＢＴ１８、２０のエミッタ電位と略等しい電位である。ＮＭＯＳ７１のドレインは、端子４０ｃに接続されている。つまり、ＮＭＯＳ７１のドレインは、ゲート抵抗６２、３２を介してＩＧＢＴ１８のゲートに接続されている。以下では、ＮＭＯＳ７１のドレインとＩＧＢＴ１８のゲートを接続する配線を、ゲートオフ配線７８という。ＮＭＯＳ７１のゲートは、ロジック回路９０に接続されている。

ＮＭＯＳ７２のソースは、基準電位Ｖｅｅが印加されている配線７７に接続されている。ＮＭＯＳ７２のドレインは、端子４０ｄに接続されている。つまり、ＮＭＯＳ７２のドレインは、ゲート抵抗６４、３４を介してＩＧＢＴ２０のゲートに接続されている。以下では、ＮＭＯＳ７２のドレインとＩＧＢＴ２０のゲートを接続する配線を、ゲートオフ配線７９という。ＮＭＯＳ７２のゲートは、ロジック回路９０に接続されている。

ＮＭＯＳ７３とＮＭＯＳ７４は、ＮＭＯＳ７１のドレインとＮＭＯＳ７２のドレインの間（すなわち、ゲートオフ配線７８とゲートオフ配線７９の間）に直列に接続されている。すなわち、ＮＭＯＳ７３のソースがＮＭＯＳ７１のドレインに接続されており、ＮＭＯＳ７３のドレインがＮＭＯＳ７４のドレインに接続されており、ＮＭＯＳ７４のソースがＮＭＯＳ７２のドレインに接続されている。ＮＭＯＳ７３のボディは、ＮＭＯＳ７３のソース（ソース電極）に接続されている。したがって、ＮＭＯＳ７３の寄生ダイオード７３ａは、ＮＭＯＳ７３のドレインからソースに向かう電流を阻止し、ＮＭＯＳ７３のソースからドレインに向かう電流を通過させる。ＮＭＯＳ７４のボディは、ＮＭＯＳ７４のソース（ソース電極）に接続されている。したがって、ＮＭＯＳ７４の寄生ダイオード７４ａは、ＮＭＯＳ７４のドレインからソースに向かう電流を阻止し、ＮＭＯＳ７４のソースからドレインに向かう電流を通過させる。ＮＭＯＳ７３のゲートとＮＭＯＳ７４のゲートは互いに接続されている。ＮＭＯＳ７３、７４のゲートは、ロジック回路９０に接続される。ＮＭＯＳ７３、７４のゲート電位は、ロジック回路９０によって制御される。

次に、スイッチング回路１６の動作について説明する。図４に示すように、ロジック回路９０に入力されるＰＷＭ信号ＶＰ０は、高電位Ｖｏｎ１と低電位Ｖｏｆｆ１の間で遷移する。高電位Ｖｏｎ１はスイッチング回路１６をオン状態とすることを意味する信号であり、低電位Ｖｏｆｆ１はスイッチング回路１６をオフ状態とすることを意味する信号である。したがって、ＰＷＭ信号ＶＰ０が低電位Ｖｏｆｆ１から高電位Ｖｏｎ１に遷移するタイミングは、スイッチング回路１６をターンオンさせるターンオンタイミングｔｎである。また、ＰＷＭ信号ＶＰ０が高電位Ｖｏｎ１から低電位Ｖｏｆｆ１に遷移するタイミングは、スイッチング回路１６をターンオフさせるターンオフタイミングｔｆである。また、以下では、ＰＷＭ信号ＶＰ０が高電位Ｖｏｎ１である期間をオン期間Ｔｏｎと呼び、ＰＷＭ信号ＶＰ０が低電位Ｖｏｆｆ１である期間をオフ期間Ｔｏｆｆと呼ぶ。

ロジック回路９０は、電流Ｉｃに応じて、ＩＧＢＴ１８だけをスイッチングさせる片側制御手順と、ＩＧＢＴ１８とＩＧＢＴ２０の両方をスイッチングさせる両側制御手順を実行する。図４のターンオフタイミングｔｆ２よりも前の期間では、電流Ｉｃが低いので、ロジック回路９０は片側制御手順を実行する。ターンオフタイミングｔｆ２よりも後の期間では、電流Ｉｃが高いので、ロジック回路９０は両側制御手順を実行する。以下に、片側制御手順と両側制御手順の詳細について説明する。

片側制御手順では、ロジック回路９０が、以下のように各部を制御する。
スイッチＳ１：オン
スイッチＳ２：オフ
スイッチＳ３：オフ
スイッチＳ４：オン
ＰＭＯＳ５３、５４：オフ
ＮＭＯＳ７３、７４：オフ
ＮＭＯＳ７２：オン

スイッチＳ２がオフであり、スイッチＳ４がオンであるので、片側制御手順の間はＰＭＯＳ５２がオフに維持される。また、ＮＭＯＳ７３、７４がオフであり、ＮＭＯＳ７２がオンであるので、片側制御手順の間は、ＩＧＢＴ２０のゲートに電位Ｖｅｅ（ゲート閾値よりも低い電位）が印加される。したがって、ＩＧＢＴ２０はオフに維持される。また、スイッチＳ１がオンであるので、片側制御手順の間は、制御アンプの駆動信号ＶＰ１がＰＭＯＳ５１のゲートに入力される。また、スイッチＳ３がオフであるので、片側制御手順の間は、ＰＭＯＳ５１が駆動信号ＶＰ１に応じてスイッチングする。また、ロジック回路９０は、ＰＷＭ信号ＶＰ０を反転した信号ＶＰ２を、ＮＭＯＳ７１のゲートに印加する。

上記のように各部が制御されると、図４の最初のターンオンタイミングｔｎ１において、ＰＭＯＳ５１がオンするとともにＮＭＯＳ７１がオフする。すると、配線５６から、ＰＭＯＳ５１とゲートオン配線５８を介して、ＩＧＢＴ１８のゲートに向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが充電され、ゲート電位Ｖｇ１８が電位Ｖｅｅから電位Ｖｏｎまで上昇する。なお、電位Ｖｏｎは、電位Ｖｃｃよりも低く、ＩＧＢＴ１８のゲート閾値よりも高い電位である。フィードバック制御によってＰＭＯＳ５１のゲート電位が制御されることで、ＩＧＢＴ１８のゲート電位が電位Ｖｏｎに正確に制御される。電位Ｖｏｎは、ＩＧＢＴ１８のゲート閾値よりも高いので、ＩＧＢＴ１８がオンする。したがって、オン期間Ｔｏｎ１の間に、電流Ｉｃが流れる。オン期間Ｔｏｎ１の間に、電流Ｉｃが徐々に増加する。

なお、オン期間Ｔｏｎ１においては、ゲートオン配線５８の電位（すなわち、電位Ｖｏｎ）がゲートオン配線５９の電位（すなわち、電位Ｖｅｅ）よりも高い。しかしながら、ＰＭＯＳ５３、５４がオフしているとともにＰＭＯＳ５４の寄生ダイオード５４ａがゲートオン配線５８からゲートオン配線５９に向かう電流を阻止するので、ゲートオン配線５８からゲートオン配線５９に向かって電流は流れない。

また、オン期間Ｔｏｎ１においては、ゲートオフ配線７８の電位（すなわち、電位Ｖｏｎ）がゲートオフ配線７９の電位（すなわち、電位Ｖｅｅ）よりも高い。しかしながら、ＮＭＯＳ７３、７４がオフしているとともにＮＭＯＳ７４の寄生ダイオード７４ａがゲートオフ配線７８からゲートオフ配線７９に向かう電流を阻止するので、ゲートオフ配線７８からゲートオフ配線７９に向かって電流は流れない。

その後、ターンオフタイミングｔｆ１が訪れると、ＰＭＯＳ５１がオフするとともにＮＭＯＳ７１がオンする。すると、ＩＧＢＴ１８のゲートから、ゲートオフ配線７８とＮＭＯＳ７１を介して、配線７６に向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが放電され、ゲート電位Ｖｇ１８が電位Ｖｏｎから電位Ｖｅｅまで低下する。電位ＶｅｅがＩＧＢＴ１８のゲート閾値よりも低いので、ＩＧＢＴ１８がオフする。したがって、オフ期間Ｔｏｆｆ１の間は電流Ｉｃが流れない。

片側制御手順においては、オン期間Ｔｏｎとオフ期間Ｔｏｆｆが繰り返されることで、ＩＧＢＴ１８がオンとオフを繰り返す。つまり、片側制御手順では、ＩＧＢＴ２０がオフ状態に維持された状態で、ＩＧＢＴ１８がオンとオフを繰り返す。

ロジック回路９０は、電流Ｉｃを常時監視している。片側制御手順を実施している期間Ｔｏｎ２の間に電流Ｉｃが閾値Ｉｔｈを超えると、その直後のオフ期間Ｔｏｆｆの間に、ロジック回路９０が手順を片側制御手順から両側制御手順に切り換える。なお、閾値Ｉｔｈに、ヒステリシス特性を持たせることも可能である。

両側制御手順では、ロジック回路９０が、以下のように各部を制御する。
スイッチＳ１：オン
スイッチＳ２：オン
スイッチＳ３：オフ
スイッチＳ４：オフ
ＰＭＯＳ５３、５４：オン
ＮＭＯＳ７３、７４：オン

スイッチＳ１、Ｓ２がオンであるので、両側制御手順の間は、制御アンプ９２の駆動信号ＶＰ１がＰＭＯＳ５１のゲートとＰＭＯＳ５２のゲートに入力される。また、スイッチＳ３、Ｓ４がオフであるので、両側制御手順の間は、ＰＭＯＳ５１、５２が駆動信号ＶＰ１に応じてスイッチングする。また、ＰＭＯＳ５３、５４がオンであるので、両側制御手順の間は、ゲートオン配線５８とゲートオン配線５９が短絡される。また、ＮＭＯＳ７３、７４がオンであるので、両側制御手順の間は、ゲートオフ配線７８とゲートオフ配線７９が短絡される。また、ロジック回路９０は、ＰＷＭ信号ＶＰ０を反転した信号ＶＰ２を、ＮＭＯＳ７１のゲートとＮＭＯＳ７２のゲートに印加する。

上記のように各部が制御されても、オフ期間Ｔｏｆｆ２の間は、電流Ｉｃが流れない。つまり、オフ期間Ｔｏｆｆ２の間は、ＰＭＯＳ５１、５２がオフしており、ＮＭＯＳ７１、７２がオンしているので、ＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０が共に電位Ｖｅｅに維持される。したがって、オフ期間Ｔｏｆｆの間は、ＩＧＢＴ１８、２０が共にオフ状態に維持され、電流Ｉｃが流れない。

オフ期間Ｔｏｆｆ２の直後のターンオンタイミングｔｎ３において、駆動信号ＶＰ１がＶｏｆｆ２からＶｏｎ２に引き下げられると、ＰＭＯＳ５１、５２が共にオンする。また、ターンオンタイミングｔｎ３において、ＮＭＯＳ７１、７２のゲート電位が引き下げられるので、ＮＭＯＳ７１、７２がオフする。ＰＭＯＳ５１がオンするとともにＮＭＯＳ７１がオフすると、配線５６から、ＰＭＯＳ５１とゲートオン配線５８を介して、ＩＧＢＴ１８のゲートに向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが充電され、ゲート電位Ｖｇ１８が電位Ｖｅｅから電位Ｖｏｎまで上昇する。すなわち、ＩＧＢＴ１８がオンする。また、ＰＭＯＳ５２がオンするとともにＮＭＯＳ７２がオフすると、配線５７から、ＰＭＯＳ５２とゲートオン配線５９を介して、ＩＧＢＴ２０のゲートに向かってゲート電流が流れる。このため、ＩＧＢＴ２０のゲートが充電され、ゲート電位Ｖｇ２０が電位Ｖｅｅから電位Ｖｏｎまで上昇する。すなわち、ＩＧＢＴ２０がオンする。このように、両側制御手順のオン期間Ｔｏｎ３では、ＩＧＢＴ１８、２０が共にオンする。したがって、オン期間Ｔｏｎ３の間に、電流Ｉｃが流れる。

その後、ターンオフタイミングｔｆ３が訪れると、ＰＭＯＳ５１、５２がオフするとともにＮＭＯＳ７１、７２がオンする。ＰＭＯＳ５１がオフするとともにＮＭＯＳ７１がオンすると、ＩＧＢＴ１８のゲートから、ゲートオフ配線７８とＮＭＯＳ７１を介して、配線７６に向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが放電され、ゲート電位Ｖｇ１８が電位Ｖｏｎから電位Ｖｅｅまで低下する。つまり、ＩＧＢＴ１８がオフする。また、ＰＭＯＳ５２がオフするとともにＮＭＯＳ７２がオンすると、ＩＧＢＴ２０のゲートから、ゲートオフ配線７９とＮＭＯＳ７２を介して、配線７７に向かってゲート電流が流れる。このため、ＩＧＢＴ２０のゲートが放電され、ゲート電位Ｖｇ２０が電位Ｖｏｎから電位Ｖｅｅまで低下する。つまり、ＩＧＢＴ２０がオフする。このように、オフ期間Ｔｏｆｆ３において、ＩＧＢＴ１８、２０が共にオフ状態となる。したがって、オフ期間Ｔｏｆｆ３の間は電流Ｉｃが流れない。

両側制御手順においては、オン期間Ｔｏｎとオフ期間Ｔｏｆｆが繰り返されることで、ＩＧＢＴ１８とＩＧＢＴ２０が略同時にオンとオフを繰り返す。

スイッチング回路１６のターンオフ損失の抑制効果について、以下に説明する。ＩＧＢＴ１８、２０がオフする際には、ターンオフ損失が発生する。電流Ｉｃが小さい場合には、ターンオフ損失とターンオフするＩＧＢＴのサイズとの間に相関関係が現れる。すなわち、ターンオフするＩＧＢＴのサイズが小さいほど、ターンオフ損失が小さくなる。電流Ｉｃが大きい場合には、このような相関関係はほとんど現れない。このように電流Ｉｃに応じて上記相関関係が変化するのは、以下の理由によると考えられる。ターンオフ損失は、ターンオフ直前にＩＧＢＴの半導体基板中に存在するキャリア（電子とホール）が、ターンオフ時に半導体基板から排出されることによって生じる。電流Ｉｃが流れている間に半導体基板中に存在する電子の数は、電流Ｉｃが大きいほど多くなる。他方、電流Ｉｃが大きいか小さいかに係らず、電流Ｉｃが流れていれば、半導体基板中にホールが飽和状態で存在している。すなわち、電流Ｉｃが流れているときに半導体基板中に存在するホールの数は、電流Ｉｃに係らず略一定である。したがって、電流Ｉｃが小さい場合には、ターンオフ損失は主にホールの影響によって発生する。上記の通り、半導体基板の電流Ｉｃが流れている領域中にホールは飽和状態で存在しているので、このときのホールの数は、ＩＧＢＴのサイズ（すなわち、半導体基板のうちの電流Ｉｃが流れている領域の面積）に略比例する。したがって、電流Ｉｃが小さい場合には、ターンオフ損失とターンオフするＩＧＢＴのサイズとの間に相関関係が現れる。他方、電流Ｉｃが大きい場合には、半導体基板中に存在する電子の数が多くなるので、ターンオフ損失が主に電子の影響によって生じるようになる。このため、電流Ｉｃが大きい場合には、ターンオフ損失とターンオフするＩＧＢＴのサイズとの間に相関関係がほとんどない。

上記の通り、スイッチング回路１６は、電流Ｉｃが小さい場合には、オン期間Ｔｏｎにおいて、ＩＧＢＴ２０をオンさせず、ＩＧＢＴ１８のみをオンさせる。つまり、ターンオフタイミングｔｆに先立ってＩＧＢＴ２０をオフにしておき、ターンオフタイミングｔｆにＩＧＢＴ１８をオフさせる。したがって、ターンオフタイミングｔｆ（例えば、図４のターンオフタイミングｔｆ１）において、ＩＧＢＴ１８が単独でオフする。ＩＧＢＴ１８が単独でオフする場合には、半導体基板１００のうちのオフする領域のサイズ（すなわち、図３のＩＧＢＴ１８の領域の面積）が小さいので、ターンオフ損失が小さくなる。また、電流Ｉｃが小さい場合には、オン期間ＴｏｎにおいてＩＧＢＴ１８にのみ電流Ｉｃが流れても、ＩＧＢＴ１８にそれほど高い負荷は掛からない。このように、電流Ｉｃが小さい場合には、ターンオフタイミングｔｆにおいてＩＧＢＴ１８が単独でオフするようにすることで、ＩＧＢＴ１８に過大な負荷が掛かることを防止しながら、ターンオフ損失を低減することができる。

また、上記の通り、スイッチング回路１６は、電流Ｉｃが大きい場合には、オン期間Ｔｏｎにおいて、ＩＧＢＴ１８とＩＧＢＴ２０の両方をオンさせる。すなわち、ターンオンタイミングｔｎでＩＧＢＴ１８とＩＧＢＴ２０の双方をオンさせ、ターンオフタイミングでＩＧＢＴ１８とＩＧＢＴ２０の双方をオフさせる。したがって、接続配線１３に流れる電流Ｉｃは、ＩＧＢＴ１８とＩＧＢＴ２０に分散して流れる。このように、電流Ｉｃが大きい場合には、ＩＧＢＴ１８とＩＧＢＴ２０に分散して電流Ｉｃを流すことで、ＩＧＢＴ１８とＩＧＢＴ２０に高い負荷が掛かることを防止することができる。また、ターンオフタイミングｔｆ（例えば、図４のターンオフタイミングｔｆ３）において、ＩＧＢＴ１８とＩＧＢＴ２０が共にオフする。この場合、半導体基板１００のうちのオフする領域のサイズが、図３のＩＧＢＴ１８の面積とＩＧＢＴ２０の面積を合わせた面積となる。すなわち、この場合、オフする領域のサイズが大きい。しかしながら、電流Ｉｃが大きい場合には、ターンオフするＩＧＢＴのサイズとターンオフ損失の間にほとんど相関関係は存在しない。したがって、このようにＩＧＢＴ１８とＩＧＢＴ２０を同時にオフさせても、いずれか一方のみをオフさせる場合に比べてターンオフ損失は大きくならない。このように、電流Ｉｃが大きい場合には、オン期間ＴｏｎにおいてＩＧＢＴ１８、２０を共にオンさせることで、ターンオフ損失を増大させることなく、ＩＧＢＴ１８、２０の負荷を軽減することができる。

また、上述した説明から明らかなように、このスイッチング回路１６では、ＩＧＢＴ１８の通電時間（すなわち、オンしている時間）が、ＩＧＢＴ２０の通電時間よりも長い。また、図３に示すように、半導体基板１００の中央部にＩＧＢＴ２０が形成されており、その周囲にＩＧＢＴ１８が形成されている。外周側に形成されているＩＧＢＴ１８は、中央部に形成されているＩＧＢＴ２０よりも放熱性能が高い。このように、放熱性能が高いＩＧＢＴ１８の通電時間を長くすることで、半導体基板１００の温度上昇を好適に抑制することができる。

また、実施例１のスイッチング回路１６では、両側制御手順でＩＧＢＴ１８、２０を共にオンさせるときに、ＰＭＯＳ５３、５４が既にオンしている状態でＰＭＯＳ５１、５２をオンさせる。つまり、ゲートオン配線５８とゲートオン配線５９を短絡させた状態で、ＰＭＯＳ５１、５２をオンさせる。このようにゲートオン配線５８、５９を短絡させておくことで、ＩＧＢＴ１８、２０のオンタイミングを略同時とすることが可能であるとともに、オン期間Ｔｏｎの間にＩＧＢＴ１８、２０に流れる電流Ｉｃの電流密度を略同じにすることができる。これによって、ＩＧＢＴ１８、２０の負荷の分散効果を得ることができる。以下、詳細に説明する。

まず、ゲートオン配線５８とゲートオン配線５９を短絡させない場合の問題点について説明する。ＰＭＯＳ５１とＰＭＯＳ５２は、製造誤差等に基づく特性のばらつきを有している。例えば、ＰＭＯＳ５１とＰＭＯＳ５２の間で、ゲート閾値やオン抵抗が異なる場合がある。一般に、ＭＯＳのゲート閾値とオン抵抗の誤差は大きい。ゲート閾値に差があると、ＰＭＯＳ５１、５２を同時にオンさせようとしても、これらのオンタイミングにずれが生じる。したがって、ＩＧＢＴ１８とＩＧＢＴ２０の間で、ゲート電流が流れ始めるタイミングに差が生じる。また、ＰＭＯＳ５１とＰＭＯＳ５２の間でオン抵抗に差があると、ＰＭＯＳ５１とＰＭＯＳ５２の間で電流の大きさに差が生じる。つまり、ＩＧＢＴ１８とＩＧＢＴ２０の間で、ゲート電流の大きさに差が生じる。このように、ＩＧＢＴ１８とＩＧＢＴ２０の間でゲート電流の流れ始めるタイミングやゲート電流の大きさに差があると、ＩＧＢＴ１８とＩＧＢＴ２０の間でゲートの充電速度に差が生じる。その結果、ＩＧＢＴ１８とＩＧＢＴ２０がオンするタイミングに差が生じる。一方のＩＧＢＴが他方のＩＧＢＴよりも先にオンすると、先にオンしたＩＧＢＴに瞬間的に高い電流が流れ、先にオンしたＩＧＢＴに高い負荷がかかる。また、実施例１のようにゲート電位Ｖｇ１８、Ｖｇ２０をフィードバック制御する場合には、オン期間Ｔｏｎの間に一定値に制御されるゲート電位Ｖｇ１８、Ｖｇ２０（つまり、図４のＶｏｎ）にも、ＰＭＯＳ５１、５２の特性の差に基づく差が生じる。このため、オン期間Ｔｏｎの間にＩＧＢＴ１８、２０に流れる電流Ｉｃの電流密度に差が生じる。この場合にも、一方のＩＧＢＴに高い負荷がかかる。

これに対し、実施例１のスイッチング回路１６では、ゲートオン配線５８とゲートオン配線５９を短絡させてからＰＭＯＳ５１、５２をオンさせる。ゲートオン配線５８とゲートオン配線５９を短絡させておくと、ＰＭＯＳ５１、５２のオンタイミングや電流に差が生じても、ＰＭＯＳ５３、５４を介してゲートオン配線５８とゲートオン配線５９の間で補償し合うように電流が流れる。このため、ＩＧＢＴ１８、２０のオンタイミングに差が生じない。例えば、ＰＭＯＳ５１がＰＭＯＳ５２よりも先にオンした場合には、ＰＭＯＳ５１を流れる電流の一部がＩＧＢＴ１８のゲートを充電し、そのゲート電流の残りがＰＭＯＳ５３、５４を介してＩＧＢＴ２０のゲートを充電する。また、ＰＭＯＳ５１を流れる電流がＰＭＯＳ５２を流れる電流よりも大きい場合には、ＰＭＯＳ５１を流れる電流の一部がＩＧＢＴ１８のゲートを充電し、そのゲート電流の残りがＰＭＯＳ５３、５４を介してＩＧＢＴ２０のゲートを充電する。このように、ＰＭＯＳ５１、５２を流れる電流が互いに補償し合うので、ＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０を略同様に増加させることができる。したがって、ＩＧＢＴ１８、２０を略同時にオンさせることができる。また、オン期間中のゲート電位Ｖｇ１８、Ｖｇ２０を略同電位とすることができ、ＩＧＢＴ１８とＩＧＢＴ２０の間で電流密度に差が生じ難い。したがって、実施例１の構成によれば、一方のＩＧＢＴに負荷が偏ることを防止することができ、負荷分散効果を得ることができる。

また、両側制御手順においてＩＧＢＴ１８、２０を同時にオフさせる場合にも、ＮＭＯＳ７３、７４をオンさせてゲートオフ配線７８とゲートオフ配線７９を短絡させることで、負荷分散効果を得ることができる。つまり、ゲートオフ配線７８とゲートオフ配線７９を短絡していないと、ＩＧＢＴ１８、２０をオフさせるときに、ＮＭＯＳ７１、７２の特性の差によってＩＧＢＴ１８、２０のオフタイミングに差が生じる。一方のＩＧＢＴが先にオフすると、他方のまだオフしていないＩＧＢＴに偏って電流が流れ、そのＩＧＢＴの負荷が高くなる。これに対し、実施例１のスイッチング回路１６では、ゲートオフ配線７８とゲートオフ配線７９が短絡している状態でＮＭＯＳ７１とＮＭＯＳ７２をオンさせることで、ＩＧＢＴ１８、２０を略同時にオフさせることが可能となる。したがって、ＩＧＢＴ１８、２０を同時にオフさせる場合にも、負荷分散効果を得ることができる。

実施例２のスイッチング回路は、図２に示す実施例１のスイッチング回路と同様の構成を有している。実施例２のスイッチング回路は、電流Ｉｃが大きい場合には、実施例１と同様に両側制御手順を実施する。すなわち、電流Ｉｃが大きい場合には、オン期間ＴｏｎにおいてＩＧＢＴ１８とＩＧＢＴ２０の両方をオンさせ、オフ期間ＴｏｆｆにおいてＩＧＢＴ１８とＩＧＢＴ２０の両方をオフさせる。実施例２のスイッチング回路は、電流Ｉｃが小さい場合における制御方法が実施例１の制御方法と異なる。

実施例２のスイッチング回路は、電流Ｉｃが小さい場合に、図５に示すように片側制御手順を行う。すなわち、ロジック回路９０は、電流Ｉｃが小さい場合に、ＩＧＢＴ１８のみがオンするオン期間Ｔｏｎ１８とＩＧＢＴ２０のみがオンするオン期間Ｔｏｎ２０とが交互に現れるようにＩＧＢＴ１８、２０を制御する。より詳細には、オン期間Ｔｏｎ１８、オフ期間Ｔｏｆｆ、オン期間Ｔｏｎ２０、オフ期間Ｔｏｆｆがこの順序で繰り返し現れるように制御を行う。オフ期間Ｔｏｆｆでは、ＩＧＢＴ１８とＩＧＢＴ２０が共にオフしている。例えば、図５のタイミングｔ１において、ロジック回路９０は、直前のオン期間Ｔｏｎ２０において電流Ｉｃが閾値Ｉｔｈよりも小さかったと判定する。すると、次のオン期間Ｔｏｎ１８において、ロジック回路９０は、ＩＧＢＴ１８をオン状態とし、ＩＧＢＴ２０をオフ状態に維持する。このオン期間Ｔｏｎ１８において電流Ｉｃが閾値Ｉｔｈまで上昇しなかったので、タイミングｔ２において、ロジック回路９０は、直前のオン期間Ｔｏｎ１８において電流Ｉｃが閾値Ｉｔｈよりも小さかったと判定する。すると、次のオン期間Ｔｏｎ２０において、ロジック回路９０は、ＩＧＢＴ２０をオン状態とし、ＩＧＢＴ１８をオフ状態に維持する。このように、ロジック回路９０は、ＩＧＢＴ１８、２０のうちの前回のオン期間ＴｏｎにおいてオンさせたＩＧＢＴではない方のＩＧＢＴを次のオン期間Ｔｏｎにおいてオンさせる。このため、電流Ｉｃが小さい間は、ＩＧＢＴ１８とＩＧＢＴ２０が交互にオンする。このようにＩＧＢＴ１８とＩＧＢＴ２０を交互にオンさせることで、半導体基板１００で生じる熱を分散させることができる。これによって、半導体基板１００の温度上昇を抑制することができる。また、このような構成でも、電流Ｉｃが小さい場合には、ターンオフタイミングｔｆにおいてＩＧＢＴ１８またはＩＧＢＴ２０が単独でターンオフするので、ターンオフ損失を低減することができる。

なお、図５の片側制御手順において、ＩＧＢＴ１８を単独でオン‐オフさせる処理は、実施例１と同様にして実施される。図５の片側制御手順において、ＩＧＢＴ２０を単独でオンさせる処理は、ＰＭＯＳ５１、５３、５４がオフしている状態で、ＰＭＯＳ５２をオンさせることで行われる。図５の片側制御手順において、ＩＧＢＴ２０を単独でオフさせる処理は、ＮＭＯＳ７１がオンしているとともにＮＭＯＳ７３、７４がオフしている状態で、ＮＭＯＳ７２をオンさせることで行われる。

なお、図５から明らかなように、実施例２では、オン期間Ｔｏｎ２０において、ゲート電位Ｖｇ２０がゲート電位Ｖｇ１８よりも高くなる。つまり、ゲートオン配線５９の電位がゲートオン配線５８の電位よりも高くなる。しかしながら、ＰＭＯＳ５３、５４がオフしているとともにＰＭＯＳ５３の寄生ダイオード５３ａがゲートオン配線５９からゲートオン配線５８に向かう電流を阻止するので、ゲートオン配線５９からゲートオン配線５８に向かって電流は流れない。このように、寄生ダイオード５３ａ、５４ａが逆向きに直列接続されるようにＰＭＯＳ５３、５４が接続されていることで、ゲートオン配線５８の電位が高い場合だけでなく、ゲートオン配線５９の電位が高い場合にも、漏れ電流を防止することができる。

また、オン期間Ｔｏｎ２０においてゲート電位Ｖｇ２０がゲート電位Ｖｇ１８よりも高くなると、ゲートオフ配線７９の電位がゲートオフ配線７８の電位よりも高くなる。しかしながら、ＮＭＯＳ７３、７４がオフしているとともにＮＭＯＳ７３の寄生ダイオード７３ａがゲートオフ配線７９からゲートオフ配線７８に向かう電流を阻止するので、ゲートオフ配線７９からゲートオフ配線７８に向かって電流は流れない。このように、寄生ダイオード７３ａ、７４ａが逆向きに直列接続されるようにＮＭＯＳ７３、７４が接続されていることで、ゲートオフ配線７８の電位が高い場合だけでなく、ゲートオフ配線７９の電位が高い場合にも、漏れ電流を防止することができる。

実施例３のスイッチング回路は、図２に示す実施例１のスイッチング回路と同様の構成を有している。実施例３のスイッチング回路は、電流Ｉｃが大きい場合には、実施例１と同様に両側制御手順を実施する。実施例３のスイッチング回路は、電流Ｉｃが小さい場合における制御方法が実施例１の制御方法と異なる。

実施例３のスイッチング回路は、電流Ｉｃが小さい場合に、図６に示す片側制御手順を行う。ロジック回路９０は、電流Ｉｃが小さい場合であっても、ターンオンタイミングｔｎにおいて、ＩＧＢＴ１８とＩＧＢＴ２０の両方をオンさせる。そして、ターンオフタイミングｔｆの直前のタイミングｔｃで、ＩＧＢＴ２０をオフさせる。その後、ロジック回路９０は、次のターンオンタイミングｔｎまで（すなわち、ターンオフタイミングｔｆが過ぎるまで）、ＩＧＢＴ２０をオフ状態に維持する。したがって、ターンオフタイミングｔｆにおいて、ＩＧＢＴ１８が単独でオフする。例えば、図６のタイミングｔ３において、ロジック回路９０は、直前のオン期間Ｔｏｎにおいて電流Ｉｃが閾値Ｉｔｈよりも小さかったと判定する。すると、次のターンオンタイミングｔｎにおいて、ロジック回路９０は、ＩＧＢＴ１８とＩＧＢＴ２０を共にオンさせる。そして、ターンオフタイミングｔｆより前のタイミングｔｃで、ＩＧＢＴ２０をオフさせる。ＩＧＢＴ２０は、ターンオフタイミングｔｆが過ぎるまでオフ状態に維持される。タイミングｔｃでは、ＩＧＢＴ１８をオフさせず、オン状態に維持する。その後のターンオフタイミングｔｆでＩＧＢＴ１８をオフさせる。したがって、ターンオフタイミングｔｆにおいては、ＩＧＢＴ１８が単独でオフする。このように、実施例３では、電流Ｉｃが小さい場合に、オン期間Ｔｏｎの一部においてＩＧＢＴ１８、２０を共にオンさせるが、ＩＧＢＴ２０をＩＧＢＴ１８よりも先にオフさせる。

なお、図６の片側制御手順のターンオンタイミングｔｎにおいて、ＩＧＢＴ１８、２０を同時にオンさせる処理は、両側制御手順のターンオンタイミングｔｎと同様に実施される。図６の片側制御手順のターンオフタイミングｔｆにおいてＩＧＢＴ１８を単独でオフさせる処理は、実施例１の片側制御手順と同様にして実施される。また、図６の片側制御手順のタイミングｔｃにおいてＩＧＢＴ２０を単独でオフさせる処理は、ＮＭＯＳ７１、７３、７４がオフしている状態で、ＮＭＯＳ７２をオンさせることで行われる。

上記の制御においては、タイミングｔｃにおいてＩＧＢＴ２０がオフする一方で、ＩＧＢＴ１８はオン状態に維持される。ＩＧＢＴ２０がオフしても、ＩＧＢＴ１８がオンしているので、ＩＧＢＴ２０のコレクタ‐エミッタ間電圧は低い電圧に維持される。したがって、ＩＧＢＴ２０がオフする際に、ターンオフ損失は発生しない。また、ターンオフタイミングｔｆにおいてＩＧＢＴ１８がオフする際には、ＩＧＢＴ１８がオフすることでＩＧＢＴ１８のコレクタ‐エミッタ間電圧が上昇する。したがって、ターンオフタイミングｔｆにおいて、ターンオフ損失が発生する。しかしながら、ターンオフタイミングｔｆでは、ＩＧＢＴ１８が単独でオフするので、ターンオフ損失は小さい。したがって、実施例３のスイッチング回路でも、ターンオフ損失を低減することができる。また、このように電流Ｉｃが小さい場合でも、オン期間Ｔｏｎの一部でＩＧＢＴ１８、２０に電流Ｉｃを分散させることで、ＩＧＢＴ１８、２０の負荷をさらに低減することができる。これによって、半導体基板１００の温度上昇を抑制することができる。

なお、上述した実施例３では、オフ期間Ｔｏｆｆ中のタイミング（例えば、タイミングｔ３）でロジック回路９０が電流Ｉｃに関する判定を行った。しかしながら、実施例３では、オン期間Ｔｏｎ中のタイミング（例えば、タイミングｔ４（すなわち、ＩＧＢＴ２０をオフさせるタイミングｔｃより前のタイミング））で電流Ｉｃに関する判定を行ってもよい。この場合、タイミングｔ４の時点の電流Ｉｃに基づいて判定を行うことができる。

また、上述した実施例３において、ＩＧＢＴ２０がオフするタイミングｔｃからＩＧＢＴ１８がオフするターンオフタイミングｔｆの間の遅延時間は、半導体基板１００のＩＧＢＴ２０の領域中のキャリアが消滅するのに十分な時間であることが好ましい。他方、上記遅延時間は、制御への影響を最小化するために、オン期間Ｔｏｎの１０％以下であることが好ましい。

また、上述した実施例３において、ターンオンタイミングｔｎにおいてＩＧＢＴ１８とＩＧＢＴ２０を同時にオンさせた。しかしながら、ＩＧＢＴ２０がオンするタイミングがターンオンタイミングｔｎより遅くてもよい。

実施例４のスイッチング回路は、図２に示す実施例１のスイッチング回路と同様の構成を有している。実施例４のスイッチング回路は、電流Ｉｃが大きい場合には、実施例１と同様に両側制御手順を実施する。実施例４のスイッチング回路は、電流Ｉｃが小さい場合における制御方法が実施例１の制御方法と異なる。

実施例４の電流Ｉｃが小さい場合の制御方法は、実施例２の制御方法と実施例３の制御方法を組み合わせた方法である。実施例４では、電流Ｉｃが小さい場合に、図７に示す片側制御手順が実施される。図７では、オン期間Ｔｏｎ１８、オフ期間Ｔｏｆｆ、オン期間Ｔｏｎ２０、オフ期間Ｔｏｆｆがこの順序で繰り返し現れるように制御が行われる。ターンオンタイミングｔｎで、ＩＧＢＴ１８とＩＧＢＴ２０が共にオンする。オン期間Ｔｏｎ１８の前半では、ＩＧＢＴ１８とＩＧＢＴ２０がオンしている。オン期間Ｔｏｎ１８の途中のタイミングｔｃ１で、ＩＧＢＴ２０がオフする。ＩＧＢＴ１８は、次のターンオフタイミングｔｆでオフする。オフ期間Ｔｏｆｆでは、ＩＧＢＴ１８とＩＧＢＴ２０がオフしている。次のターンオンタイミングｔｎで、ＩＧＢＴ１８とＩＧＢＴ２０が共にオンする。オン期間Ｔｏｎ２０の前半では、ＩＧＢＴ１８とＩＧＢＴ２０がオンしている。オン期間Ｔｏｎ２０の途中のタイミングｔｃ２で、ＩＧＢＴ１８がオフする。ＩＧＢＴ２０は、次のターンオフタイミングｔｆでオフする。このような構成によれば、ＩＧＢＴ１８の通電時間が長いオン期間Ｔｏｎ１８と、ＩＧＢＴ２０の通電時間が長いオン期間Ｔｏｎ２０が交互に現れるので、半導体基板１００で生じる熱を分散させることができる。

上述した実施例１〜４のいずれでも、ＩＧＢＴ１８とＩＧＢＴ２０を同時にオンさせるときに、ＰＭＯＳ５３、５４によってゲートオン配線５８とゲートオン配線５９が短絡される。このため、ＩＧＢＴ１８とＩＧＢＴ２０を略同時にオンさせることができる。また、上述した実施例１〜４のいずれでも、ＩＧＢＴ１８とＩＧＢＴ２０を同時にオフさせるときに、ＮＭＯＳ７３、７４によってゲートオフ配線７８とゲートオフ配線７９が短絡される。このため、ＩＧＢＴ１８とＩＧＢＴ２０を略同時にオフさせることができる。したがって、負荷分散効果を得ることができる。また、上述した実施例１〜４のいずれでも、ＩＧＢＴ１８とＩＧＢＴ２０の方をオンさせるときに、ＰＭＯＳ５３、５４がオフとなる。このため、ゲートオン配線５８とゲートオン配線５９の間で漏れ電流が流れることが防止される。また、上述した実施例３、４のいずれでも、ＩＧＢＴ１８とＩＧＢＴ２０の両方がオンしている状態からそれらの一方をオフさせるときに、ＰＭＯＳ５３、５４がオフとなる。このため、ゲートオフ配線７８とゲートオフ配線７９の間で漏れ電流が流れることが抑制される。

図８に示す実施例５のスイッチング回路は、ゲートオフ回路７０の構成が図２とは異なる。実施例５のスイッチング回路のその他の構成は、図２と等しい。

実施例５では、ゲートオフ回路７０が、単一のＮＭＯＳ１０２によって構成されている。ＮＭＯＳ１０２のソースは、基準電位Ｖｅｅが印加されている配線１０４に接続されている。ＮＭＯＳ１０２のドレインは、端子４０ｅに接続されている。端子４０ｅは、ダイオード１０６、ゲート抵抗６２及びゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されている。ダイオード１０６のカソードが端子４０ｅに接続されており、ダイオード１０６のアノードがゲート抵抗６２に接続されている。また、端子４０ｅは、ダイオード１０８、ゲート抵抗６４及びゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されている。ダイオード１０８のカソードが端子４０ｅに接続されており、ダイオード１０８のアノードがゲート抵抗６４に接続されている。実施例５では、ＮＭＯＳ７１のドレインとＩＧＢＴ１８のゲートを接続する配線をゲートオフ配線７８といい、ＮＭＯＳ７１のドレインとＩＧＢＴ２０のゲートを接続する配線をゲートオフ配線７９という。ＮＭＯＳ１０２のゲートは、ロジック回路９０に接続されている。ＮＭＯＳ１０２のゲートには、ロジック回路９０から、ＰＷＭ信号を反転させた信号ＶＰ２が入力される。

実施例５のスイッチング回路は、上述した図４、５に示す動作（実施例１、２と同様の動作）を実行することができる。実施例５のスイッチング回路では、以下のように動作する。両側制御手順のオン期間Ｔｏｎでは、ＮＭＯＳ１０２がオフに維持される。このため、ＩＧＢＴ１８、２０のゲートが電位Ｖｅｅから切り離され、上述した実施例１〜４と同様に、ＩＧＢＴ１８、２０のゲートがゲートオン回路５０によって充電される。したがって、ＩＧＢＴ１８、２０が共にオンする。両側制御手順のオフ期間Ｔｏｆｆでは、ＮＭＯＳ１０２がオンされるとともに、ＰＭＯＳ５１、５２がオフされる。したがって、ＩＧＢＴ１８、２０のゲートが電位Ｖｅｅに接続され、ＩＧＢＴ１８、２０のゲートが放電される。したがって、ＩＧＢＴ１８、２０が共にオフする。片側制御手順では、ＰＭＯＳ５３、５４がオフに維持される。また、片側制御手順のオン期間Ｔｏｎでは、ＮＭＯＳ１０２がオフに維持される。また、片側制御手順のオン期間Ｔｏｎでは、ＰＭＯＳ５１、５２の一方がオンされ、他方がオフされる。例えば、ＩＧＢＴ１８をオンする場合には、ＰＭＯＳ５１がオンされ、ＰＭＯＳ５２がオフされる。この場合、ＩＧＢＴ１８のゲートはＮＭＯＳ１０２のオフによって電位Ｖｅｅから切り離されるとともにＰＭＯＳ５１のオンによって充電される。つまり、ＩＧＢＴ１８がオンする。また、この場合、ＩＧＢＴ２０のゲートは、ＮＭＯＳ１０２のオフによって電位Ｖｅｅから切り離されるが、ＰＭＯＳ５２、５３、５４のオフによって電位Ｖｃｃからも切り離される。したがって、ＩＧＢＴ２０のゲートは、直前のオフ期間における電位Ｖｅｅに維持される。このため、ＩＧＢＴ２０は、オン期間Ｔｏｎにおいてオフに維持される。片側制御手順のオフ期間Ｔｏｆｆでは、ＮＭＯＳ１０２がオンされ、ＰＭＯＳ５１、５２がオフされる。したがって、ＩＧＢＴ１８、２０のゲートが電位Ｖｅｅに接続され、ＩＧＢＴ１８、２０が共にオフする。このように、実施例５のスイッチング回路によっても、両側制御手順においてＩＧＢＴ１８、２０の両方をスイッチングさせることができ、片側制御手順においてＩＧＢＴ１８、２０の一方をスイッチングさせることができる。

また、実施例５のスイッチング回路でも、ＰＭＯＳ５３、５４によってゲートオン配線５８とゲートオン配線５９を短絡させることで、オンタイミングにおけるＩＧＢＴ１８、２０の負荷の偏りを抑制することができる。また、実施例５のスイッチング回路では、単一のＮＭＯＳ１０２によってＩＧＢＴ１８、２０をオフさせるので、ＩＧＢＴ１８、２０のオフタイミングのずれを抑制することができる。つまり、オフタイミングにおけるＩＧＢＴ１８、２０の負荷の偏りを抑制することができる。したがって、実施例５のスイッチング回路でも、負荷分散効果を得ることができる。

図９に示す実施例６のスイッチング回路では、単一のＰＭＯＳ５４によってゲートオン配線５８とゲートオン配線５９が接続されている。また、実施例６のスイッチング回路では、単一のＮＭＯＳ７４によってゲートオフ配線７８とゲートオフ配線７９が接続されている。実施例６のスイッチング回路のその他の構成は、図２と等しい。

実施例６のスイッチング回路は、図４、図６に示す制御を行うことができる。図４、６から明らかなように、図４、６の片側制御手順では、ゲート電位Ｖｇ１８がゲート電位Ｖｇ２０よりも低くなることがない。つまり、ゲートオン配線５８の電位がゲートオン配線５９の電位よりも低くなることがない。したがって、図９に示すように、ゲートオン配線５８からゲートオン配線５９に向かう電流を阻止する寄生ダイオード５４ａを備える単一のＰＭＯＳ５４によって、ゲートオン配線５８とゲートオン配線５９の間の漏れ電流を抑制することができる。

また、上述したようにゲート電位Ｖｇ１８がゲート電位Ｖｇ２０よりも低くなることがないので、ゲートオフ配線７８の電位がゲートオフ配線７９の電位よりも低くなることがない。したがって、図９に示すように、ゲートオフ配線７８からゲートオフ配線７９に向かう電流を阻止する寄生ダイオード７４ａを備える単一のＮＭＯＳ７４によって、ゲートオフ配線７８とゲートオフ配線７９の間の漏れ電流を抑制することができる。

以上に説明したように、片側制御手順において負荷が大きくなるＩＧＢＴを入れ替えない場合には、回路構成を単純化することができる。

図１０に示す実施例７のスイッチング回路は、ｎｐｎ型のバイポーラトランジスタ１１２、１１４を有している。実施例７のスイッチング回路のその他の構成は、図２と等しい。

実施例７のスイッチング回路では、ＰＭＯＳ５１のドレインが、バイポーラトランジスタ１１２を介してＩＧＢＴ１８のゲートに接続されている。より詳細には、ＰＭＯＳ５１のドレインがバイポーラトランジスタ１１２のベースに接続されている。バイポーラトランジスタ１１２のコレクタが、電位Ｖｃｃが印加されている配線１１６に接続されている。バイポーラトランジスタ１１２のエミッタが、ゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されている。バイポーラトランジスタ１１２のベースとエミッタが、抵抗１２０によって接続されている。なお、バイポーラトランジスタ１１２は、ゲート制御ＩＣ４０の外部に設置されているディスクリート部品である。

実施例７のスイッチング回路では、ＰＭＯＳ５２のドレインが、バイポーラトランジスタ１１４を介してＩＧＢＴ２０のゲートに接続されている。より詳細には、ＰＭＯＳ５２のドレインがバイポーラトランジスタ１１４のベースに接続されている。バイポーラトランジスタ１１４のコレクタが、電位Ｖｃｃが印加されている配線１１８に接続されている。バイポーラトランジスタ１１４のエミッタが、ゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されている。バイポーラトランジスタ１１４のベースとエミッタが、抵抗１２２によって接続されている。なお、バイポーラトランジスタ１１４は、ゲート制御ＩＣ４０の外部に配置されているディスクリート部品である。

実施例７のスイッチング回路では、ＰＭＯＳ５１がオンすると、バイポーラトランジスタ１１２のベース電位が上昇し、バイポーラトランジスタ１１２がオンする。その結果、配線１１６から、バイポーラトランジスタ１１２とゲート抵抗３２を介して、ＩＧＢＴ１８のゲートにゲート電流が流れる。これによって、ＩＧＢＴ１８がオンする。

また、実施例７のスイッチング回路では、ＰＭＯＳ５２がオンすると、バイポーラトランジスタ１１４のベース電位が上昇し、バイポーラトランジスタ１１４がオンする。その結果、配線１１８から、バイポーラトランジスタ１１４とゲート抵抗３４を介して、ＩＧＢＴ２０のゲートにゲート電流が流れる。これによって、ＩＧＢＴ２０がオンする。

以上に説明したように、実施例７では、ＰＭＯＳ５１、５２がオンすることで、バイポーラトランジスタ１１２、１１４がオンし、これによってＩＧＢＴ１８、２０がオンする。バイポーラトランジスタ１１２、１１４は、ディスクリート部品であるので、高い電流を流すことができる。したがって、ＩＧＢＴ１８、２０のゲート容量が大きい場合でも、高速でＩＧＢＴ１８、２０のゲートを充電することができる。つまり、ゲート制御ＩＣ４０内に形成されている電流容量が小さいＰＭＯＳ５１、５２を利用して、ゲート容量が大きいＩＧＢＴ１８、２０のゲートを高速で充電することができる。つまり、汎用品であるゲート制御ＩＣ４０によって、ＩＧＢＴのゲートを直接充電することもできるし、バイポーラトランジスタを介して間接的にＩＧＢＴのゲートを充電することもできる。このような回路構成によれば、ゲート制御ＩＣ４０の汎用性がより高まる。また、上述した実施例１と同様の理由により、両側制御手順でＰＭＯＳ５１とＰＭＯＳ５２をオンさせるときに、ＰＭＯＳ５１のドレイン電位とＰＭＯＳ５２のドレイン電位にほとんど差は生じない。つまり、バイポーラトランジスタ１１２のベース電位とバイポーラトランジスタ１１４のベース電位にほとんど差は生じない。さらに、バイポーラトランジスタの通電時におけるベース‐エミッタ間電圧にほとんどばらつきは生じない。つまり、両側制御手順のオン期間において、バイポーラトランジスタ１１２のベース‐エミッタ間電圧は、バイポーラトランジスタ１１４のベース‐エミッタ間電圧と略等しい。したがって、両側制御手順でＰＭＯＳ５１とＰＭＯＳ５２をオンさせるときに、ＩＧＢＴ１８のゲート電位とＩＧＢＴ２０のゲート電位の間にほとんど差が生じない。したがって、実施例７のスイッチング回路でも、ＩＧＢＴ１８とＩＧＢＴ２０を略同時にオンさせることができる。このため、実施例７のスイッチング回路でも、負荷分散効果を得ることができる。

また、上述した実施例１〜７でのスイッチング回路は、直前のオン期間Ｔｏｎにおける電流Ｉｃが閾値Ｉｔｈよりも大きいか否かによって、第２制御手順と第１制御手順を切り換える。しかしながら、直前のオン期間Ｔｏｎの電流Ｉｃに基づいて次のオン期間Ｔｏｎの電流Ｉｃの予測値を算出し、その予測値に基づいて第２制御手順と第１制御手順を切り換えてもよい。

また、上述した実施例１〜７では、ＰＭＯＳ５１〜５４及びＮＭＯＳ７１〜７４がゲート制御ＩＣ４０内に形成されていた。しかしながら、これらの一部または全部が、ゲート制御ＩＣ４０の外部に設置された部品であってもよい。この場合、外部に設置された部品に高い電流を流すことが可能となる。

また、上述した実施例１〜７では、１つの制御アンプ９２がＰＭＯＳ５１とＰＭＯＳ５２に信号ＶＰ１を印加した。しかしながら、ＰＭＯＳ５１に対する制御アンプとＰＭＯＳ５２に対する制御アンプが独立して設けられていてもよい。この場合、ＰＭＯＳ５１、５２をオンさせるときに、ＰＭＯＳ５１に対する信号ＶＰ１とＰＭＯＳ５２に対する信号ＶＰ１とにずれが生じる場合があり、ＰＭＯＳ５１とＰＭＯＳ５２のオンタイミングがずれる場合がある。しかしながら、このような場合も、ＰＭＯＳ５３、５４がオンすることで、ＩＧＢＴ１８、２０のオンタイミングのずれを抑制することができる。

また、上述した実施例１〜７では、１つの制御アンプ９２が２つのＰＭＯＳ５１、５２を制御した。しかしながら、図１１に示すように、ＰＭＯＳ５１を制御するための制御アンプ９２ａと、ＰＭＯＳ５２を制御するための制御アンプ９２ｂが別に設けられていてもよい。

また、上述した実施例１〜７では、制御アンプ９２がＩＧＢＴのゲート電位とゲート電流の両方を測定したが、いずれか一方のみを測定してもよい。

以下に、各実施例の構成要素と請求項の構成要素との関係について説明する。図２、８〜１０のゲートオン回路５０は請求項の制御回路の一例である。この場合、ＰＭＯＳ５１は請求項の第１スイッチング素子の一例であり、ＰＭＯＳ５２は請求項の第２スイッチング素子の一例であり、電位Ｖｃｃは請求項の基準電位の一例であり、ＰＭＯＳ５３、５４は請求項の第３スイッチング素子の一例である。また、この場合、ＰＭＯＳ５１のドレインは、請求項の第１主電極の一例であり、ＰＭＯＳ５１のソースは、請求項の第２主電極の一例であり、ＰＭＯＳ５２のドレインは請求項の第３主電極の一例であり、ＰＭＯＳ５２のソースは請求項の第４主電極の一例である。さらに、この場合、両側制御手順のターンオンタイミングｔｎが、請求項の「前記第１ＩＧＢＴと前記第２ＩＧＢＴに同時にゲート電流を流すとき」の一例であり、片側制御手順のターンオンタイミングｔｎが、請求項の「前記第１対象ＩＧＢＴにゲート電流を流して前記第２対象ＩＧＢＴにゲート電流を流さないとき」の一例である。また、図２、９、１０のゲートオフ回路７０も請求項の制御回路の一例である。この場合、ＮＭＯＳ７１は請求項の第１スイッチング素子の一例であり、ＮＭＯＳ７２は請求項の第２スイッチング素子の一例であり、電位Ｖｅｅは請求項の基準電位の一例であり、ＮＭＯＳ７３、７４は請求項の第３スイッチング素子の一例である。また、この場合、ＮＭＯＳ７１のソースは、請求項の第１主電極の一例であり、ＮＭＯＳ７１のドレインは、請求項の第２主電極の一例であり、ＮＭＯＳ７２のソースは、請求項の第３主電極の一例であり、ＮＭＯＳ７２のドレインは、請求項の第４主電極の一例である。さらに、この場合、両側制御手順のターンオフタイミングｔｆが、請求項の「前記第１ＩＧＢＴと前記第２ＩＧＢＴに同時にゲート電流を流すとき」の一例であり、片側制御手順のターンオフタイミングｔｆが、請求項の「前記第１対象ＩＧＢＴにゲート電流を流して前記第２対象ＩＧＢＴにゲート電流を流さないとき」の一例である。実施例の信号ＶＰ０、ＶＰ１、ＶＰ２は、請求項のターンオンタイミングとターンオフタイミングを示す信号の一例である。実施例の両側制御手順は、請求項の第１制御手順の一例である。実施例の片側制御手順は、請求項の第２制御手順の一例である。図４、図６の片側制御手順は、第２ＩＧＢＴを常に第２対象ＩＧＢＴとする構成の一例である。図５、７の片側制御手順は、第１ＩＧＢＴと第２ＩＧＢＴを交互に第２対象ＩＧＢＴとする構成の一例である。また、図１０のバイポーラトランジスタ１１２は、請求項の第１バイポーラトランジスタの一例であり、バイポーラトランジスタ１１４は、請求項の第２バイポーラトランジスタの一例である。この場合、バイポーラトランジスタ１１２のコレクタが、請求項の第５主電極の一例であり、バイポーラトランジスタ１１２のエミッタが、請求項の第６主電極の一例であり、バイポーラトランジスタ１１４のコレクタが、請求項の第７主電極の一例であり、バイポーラトランジスタ１１４のエミッタが、請求項の第８主電極の一例である。

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例の構成では、前記制御回路が、前記第１ＩＧＢＴと前記第２ＩＧＢＴのゲートを充電する回路であり、前記第１ＩＧＢＴのゲートを充電するときに前記第１ＩＧＢＴのゲート電位を検出しながら制御し、前記第２ＩＧＢＴのゲートを充電するときに前記第２ＩＧＢＴのゲート電位を検出しながら制御する。

この構成では、第１ＩＧＢＴ及び第２ＩＧＢＴをオンするときに、各ＩＧＢＴのゲート電位が検出しながら制御される。このような構成では、第１スイッチング素子と第２スイッチング素子の特性の差によって、オンしているときのゲート電位に第１ＩＧＢＴと第２ＩＧＢＴの間で差が生じる場合がある。このようにゲート電位に差が生じると、第１ＩＧＢＴに流れる電流と第２ＩＧＢＴに流れる電流にアンバランスが生じ、片方のＩＧＢＴの負荷が大きくなる。これに対し、第３スイッチング素子によって第１スイッチング素子の第２主電極と第２スイッチング素子の第４主電極を接続することで、第１ＩＧＢＴのゲート電位と第２ＩＧＢＴのゲート電位の差を少なくすることができる。これによって、第１ＩＧＢＴに流れる電流と第２ＩＧＢＴに流れる電流にアンバランスを抑制することができる。

本明細書が開示する一例の構成では、スイッチング回路が、第１バイポーラトランジスタと第２バイポーラトランジスタをさらに有する。第１バイポーラトランジスタは、前記第２主電極に接続されているベースと、前記基準電位に接続されている第５主電極と、前記第１ＩＧＢＴのゲートに接続されている第６主電極を備えている。第２バイポーラトランジスタは、前記第４主電極に接続されているベースと、前記基準電位に接続されている第７主電極と、前記第２ＩＧＢＴのゲートに接続されている第８主電極を備えている。前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子が、ＩＣ内に組み込まれている。前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタが、前記ＩＣの外部に設置されている。

この構成では、第２主電極が、第１バイポーラトランジスタを介して第１ＩＧＢＴのゲートに接続されている。また、第４主電極が、第２バイポーラトランジスタを介して第２ＩＧＢＴのゲートに接続されている。バイポーラトランジスタのベースと主電極の間に生じる電圧降下にはほとんどばらつきが生じない。また、第１ＩＧＢＴと第２ＩＧＢＴのゲートを同時に充電する場合には、第３スイッチング素子がオンするので、第２主電極と第４主電極の間に電位差はほとんど生じない。したがって、第１ＩＧＢＴと第２ＩＧＢＴのゲートを同時に充電する場合に、第１ＩＧＢＴと第２ＩＧＢＴの間でゲート電位に差が生じ難い。このため、この構成によれば、第１ＩＧＢＴと第２ＩＧＢＴのスイッチングタイミングのずれを防止することができる。また、第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、汎用性を持たせるためにＩＣに組み込まれていることが好ましい。しかしながら、これらをＩＣに組み込むと、これらの素子サイズが小さくなり、これらに高い電流を流すことができなくなる。このため、ＩＧＢＴのゲート容量が大きいと、ＩＣからＩＧＢＴのゲートを直接充電することが困難となる。これに対し、上記のように、ＩＣに組み込まれたスイッチング素子をバイポーラトランジスタを介してＩＧＢＴのゲートに接続すれば、第１ＩＧＢＴ及び第２ＩＧＢＴを好適に制御することができる。

本明細書が開示する一例の構成では、前記第１ＩＧＢＴと前記第２ＩＧＢＴを交互に前記第２対象ＩＧＢＴとする。前記第３スイッチング素子が、前記第２主電極から前記第４主電極に向かう電流を阻止する寄生ダイオードを有するスイッチング素子と、前記第４主電極から前記第２主電極に向かう電流を阻止する寄生ダイオードを有するスイッチング素子とを直列接続した構造を備える。

この構造によれば、第１ＩＧＢＴをオンさせて第２ＩＧＢＴをオフさせる場合、及び、第１ＩＧＢＴをオフさせて第２ＩＧＢＴをオンさせる場合のいずれの場合にも、第３スイッチング素子の寄生ダイオードに漏れ電流が流れることを防止することができる。

本明細書が開示する一例の構成では、前記第２ＩＧＢＴを前記第２対象ＩＧＢＴとする。前記第３スイッチング素子が、前記第２主電極から前記第４主電極に向かう電流を阻止する寄生ダイオードを有するスイッチング素子である。

この構成では、第２ＩＧＢＴが常に第２対象ＩＧＢＴであるので、第２ＩＧＢＴがオンしているとともに第１ＩＧＢＴがオフしているという状態が存在しない。すなわち、通常の使用状態において、第２スイッチング素子の第４主電極が第１スイッチング素子の第２主電極よりも高電位となることがない。したがって、第３スイッチング素子が、第４主電極から第２主電極に向かう電流を阻止する寄生ダイオードを有していなくても、問題はない。また、この構成によれば、第３スイッチング素子を簡素化することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：インバータ回路
１２ ：高電位配線
１３ ：接続配線
１４ ：低電位配線
１６ ：スイッチング回路
１８、２０：ＩＧＢＴ
２２ ：ダイオード
２４ ：ダイオード
３２ ：ゲート抵抗
３４ ：ゲート抵抗
５０ ：ゲートオン回路
５１−５４ ：ＰＭＯＳ
５８ ：ゲートオン配線
５９ ：ゲートオン配線
６２ ：ゲート抵抗
６４ ：ゲート抵抗
７０ ：ゲートオフ回路
７１−７４ ：ＮＭＯＳ
７８ ：ゲートオフ配線
７９ ：ゲートオフ配線
９０ ：ロジック回路
９２ ：制御アンプ
９８ ：走行用モータ

Claims (5)

1. 第１ＩＧＢＴと第２ＩＧＢＴの並列回路が挿入されている配線と、
   前記第１ＩＧＢＴと前記第２ＩＧＢＴのゲート電流を制御することによって前記第１ＩＧＢＴと前記第２ＩＧＢＴをスイッチングさせる制御回路を備えており、
   前記制御回路が、
   第１主電極と第２主電極を備えており、前記第１主電極と前記第２主電極の間をオン‐オフすることが可能であり、前記第１主電極が基準電位に接続されており、前記第２主電極の電位に応じて前記第１ＩＧＢＴのゲート電流を制御可能に構成されている第１スイッチング素子と、
   第３主電極と第４主電極を備えており、前記第３主電極と前記第４主電極の間をオン‐オフすることが可能であり、前記第３主電極が基準電位に接続されており、前記第４主電極の電位に応じて前記第２ＩＧＢＴのゲート電流を制御可能に構成されている第２スイッチング素子と、
   前記第２主電極と前記第４主電極の間に接続されている第３スイッチング素子、
   を備えており、
   前記制御回路が、
   ターンオンタイミングとターンオフタイミングを示す信号の入力を受け、
   前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオンさせ、前記ターンオフタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオフさせる第１制御手順と、
   前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの一方である第１対象ＩＧＢＴをオンさせ、前記ターンオフタイミングで前記第１対象ＩＧＢＴをオフさせ、前記ターンオフタイミングに先立って前記第１ＩＧＢＴと前記第２ＩＧＢＴの他方である第２対象ＩＧＢＴをオフにしておく第２制御手順、
   を備えており、
   前記配線を流れる電流が閾値よりも大きいときは前記第１制御手順を実施し、
   前記配線を流れる電流が前記閾値よりも小さいときは前記第２制御手順を実施し、
   前記第１ＩＧＢＴと前記第２ＩＧＢＴに同時にゲート電流を流すときに、前記第３スイッチング素子がオンしている状態で前記第１スイッチング素子と前記第２スイッチング素子をオンさせ、
   前記第１対象ＩＧＢＴにゲート電流を流して前記第２対象ＩＧＢＴにゲート電流を流さないときに、前記第３スイッチング素子がオフしている状態で、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第１対象ＩＧＢＴを制御するスイッチング素子をオンさせる、
   スイッチング回路。
2. 前記制御回路が、前記第１ＩＧＢＴと前記第２ＩＧＢＴのゲートを充電する回路であり、前記第１ＩＧＢＴのゲートを充電するときに前記第１ＩＧＢＴのゲート電位を検出しながら制御し、前記第２ＩＧＢＴのゲートを充電するときに前記第２ＩＧＢＴのゲート電位を検出しながら制御する、請求項１のスイッチング回路。
3. 前記第２主電極に接続されているベースと、前記基準電位に接続されている第５主電極と、前記第１ＩＧＢＴのゲートに接続されている第６主電極を備える第１バイポーラトランジスタと、
   前記第４主電極に接続されているベースと、前記基準電位に接続されている第７主電極と、前記第２ＩＧＢＴのゲートに接続されている第８主電極を備える第２バイポーラトランジスタ、
   をさらに有し、
   前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子が、ＩＣ内に組み込まれており、
   前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタが、前記ＩＣの外部に設置されている、
   請求項１または２のスイッチング回路。
4. 前記第１ＩＧＢＴと前記第２ＩＧＢＴを交互に前記第２対象ＩＧＢＴとし、
   前記第３スイッチング素子が、前記第２主電極から前記第４主電極に向かう電流を阻止する寄生ダイオードを有するスイッチング素子と、前記第４主電極から前記第２主電極に向かう電流を阻止する寄生ダイオードを有するスイッチング素子とを直列接続した構造を備える請求項１〜３のいずれか一項のスイッチング回路。
5. 前記第２ＩＧＢＴを前記第２対象ＩＧＢＴとし、
   前記第３スイッチング素子が、前記第２主電極から前記第４主電極に向かう電流を阻止する寄生ダイオードを有するスイッチング素子である請求項１〜３のいずれか一項のスイッチング回路。

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