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JP6291130B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置およびその製造方法に好適に利用できるものである。
近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）などの窒化物半導体を用いた半導体装置は、高速かつ低損失で動作する特性を備えている。また、窒化ガリウム系の窒化物半導体を用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、ノーマリーオフ動作が可能であり、その開発が進めされている。
例えば、以下の特許文献１（特開２０１４−１８３１２５号公報）には、ｉ−ＧａＮにより形成された電子走行層、ＡｌＧａＮにより形成された電子供給層、ソース電極、ドレイン電極、および絶縁膜上に形成されたゲート電極を有するノーマリーオフ型の半導体装置が開示されている。ゲート電極は、Ｎｉ／Ａｕを用い、リフトオフにより形成される。
特開２０１４−１８３１２５号公報
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置および半導体装置の製造方法について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１ゲート絶縁膜、第２ゲート絶縁膜、第１ゲート電極および第２ゲート電極を有する。そして、第１ゲート絶縁膜は、第１金属を含む酸化膜またはシリコンを含む酸化膜であり、第２ゲート絶縁膜は、第２金属を含む酸化膜であり、第２金属の電気陰性度は、第１金属またはシリコンの電気陰性度より小さい。また、第１ゲート電極は、第３金属を含む窒化膜であり、第２ゲート電極は、第４金属よりなる。
本願において開示される一実施の形態に示される半導体装置の製造方法は、窒化物半導体層上に、第１金属を含む酸化膜またはシリコンを含む酸化膜よりなる第１ゲート絶縁膜を形成する工程を有する。そして、第１ゲート絶縁膜上に、第２金属の酸化膜よりなる第２ゲート絶縁膜を形成する工程、第２ゲート絶縁膜上に、第３金属を含む窒化膜よりなる第１ゲート電極を形成する工程を有する。さらに、第１ゲート電極上に、第４金属よりなる第２ゲート電極を形成する工程を有する。そして、第１ゲート絶縁膜は、第１金属を含む酸化膜またはシリコンを含む酸化膜であり、第２ゲート絶縁膜は、第２金属を含む酸化膜であり、第２金属の電気陰性度は、第１金属またはシリコンの電気陰性度より小さい。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の他の構成を示す断面図である。 実施の形態１の半導体装置の比較例１の構成を示す断面図である。 実施の形態１の半導体装置の比較例２の構成を示す断面図である。 サンプル１〜４中の酸素濃度分布を示す図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の特徴的な構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示す平面図の一例である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 ゲート絶縁膜の積層効果を示すグラフである。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態６の半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）である。図１は、例えば、図２の破線で囲んだ矩形部分の構成を模式的に示した図である。図２は、本実施の形態の半導体装置の他の構成を示す断面図である。図２に示すような半導体装置については、実施の形態２で詳細に説明する。図３は、本実施の形態の半導体装置の比較例１の構成を示す断面図である。図４は、本実施の形態の半導体装置の比較例２の構成を示す断面図である。
図１に示すように、本実施の形態の半導体装置においては、窒化物半導体よりなるチャネル層ＣＨ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。
ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。また、ゲート電極ＧＥは、第２ゲート絶縁膜ＧＩｂ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有する。
以下に、ゲート絶縁膜ＧＩ（ＧＩａ、ＧＩｂ）およびゲート電極ＧＥ（ＧＥａ、ＧＥｂ）について説明する。
前述したように、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。第１ゲート絶縁膜ＧＩａは、第１金属の酸化物（第１金属を含む酸化物、第１金属の酸化膜）よりなる。第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物（第２金属を含む酸化物、第２金属の酸化膜）よりなる。そして、第２金属の電気陰性度は、第１金属の電気陰性度より低い。
また、第１ゲート絶縁膜ＧＩａは、チャネル層（窒化物半導体）ＣＨを熱酸化して形成された膜ではなく、いわゆる、堆積法（デポジション法）により形成された膜である。
第１金属は、例えば、アルミニウム（Ａｌ）である。この場合、第１金属の酸化物は、酸化アルミニウム（Ａｌ２Ｏ３）となる。
第２金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である。この場合、第２金属の酸化物は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）となる。第２金属と酸素の組成比は上記のものに限られるものではない。また、第２金属として、２種以上の元素を含んでもよい。この場合、２種の金属と酸素の化合物となる。但し、この場合、２種以上の元素のいずれもが、第１金属の電気陰性度より低くなければならない。但し、不純物程度の金属（例えば、０．０１％濃度以下の金属）を含むことは、製造上やむを得ないため、不純物程度の金属は電気陰性度の大小に関わらず含有することがある。
前述したように、ゲート電極ＧＥは、第２ゲート絶縁膜ＧＩｂ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有する。
第１ゲート電極ＧＥａは、第３金属の窒化物である。第３金属としては、Ｔｉ、Ｔａ、Ｗなどを用いることができる。この場合、第３金属の窒化物（第３金属を含む窒化物、第３金属の窒化膜）は、ＴｉＮ、ＴａＮ、ＷＮとなる。第３金属としては、導電性を有し、加工性が高く、酸素の吸収性や供給性が低いものが好ましい。この点において、第３金属として、Ｔｉを用いて好適である。
第２ゲート電極ＧＥｂは、第４金属よりなる。第４金属としては、Ｗ、Ｒｕ、Ｉｒを用いることができる。第４金属としては、酸化後においても導電性を有し、加工性が高く、下層の第１ゲート電極ＧＥａへの酸素の侵入をブロックするものが好ましい。この点において、第４金属として、Ｗを用いて好適である。
このように、ゲート絶縁膜ＧＩとして、電気陰性度の異なる第１金属および第２金属のそれぞれの酸化物を積層して用い、上層に電気陰性度の低い第２金属の酸化膜を配置したので、閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができる（ゲート絶縁膜の積層効果）。
また、ゲート電極ＧＥとして、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置したので、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、閾値電圧（Ｖｔｈ）のばらつきを低減することができる。特に、後述するアニール処理を経ても、酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
第３金属の窒化膜（ＭＮ）としては、第３金属（Ｍ）と窒素（Ｎ）の比（化学量論比）であるＮ／Ｍが１以上であることが好ましい。このように、第３金属（Ｍ）と窒素（Ｎ）の比（化学量論比）であるＮ／Ｍを１より大きく（窒素リッチ）とすることで、グレインとグレインの間のグレインバウンダリーに生じ得るダングリングボンドに窒素（Ｎ）が結合し、酸素との反応性（酸素の取り込みともいう）を低減することができる。第３金属（Ｍ）と窒素（Ｎ）の比は、例えば、ＸＰＳ（X-ray Photoelectron Spectroscopy）により測定することができる。本発明者の検討によれば、第３金属の窒化膜（ＭＮ）として窒化チタン膜（ＴｉＮ膜）を用いた場合、ＴｉＮのＴｉとＮの比であるＮ／Ｔｉは、最大１．２程度とすることが可能である。これより、１＜Ｎ／Ｔｉ≦１．２とすることが好ましい。
第４金属の膜厚としては、５０ｎｍ以上が好ましい。第４金属は、前述したように、ゲート電極ＧＥの表面から第１ゲート電極ＧＥａへの酸素の拡散を防止する役割を有する。５０ｎｍ程度の膜厚の第４金属（第２ゲート電極ＧＥｂ）を第１ゲート電極ＧＥａ上に積層すれば、ゲート電極ＧＥの表面の酸素濃度を、第１ゲート電極ＧＥａの表面において、１桁程度下げることができる。このため、第４金属（例えば、タングステン膜（Ｗ膜））の膜厚を５０ｎｍ以上とすることで、第１ゲート電極ＧＥａへの酸素の拡散を効果的に抑制することができる。
例えば、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜を単層で用いた比較例１（図３）の場合、閾値電圧（Ｖｔｈ）が負（Ｖｔｈ＜０）となる。閾値電圧（Ｖｔｈ）が負（Ｖｔｈ＜０）となると、ノーマリーオン状態となってしまう。これに対し、図４に示す比較例２のように、ゲート絶縁膜ＧＩのうち、第１ゲート絶縁膜ＧＩａとして、酸化アルミニウム（Ａｌ２Ｏ３）を用い、その上層の第２ゲート絶縁膜ＧＩｂとして、酸化ハフニウム（ＨｆＯ２）を用いた場合、ＨｆはＡｌより電気陰性度が低いため、閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができる（ゲート絶縁膜の積層効果）。
これは、Ａｌ２Ｏ３とＨｆＯ２との積層により、ゲート絶縁膜中の酸素の電子が電気陰性度の高い元素側に引きよせられる分極の効果によるものである。即ち、この分極に対応して、フラットバンドＶｆｂが大きくなり（正（Ｖｆｂ＞０）となる）、このフラットバンドＶｆｂに対応して、閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができるのである。
しかしながら、本発明者の検討によれば、ゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）より上の層（例えば、ゲート電極や配線（ソース電極、ドレイン電極を含む））の形成の際、成膜時に生じるプラズマや荷電粒子により、ゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）中にダメージが加わりトラップ（トラップ準位、欠陥）が生じ得る。このようなダメージをチャージアップダメージということがある。特に、ゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）より上の層をＰＶＤ法（スパッタリング法など）で形成する場合には、ゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）に加わるダメージが大きく、このトラップ（トラップ準位、欠陥）の影響で、閾値電圧（Ｖｔｈ）が低下してしまう（Ｖｔｈ＜０）。
そこで、このダメージの回復、即ち、トラップ（トラップ準位、欠陥）の低減については、熱処理（アニール、アニール処理、ポストアニール、回復アニールともいう）が有効である。即ち、ゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）より上の層（例えば、ゲート電極や配線（ソース電極、ドレイン電極を含む））の形成後に熱処理を施すことにより、閾値電圧（Ｖｔｈ）を再び上昇させ、正（Ｖｔｈ＞０）とすることができる。
しかしながら、本発明者の実験によれば、フラットバンドＶｆｂが、Ｖｆｂ＞０まで回復するものもあれば、Ｖｆｂ＜０に留まるものもあり、回復の程度にばらつきがあることが判明した。
本発明者は、上記フラットバンドＶｆｂの回復の程度のばらつきについて、その原因を鋭意検討し、原因を追求するための実験の一つとして、前述の比較例２（図４）の半導体装置を用いて以下のような実験を行った。デバイス１として、第１ゲート絶縁膜（Ａｌ２Ｏ３）ＧＩａと第２ゲート絶縁膜（ＨｆＯ２）ＧＩｂを積層し、その後、不活性ガスに酸素を添加した雰囲気でアニールし、ゲート絶縁膜ＧＩ上のゲート電極ＧＥとして、Ａｕを抵抗加熱真空蒸着法で形成したものを作製した。また、デバイス２として、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂを積層し、不活性ガスのみの雰囲気でアニールし、ゲート絶縁膜ＧＩ上のゲート電極ＧＥとして、Ａｕを抵抗加熱真空蒸着法で形成したものを作製した。なお、Ａｕの蒸着時には、金属マスク（シャドウマスク）を用いて、ゲート電極を形成した。このようなＡｕの蒸着によれば、チャージアップダメージの影響を回避することができ、アニール雰囲気中の酸素の影響を検証することができる。
デバイス１およびデバイス２のＣ−Ｖ特性を測定し、Ｖｆｂを調べた。その結果、不活性ガスに酸素を添加した雰囲気でアニールしたデバイス１においては、フラットバンドＶｆｂが、Ｖｆｂ＜０に留まった。一方、不活性ガスのみの雰囲気でアニールしたデバイス２においては、フラットバンドＶｆｂが、Ｖｆｂ＞０まで回復した。
以上の実験を含む各種検討により、アニール雰囲気中の酸素により、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂ界面に形成される酸素の分極が壊され、または、その程度が低減し、この分極の効果に基づくフラットバンドＶｆｂのシフト効果が低減されることが判明した。
特に、ゲート電極ＧＥにＴｉＮを用いた場合には、成膜後、空気中に一旦出して、アニールを行うと、ＴｉＮ膜に入り込まれた酸素、またはＴｉＮ膜の表面に吸着した酸素が膜中に拡散してしまう。また、ＴｉＮ膜に入り込まれた水分子も膜中に拡散してしまう。このようなＴｉＮ膜中に拡散した酸素（酸素元素）が、ゲート絶縁膜中に形成された上記分極を壊し、この分極の効果をなくしてしまうものと考えられる。
これに対し、本実施の形態の半導体装置（図１）によれば、また、ゲート電極ＧＥとして、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置したので、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、酸素の分極（ゲート絶縁膜の積層効果）を維持し、フラットバンドＶｆｂのシフト効果を維持することができる。これにより、閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができる。また、閾値電圧（Ｖｔｈ）のばらつきを是正することができる。特に、ゲート絶縁膜ＧＩの形成後に、アニール処理（例えば、５００℃以上の熱処理）が施される場合であっても、アニール処理による酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
次いで、第２ゲート電極ＧＥｂによる酸素の拡散の抑制効果について説明する。この酸素の拡散の抑制効果を検証するための実験の一つとして、以下のような実験を行った。
サンプル１（ＴｉＮ（ａｓ））として、Ｓｉ基板上に、スパッタ法でＴｉＮ膜を形成した。また、サンプル２（ＴｉＮ（ａｎｎｅａｌ））として、Ｓｉ基板上に、スパッタ法でＴｉＮ膜を形成し、このＴｉＮ膜に、上記回復アニール相当の条件でアニールを行った。
また、サンプル３（Ｗ／ＴｉＮ（ａｓ））として、Ｓｉ基板上に、スパッタ法でＴｉＮ膜を形成し、連続してＴｉＮ膜上にＷ膜を形成した。また、サンプル４（ＴｉＮ（ａｎｎｅａｌ））として、Ｓｉ基板上に、スパッタ法でＴｉＮ膜を形成し、連続してＴｉＮ膜上にＷ膜を形成し、このＴｉＮ膜とＷ膜の積層膜に、上記回復アニール相当の条件でアニールを行った。
これらのサンプル（サンプル１〜サンプル４）中の酸素濃度分布を測定した。測定には、ＳＩＭＳ（Secondary Ion Mass Spectrometry）法を用いた。
図５に、各サンプル中の酸素濃度分布を示す。図５（ａ）は、４つのサンプル（サンプル１〜４）の酸素濃度のグラフを併記したものであり、図５（ｂ）は、サンプル１、２のグラフのみを記載し、図５（ｃ）はサンプル３、４のグラフのみを記載したものである。図５の横軸は、深さ（Ｄｅｐｔｈ、［ｎｍ］）であり、縦軸は、酸素濃度（Oxygen concentration、［ａｔｏｍｓ／ｃｍ３］）である。例えば、１．０Ｅ＋１７は、１．０×１０１７を示す。なお、図５のＴｉＮ膜（サンプル１、２）において、深さの起点を、Ｗ膜の膜厚分（９０ｎｍ程度）ずらして表記した。また、深さ１２０ｎｍの位置、即ち、ＴｉＮ膜とＳｉ基板との境界に対応する位置において確認されるピークは、Ｓｉ基板上の自然酸化膜によるものである。
図５（ａ）、（ｂ）に示すように、サンプル１（ＴｉＮ（ａｓ））よりサンプル２（ＴｉＮ（ａｎｎｅａｌ））において、ＴｉＮ膜中の酸素濃度が高くなっている（矢印ａ部参照）。これに対し、図５（ａ）、（ｃ）に示すように、サンプル３（Ｗ／ＴｉＮ（ａｓ））およびサンプル４（Ｗ／ＴｉＮ（ａｎｎｅａｌ））においては、Ｗ膜中の酸素濃度は高くなっているものの（矢印ｂ部参照）、Ｗ膜の下方である、深さ７５ｎｍ以降においては（ｃ部参照）、サンプル３、４のグラフが重なっており、酸素濃度の上昇は確認できなかった。また、サンプル３、４においては、サンプル１、２の場合と比較し、ＴｉＮ膜の表面の酸素濃度が低く抑えられている。
上記結果から、本実施の形態の積層ゲート電極構造を採用したサンプル３、４では、第２ゲート電極ＧＥｂ表面に吸着した酸素や水分子は、アニール後においても第１ゲート電極ＧＥａであるＴｉＮ膜まで拡散しないことが判明した。これにより、ゲート絶縁膜ＧＩ内に形成された分極によるフラットバンドＶｆｂのシフト効果を維持することができる。
ここで、第１ゲート電極ＧＥａであるＴｉＮ膜への酸素の拡散を防止するための第２ゲート電極ＧＥｂの膜厚について検討する。例えば、図５においては、Ｗ膜の膜厚が５０ｎｍ程度で、酸素濃度が１桁下がることが確認される。表面の酸素濃度が１桁下がれば、ＴｉＮ膜への酸素の拡散をかなり抑制すると考えられるため、第２ゲート電極ＧＥｂの膜厚については、５０ｎｍ程度で充分効果的と考えられる。
また、前述したとおり、ＴｉＮ膜を窒素リッチ、即ち、ＴｉＮ膜のＴｉとＮの比であるＮ／Ｔｉを１より大きくすることで、グレインバウンダリーに生じ得るダングリングボンドを窒素（Ｎ）でパッシベーションすることができる。これにより、大気暴露時の酸素や水分子の吸着を抑制することができる。一方、ＴｉＮ膜がＴｉリッチである場合には、第２ゲート電極ＧＥｂであるＨｆＯ２などの酸素が第１ゲート電極ＧＥａに移動し、第２ゲート電極ＧＥｂ中に酸素欠損（酸素空孔）が発生する。この酸素空孔は正の電荷を持ち、フラットバンドＶｆｂを負にシフトさせる。よって、ＴｉＮ膜を窒素リッチとした場合には、このようなフラットバンドＶｆｂの負側へのシフトを抑制することができる。
［製法説明］
次いで、図６〜図１１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図６〜図１１は、本実施の形態の半導体装置の製造工程を示す断面図である。
図６に示すように、チャネル層ＣＨが形成された基板を準備する。チャネル層ＣＨは、窒化物半導体層であり、例えば、窒化ガリウム層（ＧａＮ層）を用いる。基板として、ＧａＮ基板を用い、この基板をチャネル層ＣＨとして用いてもよい。また、Ｓｉ基板などの支持基板上に、ＧａＮ層を形成してもよい。例えば、Ｓｉ基板上に有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてｉ−ＧａＮ層をヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。
まず、チャネル層（ｉ−ＧａＮ層、ＧａＮ基板）ＣＨの表面を、希釈ＨＣｌ溶液などを用いて洗浄する。次いで、チャネル層ＣＨ上に、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂとを有するゲート絶縁膜ＧＩを形成する。
まず、図７に示すように、チャネル層ＣＨ上に、第１ゲート絶縁膜（第１金属の酸化膜）ＧＩａを形成する。例えば、第１ゲート絶縁膜ＧＩａとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を堆積法を用いて堆積する。例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３、ＴＭＡ）およびＨ２Ｏ（酸化剤）を原料ガスとし、４００℃の雰囲気中で、ＡＬＤ法を用いて、５０ｎｍ〜１００ｎｍ程度の膜厚の酸化アルミニウム膜（Ａｌ２Ｏ３膜）を堆積する。ＡＬＤ法によれば、制御性、被覆性がよく、膜質の良好な膜を形成することができる。なお、酸化剤として、Ｈ２Ｏの他、オゾン（Ｏ３）を用いてもよい。なお、ＡＬＤ法の他、酸素プラズマＣＶＤ法を用いて酸化アルミニウム膜（Ａｌ２Ｏ３膜）を形成してもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。特に、ＧａＮ上に、酸化アルミニウムを堆積法により形成した場合、膜中のトラップ密度が高くなり、容量−電圧特性（Ｃ−Ｖ特性）のヒステリシスがしばしば見られる。このＣ−Ｖ特性のヒステリシスとは、例えば、−１０Ｖから＋１０Ｖまで電圧を高めながら測定したＣ−Ｖ波形と、＋１０から−１０Ｖまで電圧を低下させながら測定したＣ−Ｖ波形が同一ではなく、波形が重ならないことを言う。このため、熱処理を施すことで、トラップ密度を低減し、ヒステリシスを改善することができる。
次いで、図８に示すように、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）上に、例えば、第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を形成する。例えば、Ｈｆ金属ターゲットと、アルゴン（Ａｒ）と酸素（Ｏ２）の混合ガスを用いた反応性スパッタリング法により、酸化ハフニウム膜を堆積する。
酸化ハフニウム膜の膜厚は、例えば、１〜１０ｎｍ程度の範囲で調整することができる。但し、本発明者の検討によれば、２〜３ｎｍの膜厚でも、前述の酸素の分極により、十分なフラットバンドＶｆｂのシフト効果を得ることができる。反応性スパッタリング法は、ＰＶＤ法の一種である。第２ゲート絶縁膜ＧＩｂの形成に際しては、ＰＶＤ（Physical Vapor Deposition）法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。なお、上記工程においては、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）の形成後の熱処理と、第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）の形成後の熱処理とを個別に行ったが、第１ゲート絶縁膜ＧＩａの形成後の熱処理を省略し、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜の形成後において一括して熱処理を行ってもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜を有するゲート絶縁膜ＧＩが形成される。
次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、図９および図１０に示すように、第１ゲート電極ＧＥａとして、窒化チタン膜（ＴｉＮ膜）を形成し、さらに、その上に、第２ゲート電極ＧＥｂとして、タングステン膜（Ｗ膜）を形成する。例えば、第２ゲート絶縁膜ＧＩｂ上に、Ｔｉ金属ターゲットと、アルゴン（Ａｒ）と窒素（Ｎ２）の混合ガスを用いた反応性スパッタリング法により、２０ｎｍ程度の窒化チタン膜を堆積する。続けて、図１０に示すように、第１ゲート電極ＧＥａ上に、Ｗ金属ターゲットと、アルゴン（Ａｒ）ガスを用いたスパッタリング法により、１００ｎｍ程度のタングステン膜を堆積する。ＴｉＮ膜の成膜工程とＷ膜の成膜工程との間は、空気に暴露することなく、これらの工程を連続して行うことが好ましい。ＴｉＮ膜の成膜装置と、Ｗ膜の成膜装置との間を真空搬送することで、空気に暴露することなく、連続した成膜を行うことができる。成膜方法としては、上記スパッタリング法のようなＰＶＤ法の他に、ＡＬＤ法やＣＶＤ法を用いてもよい。また、第２ゲート絶縁膜ＧＩｂの形成に際しても、ＰＶＤ法に限定されない。
但し、マルチターゲートスパッタリング装置を用いれば、容易に連続成膜を行うことができる。この装置では、反応処理室内に、複数のターゲットを配置し、シャッターを切り替えることにより、膜種を容易に変更することができる。よって、装置構成や製造工程が煩雑になることがなく、空気に暴露することなく連続した成膜が可能となるため、Ｗ膜／ＴｉＮ膜の積層膜の形成に用いて好適である。
このように、空気に暴露することなく連続した成膜を行うことにより、第１ゲート電極ＧＥａの表面に取り込まれる酸素の量を低減することができ、酸素の拡散を抑制することができる。その結果、酸素の分極（ゲート絶縁膜の積層効果）を維持し、フラットバンドＶｆｂのシフト効果を維持することができる。
また、前述したように、第２ゲート電極（Ｗ膜）ＧＥｂの膜厚が５０ｎｍ程度で、酸素濃度が１桁下がることが確認されることから、第２ゲート電極（Ｗ膜）ＧＥｂの膜厚については、５０ｎｍ以上が好ましい。また、第２ゲート電極（Ｗ膜）ＧＥｂを成膜後、大気に暴露し、以降の工程において熱処理（回復アニール）を行う場合には、１００ｎｍ以上の膜厚のＷ膜を形成することが好ましい。また、第２ゲート電極（Ｗ膜）ＧＥｂの膜厚の上限は、例えば、５００ｎｍ程度である。
次いで、熱処理を行う。この熱処理は、ゲート電極ＧＥの成膜時のプラズマや荷電粒子に起因するゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）中のトラップ（トラップ準位、欠陥）を低減させるための熱処理である。熱処理条件としては、第１ゲート電極ＧＥａと第２ゲート電極ＧＥｂのＰＶＤ条件（例えば、パワーや時間）により、最適な温度、時間などを選択すればよい。本発明者の検討によれば、温度としては、４００℃〜６００℃、時間としては、１０分〜６０分の範囲で行うことが好ましい。また、熱処理雰囲気としては、例えば、窒素（Ｎ２）などの不活性ガスの雰囲気を用いることが好ましい。
次いで、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜とタングステン膜の積層膜をパターニング（加工）することにより所望の形状のゲート電極ＧＥ（第１ゲート電極ＧＥａと第２ゲート電極ＧＥｂ）を形成する。第２ゲート電極ＧＥｂは、第１ゲート電極ＧＥａの上面全体を覆うこととなる。なお、このゲート電極ＧＥのエッチングの際、下層のゲート絶縁膜ＧＩをエッチングしてもよい。また、上記熱処理は、このパターニング工程の後に行ってもよい。
このようにして、第１ゲート電極ＧＥａと第２ゲート電極ＧＥｂとの積層膜を有するゲート電極ＧＥが形成される。また、第１ゲート電極ＧＥａの材料としては、ゲートエッチングが容易な、例えば、ＴａＮ、ＷＮなどを用いてもよく、第２ゲート電極ＧＥｂとしては、例えば、ＲｕやＩｒなどを用いてもよい。
このように、本実施の形態によれば、第１金属の酸化膜と第１金属より電気陰性度が低い第２金属の酸化膜とを積層し、ゲート絶縁膜として用いることで、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。
また、ゲート電極ＧＥとして、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置したので、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、酸素の分極（ゲート絶縁膜の積層効果）を維持し、フラットバンドＶｆｂのシフト効果を維持することができる。これにより、閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができる。また、閾値電圧（Ｖｔｈ）のばらつきを是正することができる。特に、ゲート絶縁膜ＧＩの形成後に、アニール処理が施される場合であっても、アニール処理による酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
また、本実施の形態においては、ゲート絶縁膜およびゲート電極を、図２に示す半導体装置の一部として、適用し得る例を説明したが、本実施の形態のゲート絶縁膜およびゲートを他のタイプの半導体装置に適用してもよい。このような適用例の一部を、後述の実施の形態２や実施の形態６において説明する。
（まとめ）
図１２を参照しながら、本実施の形態の半導体装置の特徴的な構成を以下にまとめて説明しておく。図１２は、本実施の形態の半導体装置の特徴的な構成を示す断面図である。
本実施の形態の半導体装置は、図１２に示すように、チャネル層（窒化物半導体）ＣＨ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥを有する。
<ゲート絶縁膜について>
ゲート絶縁膜ＧＩは、チャネル層（窒化物半導体）ＣＨ上に形成された第１金属Ｍ１の酸化膜Ｍ１Ｏと、酸化膜Ｍ１Ｏ上に形成された第２金属Ｍ２の酸化膜Ｍ２Ｏと、を有する。Ｍ１とＯの組成比、Ｍ２とＯの組成比は、選択される元素によって変化することは言うまでもない。
そして、第２金属Ｍ２の電気陰性度は、第１金属Ｍ１の電気陰性度より小さい。第１金属Ｍ１および第２金属Ｍ２は、以下の表１（ポーリングの電気陰性度）に示す、第２族、第３族、第４族、第５族および第１３族から選択される。第１金属Ｍ１および第２金属Ｍ２としては、特に、その酸化物がデバイス動作範囲温度（例えば＜２００℃）において固体で存在し、かつ、薄膜で良好な絶縁性を有することが好ましい。これらの金属のうち、電気陰性度の関係から下層の酸化膜および上層の酸化膜の組み合わせを選択すればよい。
第１金属Ｍ１、即ち、下層の酸化膜を構成する金属（元素）としては、Ａｌが好ましい。なお、後述の実施の形態３等で説明するように、Ｓｉ（第１４族）を用いてもよい。第１金属の酸化物の形成時に窒化物半導体表面が酸化されると、絶縁性の低い界面酸化物層が形成され、ゲート絶縁膜の特性を損なう。上記Ａｌの酸化物、即ち、酸化アルミニウムは、窒化物半導体（特に、ＧａＮ）上に形成してもこの界面反応層が形成され難い点で下層に用いて好適である。
Figure 0006291130
<ゲート電極について>
ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成された第３金属Ｍ３の窒化物Ｍ３Ｎと、第３金属Ｍ３の窒化物Ｍ３Ｎ上に形成された第４金属Ｍ４と、を有する。
前述した本実施の形態において用いて好適な金属（Ｍ３、Ｍ３Ｎ、Ｍ４）を以下の表２にまとめて示す。
Figure 0006291130
また、前述したように、ＮとＭ３の組成比、Ｎ／Ｍ３は１より大きいことが好ましい。また、Ｍ４の膜厚は、５０ｎｍ以上が好ましい。
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１３は、本実施の形態の半導体装置の構成を示す断面図である。図１３に示す半導体装置は、窒化物半導体を用いたＭＩＳＦＥＴである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板Ｓ上に形成された複数の窒化物半導体層を有する。具体的には、基板Ｓ上に核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有し、実施の形態１で説明したゲート絶縁膜（第１ゲート絶縁膜ＧＩａ、第２ゲート絶縁膜ＧＩｂ）と同様の材料よりなる。即ち、第１ゲート絶縁膜ＧＩａは、第１金属の酸化物よりなる。第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物よりなる。そして、第２金属の電気陰性度は、第１金属の電気陰性度より低い。第１ゲート絶縁膜ＧＩａは、チャネル層（窒化物半導体）ＣＨを熱酸化して形成された膜ではなく、いわゆる、堆積法（デポジション法）により形成された膜である。即ち、下層の第１金属の酸化膜は、窒化物半導体層を構成する元素の酸化物ではない。このように、第１金属の酸化膜は、チャネル層（窒化物半導体）の直接酸化により形成されたものではないため、第１金属は、チャネル層（窒化物半導体）を構成する元素と異なる。
また、ゲート電極ＧＥは、チャネル層ＣＨ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有し、実施の形態１で説明したゲート電極（第１ゲート電極ＧＥａ、第２ゲート電極ＧＥｂ）と同様の材料よりなる。即ち、第１ゲート電極ＧＥａは、第３金属の窒化物（第３金属を含む窒化物、第３金属の窒化膜）よりなる。第２ゲート電極ＧＥｂは、第４金属よりなる。そして、第３金属の窒化物の窒素（Ｎ）と第３金属（Ｍ３）の組成比、Ｎ／Ｍ３は１より大きいことが好ましい。また、第４金属の膜厚は、５０ｎｍ以上が好ましい。
また、ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。
図１３に示すように、基板Ｓ上には、核生成層ＮＵＣが形成され、核生成層ＮＵＣ上に、歪緩和層ＳＴＲが形成されている。核生成層ＮＵＣは、歪緩和層ＳＴＲなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。
この歪緩和層ＳＴＲ上には、バッファ層ＢＵが形成され、バッファ層ＢＵ上に、窒化物半導体よりなるチャネル層（電子走行層ともいう）ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体よりなる障壁層ＢＡが形成されている。ゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。このソース電極ＳＥおよびドレイン電極ＤＥと障壁層ＢＡとは、それぞれオーミック接続される。また、ゲート電極ＧＥ上には、絶縁層ＩＬ１が形成され、この絶縁層ＩＬ１のうち、ソース電極ＳＥの形成領域およびドレイン電極ＤＥの形成領域の絶縁層ＩＬ１は除去されコンタクトホールが形成されている。このコンタクトホールの内部には、導電性膜が埋め込まれ、この導電性膜により上記ソース電極ＳＥおよびドレイン電極ＤＥが構成される。ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁層ＩＬ２が形成されている。
ここで、本実施の形態の半導体装置においては、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電圧（閾値電圧）が印加された場合には、ゲート電極ＧＥとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、チャネルの形成の有無により、オン・オフを切り替えることができる。
そして、本実施の形態においては、第１金属の酸化物とその上に配置された第１金属より電気陰性度の低い第２金属の酸化物との積層膜をゲート絶縁膜ＧＩとして用いたので、実施の形態１の場合と同様に、フラットバンド電圧（Ｖｆｂ）を正の方向にシフトさせることができる。これにより、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができ、ノーマリーオフ特性を向上させることができる。
また、ゲート電極ＧＥとして、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置したので、実施の形態１の場合と同様に、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、閾値電圧（Ｖｔｈ）のばらつきを低減することができる。特に、後述するアニール処理を経ても、酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
さらに、第３金属の窒化物の窒素（Ｎ）と第３金属（Ｍ３）の組成比、Ｎ／Ｍ３を１より大きくすることで、実施の形態１と同様の効果を奏することができる。また、第４金属の膜厚を、５０ｎｍ以上とすることで、実施の形態１と同様の効果を奏することができる。
［製法説明］
次いで、図１４〜図２５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１４〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図である。
図１４に示すように、基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）よりなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を有機金属化学気相成長法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長法などを用いて、それぞれ２〜３ｎｍ程度の膜厚で、それぞれ１００層（合計２００層）程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどよりなる基板を用いてもよい。
次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵを形成する。歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。
次いで、図１５に示すように、バッファ層ＢＵ上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ上に、窒化ガリウム層（ｉ−ＧａＮ層）をヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの電子親和力は、バッファ層ＢＵの電子親和力より大きい。また、このチャネル層ＣＨは、バッファ層ＢＵよりバンドギャップが狭い窒化物半導体である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この障壁層ＢＡの電子親和力は、チャネル層ＣＨの電子親和力より小さい。また、この障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するIII族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。
次いで、図１６に示すように、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜を熱ＣＶＤ法などを用いて、障壁層ＢＡ上に堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦに開口部を形成する。
次いで、絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する（図１７）。このエッチングの後、エッチングダメージの回復のために、熱処理を行ってもよい。
次いで、図１８および図１９に示すように、溝Ｔ内および絶縁膜ＩＦ上に、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂとを有するゲート絶縁膜ＧＩを形成する。例えば、チャネル層ＣＨがその底部に露出した溝Ｔ内および絶縁膜ＩＦ上に、第１ゲート絶縁膜ＧＩａを形成する。例えば、第１ゲート絶縁膜ＧＩａとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を、溝Ｔの底面、側壁および絶縁膜ＩＦ上に堆積する（図１８）。具体的には、希釈ＨＣｌ溶液にて基板Ｓの表面を洗浄した後、例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３、ＴＭＡ）およびＨ２Ｏ（酸化剤）を原料ガスとし、４００℃の雰囲気中で、ＡＬＤ法を用いて、５０ｎｍ〜１００ｎｍ程度の膜厚の酸化アルミニウム膜（Ａｌ２Ｏ３膜）を、溝Ｔ内および絶縁膜ＩＦ上に堆積する。ＡＬＤ法によれば、膜厚の制御性がよく、また、凹凸面にも被覆性よく膜を形成することができる。なお、酸化剤として、Ｈ２Ｏの他、オゾン（Ｏ３）を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。特に、ＧａＮ上に、酸化アルミニウムを堆積法により形成した場合、膜中のトラップ密度が高くなり、Ｃ−Ｖ特性のヒステリシスが大きくなる。このため、熱処理を施すことで、トラップ密度を低減することができる。
次いで、図１９に示すように、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）上に、例えば、第２ゲート絶縁膜ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を形成する。例えば、Ｈｆ金属ターゲットと、アルゴン（Ａｒ）と酸素（Ｏ２）の混合ガスを用いた反応性スパッタリング法により、酸化ハフニウム膜を堆積する。酸化ハフニウム膜の膜厚は、閾値電圧（Ｖｔｈ）によっても異なるが、好ましくは、１〜１０ｎｍ程度とする。反応性スパッタリング法は、ＰＶＤ法の一種である。第２ゲート絶縁膜ＧＩｂの形成に際しては、ＰＶＤ法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。なお、上記工程においては、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）の形成後の熱処理と、第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）の形成後の熱処理とを個別に行ったが、第１ゲート絶縁膜ＧＩａの形成後の熱処理を省略し、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜の形成後において一括して熱処理を行ってもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜を有するゲート絶縁膜ＧＩが形成される。
次いで、図２０および図２１に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、第１ゲート電極ＧＥａとして、窒化チタン膜（ＴｉＮ膜）を形成し、さらに、その上に、第２ゲート電極ＧＥｂとして、タングステン膜（Ｗ膜）を形成する。これらの積層膜は、マルチターゲートスパッタリング装置を用い連続して形成する。例えば、第２ゲート絶縁膜ＧＩｂ上に、Ｔｉ金属ターゲットと、アルゴン（Ａｒ）と窒素（Ｎ２）の混合ガスを用いた反応性スパッタリング法により、２０ｎｍ程度の窒化チタン膜を堆積する。この際、形成されるＴｉＮ膜のＮとＴｉの比であるＮ／Ｔｉを１より大きくする。ＴｉＮ膜中のＮの割合は、アルゴン（Ａｒ）と窒素（Ｎ２）の混合ガス中の窒素の量を調整することにより制御することができる。
続けて、図２１に示すように、第１ゲート電極ＧＥａ上に、Ｗ金属ターゲットと、アルゴン（Ａｒ）ガスを用いたスパッタリング法により、１００ｎｍ程度の膜厚のタングステン膜を堆積する。
次いで、熱処理を行う。この熱処理は、ゲート電極ＧＥの成膜時のプラズマや荷電粒子に起因するゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）中のトラップ（トラップ準位、欠陥）を低減させるための熱処理である。熱処理条件としては、第１ゲート電極ＧＥａと第２ゲート電極ＧＥｂのＰＶＤ条件（例えば、パワーや時間）により、最適な温度、時間などを選択すればよい。本発明者の検討によれば、温度としては、４００℃〜６００℃、時間としては、１０分〜６０分の範囲で行うことが好ましい。また、熱処理雰囲気としては、例えば、窒素（Ｎ２）などの不活性ガスの雰囲気を用いることが好ましい。
次いで、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜とタングステン膜の積層膜をパターニングすることによりゲート電極ＧＥを形成する。ゲート電極ＧＥのエッチングの際、下層のゲート絶縁膜ＧＩもエッチングする。なお、上記熱処理は、このパターニング工程の後に行ってもよい。
このようにして、第１ゲート電極ＧＥａと第２ゲート電極ＧＥｂとの積層膜を有するゲート電極ＧＥが形成される。また、第１ゲート電極ＧＥａの材料としては、ゲートエッチングが容易な、例えば、ＴａＮ、ＷＮなどを用いてもよく、第２ゲート電極ＧＥｂとしては、例えば、ＲｕやＩｒなどを用いてもよい。
次いで、図２３に示すように、ゲート電極ＧＥおよび絶縁膜ＩＦ上に、絶縁層ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース電極ＳＥの形成領域およびドレイン電極ＤＥの形成領域上の絶縁層ＩＬ１および絶縁膜ＩＦをエッチングにより除去し、コンタクトホールを形成する。次いで、ゲート電極ＧＥの両側の障壁層ＢＡ上にソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホール内を含む絶縁層ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜よりなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記積層膜（Ａｌ／ＴｉＮ）をパターニングし、例えば、５５０℃で３０分程度の熱処理を行う。この熱処理により、ソース電極ＳＥおよびドレイン電極ＤＥと障壁層ＢＡ（窒化物半導体膜）との界面の接触がオーミック接触となる。また、ゲート絶縁膜ＧＩに対する、導電性膜の成膜時のチャージアップダメージを解消することができる。
この後、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層（カバー膜、表面保護膜ともいう）ＩＬ２を形成する。絶縁層ＩＬ２として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図２５）。
以上の工程により、本実施の形態の半導体装置を形成することができる。
このように、本実施の形態によれば、実施の形態１の場合と同様に、第１金属の酸化膜と第１金属より電気陰性度が低い第２金属の酸化膜とを積層し、ゲート絶縁膜として用いることで、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とするノーマリーオフ化を実現することができる。
また、ゲート電極ＧＥとして、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置したので、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、酸素の分極（ゲート絶縁膜の積層効果）を維持し、フラットバンドＶｆｂのシフト効果を維持することができる。これにより、閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができる。また、閾値電圧（Ｖｔｈ）のばらつきを是正することができる。特に、ゲート絶縁膜ＧＩの形成後に、アニール処理が施される場合であっても、アニール処理による酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトに制限はないが、これらの電極は、例えば、図２６のように配置される。図２６は、本実施の形態の半導体装置の構成を示す平面図の一例である。例えば、図１３は、図２６のＡ−Ａ断面部と対応する。ソース電極ＳＥとドレイン電極ＤＥは、例えば、Ｙ方向に延在するライン状である。言い換えれば、Ｙ方向に長辺を有する矩形状（四角形状）である。ソース電極ＳＥとドレイン電極ＤＥは、交互にＸ方向に並んで配置される。そして、ソース電極ＳＥとドレイン電極ＤＥとの間にゲート電極ＧＥが配置される。例えば、Ｙ方向に延在するライン状の複数のゲート電極（ＧＥ）の一方の端部（図中上側）は、Ｘ方向に延在する線（ゲート線ともいう）に接続される。また、Ｙ方向に延在するライン状の複数のゲート電極（ＧＥ）の他方の端部（図中下側）は、Ｘ方向に延在する線（ゲート線ともいう）に接続される。なお、２本のＸ方向に延在する線（ゲート線ともいう）のうち、いずれかを省略し、ゲート電極ＧＥを櫛歯状としてもよい。また、複数のソース電極ＳＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するソース線ＳＬと接続されている。また、複数のドレイン電極ＤＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するドレイン線ＤＬと接続されている。なお、ソース電極ＳＥとソース線ＳＬとを同層に配置してもよい。例えば、Ｘ方向に延在する線（ソース線部と対応）と、Ｙ方向に延在するライン状のソース電極とを接続した形状（櫛歯状）としてもよい。同様に、ドレイン電極ＤＥとドレイン線ＤＬとを同層に配置してもよい。例えば、Ｘ方向に延在する線（ドレイン線部と対応）と、Ｙ方向に延在するライン状のドレイン電極とを接続した形状（櫛歯状）としてもよい。このように、ゲート電極ＧＥ、ソース電極ＳＥ、ドレイン電極ＤＥおよび他の配線のレイアウトは適宜変更可能であり、配線層の数にも制限はない。
また、ゲート電極ＧＥは、例えば、活性領域の外側の素子分離領域ＩＳＯ上（図２６においては、右側のＢ−Ｂ部）まで引き出される。そして、この引き出し部は、例えば、プラグＰＧを介して他の配線層の配線と接続される。なお、図２７は、本実施の形態の半導体装置の構成を示す断面図である。図２７は、例えば、図２６のＢ−Ｂ断面部と対応する。プラグＰＧは、例えば、Ａｌ／ＴｉＮ膜よりなる。
（実施の形態３）
実施の形態１（図１）においては、ゲート絶縁膜ＧＩの下層の酸化膜（ＧＩａ）を第１金属の酸化膜としたが、この下層の酸化膜を酸化シリコン膜としてもよい。即ち、下層の酸化膜を構成する元素として、Ｓｉ（半導体）を用いる。
［構造説明］
図２８は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、第１ゲート絶縁膜ＧＩａが酸化シリコン膜であること以外は、実施の形態１の場合と同様である。
図２８に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、窒化物半導体よりなるチャネル層ＣＨ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥ（ＧＥａ、ＧＥｂ）を有する。
ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａである酸化シリコン膜（ＳｉＯ２）と、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。また、ゲート電極ＧＥは、第２ゲート絶縁膜ＧＩｂ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有する。
このように、第１ゲート絶縁膜ＧＩａとして酸化シリコン膜（ＳｉＯ２）を設ける。また、第２ゲート絶縁膜ＧＩｂとして第２金属（Ｍ２）の酸化膜を設ける。第２金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である。この場合、第２金属の酸化物は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）となる。
この場合、２層のゲート絶縁膜（ＧＩａ、ＧＩｂ）をそれぞれ構成する元素（Ｓｉ、Ｍ２）の電気陰性度は、Ｓｉ＞Ｍ２である。この場合も、実施の形態１で説明した酸素の分極効果が生じ、フラットバンドＶｆｂが正方向にシフトする。
また、実施の形態１の場合と同様に、ゲート電極ＧＥを積層構造、即ち、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置した構成とすることで、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、酸素の分極（ゲート絶縁膜の積層効果）を維持し、フラットバンドＶｆｂのシフト効果を維持することができる。特に、ゲート絶縁膜ＧＩの形成後に、アニール処理が施される場合であっても、アニール処理による酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法においては、ゲート絶縁膜ＧＩの形成工程以外は実施の形態１の場合と同様である。
即ち、実施の形態１と同様にして、チャネル層（ｉ−ＧａＮ層、ＧａＮ基板）ＣＨの表面を洗浄した後、チャネル層ＣＨ上に、第１ゲート絶縁膜ＧＩａとして、酸化シリコン膜（ＳｉＯ２膜）を堆積法を用いて堆積する。
例えば、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３、ＴＤＭＡＳ）およびオゾン（Ｏ３、酸化剤）を原料ガスとし、４８０℃の雰囲気中で、ＡＬＤ法を用いて、３ｎｍ程度の膜厚の酸化シリコン膜（ＳｉＯ２膜）を堆積する。酸化シリコン膜の膜厚は、例えば、３ｎｍ〜２０ｎｍの範囲で調整することができる。ＡＬＤ法の他、ＣＶＤ法（熱ＣＶＤやプラズマＣＶＤ法など）を用いて酸化シリコン膜を堆積してもよい。なお、本発明者の検討によれば、３〜５ｎｍ程度の膜厚でも、前述の酸素の分極により、十分なフラットバンドＶｆｂのシフト効果を得ることができる。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化シリコン膜）中のトラップ（トラップ準位、欠陥）が低減する。
次いで、第１ゲート絶縁膜ＧＩａ上に、第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂを形成する。例えば、実施の形態１と同様にして、第２ゲート絶縁膜ＧＩｂとして、５０ｎｍ〜１００ｎｍ程度の膜厚の酸化アルミニウム膜（Ａｌ２Ｏ３膜）を堆積する。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化アルミニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。なお、上記工程においては、各ゲート絶縁膜（ＧＩａ、ＧＩｂ）の形成後に熱処理を個別に行ったが、第２ゲート絶縁膜ＧＩｂの形成後に、一括して熱処理を行ってもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）および第２ゲート絶縁膜ＧＩｂ（酸化アルミニウム膜）が、下から順に積層されたゲート絶縁膜ＧＩを形成することができる。
次いで、実施の形態１と同様にして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥ（ＧＥａ、ＧＥｂ）を形成する。
なお、本実施の形態のゲート絶縁膜ＧＩを、実施の形態２のゲート絶縁膜ＧＩとして用いてもよい。
図２９は、ゲート絶縁膜の積層効果を示すグラフである。横軸は、ゲート電圧（Gate Voltage［Ｖ］）を示し、縦軸は、電流（Ｊｇ［Ａ／ｃｍ２］）を示す。例えば、図２８に示す半導体装置を用い、そのＩ−Ｖ特性を調べた。但し、ゲート電極は単層とした。Ｒｅｆ、Ｎｏ．１、Ｎｏ．２、Ｎｏ．３として、それぞれ、Ａｌ２Ｏ３／ＳｉＯ２の積層膜を用い、ＳｉＯ２の膜厚を、０ｎｍ、３ｎｍ、５ｎｍ、１０ｎｍとした。Ｎｏ．１、Ｎｏ．２、Ｎｏ．３、即ち、ＳｉＯ２の膜厚を、３ｎｍ〜１０ｎｍとした場合、電流の立ち上がり電圧が高くなる。これは、フラットバンドＶｆｂのシフト効果および耐電圧向上効果によるものと考えられる。
そして、上記ゲート絶縁膜の積層構造にゲート電極の積層構造を加えれば、フラットバンドＶｆｂのシフト効果を維持できるため、上記電流の立ち上がり電圧を維持することができる。
（実施の形態４）
実施の形態１（図１）においては、ゲート絶縁膜ＧＩを２層（ＧＩａ、ＧＩｂ）としたが、ゲート絶縁膜ＧＩを３層とし、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂとの積層膜の下層（基板またはチャネル層側）に、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕを設けてもよい。そして、この第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕを構成する元素として、Ｓｉ（半導体）を用いる。
［構造説明］
図３０は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ゲート絶縁膜ＧＩが３層で構成されている以外は、実施の形態１の場合と同様である。
図３０に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、窒化物半導体よりなるチャネル層ＣＨ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥ（ＧＥａ、ＧＥｂ）を有する。
ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第３ゲート絶縁膜ＧＩｕである酸化シリコン膜（ＳｉＯ２）と、第３ゲート絶縁膜ＧＩｕ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。第１ゲート絶縁膜ＧＩａは、第１金属の酸化物よりなる。第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物よりなる。そして、第２金属の電気陰性度は、第１金属の電気陰性度より低い。また、第１金属の電気陰性度は、Ｓｉの電気陰性度より低い。
また、ゲート電極ＧＥは、チャネル層ＣＨ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有し、実施の形態１で説明したゲート電極（第１ゲート電極ＧＥａ、第２ゲート電極ＧＥｂ）と同様の材料よりなる。即ち、第１ゲート電極ＧＥａは、第３金属の窒化物（第３金属を含む窒化物、第３金属の窒化膜）よりなる。第２ゲート電極ＧＥｂは、第４金属よりなる。そして、第３金属の窒化物の窒素（Ｎ）と第３金属（Ｍ３）の組成比、Ｎ／Ｍ３は１より大きいことが好ましい。また、第４金属の膜厚は、５０ｎｍ以上が好ましい。
このように、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕとして酸化シリコン膜（ＳｉＯ２）を設ける。この場合、３層のゲート絶縁膜（ＧＩｕ、ＧＩａ、ＧＩｂ）をそれぞれ構成する元素（Ｓｉ、Ｍ１、Ｍ２）の電気陰性度を、下層側から順次小さくすることができる。これにより、実施の形態１で説明した酸素の分極の効果が大きくなり、フラットバンドＶｆｂのシフト量が大きくなる。
また、実施の形態１の場合と同様に、ゲート電極ＧＥを積層構造、即ち、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置した構成とすることで、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、酸素の分極（ゲート絶縁膜の積層効果）を維持し、フラットバンドＶｆｂのシフト効果を維持することができる。特に、ゲート絶縁膜ＧＩの形成後に、アニール処理が施される場合であっても、アニール処理による酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法においては、ゲート絶縁膜ＧＩの形成工程以外は実施の形態１の場合と同様である。
即ち、実施の形態１と同様にして、チャネル層（ｉ−ＧａＮ層、ＧａＮ基板）ＣＨの表面を洗浄した後、チャネル層ＣＨ上に、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕとして、酸化シリコン膜（ＳｉＯ２膜）を堆積法を用いて堆積する。
例えば、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３、ＴＤＭＡＳ）およびオゾン（Ｏ３、酸化剤）を原料ガスとし、４８０℃の雰囲気中で、ＡＬＤ法を用いて、３ｎｍ程度の膜厚の酸化シリコン膜（ＳｉＯ２膜）を堆積する。酸化シリコン膜の膜厚は、例えば、３ｎｍ〜２０ｎｍの範囲で調整することができる。ＡＬＤ法の他、ＣＶＤ法（熱ＣＶＤやプラズマＣＶＤ法など）を用いて酸化シリコン膜を堆積してもよい。なお、本発明者の検討によれば、３〜５ｎｍ程度の膜厚でも、前述の酸素の分極により、十分なフラットバンドＶｆｂのシフト効果を得ることができる。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第３ゲート絶縁膜ＧＩｕ（ここでは、酸化シリコン膜）中のトラップ（トラップ準位、欠陥）が低減する。
次いで、第３ゲート絶縁膜ＧＩｕ上に、第１ゲート絶縁膜（第１金属の酸化膜）ＧＩａを形成する。例えば、実施の形態１と同様にして、第１ゲート絶縁膜ＧＩａとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を５０ｎｍ〜１００ｎｍ程度の膜厚で堆積する。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。
次いで、第１ゲート絶縁膜ＧＩａ上に、第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂを形成する。例えば、実施の形態１と同様にして、第２ゲート絶縁膜ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を２ｎｍ程度の膜厚で堆積する。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。なお、上記工程においては、各ゲート絶縁膜（ＧＩｕ、ＧＩａ、ＧＩｂ）の形成後に熱処理を個別に行ったが、第２ゲート絶縁膜ＧＩｂの形成後に、一括して熱処理を行ってもよい。
このようにして、第３ゲート絶縁膜ＧＩｕ（酸化シリコン膜）、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）および第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）が、下から順に積層されたゲート絶縁膜ＧＩを形成することができる。
次いで、実施の形態１と同様にして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥ（ＧＥａ、ＧＥｂ）を形成する。
なお、本実施の形態の３層のゲート絶縁膜ＧＩを、実施の形態２のゲート絶縁膜ＧＩとして用いてもよい。
（実施の形態５）
実施の形態４（図３０）においては、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕとして、酸化シリコン膜を用いたが、窒化シリコン膜を設けてもよい。
［構造説明］
図３１は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ゲート絶縁膜ＧＩの第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕ以外は、実施の形態４の場合と同様である。
図３１に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、窒化物半導体よりなるチャネル層ＣＨ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥ（ＧＥａ、ＧＥｂ）を有する。
ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第３ゲート絶縁膜ＧＩｕである窒化シリコン膜（ＳｉＮＸ）と、第３ゲート絶縁膜ＧＩｕ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。また、ゲート電極ＧＥは、第２ゲート絶縁膜ＧＩｂ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有する。
このように、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕとして窒化シリコン膜（ＳｉＮＸ）を設ける。この場合、窒化シリコン膜（ＧＩｕ）は酸素を含まないため、第１ゲート絶縁膜ＧＩａとの界面には酸素の分極は生じず、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂの界面で生ずる分極によりフラットバンドＶｆｂが正方向シフトする。
また、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕとして窒化シリコン膜（ＳｉＮＸ）を用いることにより、チャネル層ＣＨ（ここでは、ｉ−ＧａＮ層）の酸化を抑制することができる。特に、ＧａＮ層などの窒化物半導体が酸化されると、ゲート絶縁膜ＧＩとの界面に界面準位が多く発生する。この場合、ＭＩＳＦＥＴの移動度が低下する。これにより、ＭＩＳＦＥＴの性能が低下する。
また、ゲート絶縁膜ＧＩの膜質を向上させるために、成膜後の酸化アニールが有効である。しかしながら、ＧａＮ層などの窒化物半導体と酸化膜が接していると、酸化アニールにより、さらに、窒化物半導体の酸化が進行する恐れがある。
これに対し、本実施の形態のように、最下層ゲート絶縁膜（第３ゲート絶縁膜）ＧＩｕとして、窒化膜を設けた場合は、上記酸化が抑制される。これにより、プロセスリスクのマージンが大きくなる。言い換えれば、ゲート絶縁膜ＧＩとの接触による窒化物半導体の酸化を抑制できる。また、酸化アニールを施した場合においても、窒化物半導体の酸化を抑制できる。
また、実施の形態１の場合と同様に、ゲート電極ＧＥを積層構造、即ち、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置した構成とすることで、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、酸素の分極（ゲート絶縁膜の積層効果）を維持し、フラットバンドＶｆｂのシフト効果を維持することができる。特に、ゲート絶縁膜ＧＩの形成後に、アニール処理が施される場合であっても、アニール処理による酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法においては、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕの形成工程以外は実施の形態４の場合と同様である。
即ち、実施の形態１や４と同様にして、チャネル層（ｉ−ＧａＮ層、ＧａＮ基板）ＣＨの表面を洗浄した後、チャネル層ＣＨ上に、第３ゲート絶縁膜（最下層ゲート絶縁膜）ＧＩｕとして、窒化シリコン膜（ＳｉＮＸ膜）を堆積法を用いて堆積する。
例えば、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３、ＴＤＭＡＳ）およびアンモニア（ＮＨ３）を原料ガスとし、４８０℃の雰囲気中で、ＡＬＤ法を用いて、４ｎｍ程度の膜厚の窒化シリコン膜（ＳｉＮＸ膜）を堆積する。窒化シリコン膜の膜厚は、例えば、１ｎｍ〜１５ｎｍの範囲で調整することができる。ＡＬＤ法の他、ＣＶＤ法（熱ＣＶＤやプラズマＣＶＤ法など）を用いて窒化シリコン膜を堆積してもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第３ゲート絶縁膜ＧＩｕ（ここでは、窒化シリコン膜）中のトラップ（トラップ準位、欠陥）が低減する。
次いで、第３ゲート絶縁膜ＧＩｕ上に、第１ゲート絶縁膜（第１金属の酸化膜）ＧＩａを形成する。例えば、実施の形態１と同様にして、第１ゲート絶縁膜ＧＩａとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を５０ｎｍ〜１００ｎｍ程度の膜厚で堆積する。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。
次いで、第１ゲート絶縁膜ＧＩａ上に、第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂを形成する。例えば、実施の形態１と同様にして、第２ゲート絶縁膜ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を２ｎｍ程度の膜厚で堆積する。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（トラップ準位、欠陥）が低減する。なお、上記工程においては、各ゲート絶縁膜（ＧＩｕ、ＧＩａ、ＧＩｂ）の形成後に熱処理を個別に行ったが、第２ゲート絶縁膜ＧＩｂの形成後に、一括して熱処理を行ってもよい。
このようにして、第３ゲート絶縁膜ＧＩｕ（窒化シリコン膜）、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）および第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）が、下から順に積層されたゲート絶縁膜ＧＩを形成することができる。
次いで、実施の形態１と同様にして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥ（ＧＥａ、ＧＥｂ）を形成する。
なお、本実施の形態の３層のゲート絶縁膜ＧＩを、実施の形態２のゲート絶縁膜ＧＩとして用いてもよい。
（実施の形態６）
上記実施の形態１〜５においては、チャネル層ＣＨとして窒化物半導体（ＧａＮ層）を用いたが、他の半導体層を用いてもよい。本実施の形態においては、ＳｉＣ層（ＳｉＣ基板）を用いる。
［構造説明］
図３２は、本実施の形態の半導体装置の構成を示す断面図である。
図３２に示すように、本実施の形態の半導体装置においては、ＳｉＣよりなるチャネル層ＣＨ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。
そして、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。また、ゲート電極ＧＥは、第２ゲート絶縁膜ＧＩｂ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有する。Ｓｉなどの基板上に、チャネル層ＣＨとして、ＳｉＣ層を設けてもよく、また、基板として、ＳｉＣ基板を用い、この基板をチャネル層ＣＨとして用いてもよい。なお、ゲート電極ＧＥの両側のチャネル層ＣＨ中には、ｎ型またはｐ型の不純物の注入領域であるソース領域ＳＲおよびドレイン領域ＤＲが配置されている。そして、さらに、ソース領域ＳＲおよびドレイン領域ＤＲ上には、ソース電極ＳＥおよびドレイン電極ＤＥが配置されている。
ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。第１ゲート絶縁膜ＧＩａは、酸化シリコン膜（ＳｉＯ２）よりなる。また、第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物よりなる。そして、第２金属の電気陰性度は、Ｓｉの電気陰性度より低い。別の言い方をすれば、このゲート絶縁膜ＧＩは、実施の形態１のゲート絶縁膜ＧＩの第１金属の酸化物を、酸化シリコン膜（ＳｉＯ２）としたものである。
また、第１ゲート絶縁膜（ＳｉＯ２）ＧＩａは、チャネル層（ＳｉＣ層）ＣＨの熱酸化膜でもよく、また、堆積膜でもよい。熱酸化法としては、ドライ酸化やウエット酸化を用いることができる。また、オゾンを用いて酸化してもよい。堆積法としては、ＡＬＤ法、ＣＶＤ法やＰＶＤ法を用いてもよい。酸化シリコン膜の膜厚は、１ｎｍ〜１０ｎｍの範囲で調整することができる。
第２金属は、Ｓｉの電気陰性度より低い金属、例えば、アルミニウム（Ａｌ）である。この場合、第１金属の酸化物は、酸化アルミニウム（Ａｌ２Ｏ３）となる。この第１金属の酸化物の膜厚は、例えば、６０ｎｍ程度である。
第２金属としては、Ａｌの他、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇなどを用いることができる。この場合の酸化膜は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）となる。第２金属と酸素の組成比は上記のものに限られるものではない。また、第２金属として、２種以上の元素を含んでもよい。この場合、２種の金属と酸素の化合物となる。但し、この場合、２種以上の元素のいずれもが、Ｓｉの電気陰性度より低くなければならない。但し、不純物程度の金属（例えば、０．０１％濃度以下の金属）を含むことは、製造上やむを得ないため、不純物程度の金属は電気陰性度の大小に関わらず含有することがある。また、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂのそれぞれの膜厚は、ゲート絶縁膜ＧＩとして求められる特性や堆積方法に起因した膜質（誘電率やリーク特性などの電気的特性）により、好適な組み合わせを選択することができる。
また、ゲート電極ＧＥは、第２ゲート絶縁膜ＧＩｂ上に形成された第１ゲート電極ＧＥａと、第１ゲート電極ＧＥａ上に形成された第２ゲート電極ＧＥｂとを有する。
第１ゲート電極ＧＥａは、第３金属を含む窒化膜である。第３金属としては、Ｔｉ、Ｔａ、Ｗなどを用いることができる。この場合、第３金属を含む窒化膜は、ＴｉＮ、ＴａＮ、ＷＮとなる。第３金属としては、導電性を有し、加工性が高く、酸素の吸収性や供給性が低いものが好ましい。この点において、第３金属として、Ｔｉを用いて好適である。
第２ゲート電極ＧＥｂは、第４金属よりなる。第４金属としては、Ｗ、Ｒｕ、Ｉｒを用いることができる。第４金属としては、酸化後においても導電性を有し、加工性が高く、下層の第１ゲート電極ＧＥａへの酸素の侵入をブロックするものが好ましい。この点において、第４金属として、Ｗを用いて好適である。
このように、本実施の形態においては、ゲート絶縁膜ＧＩとして、Ｓｉおよび第２金属のそれぞれの酸化物を積層して用い、上層にＳｉより電気陰性度の低い第２金属の酸化膜を配置したので、閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができる（ゲート絶縁膜の積層効果）。
また、ゲート電極ＧＥとして、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置したので、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、閾値電圧（Ｖｔｈ）のばらつきを低減することができる。特に、後述するアニール処理を経ても、酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
まず、チャネル層ＣＨが形成された基板（図示せず）を準備する。チャネル層ＣＨは、ＳｉＣ層である。ＳｉＣ層は、例えば、ＣＶＤ法などを用いて形成することができる。基板として、ＳｉＣ基板を用い、この基板をチャネル層ＣＨとして用いてもよい。
次いで、チャネル層（ＳｉＣ層）ＣＨの表面を、硫酸過水やアンモニア過水系溶液などを用いて洗浄する。次いで、チャネル層ＣＨ上に、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂとを有するゲート絶縁膜ＧＩを形成する。
まず、チャネル層ＣＨ上に、第１ゲート絶縁膜ＧＩａを形成する。例えば、第１ゲート絶縁膜ＧＩａとして、酸化シリコン膜（ＳｉＯ２膜）をドライ酸化により形成する。例えば、Ｏ２とＮ２の混合ガス中で、酸化温度１３００℃のドライ酸化を行い、例えば、１０ｎｍ程度の膜厚の酸化シリコン膜を形成する。なお、酸化法はドライ酸化に限定されず、他の酸化剤による熱酸化でもよい。また、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法などの堆積法を用いて酸化シリコン膜を形成してもよい。
次いで、第１ゲート絶縁膜ＧＩａとチャネル層ＣＨとの界面（ＳｉＯ２／ＳｉＣ界面）を窒化する。窒化処理としては、例えば、一酸化窒素（ＮＯ）を含有する雰囲気下で、１０００℃、１時間の熱処理を行う。この窒化処理により、上記界面に発生している界面準位（ダングリングボンドなど）を低減させることができる。この窒化処理に用いるガスとしては、上記一酸化窒素（ＮＯ）の他、Ｎ２Ｏ、ＮＨ３などを用いてもよい。また、これらのガスの混合ガスを用いてもよい。また、複数のガスを時間ごとに切り替えながら用いてもよい。また、この窒化処理により、窒化反応のみならず、酸化反応が起こってもよい（酸窒化処理）。このように、酸化シリコン膜の成膜方法、膜質、界面の界面状態に応じて、適切な膜質改善処理を行うことが好ましい。ここでは、膜質改善処理として、界面準位を窒化処理する方法を示したが、この他、水素化処理や窒素以外のＶ族化処理（例えば、リン化）などを行ってもよい。これらの処理においても、界面準位の低減を図ることができる。
次いで、第１ゲート絶縁膜（酸化シリコン膜）ＧＩａ上に、第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂを形成する。例えば、第２ゲート絶縁膜ＧＩｂとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を堆積法を用いて堆積する。例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３、ＴＭＡ）およびＨ２Ｏ（酸化剤）を原料ガスとし、４００℃の雰囲気中で、ＡＬＤ法を用いて、６０ｎｍ程度の膜厚の酸化アルミニウム膜（Ａｌ２Ｏ３膜）を堆積する。ＡＬＤ法によれば、制御性、被覆性がよく、膜質の良好な膜を形成することができる。なお、酸化剤として、Ｈ２Ｏの他、オゾン（Ｏ３）を用いてもよい。なお、ＡＬＤ法の他、酸素プラズマＣＶＤ法を用いて酸化アルミニウム膜（Ａｌ２Ｏ３膜）を形成してもよい。次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、６００℃、３０分程度の熱処理を施す。なお、ここでは、第２ゲート絶縁膜ＧＩｂ用の金属として、Ａｌを用いたが、第２金属は、例えば、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素の酸化物を用いてもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）と第２ゲート絶縁膜ＧＩｂ（酸化アルミニウム膜）との積層膜を有するゲート絶縁膜ＧＩが形成される。
次いで、実施の形態１の場合と同様にして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、第１ゲート電極ＧＥａとして、窒化チタン膜（ＴｉＮ膜）を形成し、さらに、その上に、第２ゲート電極ＧＥｂとして、タングステン膜（Ｗ膜）を形成する。これらの積層膜は、マルチターゲートスパッタリング装置を用い連続して形成する。例えば、第２ゲート絶縁膜ＧＩｂ上に、Ｔｉ金属ターゲットと、アルゴン（Ａｒ）と窒素（Ｎ２）の混合ガスを用いた反応性スパッタリング法により、２０ｎｍ程度の窒化チタン膜を堆積する。この際、形成されるＴｉＮ膜のＮとＴｉの比であるＮ／Ｔｉを１より大きくする。ＴｉＮ中のＮの割合は、アルゴン（Ａｒ）と窒素（Ｎ２）の混合ガス中の窒素の量を調整することにより制御することができる。
続けて、第１ゲート電極ＧＥａ上に、第２ゲート電極ＧＥｂとして、Ｗ金属ターゲットと、アルゴン（Ａｒ）ガスを用いたスパッタリング法により、１００ｎｍ程度のタングステン膜を堆積する。実施の形態１で説明したように、第２ゲート電極（Ｗ膜）ＧＥｂの膜厚が５０ｎｍ程度で、酸素濃度が１桁下がることが確認されることから、第２ゲート電極（Ｗ膜）ＧＥｂの膜厚については、５０ｎｍ以上が好ましい。また、第２ゲート電極（Ｗ膜）ＧＥｂを成膜後、大気に暴露し、以降の工程において熱処理（回復アニール）を行う場合には、１００ｎｍ以上の膜厚のＷ膜を形成することが好ましい。また、第２ゲート電極（Ｗ膜）ＧＥｂの膜厚の上限は、例えば、５００ｎｍ程度である。
次いで、熱処理を行う。この熱処理は、ゲート電極ＧＥの成膜時のプラズマや荷電粒子に起因するゲート絶縁膜（Ａｌ２Ｏ３とＨｆＯ２）中のトラップ（トラップ準位、欠陥）を低減させるための熱処理である。熱処理条件としては、第１ゲート電極ＧＥａと第２ゲート電極ＧＥｂのＰＶＤ条件（例えば、パワーや時間）により、最適な温度、時間などを選択すればよい。本発明者の検討によれば、温度としては、４００℃〜６００℃、時間としては、１０分〜６０分の範囲で行うことが好ましい。また、熱処理雰囲気としては、例えば、窒素（Ｎ２）などの不活性ガスの雰囲気を用いることが好ましい。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、第１ゲート電極ＧＥａと第２ゲート電極ＧＥｂをパターニング（加工）することにより所望の形状のゲート電極ＧＥを形成する。第２ゲート電極ＧＥｂは、第１ゲート電極ＧＥａの上面全体を覆うこととなる。なお、このゲート電極ＧＥのエッチングの際、下層のゲート絶縁膜ＧＩをエッチングしてもよい。また、上記熱処理は、このパターニング工程の後に行ってもよい。第１ゲート電極ＧＥａの材料としては、ゲートエッチングが容易な、例えば、ＴａＮ、ＷＮなどを用いてもよく、第２ゲート電極ＧＥｂとしては、例えば、ＲｕやＩｒなどを用いてもよい。
この後、ゲート電極ＧＥの両側のチャネル層ＣＨ中に、ｎ型またはｐ型の不純物を注入することにより、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。次いで、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上に、絶縁層ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース領域ＳＲ上およびドレイン領域ＤＲ上の絶縁層ＩＬ１をエッチングにより除去し、コンタクトホールを形成する。次いで、ゲート電極ＧＥの両側のソース領域ＳＲおよびドレイン領域ＤＲ上に、それぞれソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホール内を含む絶縁層ＩＬ１上に導電性膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記導電性膜をパターニングする。なお、いわゆるダマシン法を用いてソース電極ＳＥおよびドレイン電極ＤＥを形成してもよい。また、この後、絶縁層ＩＬ１上に、複数の配線を形成してもよい。
以上の工程により、本実施の形態の半導体装置を形成することができる。
このように、本実施の形態においては、Ｓｉの酸化物とその上に配置されたＳｉより電気陰性度の低い第２金属の酸化物との積層膜をゲート絶縁膜ＧＩとして用いたので、実施の形態１の場合と同様に、フラットバンド電圧（Ｖｆｂ）を正の方向にシフトさせることができる。これにより、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができ、ノーマリーオフ特性を向上させることができる。
また、ゲート電極ＧＥとして、第３金属を含む窒化物および第４金属を積層して用い、上層に第４金属を配置したので、実施の形態１の場合と同様に、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、閾値電圧（Ｖｔｈ）のばらつきを低減することができる。特に、後述するアニール処理を経ても、酸素の拡散を低減し、ゲート絶縁膜の積層効果を維持することができる。
さらに、第３金属の窒化物の窒素（Ｎ）と第３金属（Ｍ３）の組成比、Ｎ／Ｍ３を１より大きくすることで、実施の形態１と同様の効果を奏することができる。
さらに、ＳｉＣ層をチャネル層ＣＨとし、フラットバンドＶｆｂを正方向にシフトさせ、閾値電圧（Ｖｔｈ）を正方向にシフトすることで、チャネル層ＣＨのＶｔｈ制御用の不純物濃度を下げることが可能となる。不純物は、チャネル層ＣＨを走行するキャリア（電子或いは正孔）の移動度を低下させる（不純物散乱）。よって、チャネル層の不純物濃度を低下させることで、キャリアの移動度が向上し、結果的に、ＭＩＳＦＥＴのオン電流を増加させることができる。移動度は、ＭＩＳＦＥＴを形成する結晶面に依存するが、ＳｉＣ層の移動度は、Ｓｉ層の移動度に比べ小さいので、移動度の向上効果は有用である。
なお、本実施の形態においては、ゲート絶縁膜ＧＩとして、酸化シリコン膜と酸化アルミニウム膜の積層膜（例えば、実施の形態３に対応）を用いたが、他の実施の形態１、４、５で説明したゲート絶縁膜ＧＩを適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
［付記１］
ＳｉＣ層と、
前記ＳｉＣ層上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極上に設けられた第２ゲート電極と、
を有し、
前記第１ゲート絶縁膜は、第１金属を含む酸化膜またはシリコンを含む酸化膜であり、
前記第２ゲート絶縁膜は、第２金属を含む酸化膜であり、
前記第２金属の電気陰性度は、前記第１金属またはシリコンの電気陰性度より小さく、
前記第１ゲート電極は、第３金属を含む窒化膜であり、
前記第２ゲート電極は、第４金属よりなる、半導体装置。
［付記２］
付記１記載の半導体装置において、
前記第１金属は、Ａｌである、半導体装置。
［付記３］
付記２記載の半導体装置において、
前記第２金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である、半導体装置。
［付記４］
付記３記載の半導体装置において、
前記第３金属は、Ｔｉである、半導体装置。
［付記５］
付記４記載の半導体装置において、
前記第３金属を含む窒化膜は、窒化チタンであり、
チタン（Ｔｉ）と窒素（Ｎ）の比（Ｎ／Ｔｉ）は、１より大きい、半導体装置。
［付記６］
付記４記載の半導体装置において、
前記第４金属は、Ｗである、半導体装置。
［付記７］
付記６記載の半導体装置において、
前記第２ゲート電極の膜厚は、５０ｎｍ以上である、半導体装置。
［付記８］
付記６記載の半導体装置において、
前記第１ゲート電極は、前記第２ゲート電極の上面全体を覆っている、半導体装置。
［付記９］
（ａ）窒化物半導層を準備する工程、
（ｂ）前記窒化物半導体層上に、第１金属を含む酸化膜またはシリコンを含む酸化膜よりなる第１ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に、第２金属の酸化膜よりなる第２ゲート絶縁膜を形成する工程、
（ｄ）前記第２ゲート絶縁膜上に、第３金属を含む窒化膜よりなる第１ゲート電極を形成する工程、
（ｅ）前記第１ゲート電極上に、第４金属よりなる第２ゲート電極を形成する工程、
を有し、
前記第２金属の電気陰性度は、前記第１金属またはシリコンの電気陰性度より小さい、半導体装置の製造方法。
［付記１０］
付記８記載の半導体装置の製造方法において、
前記（ｄ）工程から前記（ｅ）工程において、
前記第１ゲート電極の形成後、空気に暴露することなく、前記第２ゲート電極を形成する、半導体装置の製造方法。
［付記１１］
付記９記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜は、シリコンを含む酸化膜よりなり、
前記第２金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素であり、
前記第３金属は、Ｔｉであり、
前記第４金属は、Ｗである、半導体装置の製造方法。
［付記１２］
付記１記載の半導体装置において、
前記第１ゲート絶縁膜は、シリコンを含む酸化膜よりなり、
前記第２金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素であり、
前記第３金属は、Ｔｉであり、
前記第４金属は、Ｗである、半導体装置。
２ＤＥＧ ２次元電子ガス
ＢＡ 障壁層
ＢＵ バッファ層
ＣＨ チャネル層
ＤＥ ドレイン電極
ＤＬ ドレイン線
ＤＲ ドレイン領域
ＧＥ ゲート電極
ＧＥａ 第１ゲート電極
ＧＥｂ 第２ゲート電極
ＧＩ ゲート絶縁膜
ＧＩａ 第１ゲート絶縁膜
ＧＩｂ 第２ゲート絶縁膜
ＧＩｕ 第３ゲート絶縁膜
ＩＦ 絶縁膜
ＩＬ１ 絶縁層
ＩＬ２ 絶縁層
ＮＵＣ 核生成層
ＰＧ プラグ
Ｓ 基板
ＳＥ ソース電極
ＳＬ ソース線
ＳＲ ソース領域
ＳＴＲ 歪緩和層
Ｔ 溝

Claims (3)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する溝と、
    前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
    を有し、
    前記ゲート絶縁膜は、前記第１窒化物半導体層上に設けられた酸化アルミニウム膜と、前記酸化アルミニウム膜上に設けられた酸化ハフニウム膜と、からなり、
    前記ゲート電極は、前記酸化ハフニウム膜上に設けられたＴｉＮ膜と、前記ＴｉＮ膜上に設けられたＷ膜と、からなり、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記第１窒化物半導体層は、ＧａＮであり、
    前記Ｗ膜の膜厚は、５０ｎｍ以上である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ＴｉＮ膜の、チタン（Ｔｉ）と窒素（Ｎ）の比（Ｎ／Ｔｉ）は、１より大きい、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記Ｗ膜は、前記ＴｉＮ膜の上面全体を覆っている、半導体装置。
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