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JP6285668B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このようなＳｉＣの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。ＳｉＣを用いた半導体装置の製造工程では、不純物を活性化するためのアニールとして、Ｓｉを用いる場合に比べて高い処理温度が必要になる。
特開２０１１−０２９３０３号公報
本発明の実施形態は、ＳｉＣを用いた半導体装置において、スイッチング特性などの向上を図るとともに精度良く製造することができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第１電極と、第１絶縁部と、第２絶縁部と、を含む。前記第１半導体領域は、炭化珪素を有する第１導電形の領域である。前記第２半導体領域は、炭化珪素を有し前記第１半導体領域の一部の上に設けられた第２導電形の領域である。前記第３半導体領域は、炭化珪素を有し前記第２半導体領域の一部の上に設けられた第１導電形の領域である。前記第１電極は、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域の上に設けられ、端が前記第３半導体領域の上に位置する。前記第１絶縁部は、前記第３半導体領域の上であって前記第１電極と並置される。前記第２絶縁部は、前記第１電極と前記第１半導体領域との間及び前記第１電極と前記第１絶縁部との間に設けられる。前記第１絶縁部は、酸化シリコンを含む。前記第２絶縁部は、酸窒化シリコンを含む。前記第１電極は、前記第１絶縁部の上に設けられていない。
実施形態に係る半導体装置の製造方法は、炭化珪素を含む第１導電形の第１半導体領域の一部の上に第１マスクを形成した後、前記第１マスクを介して前記第１半導体領域に第１イオンを注入して第２導電形の第２半導体領域を形成する工程と、前記第２半導体領域の一部の上であって前記第１マスクに隣接して第２マスクを形成した後、前記第１マスク及び前記第２マスクを介して前記第２半導体領域に第２イオンを注入して第１導電形の第３半導体領域を形成する工程と、熱処理によって前記第１イオン及び前記第２イオンを活性化する工程と、前記第２マスクに隣接して第１絶縁部を形成する工程と、前記第１マスク及び前記第２マスクを除去する工程と、前記第１マスク及び前記第２マスクが除去されることで露出した前記第１半導体領域の露出面、前記第２半導体領域の露出面及び前記第３半導体領域の露出面に第２絶縁部を形成する工程と、前記第２絶縁部の上に第１電極を形成する工程と、を含む。前記第１マスクの材料は、ＴａＣ、Ｔａ ２ Ｃ、Ｗ、ＭｎＯ ２ 、ＭｇＯ、Ａｌ ２ Ｏ ３ 、Ｃよりなる群から選択された少なくとも１つである。前記第２マスクの材料は、ＴａＣ、Ｔａ ２ Ｃ、Ｗ、ＭｎＯ ２ 、ＭｇＯ、Ａｌ ２ Ｏ ３ 、Ｃよりなる群から選択された少なくとも１つである。
実施形態に係る半導体装置の製造方法は、炭化珪素を含む第１導電形の第１半導体領域の一部の上に第１マスクを形成した後、前記第１マスクを介して前記第１半導体領域に第１イオンを注入して第２導電形の第２半導体領域を形成する工程と、前記第２半導体領域の一部の上であって前記第１マスクに隣接して第２マスクを形成した後、前記第１マスク及び前記第２マスクを介して前記第２半導体領域に第２イオンを注入して第１導電形の第３半導体領域を形成する工程と、熱処理によって前記第１イオン及び前記第２イオンを活性化する工程と、前記第２マスクに隣接して第１絶縁部を形成する工程と、前記第１マスク及び前記第２マスクを除去する工程と、前記第１マスク及び前記第２マスクが除去されることで露出した前記第１半導体領域の露出面、前記第２半導体領域の露出面及び前記第３半導体領域の露出面に第２絶縁部を形成する工程と、前記第２絶縁部の上に第１電極を形成する工程と、前記第３半導体領域を形成する工程の後、前記第１イオン及び前記第２イオンを活性化する工程の前に、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域の上に保護膜を形成する工程と、を含む。前記第１マスクの材料、前記第２マスクの材料及び前記保護膜の材料は、Ｃを含む材料である。
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。 図２（ａ）及び（ｂ）は、半導体装置の一部を拡大した模式的断面図である。 図３（ａ）及び（ｂ）は、半導体装置の製造方法（その１）を例示する模式的断面図である。 図４（ａ）及び（ｂ）は、半導体装置の製造方法（その１）を例示する模式的断面図である。 図５（ａ）及び（ｂ）は、半導体装置の製造方法（その１）を例示する模式的断面図である。 図６（ａ）及び（ｂ）は、半導体装置の製造方法（その２）を例示する模式的断面図である。 図７（ａ）及び（ｂ）は、半導体装置の製造方法（その２）を例示する模式的断面図である。 図８（ａ）及び（ｂ）は、半導体装置の製造方法（その２）を例示する模式的断面図である。 図９（ａ）及び（ｂ）は、半導体装置の製造方法（その３）を例示する模式的断面図である。 図１０（ａ）及び（ｂ）は、半導体装置の製造方法（その３）を例示する模式的断面図である。 図１１（ａ）及び（ｂ）は、半導体装置の製造方法（その３）を例示する模式的断面図である。 図１２（ａ）及び（ｂ）は、半導体装置の製造方法（その３）を例示する模式的断面図である。 図１３（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置を例示する模式的断面図である。 図１４（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。なお、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、構造体１００と、第１電極９１と、第１絶縁部６１と、第２絶縁部６２と、を備える。半導体装置１１０は、ＳｉＣを含むＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
構造体１００は、第１面１００ａと、第１面１００ａに沿った第１部分１０１と、を有する。構造体１００は、第１面１００ａとは反対側の第２面１００ｂを有する。本実施形態では、第１面１００ａに直交する方向をＺ方向、Ｚ方向に直交する方向のうち１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と言うことにする。また、第２面１００ｂから第１面１００ａに向かう方向を上（上側）、その反対の方向を下（下側）と言うことにする。
構造体１００は、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０を含む。第１半導体領域１０は、第１導電形（ｎ形）のＳｉＣを含む。第１半導体領域１０は、第２面１００ｂ側に設けられたｎ＋形の領域と、ｎ＋形の領域と第１面１００ａとの間に設けられたｎ−形の領域とを含む。ｎ＋形の領域は、例えばＳｉＣ基板である。ｎ−形の領域は、例えばＳｉＣ基板の上にエピタキシャル成長によって形成された領域である。本実施形態では、説明の便宜上、これらを区別せず第１半導体領域１０とする。
第１半導体領域１０は、第１領域１１と、第２領域１２と、を有する。第１領域１１は、第２領域１２の一部の上に設けられる。第１領域１１はＭＯＳＦＥＴのＪＦＥＴ（Junction Field Effect Transistor）領域である。第２領域１２は、ＭＯＳＦＥＴのドリフト領域である。
第２半導体領域２０は、第２導電形（ｐ形）のＳｉＣを含む。第２半導体領域２０は、第１半導体領域１０の上に設けられる。第２半導体領域２０は、第１半導体領域１０における第１面１００ａ側の表層部にイオン注入によって形成された領域である。第２半導体領域２０は、ＭＯＳＦＥＴのベース領域である。
第３半導体領域３０は、第１導電形（ｎ＋形）のＳｉＣを含む。第３半導体領域３０は、第２半導体領域２０の上に設けられる。第３半導体領域３０は、第２半導体領域２０における第１面１００ａ側の表層部にイオン注入によって形成された領域である。
第１部分１０１は、構造体１００の第１面１００ａ側の表層部の部分である。第１部分１０１において、第１面１００ａに沿って第１半導体領域１０の一部、第２半導体領域２０の一部及び第３半導体領域３０の一部が第１面１００ａに沿ってこの順に並ぶ。
第１電極９１は、第１部分１０１の上に設けられる。第１電極９１は、ＭＯＳＦＥＴにおけるゲート電極である。第１電極９１は、第１面１００ａの上であって、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の上に設けられる。
第１絶縁部６１は、第３半導体領域３０の上に設けられる。第１絶縁部６１は、第１面１００ａに沿って第１電極９１と並置される。第１絶縁部６１は、ＭＯＳＦＥＴにおける層間絶縁膜である。
第２絶縁部６２は、第１電極９１と第１部分１０１との間及び第１電極９１と第１絶縁部６１との間に設けられる。第１電極９１と第２半導体領域２０との間に設けられた第２絶縁部６２は、ＭＯＳＦＥＴにおけるゲート絶縁膜である。
第２半導体領域２０は、ＭＯＳＦＥＴのｐ形ウェルである。第１部分１０１において第２半導体領域２０はチャネルが形成される部分（チャネル部分）になる。チャネル部分は、第１部分１０１において第２半導体領域２０の第１面１００ａとの境界付近に設けられる。第１部分１０１において第３半導体領域３０は、ＭＯＳＦＥＴにおけるソース領域である。
半導体装置１１０は、第２電極９２と、第３電極９３とをさらに備える。第２電極９２は、第３半導体領域３０と導通する。第２電極９２は、第１面１００ａにおいて第３半導体領域３０と接する。第２電極９２は、ＭＯＳＦＥＴにおけるソース電極である。第１絶縁部６１は、第１電極９１と、第２電極９２との間に設けられる。
第３電極９３は、第１半導体領域１０と導通する。第３電極は、第２面１００ｂにおいて第１半導体領域１０と接する。第３電極９３は、ＭＯＳＦＥＴにおけるドレイン電極である。第３電極９３は、第２面１００ｂの全面または一部に設けられる。
半導体装置１１０において、第１電極９１及び第１領域１１は、例えばＹ方向に延在する。半導体装置１１０では、第１領域１１を中心として両側にそれぞれ第２半導体領域２０及び第３半導体領域３０が設けられる。第１電極９１の中心を通るＹＺ平面に対して、一方側の第２半導体領域２０は、他方側の第２半導体領域２０と面対称に設けられる。また、第１電極９１の中心を通るＹＺ平面に対して、一方側の第３半導体領域３０は、他方側の第３半導体領域３０と面対称に設けられる。
半導体装置１１０において、第１絶縁部６１の上面は、第１電極９１の上面と同一面である。第１絶縁部６１の上面及び第１電極９１の上面は、後述する製造方法においてＣＭＰ（Chemical Mechanical Polishing）等の処理によって平坦化される。
次に、半導体装置１１０の動作について説明する。
第３電極９３に、第２電極９２に対して正の電圧が印加された状態で、第１電極９１に閾値以上の電圧が印加されると、第２半導体領域２０における第２絶縁部６２との界面付近（チャネル部）に反転層（チャネル）が形成される。これにより、半導体装置１１０はオン状態になり、第３電極９３から第２電極９２へ電流が流れる。
一方、第１電極９１に印加される電圧が閾値よりも小さいと、チャネルが消失する。これにより、半導体装置１１０はオフ状態になって、第３電極９３から第２電極９２へ流れる電流が遮断される。
図２（ａ）及び（ｂ）は、半導体装置の一部を拡大した模式的断面図である。
図２（ａ）は、図１に示すＡ部を拡大した図である。図２（ｂ）は、他の例を示す図である。
図２（ａ）に表したように、半導体装置１１０の第１電極９１は、側面９１ａと、底面９１ｂと、曲面９１ｃと、を有する。側面９１ａは、第１電極９１の外周面のうち第１絶縁部６１と向かい合う面である。第１絶縁部６１の側面６１ａは、第１電極９１の側面９１ａと向かい合う。底面９１ｂは、第１電極９１の外周面のうち第１部分１０１と向かい合う面である。曲面９１ｃは、第１電極９１の外周面のうち側面９１ａと底面９１ｂとの間に設けられた面である。
第２絶縁部６２の第１電極９１と接する面は、第１電極９１の側面９１ａ、底面９１ｂ及び曲面９１ｃに沿っている。第２絶縁部６２の第１絶縁部６１及び第１部分１０１と接する面には、曲面９１ｃの曲率半径Ｒ以上の曲率半径を有する曲面は設けられていない。
第１電極９１と第２半導体領域２０との間の第２絶縁部６２の膜厚（Ｚ方向の厚さ）をＴｏｘとした場合、半導体装置１１０は、Ｒ＞Ｔｏｘ×（√３−１）を満たすことが望ましい。
また、半導体装置１１０においては、曲面９１ｃと直交する方向の第２絶縁部６２の厚さＴ３０は、底面９１ｂと直交する方向の第２絶縁部６２の厚さＴｏｘよりも厚い。また、半導体装置１１０においては、曲面９１ｃと直交する方向の第２絶縁部６２の厚さＴ３０は、側面９１ａと直交する方向の第２絶縁部６２の厚さＴ６１よりも厚い。
これに対し、図２（ｂ）に表したように、他の例に係る半導体装置１９０においては、第１電極９１の底面９１ｂと直交する方向の第２絶縁部６２の厚さＴｏｘはほぼ一定である。
半導体装置１１０では、曲面９１ｃの位置における第２絶縁部６２のＺ方向の膜厚ｈ１が、半導体装置１９０の第２絶縁部６２のＺ方向の膜厚ｈ２よりも厚い。これにより、ゲート・ソース間の容量が低減される。半導体装置１１０では、半導体装置１９０に比べて高速なスイッチング特性が得られる。
次に、半導体装置１１０の製造方法について説明する。
図３（ａ）〜図５（ｂ）は、半導体装置の製造方法（その１）を例示する模式的断面図である。
先ず、図３（ａ）に表したように、ＳｉＣを含む第１半導体領域１０を用意する。そして、第１半導体領域１０の一部の上に第１マスクＭ１を形成する。第１マスクＭ１の材料は、例えば、炭化タンタル（ＴａＣ、Ｔａ２Ｃ）、タングステン（Ｗ）、（二酸化マンガン）ＭｎＯ２、（酸化マグネシウム）ＭｇＯ、（酸化アルミニウム）Ａｌ２Ｏ３、（炭素）Ｃよりなる群から選択された少なくとも１つである。第１マスクＭ１の材料の融点は、多結晶シリコンの融点よりも高い。すなわち、第１マスクＭ１の材料は、いわゆる高融点材料である。第１マスクＭ１は、例えばフォトリソグラフィ及びエッチングによって所定の大きさ及び位置に形成される。
次に、第１マスクＭ１を介して第１半導体領域１０に第１イオンを注入する。第１イオンとしては、第２導電形の不純物イオンである。第１イオンには、例えばアルミニウム（Ａｌ）、ホウ素（Ｂ）及びＧａのうちの少なくとも１つが用いられる。第１イオンを注入することで、Ｚ方向にみて第１マスクＭ１と重ならない第１半導体領域１０の表層部分に第２半導体領域２０が形成される。
次に、図３（ｂ）に表したように、第２マスクＭ２を形成する。第２マスクＭ２は、第２半導体領域２０の一部の上であって、第１マスクＭ１に隣接した位置に設けられる。第２マスクＭ２は、例えば第１マスクＭ１の側壁に所定の厚さで形成される。第２マスクＭ２の材料は、例えば、ＴａＣ、Ｔａ２Ｃ、Ｗ、ＭｎＯ２、ＭｇＯ、Ａｌ２Ｏ３、Ｃよりなる群から選択された少なくとも１つである。第２マスクＭ２の材料の融点は、多結晶シリコンの融点よりも高い。すなわち、第２マスクＭ２の材料は、いわゆる高融点材料である。
第２マスクＭ２は、例えばフォトリソグラフィ及びエッチングによって所定の大きさ及び位置に形成される。第２マスクＭ２の第２半導体領域２０と接する位置での厚さ（Ｘ方向の厚さ）は、チャネル部分の長さ（チャネル長）に基づき決定される。
次に、第２マスクＭ２を介して第２半導体領域２０に第２イオンを注入する。第２イオンとしては、第１導電形の不純物イオンである。第２イオンには、例えば燐（Ｐ）、窒素（Ｎ）及び砒素（Ａｓ）のうちの少なくとも１つが用いられる。第２イオンを注入することで、Ｚ方向にみて第１マスクＭ１及び第２マスクＭ２と重ならない第２半導体領域２０の表層部分に第３半導体領域３０が形成される。
次に、図４（ａ）に表したように、保護膜５０を形成する。保護膜５０は、第１マスクＭ１、第２マスクＭ２及び第３半導体領域３０の上に形成される。保護膜５０としては、例えばＣが用いられる。
保護膜５０を形成した後は、アニールを行う。アニールによって、第２半導体領域２０に注入された第１イオン及び第３半導体領域３０に注入された第２イオンが活性化する。アニールの温度は、例えば１６００℃以上１９００℃以下である。アニールを行った後、保護膜５０を除去する。
次に、図４（ｂ）に表したように、第１絶縁部６１を形成する。第１絶縁部６１は、第２マスクＭ２に隣接して形成される。第１絶縁部６１には、例えば酸化シリコン（ＳｉＯ２）が用いられる。第１絶縁部６１は、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。
次に、図５（ａ）に表したように、第１マスクＭ１及び第２マスクＭ２を除去する。第１マスクＭ１及び第２マスクＭ２は、例えば、ドライエッチング及びウェットエッチングの少なくともいずれかによって除去される。このエッチングは、第１絶縁部６１の材料のエッチングレートよりも第１マスクＭ１及び第２マスクＭ２のエッチングレートの方が高い条件で行われる。
第１マスクＭ１及び第２マスクＭ２が除去されると、凹部６１ｈが形成される。なお、第１マスクＭ１及び第２マスクＭ２をエッチングする際、第１絶縁部６１もわずかに除去される。第１絶縁部６１の側面６１ａは、第３半導体領域３０の端部から所定量後退する。したがって、凹部６１ｈの底には、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０が露出することになる。
次に、図５（ｂ）に表したように、第２絶縁部６２及び第１電極９１を形成する。第２絶縁部６２は、凹部６１ｈの内側に形成される。第２絶縁部６２には、例えばアンモニア（ＮＨ３）を含むＴＥＯＳ（Tetraethyl orthosilicate）及び酸窒化シリコン（ＳｉＯＮ）の少なくとも１つが用いられる。第２絶縁部６２としてＳｉＯＮを用いる場合、高濃度の窒素（Ｎ）が添加されていることが望ましい。
第２絶縁部６２は、例えばＣＶＤによって形成される。第２絶縁部６２は、凹部６１ｈから露出する第１半導体領域１０の露出面、第２半導体領域２０の露出面及び第３半導体領域３０の露出面に形成される。また、第２絶縁部６２は、凹部６１ｈから露出する第１絶縁部６１の側面６１ａにも形成される。
第２絶縁部６２を形成した後は、第２絶縁部６２の上に第１電極９１を形成する。第１電極９１には、例えば多結晶シリコンが用いられる。第１電極９１は、第２絶縁部６２を介して凹部６１ｈ内に埋め込まれる。第１電極９１の材料は、例えばＣＶＤによって凹部６１ｈ内及び第１絶縁部６１の上に形成される。その後、第１電極９１の材料の表面がＣＭＰ等によって平坦化される。平坦化は、第１絶縁部６１が露出するまで行われる。これによって、第１電極９１が形成される。
第１電極９１を形成した後は、第２電極９２及び第３電極９３を形成する。半導体装置１１０が完成する。
このような製造方法によれば、第１マスクＭ１によるセルフアラインによって第２半導体領域２０が形成される。また、第２マスクＭ２によるセルフアラインによって第３半導体領域３０が形成される。また、第１マスクＭ１及び第２マスクＭ２を除去して形成された凹部６１ｈによって第２絶縁部６２及び第１電極９１が正確な位置に形成される。
すなわち、凹部６１ｈは第１マスクＭ１及び第２マスクＭ２の位置に対応しているため、第２絶縁部６２及び第１電極９１は、実質的に第１マスクＭ１及び第２マスクＭ２によるセルフアラインによって形成される。
この製造方法によって形成された半導体装置１１０では、Ｚ方向にみた第１電極９１と第３半導体領域３０との重なり（オーバラップ）が正確に形成される。また、チャネル長の微細化を図った場合でも、各部の位置が正確に形成される。したがって、半導体装置１１０の微細化と特性の安定化との両立が達成される。
図６（ａ）〜図８（ｂ）は、半導体装置の製造方法（その２）を例示する模式的断面図である。
先ず、図６（ａ）に表したように、ＳｉＣを含む第１半導体領域１０を用意する。そして、第１半導体領域１０の上に保護膜５０を形成する。保護膜５０としては、例えばＣが用いられる。その後、保護膜５０の一部の上に第１マスクＭ１を形成する。
次に、第１マスクＭ１を介して保護膜５０の下の第１半導体領域１０に第１イオンを注入する。第１イオンとしては、第２導電形の不純物イオンである。第１イオンには、例えばＡｌ、Ｂ及びＧａのうちの少なくとも１つが用いられる。第１イオンを注入することで、Ｚ方向にみて第１マスクＭ１と重ならない第１半導体領域１０の表層部分に第２半導体領域２０が形成される。
次に、図６（ｂ）に表したように、第２マスクＭ２を形成する。第２マスクＭ２は、Ｚ方向にみて第２半導体領域２０の一部の上であって、第１マスクＭ１に隣接した位置に設けられる。第２マスクＭ２は、例えば第１マスクＭ１の側壁に所定の厚さで形成される。第２マスクＭ２の保護膜５０と接する位置での厚さ（Ｘ方向の厚さ）は、チャネル部分の長さ（チャネル長）に基づき決定される。
次に、第２マスクＭ２を介して保護膜５０の下の第２半導体領域２０に第２イオンを注入する。第２イオンとしては、第１導電形の不純物イオンである。第２イオンには、例えばＰ、Ｎ及びＡｓが用いられる。第２イオンを注入することで、Ｚ方向にみて第１マスクＭ１及び第２マスクＭ２と重ならない第２半導体領域２０の表層部分に第３半導体領域３０が形成される。
次に、図７（ａ）に表したように、アニールを行う。アニールによって、第２半導体領域２０に注入された第１イオン及び第３半導体領域３０に注入された第２イオンが活性化する。アニールの温度は、例えば１６００℃以上１９００℃以下である。アニールを行った後、Ｚ方向にみて第１マスクＭ１及び第２マスクＭ２以外の部分の保護膜５０を除去する。
次に、図７（ｂ）に表したように、第１絶縁部６１を形成する。第１絶縁部６１は、第２マスクＭ２に隣接して形成される。第１絶縁部６１には、例えばＳｉＯ２が用いられる。第１絶縁部６１は、例えばＣＶＤによって形成される。
次に、図８（ａ）に表したように、第１マスクＭ１、第２マスクＭ２及び保護膜５０を除去する。第１マスクＭ１、第２マスクＭ２及び保護膜５０は、例えば、ドライエッチング及びウェットエッチングの少なくともいずれかによって除去される。このエッチングは、第１絶縁部６１の材料のエッチングレートよりも第１マスクＭ１、第２マスクＭ２及び保護膜５０のエッチングレートの方が高い条件で行われる。
第１マスクＭ１、第２マスクＭ２及び保護膜５０が除去されると、凹部６１ｈが形成される。なお、第１マスクＭ１、第２マスクＭ２及び保護膜５０をエッチングする際、第１絶縁部６１もわずかに除去される。第１絶縁部６１の側面６１ａは、第３半導体領域３０の端部から所定量後退する。したがって、凹部６１ｈの底には、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０が露出することになる。
次に、図８（ｂ）に表したように、第２絶縁部６２及び第１電極９１を形成する。第２絶縁部６２は、凹部６１ｈの内側に形成される。第２絶縁部６２には、例えばＮＨ３を含むＴＥＯＳ及びＳｉＯＮの少なくとも１つが用いられる。第２絶縁部６２としてＳｉＯＮを用いる場合、高濃度の窒素Ｎが添加されていることが望ましい。
第２絶縁部６２は、例えばＣＶＤによって形成される。第２絶縁部６２は、凹部６１ｈから露出する第１半導体領域１０の露出面、第２半導体領域２０の露出面及び第３半導体領域３０の露出面に形成される。また、第２絶縁部６２は、凹部６１ｈから露出する第１絶縁部６１の側面６１ａにも形成される。
第２絶縁部６２を形成した後は、第２絶縁部６２の上に第１電極９１を形成する。第１電極９１には、例えば多結晶シリコンが用いられる。第１電極９１は、第２絶縁部６２を介して凹部６１ｈ内に埋め込まれる。第１電極９１の材料は、例えばＣＶＤによって凹部６１ｈ内及び第１絶縁部６１の上に形成される。その後、第１電極９１の材料の表面がＣＭＰ等によって平坦化される。平坦化は、第１絶縁部６１が露出するまで行われる。これによって、第１電極９１が形成される。
第１電極９１を形成した後は、第２電極９２及び第３電極９３を形成する。これにより、半導体装置１１０が完成する。
このような製造方法によれば、第１マスクＭ１によるセルフアラインによって第２半導体領域２０が形成される。また、第２マスクＭ２によるセルフアラインによって第３半導体領域３０が形成される。また、第１マスクＭ１及び第２マスクＭ２を除去して形成された凹部６１ｈによって第２絶縁部６２及び第１電極９１が正確な位置に形成される。
すなわち、凹部６１ｈは第１マスクＭ１及び第２マスクＭ２の位置に対応しているため、第２絶縁部６２及び第１電極９１は、実質的に第１マスクＭ１及び第２マスクＭ２によるセルフアラインによって形成される。
この製造方法によって形成された半導体装置１１０では、Ｚ方向にみた第１電極９１と第３半導体領域３０との重なり（オーバラップ）が正確に形成される。また、チャネル長の微細化を図った場合でも、各部の位置が正確に形成される。したがって、半導体装置１１０の微細化と特性の安定化との両立が達成される。さらに、保護膜５０を第１半導体領域１０の平坦な面に形成するため、安定した保護膜５０が形成される。
図９（ａ）〜図１２（ｂ）は、半導体装置の製造方法（その３）を例示する模式的断面図である。
先ず、図９（ａ）に表したように、ＳｉＣを含む第１半導体領域１０を用意する。そして、第１半導体領域１０の一部の上に第１マスクＭ１を形成する。第１マスクＭ１には、Ｃを含む材料が用いられる。第１マスクＭ１は、例えばフォトリソグラフィ及びエッチングによって所定の大きさ及び位置に形成される。
次に、第１マスクＭ１を介して第１半導体領域１０に第１イオンを注入する。第１イオンとしては、第２導電形の不純物イオンである。第１イオンには、例えばＡｌ、Ｂ及びＧａが用いられる。第１イオンを注入することで、Ｚ方向にみて第１マスクＭ１と重ならない第１半導体領域１０の表層部分に第２半導体領域２０が形成される。
次に、図９（ｂ）に表したように、第２マスクＭ２を形成する。第２マスクＭ２は、第２半導体領域２０の一部の上であって、第１マスクＭ１に隣接した位置に設けられる。第２マスクＭ２は、例えば第１マスクＭ１の側壁に所定の厚さで形成される。第２マスクＭ２には、Ｃを含む材料が用いられる。第２マスクＭ２の材料は、第１マスクＭ１の材料と同じであることが望ましい。第２マスクＭ２は、例えばフォトリソグラフィ及びエッチングによって所定の大きさ及び位置に形成される。第２マスクＭ２の第２半導体領域２０と接する位置での厚さ（Ｘ方向の厚さ）は、チャネル部分の長さ（チャネル長）に基づき決定される。
次に、第２マスクＭ２を介して第２半導体領域２０に第２イオンを注入する。第２イオンとしては、第１導電形の不純物イオンである。第２イオンには、例えばＰ、Ｎ及びＡｓが用いられる。第２イオンを注入することで、Ｚ方向にみて第１マスクＭ１及び第２マスクＭ２と重ならない第２半導体領域２０の表層部分に第３半導体領域３０が形成される。
次に、図１０（ａ）に表したように、保護膜５０を形成する。保護膜５０は、第１マスクＭ１、第２マスクＭ２及び第３半導体領域３０の上に形成される。保護膜５０には、Ｃを含む材料が用いられる。保護膜５０の材料は、第１マスクＭ１の材料及び第２マスクＭ２の材料と同じであることが望ましい。
保護膜５０を形成した後は、アニールを行う。アニールによって、第２半導体領域２０に注入された第１イオン及び第３半導体領域３０に注入された第２イオンが活性化する。アニールの温度は、例えば１６００℃以上１９００℃以下である。
アニールを行った後、保護膜５０を除去する。保護膜５０の除去においては、保護膜５０の一部を除去するようにしてもよい。保護膜５０は、少なくとも第３半導体領域３０が露出するまで除去される。
また、第２マスクＭ２に隣接して保護膜５０の一部を残すようにしてもよい。保護膜５０の一部は、第３半導体領域３０の上に残される。保護膜５０の一部を残す場合には、残った部分の厚さ（Ｘ方向の厚さ）が第１電極９１の第３半導体領域３０へのオーバラップの長さに対応する。
次に、図１１（ａ）に表したように、第１絶縁部６１を形成する。第１絶縁部６１は、第２マスクＭ２に隣接して形成される。保護膜５０の一部が残っている場合には、第１絶縁部６１は、保護膜５０に隣接して形成される。第１絶縁部６１には、例えばＳｉＯ２が用いられる。第１絶縁部６１は、例えばＣＶＤによって形成される。
次に、図１１（ｂ）に表したように、第１マスクＭ１及び第２マスクＭ２を除去する。保護膜５０の一部が残っている場合には、保護膜５０も除去する。第１マスクＭ１、第２マスクＭ２及び保護膜５０は、例えば、ドライエッチング及びウェットエッチングの少なくともいずれかによって除去される。このエッチングは、第１絶縁部６１の材料のエッチングレートよりも第１マスクＭ１、第２マスクＭ２及び保護膜５０のエッチングレートの方が高い条件で行われる。第１マスクＭ１の材料、第２マスクＭ２の材料及び保護膜５０の材料が互いに同じ場合、エッチング条件の設定が容易になる。
第１マスクＭ１、第２マスクＭ２及び保護膜５０が除去されると、凹部６１ｈが形成される。なお、このエッチングにおいて、第１絶縁部６１もわずかに除去してもよい。この場合、第１絶縁部６１の側面６１ａは、第３半導体領域３０の端部から所定量後退する。したがって、凹部６１ｈの底には、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０が露出することになる。
次に、図１２（ａ）に表したように、第２絶縁部６２及び第１電極９１を形成する。第２絶縁部６２は、凹部６１ｈの内側に形成される。第２絶縁部６２には、例えばＮＨ３を含むＴＥＯＳ及びＳｉＯＮの少なくとも１つが用いられる。第２絶縁部６２としてＳｉＯＮを用いる場合、高濃度のＮが添加されていることが望ましい。
第２絶縁部６２は、例えばＣＶＤによって形成される。第２絶縁部６２は、凹部６１ｈから露出する第１半導体領域１０の露出面、第２半導体領域２０の露出面及び第３半導体領域３０の露出面に形成される。また、第２絶縁部６２は、凹部６１ｈから露出する第１絶縁部６１の側面６１ａにも形成される。
第２絶縁部６２を形成した後は、第２絶縁部６２の上に第１電極９１を形成する。第１電極９１には、例えば多結晶シリコンが用いられる。第１電極９１は、第２絶縁部６２を介して凹部６１ｈ内に埋め込まれる。第１電極９１の材料は、例えばＣＶＤによって凹部６１ｈ内及び第１絶縁部６１の上に形成される。その後、第１電極９１の材料の表面がＣＭＰ等によって平坦化される。平坦化は、第１絶縁部６１が露出するまで行われる。これによって、第１電極９１が形成される。
第１電極９１を形成した後は、第２電極９２及び第３電極９３を形成する。これにより、半導体装置１１０が完成する。
このような製造方法によれば、第１マスクＭ１によるセルフアラインによって第２半導体領域２０が形成される。また、第２マスクＭ２によるセルフアラインによって第３半導体領域３０が形成される。また、第１マスクＭ１及び第２マスクＭ２を除去して形成された凹部６１ｈによって第２絶縁部６２及び第１電極９１が正確な位置に形成される。
すなわち、凹部６１ｈは第１マスクＭ１及び第２マスクＭ２の位置に対応しているため、第２絶縁部６２及び第１電極９１は、実質的に第１マスクＭ１及び第２マスクＭ２によるセルフアラインによって形成される。
この製造方法によって形成された半導体装置１１０では、Ｚ方向にみた第１電極９１と第３半導体領域３０との重なり（オーバラップ）が正確に形成される。また、チャネル長の微細化を図った場合でも、各部の位置が正確に形成される。したがって、半導体装置１１０の微細化と特性の安定化との両立が達成される。さらに、第１マスクＭ１の材料が、第２マスクＭ２材料及び保護膜５０の材料と同じであると、これらを除去する際のエッチングが容易になる。
（第２の実施形態）
図１３（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図１３（ａ）には、第２の実施形態に係る半導体装置１２０の模式的断面図が表される。図１３（ｂ）には、図１３（ａ）に示すＢ部を拡大した模式的断面図が表される。
図１３（ａ）に表したように、第２の実施形態に係る半導体装置１２０において、第１電極９１は第１絶縁部６１と接する。
また、図１３（ｂ）に表したように、半導体装置１２０において、第２絶縁部６２は、第１膜厚Ｔ１と、第２膜厚Ｔ２とを有する。第１膜厚Ｔ１は、第２絶縁部６２の、第２半導体領域２０と第１電極９１との間の膜厚（Ｚ方向の厚さ）である。第２膜厚Ｔ２は、第２絶縁部６２の、第３半導体領域と第１電極９１との間の膜厚（Ｚ方向の厚さ）である。第２膜厚Ｔ２は、第１膜厚Ｔ１よりも厚い。
第２膜厚Ｔ２が第１膜厚Ｔ１よりも厚いことで、ゲート・ソース間の容量が低減される。これにより、半導体装置１２０のスイッチング特性が向上する。
ここで、第２膜厚Ｔ２と第１膜厚Ｔ１との差をＤ（Ｄ＝Ｔ２−Ｔ１）とした場合、半導体装置１２０は、Ｄ＞Ｔ１／２を満たすことが望ましい。
半導体装置１２０を製造するには、第２絶縁部６２を例えば熱酸化によって形成する。すなわち、半導体装置１２０を製造するには、先ず、図３（ａ）〜図５（ａ）に表した半導体装置１１０の製造方法の一部と同様な処理によって凹部６１ｈを形成する。次に、熱酸化を行う。熱酸化によって、凹部６１ｈの底面に露出した第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の露出面に熱酸化膜である第２絶縁部６２が形成される。
第２絶縁部６２を形成した後は、第２絶縁部６２の上に第１電極９１を形成する。その後、第２電極９２及び第３電極９３を形成する。これにより、半導体装置１２０が完成する。
（第３の実施形態）
図１４（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図１４（ａ）には、第３の実施形態に係る半導体装置１３０の模式的断面図が表される。図１４（ｂ）には、図１４（ａ）に示すＣ部を拡大した模式的断面図が表される。
図１４（ａ）に表したように、第３の実施形態に係る半導体装置１３０において、第１電極９１は第１絶縁部６１と接する。
また、図１４（ｂ）に表したように、第２絶縁部６２の膜厚（Ｚ方向の厚さ）は、ほぼ一定である。
半導体装置１３０を製造するには、先ず、図３（ａ）〜図５（ａ）に表した半導体装置１１０の製造方法の一部と同様な処理によって凹部６１ｈを形成する。次に、凹部６１ｈの底面に第２絶縁部６２を形成する。第２絶縁部６２は、指向性の高い体積法（例えば、スパッタ法）によって形成される。これにより、凹部６１ｈの底面に露出した第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の露出面に、ほぼ一定の厚さで第２絶縁部６２が形成される。
第２絶縁部６２を形成した後は、第２絶縁部６２の上に第１電極９１を形成する。その後、第２電極９２及び第３電極９３を形成する。これにより、半導体装置１３０が完成する。
以上説明したように、本実施形態によれば、ＳｉＣを用いた半導体装置において、スイッチング特性などの特性の向上を図るとともに精度良く製造することができる半導体装置及びその製造方法を提供することができる。
なお、上記に本実施形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態および各変形例においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としても実施可能である。また、前述の各実施形態および各変形例においては、半導体装置としてＭＯＳＦＥＴの例を示したが、本発明はこれに限定されない。半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など、ＭＯＳ構造を備えた装置に適用してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体領域、１１…第１領域、１２…第２領域、２０…第２半導体領域、３０…第３半導体領域、５０…保護膜、６１…第１絶縁部、６１ａ…側面、６１ｈ…凹部、６２…第２絶縁部、９１…第１電極、９１ａ…側面、９１ｂ…底面、９１ｃ…曲面、９２…第２電極、９３…第３電極、１００…構造体、１００ａ…第１面、１００ｂ…第２面、１０１…第１部分、１１０，１２０，１３０，１９０…半導体装置、Ｔ１…第１膜厚、Ｔ２…第２膜厚

Claims (16)

  1. 炭化珪素を含む第１導電形の第１半導体領域と、
    炭化珪素を含み前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
    炭化珪素を含み前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域の上に設けられ、端が前記第３半導体領域の上に位置する第１電極と、
    前記第３半導体領域の上であって前記第１電極と並置された第１絶縁部と、
    前記第１電極と前記第１半導体領域との間及び前記第１電極と前記第１絶縁部との間に設けられた第２絶縁部と、
    を備え、
    前記第１絶縁部は、酸化シリコンを含み、
    前記第２絶縁部は、酸窒化シリコンを含み、
    前記第１電極は、前記第１絶縁部の上に設けられていない、半導体装置。
  2. 前記第１電極は、
    前記第１絶縁部と向かい合う側面と、
    前記第１半導体領域と向かい合う底面と、
    前記第１電極の外周面のうち前記側面と前記底面との間に設けられた曲面と、
    を有する請求項１記載の半導体装置。
  3. 前記曲面の曲率半径をＲ、前記第１電極と前記第２半導体領域との間の前記第２絶縁部の膜厚をＴｏｘとした場合、Ｒ＞Ｔｏｘ×（√３−１）を満たす請求項２記載の半導体装置。
  4. 前記曲面と直交する方向の前記第２絶縁部の厚さは、前記底面と直交する方向の前記第２絶縁部の厚さよりも厚い請求項２または３に記載の半導体装置。
  5. 前記第１絶縁部の上面は、前記第１電極の上面と同一面である請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域と導通する第２電極をさらに備え、
    前記第２電極と前記第１電極との間に、前記第１絶縁部が位置した、請求項１〜５のいずれか１つに記載の半導体装置。
  7. 炭化珪素を含む第１導電形の第１半導体領域の一部の上に第１マスクを形成した後、前記第１マスクを介して前記第１半導体領域に第１イオンを注入して第２導電形の第２半導体領域を形成する工程と、
    前記第２半導体領域の一部の上であって前記第１マスクに隣接して第２マスクを形成した後、前記第１マスク及び前記第２マスクを介して前記第２半導体領域に第２イオンを注入して第１導電形の第３半導体領域を形成する工程と、
    熱処理によって前記第１イオン及び前記第２イオンを活性化する工程と、
    前記第２マスクに隣接して第１絶縁部を形成する工程と、
    前記第１マスク及び前記第２マスクを除去する工程と、
    前記第１マスク及び前記第２マスクが除去されることで露出した前記第１半導体領域の露出面、前記第２半導体領域の露出面及び前記第３半導体領域の露出面に第２絶縁部を形成する工程と、
    前記第２絶縁部の上に第１電極を形成する工程と、
    を備え、
    前記第１マスクの材料は、ＴａＣ、Ｔａ ２ Ｃ、Ｗ、ＭｎＯ ２ 、ＭｇＯ、Ａｌ ２ Ｏ ３ 、Ｃよりなる群から選択された少なくとも１つであり、
    前記第２マスクの材料は、ＴａＣ、Ｔａ ２ Ｃ、Ｗ、ＭｎＯ ２ 、ＭｇＯ、Ａｌ ２ Ｏ ３ 、Ｃよりなる群から選択された少なくとも１つである、半導体装置の製造方法。
  8. 前記第２絶縁部を形成する工程は、前記第１マスク及び前記第２マスクが除去されることで露出した前記第１絶縁部の露出面に前記第２絶縁部を形成することを含む請求項７記載の半導体装置の製造方法。
  9. 前記第２絶縁部を形成する工程は、前記第２絶縁部を化学気相成長法によって形成することを含む請求項７または８に記載の半導体装置の製造方法。
  10. 前記第２絶縁部を形成する工程は、前記第２絶縁部を熱酸化法によって形成することを含む請求項７記載の半導体装置の製造方法。
  11. 前記第３半導体領域を形成する工程の後、前記第１イオン及び前記第２イオンを活性化する工程の前に、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域の上に保護膜を形成する工程をさらに備えた請求項７〜１０のいずれか１つに記載の半導体装置の製造方法。
  12. 前記第１マスクの材料の融点は、多結晶シリコンの融点よりも高く、
    前記第２マスクの材料の融点は、多結晶シリコンの融点よりも高い請求項７〜１１のいずれか１つに記載の半導体装置の製造方法。
  13. 前記第１マスクの材料は、前記第２マスクの材料と同じである請求項７〜１２のいずれか１つに記載の半導体装置の製造方法。
  14. 前記第１マスクの材料は、前記第２マスクの材料と異なる請求項７〜１３のいずれか１つに記載の半導体装置の製造方法。
  15. 前記第１マスクの材料、前記第２マスクの材料及び前記保護膜の材料は、Ｃを含む材料である請求項１１記載の半導体装置の製造方法。
  16. 炭化珪素を含む第１導電形の第１半導体領域の一部の上に第１マスクを形成した後、前記第１マスクを介して前記第１半導体領域に第１イオンを注入して第２導電形の第２半導体領域を形成する工程と、
    前記第２半導体領域の一部の上であって前記第１マスクに隣接して第２マスクを形成した後、前記第１マスク及び前記第２マスクを介して前記第２半導体領域に第２イオンを注入して第１導電形の第３半導体領域を形成する工程と、
    熱処理によって前記第１イオン及び前記第２イオンを活性化する工程と、
    前記第２マスクに隣接して第１絶縁部を形成する工程と、
    前記第１マスク及び前記第２マスクを除去する工程と、
    前記第１マスク及び前記第２マスクが除去されることで露出した前記第１半導体領域の露出面、前記第２半導体領域の露出面及び前記第３半導体領域の露出面に第２絶縁部を形成する工程と、
    前記第２絶縁部の上に第１電極を形成する工程と、
    前記第３半導体領域を形成する工程の後、前記第１イオン及び前記第２イオンを活性化する工程の前に、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域の上に保護膜を形成する工程と、
    備え、
    前記第１マスクの材料、前記第２マスクの材料及び前記保護膜の材料は、Ｃを含む材料である、半導体装置の製造方法。
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