JP6266892B2 - ドライバｉｃ及び表示装置 - Google Patents

Description

本発明は、表示駆動期間と非表示駆動期間を交互に生成して表示パネルを駆動するドライバＩＣ関し、例えば表示パネルにタッチパネルを組み込んだパネルモジュールの駆動制御に適用して有効な技術に関する。

表示パネルを駆動するドライバＩＣは１フレーム分の画像データを一時的に保持することが可能な表示のデータＲＡＭを搭載するものがある。静止画を表示する場合には既にデータＲＡＭに蓄積した１フレーム分の画像データを読出しながら表示することにより、ホストプロセッサによる画像データの逐次的な送信を停止することができ、表示パネルの低消費電力化並びに画像データの送信に要するホストプロセッサの負荷低減を実現することができる。

そのような考慮を全く必要としなければ、ドライバＩＣに占める面積の大きなデータＲＡＭを持たなくても済む。

また、データＲＡＭのチップ占有面積を減らしながら少しでもホストプロセッサの負担を低減しようとする場合には１フレームに満たない数表示ライン分の記憶容量しか持たない表示用のデータＲＡＭ（パーシャルＲＡＭ）を搭載し、更新頻度の高い表示領域の画像データについては常にホストプロセッサに表示データを送信させるが、更新頻度の低い表示領域の画像データはパーシャルＲＡＭのデータを読み出しながら表示させることが可能である。これにより、携帯電話等における受信状況、ステータス欄など表示の更新頻度が低い部分の表示に対してホストプロセッサのデータ送信量を低減することが可能になる。

このとき、表示パネルにタッチパネルを組み込んだパネルモジュールが多用されている現状に鑑みれば、表示駆動時に発生する動作ノイズがタッチ検出精度を低下させるため、タッチ検出は表示駆動を停止している期間に行うのが好ましい。

例えばこの観点に立った特許文献１においては、１フレーム分のデータＲＡＭを持ち、画像表示を数ライン毎のブロック単位で断続的に行い、駆動回路からの表示駆動出力が停止している期間にタッチセンスを行うことで高いタッチ検出精度を実現する。このように、表示パネルを複数のブロック単位で時分割して駆動するために、１フレーム分のデータＲＡＭにブロック単位で画像データを格納する。

特開２０１２−５９２６５号公報

本発明者は、パーシャルＲＡＭのようなデータＲＡＭを備えたドライバＩＣにおいて、表示駆動期間に対する非表示駆動期間にタッチ検出を行ってタッチ検出精度を向上させることについて検討した。

これによれば、特許文献１では表示パネルを複数のブロック単位で時分割駆動するためにメモリにブロック単位で画像データを格納するとあるが、メモリは１フレーム分のメモリと考えられている。パーシャルメモリを用いる場合にはブロック単位でメモリアドレスをラップアラウンドに生成する制御などが必須でありこれについて全く考慮されていない。したがって、特許文１では１フレーム分のデータＲＡＭを用いて表示駆動と非表示駆動を行う域を脱しておらず、１フレーム分のデータＲＡＭを搭載する必要からドライバＩＣの回路規模若しくはチップサイズを低減することができない。

一方、表示用のデータＲＡＭを持たない場合には、ドライバＩＣは、ホストプロセッサプロセッサに表示データを断続的に送信させて、表示駆動を行わない期間を生成し、この非表示駆動期間にタッチセンスを行う。例えば、表示ライン周期毎にホストプロセッサからワード単位などで送信されてラインラッチにラッチされた表示データは直ちに次の表示ライン周期で駆動回路による駆動に用いられることになる。このように、非表示駆動期間を生成するには、ホストプロセッサに表示データを断続的に送信させる必要があり、そのようなタイミング制御の点で更にホストプロセッサへの負担が大きくなるので、そのような負担増を許容できない場合にはデータＲＡＭを持つことを考えなくてはならなくなる。結果として、チップサイズの小型化とホストプロセッサに対する負担軽減の双方を満足させることはできない。

本発明の目的は、チップサイズの小型化とホストプロセッサに対する負担軽減との双方を満足させながら、タッチ検出精度を向上させることにある。

上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、駆動回路の動作を停止する非表示駆動期間にタッチパネルによる検出タイミングを生成すると共に、前記駆動回路で前記表示パネルを駆動する表示駆動期間と前記非表示駆動期間とを生成する制御を行う制御回路と、表示データを１表示フレームに満たない複数表示ライン分保持するデータＲＡＭとを有する。前記制御回路は、１表示フレームの期間に、外部から供給される表示データを前記データＲＡＭに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データＲＡＭから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う。

これによれば、１フレーム分のデータＲＡＭを搭載することを要しないからチップサイズが小さくなる。１表示フレームに満たない複数表示ライン分保持するデータＲＡＭを搭載する表示駆動期間と非表示駆動期間においてホストプロセッサとの間で表示データの転送と転送停止との同期制御を行うことを要せず、ホストプロセッサの負担を軽減することができる。１表示フレームの期間に、データＲＡＭへの表示データの書込みと書き込まれた表示データを読出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すから、１表示フレームに満たないデータＲＡＭを用いる場合でも表示駆動期間と非表示駆動期間とを交互に生成することができる。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、チップサイズの小型化とホストプロセッサに対する負担軽減との双方を満足させながら、タッチ検出精度を向上させることができる。

図１は表示ドライバの構成を例示するブロック図である。 図２はパネルモジュールとこれを駆動するドライバＩＣを備えた表示装置を例示するブロック図である。 図３は図１の表示ドライバによる動作制御タイミングの前半を例示するタイミングチャートである。 図４は図１の表示ドライバによる動作制御タイミングの後半を例示するタイミングチャートである。 図５の（Ａ）乃至（Ｃ）は図１の表示ドライバの構成及び機能を凝縮して示した説明図である。 図６の（Ａ）乃至（Ｃ）は１フレーム分のＲＡＭを用いて表示駆動期間と前記非表示駆動期間とを交互に生成する駆動形態を概略的に示した説明図である。 図７の（Ａ）乃至（Ｃ）はＲＡＭを搭載しない代わりにホストプロセッサ５との間で表示データの転送と転送停止との同期制御を行うことによって表示駆動期間と前記非表示駆動期間とを交互に生成する駆動形態を概略的に示した説明図である。 図８は表示ドライバの別の例を示すブロック図である。 図９は図８の表示ドライバによる動作制御タイミングの前半を示すタイミングチャートである。 図１０は図８の表示ドライバによる動作制御タイミングの後半を示すタイミングチャートである。 図１１の（Ａ）乃至（Ｃ）は図８の表示ドライバの構成及び機能を凝縮して示した説明図である。

１．実施の形態の概要
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜表示データを書込みよりも速く読出して表示駆動期間と非表示駆動期間を交互に生成＞
表示パネル（２）の駆動制御とタッチパネル（３）の検出タイミング制御を行うドライバＩＣ（４）は、表示駆動期間に前記表示パネルを駆動する駆動回路（７２）と、前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出タイミングを生成すると共に前記表示駆動期間と前記非表示駆動期間とを生成する制御回路（２０〜６０、２０Ａ〜５０Ａ）と、表示データを１表示フレームに満たない複数表示ライン分保持するデータＲＡＭ（７０，７０Ａ）と、を有する。前記制御回路は、１表示フレームの期間に、外部から供給される表示データを前記データＲＡＭに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データＲＡＭから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う。

これによれば、１フレーム分のデータＲＡＭを搭載することを要しないからチップサイズが小さくなる。１表示フレームに満たない複数表示ライン分保持するデータＲＡＭを搭載する表示駆動期間と非表示駆動期間においてホストプロセッサとの間で表示データの転送と転送停止との同期制御を行うことを要せず、ホストプロセッサの負担を軽減することができる。１表示フレームの期間に、データＲＡＭへの表示データの書込みと書き込まれた表示データを読出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すから、１表示フレームに満たないデータＲＡＭを用いる場合でも表示駆動期間と非表示駆動期間とを交互に生成することができる。したがって、チップサイズの小型化とホストプロセッサに対する負担軽減との双方を満足させながら、タッチ検出精度を向上させることができる。

〔２〕＜前記表示駆動期間及び前記非表示駆動期間の指定＞
項１において、前記制御回路は前記ラップアラウンドに繰返すメモリアドレッシング操作のアドレッシング範囲を前記データＲＡＭの最大記憶容量以下の表示ライン数相当のライン数の範囲で制御するタッチインターバル期間データ（ＴＰＬＩＮＥ）を書き換え可能に保持するためのレジスタ回路（２０，２０Ａ）を有する。

これによれば表示パネルの表示解像度及びタッチパネルの検出解像度の種々の構成に柔軟に対応することが可能になる。

〔３〕＜ページ単位で前記表示駆動期間と前記非表示駆動期間とを交互に生成＞
項２において、前記制御回路は、前記データＲＡＭの最大記憶容量以下の表示ライン数分のデータサイズを１ページとし、外部からの第１フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路（４０，４０Ａ）と、表示動作のための第２フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路（５０，５０Ａ）とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する。

これによれば、１表示フレームの期間に、データＲＡＭへの表示データの書込みと書き込まれた表示データを読出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返す構成を比較的簡単に実現する事ができる。

〔４〕＜表示データの書込み開始から遅延させて読出し開始し、書込み終了後に読み出し終了＞
項３において、前記制御回路は、前記ページ書込みアドレス毎に前記データＲＡＭに表示データの書込みを開始するタイミングから所定時間（ＴＳ＿ＯＦＳ＋ＴＳ＿ＰＲＤ）遅延したタイミングで前記データＲＡＭから表示データの読出しを開始し、開始した読出しの終了は当該ページ書込みアドレス単位での書込みの終了後とする。

これによれば、ページ毎にデータＲＡＭへの書込みに対してアクセスアドレスが重なることなく円滑に読出しを行うことができる。

〔５〕＜タッチ検出開始ライン数データ（ＴＳ＿ＯＦＳ）、及び表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）＞
項４において、前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ（ＴＳ＿ＯＦＳ）、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）を書き換え可能に保持する。前記所定時間は、前記タッチ検出開始ライン数データと表示リード開始ライン数データとの和で決まる期間である。

これによれば、データＲＡＭに対するページ単位の書込み開始を基準にタッチ検出期間（非表示駆動期間）及び表示駆動期間を可変に定義することができる。

〔６〕＜表示ラインのラインカウンタ＞
項５において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタ（３２）を有し、前記ラインカウンタのカウント値に基づいて前記タッチ検出ライン数データによるライン数と前記表示リード開始ライン数データによるライン数とを判別する。

これによれば、項４において説明したページ毎にデータＲＡＭへの書込みと読み出しのアクセスアドレスが重ならないこと、項５で説明したデータＲＡＭに対するページ単位の書込み開始を基準にタッチ検出期間を可変に定義することを、ラインカウンタのカウント値を用いることによって比較的簡単に実現することができる。

〔７〕＜書込み要求と読出し要求が競合するとき書込み要求を優先させる＞
項４において、前記データＲＡＭに対する読み出し要求のデータアクセス単位は書込み要求のデータアクセス単位に比べて大きくされる。このとき、前記制御回路は書込み要求と読出し要求が競合したとき書込み要求を優先させる調停回路（６０）を有する。

これによれば、ホストプロセッサからの書込みを一時停止させたりするような同期制御を一切必要としない。データＲＡＭが完全なデュアルポートを持つ場合にはそのような調停は必要ないが、その場合にはデータＲＡＭの回路規模が倍増するので現実的ではない。

〔８〕＜書込みと読出しのアクセス単位＞
項７において、前記読出し要求のアクセス単位は１表示ライン分の並列データ数を単位とし、前記書込み要求のアクセス単位はバスアクセスの並列データ数を単位とする。

これによれば、書込みと読出しが競合して書き込みが優先されても、バスアクセス単位の書き込みの後に表示ライン単位の読み出しが行われるので、ページ単位で既に書込まれた表示データの読み溢しの虞は全くない。

〔９〕＜複数のメモリバンクに対する表示データの書込みと読出しを交互に切替え＞
項２において、前記データＲＡＭ（７０Ａ）は複数のメモリバンク（ＢＡＮＫＡ，ＢＡＮＫＢ）を有する。前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える。

これによれば、書込みと読出しのメモリバンクの切り換えによって一つのメモリバンクに対する書き込みと読出しの競合を排除する事が容易である。

〔１０〕＜書込みと読出しの調停回路不要＞
項９において、前記制御回路（２０Ａ〜５０Ａ）は、表示フレーム単位で最初の非表示駆動期間に何れか一方のメモリバンクを書込み対象メモリバンクとし、最初の表示駆動期間に他方のメモリバンクを読出し対象メモリバンクとし、夫々のページ切替え毎に、書込み対象メモリバンクと読み出し対象メモリバンクの切替えを行う。

これによれば、一つのメモリバンクに対して書き込みと読出しが競合することはないので、項７で説明したような調停回路を一切必要としない。

〔１１〕＜表示ライン周期データ（ＲＴＮ）、及び表示ライン数データ（ＮＬ）＞
項３において、前記レジスタ回路は更に、駆動する表示ラインの切替え周期である表示パネルの表示ライン周期を制御するための表示ライン周期データ（ＲＴＮ）、及び駆動する表示パネルの表示ライン数を制御するための表示ライン数データ（ＮＬ）を書き換え可能に保持する。

これによれば、表示ライン周期及び表示ライン数の異なる種々の表示パネルに容易に対応することができる。

〔１２〕＜ページ単位で表示駆動期間と前記非表示駆動期間とを交互に生成する場合におけるタッチ検出回路ライン数データ（ＴＳ＿ＯＦＳ）、及び表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）＞
項１１において、前記制御回路（２０〜６０）は、前記データＲＡＭの最大記憶容量以下の表示ライン数分のデータサイズを１ページとし、外部からの第１フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路（４０）と、表示動作のための第２フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路（５０）とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する。前記レジスタ回路（２０）は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ（ＴＳ＿ＯＦＳ）、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）を書き換え可能に保持する。

これによれば、１表示フレームの期間に、データＲＡＭへの表示データの書込みと書き込まれた表示データを読出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返す構成を比較的簡単に実現する事ができる。そして、データＲＡＭに対するページ単位の書込み開始を基準にタッチ検出期間（非標示駆動期間）及び表示駆動期間を可変に定義することができる。

〔１３〕＜複数のメモリバンクを用いる場合におけるオフセットライン数データ（ＴＳ＿ＯＦＳ）、及び表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）＞
項１１において、前記データＲＡＭ（７０Ａ）は複数のメモリバンク（ＢＡＮＫＡ，ＢＡＮＫＢ）を有する。前記制御回路（２０Ａ〜５０Ａ）は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える。このいとき、前記レジスタ回路（２０Ａ）は更に、ページ内の先頭の書込みアドレスへの書込み開始からのオフセットを表示ライン数で制御するためのオフセットライン数データ（ＴＳ＿ＯＦＳ）、及びオフセットライン数データで決定される表示ライン数の位置から前記タッチインターバル期間データで指定される表示ライン数に達した表示ラインからタッチ検出を行って次の表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）を書き換え可能に保持する。

これによれば、書込みと読出しのメモリバンクの切り換えによって一つのメモリバンクに対する書き込みと読出しの競合が排除される。また、データＲＡＭに対するページ先頭の書込みを基準に非表示駆動期間（タッチ検出期間）と表示駆動期間を可変に設定できる。

〔１４〕＜表示ラインのラインカウンタ＞
項１２又は１３において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタ（３２）を有し、前記ラインカウンタのカウント値に基づいて前記タッチインターバル期間データによるタッチインターバル期間のライン数、前記タッチ検出ライン数データによるライン数、及び前記表示リード開始ライン数データによるライン数、を判別する。

これによれば、項１２で説明したデータＲＡＭに対するページ単位の書込み開始を基準にタッチ検出期間を可変に定義すること、また、項１３で説明したデータＲＡＭに対するページ先頭の書込みを基準に非表示駆動期間（タッチ検出期間）を可変に設定でき、データＲＡＭに対するページ先頭の読出しを基準に表示駆動期間を可変に設定できることを、ラインカウンタのカウント値を用いることによって比較的簡単に実現することができる。

〔１５〕＜表示データを書込みよりも速く読出して表示駆動期間と非表示駆動期間を交互に生成＞
表示装置は表示パネル（２）にタッチパネル（３）が組み込まれたパネルモジュール（１）と、前記パネルモジュールに搭載され、前記表示パネルの駆動制御と前記タッチパネルの検出制御を行うドライバＩＣ（４）とを有する。前記ドライバＩＣは、表示駆動期間に前記表示パネルを駆動する駆動回路（７２）と、前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出制御を行なうタッチパネルコントローラ（１１）と、表示データを１表示フレームに満たない複数表示ライン分保持するデータＲＡＭ（７０，７０Ａ）と、１表示フレームの期間に、外部から供給される表示データを前記データＲＡＭに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データＲＡＭから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う制御回路（２０〜６０、２０Ａ〜５０Ａ）とを有する。

これによれば、１フレーム分のデータＲＡＭを搭載することを要しないからドライバＩＣのチップサイズが小さくなり、パネルモジュールの小型化に寄与する。１表示フレームに満たない複数表示ライン分保持するデータＲＡＭを搭載する表示駆動期間と非表示駆動期間におじてホストプロセッサとの間で表示データの転送と転送停止との同期制御を行うことを要せず、ホストプロセッサの負担を軽減することができる。１表示フレームの期間に、データＲＡＭへの表示データの書込みと書き込まれた表示データを読出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すから、１表示フレームに満たないデータＲＡＭを用いる場合でも表示駆動期間と非表示駆動期間とを交互に生成することができる。したがって、チップサイズの小型化とホストプロセッサに対する負担軽減との双方を満足させながら、タッチ検出精度を向上させることができる。

〔１６〕＜ページ単位で前記表示駆動期間と前記非表示駆動期間とを交互に生成＞
項１５において、前記制御回路は、前記データＲＡＭ（７０，７０Ａ）の最大記憶容量以下の表示ライン数分のデータサイズを１ページとし、外部からの第１フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路（４０，４０Ａ）と、表示動作のための第２フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路（５０，５０Ａ）とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する。

これによれば、１表示フレームの期間に、データＲＡＭへの表示データの書込みと書き込まれた表示データを読出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返す構成を比較的簡単に実現する事ができる。

〔１７〕＜複数のメモリバンクに対する表示データの書込みと読出しを交互に切替え＞
項１５において、前記データＲＡＭ（７０Ａ）は複数のメモリバンク（ＢＡＮＫＡ，ＢＡＮＫＢ）を有する。前記制御回路（２０Ａ〜５０Ａ）は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える。

これによれば、書込みと読出しのメモリバンクの切り換えによって一つのメモリバンクに対する書き込みと読出しの競合を排除する事が容易である。

２．実施の形態の詳細
実施の形態について更に詳述する。

《表示装置》
図２にはパネルモジュール１とこれを駆動するドライバＩＣ４を備えた表示装置が例示される。パネルモジュール１は表示パネル２にタッチパネル３が組み込まれた所謂インセル形態で構成され、例えばガラス基板上にＴＦＴと画素電極をマトリクス状に配置したＴＦＴアレイ基板を有し、その上に、液晶層、画素電極に対するコモン電極層、カラーフィルタ、及びタッチ検出容量、タッチ検出電極、及び表面ガラスなどが積層されて構成される。図２では便宜上、表示パネル２とタッチパネル３を左右に分離して図示しているが、実際には両者は重ねられている。

図２に従えば、表示パネル２は、例えば、交差配置された走査電極ＧＬ１〜ＧＬｍｋ（ｍ、ｋは正の整数）と信号電極ＳＬ１〜ＳＬｊ（ｊは正の整数）の各交点にＴＦＴと呼ばれる薄膜トランジスタＴｒが配置され、薄膜トランジスタＴｒのゲートに対応する走査電極ＧＬ１〜ＧＬｍｋ、薄膜トランジスタＴｒのソースに対応する信号電極ＳＬ１〜ＳＬｊが設けられ、そして薄膜トランジスタＴｒのドレインにはコモン電極ＶＣＯＭとの間にサブピクセルとなる液晶素子及び蓄積コンデンサ（図では液晶素子及び蓄積コンデンサを１個のコンデンサＣｐｘで代表する）が形成されて、各画素が形成される。走査電極ＧＬ１〜ＧＬｍｋの夫々に沿った画素のラインを表示ラインと称する。表示制御では順次走査電極ＧＬ１〜ＧＬｍｋが駆動され、走査電極単位で薄膜トランジスタＴｒがオン状態にされることで、ソースとドレイン間に電流が流れ、そのとき信号電極ＳＬ１〜ＳＬｊを介してソースに加えられている各々の信号電圧が液晶素子Ｃｐｘに印加されることによって液晶の状態が制御される。

タッチパネル３は、静電容量方式とされ、例えば、交差配置された駆動電極ＴＸ１〜ＴＸｍと検出電極ＲＸ１〜ＲＸｎの交差位置に多数のタッチ検出容量Ｃｔｐがマトリクス状に形成されている。特に制限されないが、図２ではｋ本の表示ライン単位でコモン電極をｍ個に分割し、対応する駆動電極ＴＸ１〜ＴＸｍと共通化して、パネルモジュール１の薄型化を図っている。駆動電極ＴＸ１〜ＴＸｍを順次駆動したときタッチ検出容量Ｃｔｐを介して検出電極ＲＸ１〜ＲＸｎに電位変化が現れ、この電位変化を検出電極ＲＸ１〜ＲＸｎ毎に積分することによって検出信号を形成することができる。検出容量の近傍に指があるとその浮遊容量によって検出容量Ｃｔｐとの合成容量値が小さくなり、この容量値の変化に応じた検出信号の相違によってタッチと非タッチを区別するようになっている。表示パネル２に重ねられたタッチパネル３を用いることによって、液晶パネル２の画面表示に応じてタッチパネル３で行われるタッチ操作によるタッチ座標からその操作を判別可能になる。

ドライバＩＣ４は、表示パネル２に対する駆動制御及びタッチパネル３に対する検出制御を行なうコントローラデバイスもしくはドライバデバイスとして機能される。このドライバＩＣ４は上記パネルモジュールのＴＦＴ基板にＣＯＧ（Chip on Glass）などの形態で実装されている。ドライバＩＣ４は、例えばパネルモジュール１をユーザインタフェースとして搭載するスマートフォンなどの情報端末装置のホストプロセッサ（ＨＳＴＭＣＵ）５に接続され、ホストプロセッサ５との間で、動作コマンド、表示データ、タッチ検出座標データなどの入出力が行なわれる。

ドライバＩＣ４は、特に制限されないが、表示ドライバ（ＬＣＤＤＲＶ）１０、及びタッチパネルコントローラ（ＴＰＣ）１１を搭載して半導体集積回路化されている。半導体集積回路化されたドライバＩＣ４は、例えば、ＣＭＯＳ集積回路製造技術などによって単結晶シリコンなどの半導体基板に形成されている。特に制限されないが、図２の例では、走査電極ＧＬ１〜ＧＬｍｋを駆動する回路はゲートドライバ（ＧＤＲＶ）６として液晶パネル２に搭載される。ドライバＩＣ４は垂直同期信号などのフレーム同期信号に同期して信号電極ＳＬ１〜ＳＬｊを駆動すると共に、ゲートドライバＩＣ６に走査電極ＧＬ１〜ＧＬｍｋの駆動タイミングなどを与える。ゲートドライバＩＣ６はドライバＩＣ４から与えられたタイミングにしたがって走査電極ＧＬ１〜ＧＬｍｋの駆動を行う。

表示ドライバ１０は、一つの表示フレーム期間の中を、表示駆動期間及び非表示駆動期間に分けて表示パネル２を制御する。例えば走査電極ＧＬ１〜ＧＬｍｋをｋ×ｉ（ｉは正の整数）本単位でｍ／ｉ個のブロックに分割してｍ／ｉ個の表示駆動期間に分割し、分割された表示駆動期間毎に対応するブロックのｋ×ｉ本の走査電極を順番に駆動し、各走査電極の駆動タイミングに合わせて対応する表示ラインの表示データで信号電極ＳＬ１〜ＳＬｊを駆動する。表示ドライバ１０は表示駆動期間に対応するブロックの走査電極に対する駆動タイミングをゲートドライバ６に与える。また、表示ドライバ１０は非表示駆動期間において信号電極ＳＬ１〜ＳＬｊの駆動を停止し、タッチパネルコントローラ１１にタッチ検出動作可能であることを通知する。タッチパネルコントローラ１１は非表示駆動期間毎に、駆動電極ＴＸ１〜ＴＸｍの内の所定範囲を順次駆動してタッチ検出容量Ｃｔｐを介して検出電極ＲＸ１〜ＲＸｎに現れる電位変化を積分することによって検出信号を形成し、取得した検出信号をホストプロセッサ５に与える。

ここで、表示ドライバ１０は信号電極ＳＬ１〜ＳＬｊの駆動に用いる表示データを一時的に保持するメモリとして１表示フレームンに満たない記憶容量のＲＡＭを利用し、１表示フレームの期間に、ホストプロセッサから供給される表示データをそのＲＡＭに書込むと共に書込まれた表示データを書込みよりも速い速度でＲＡＭから読み出すためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う。以下その制御機能の詳細について説明する。

≪表示ドライバの第１の例≫
図１には表示ドライバ１０の構成が例示される。表示ドライバ１０は、レジスタ回路２０、タイミングコントローラ３０、ＲＡＭライト制御回路４０、表示リード制御回路５０、調停回路６０、パーシャルＲＡＭ７０、ラインラッチ７１、ソース駆動回路７２、及びゲートドライバＩＣ６にゲート駆動タイミング信号などを供給するゲート駆動回路７３を有する。

パーシャルＲＡＭ７０は表示データを１表示フレームに満たない複数表示ライン分保持するデータＲＡＭの一例である。

レジスタ回路２０、タイミングコントローラ３０、ＲＡＭライト制御回路４０、表示リード制御回路５０、及び調停回路６０は、１表示フレームの期間に、ホストプロセッサ５から供給される表示データをパーシャルＲＡＭ７０に書込むと共に書込まれた表示データを書込みよりも速い速度でパーシャルＲＡＭ７０から読み出してソース駆動回路７２に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う制御回路の一例である。

タッチパネルコントローラ１１はタイミングコントローラ８０、タッチ検出信号ドライバ８１、タッチ状態検出回路８２、及びメモリ８３を有する。タッチ検出信号ドライバ８１は駆動電極ＴＸ１〜ＴＸｍを順次駆動する。タッチ状態検出回路８２はタッチ検出信号ドライバ８１で駆動電極ＴＸ１〜ＴＸｍを順次駆動したときタッチ検出容量Ｃｔｐを介して検出電極ＲＸ１〜ＲＸｎに現れる電位変化を検出電極ＲＸ１〜ＲＸｎ毎に積分して検出データを生成する回路である。メモリ８３は前記検出データを蓄積し、蓄積した検出データはホストプロセッサ５によるタッチ座標の演算に供される。

図３及び図４には表示ドライバによる動作制御タイミングが例示される。両図のタイミングは時刻Ｔ６−５の前後で接続するように部分的に重複するように作図されている。図３及び図４においてカウント値ＬＩＮEＣＮＴ及び表示リードアドレスに代表されるカウント値及びアドレス値は０から始まるディジタル値を想定してその値を図示してある。これに対し、転送データ及びドライバ出力に付された番号は１から始まる表示ラインを想定してその値を図示してある。

図１、図３及び図４に基づいて表示ドライバ１０を詳細に説明する。ここでは、表示ライン（単にラインとも記す）が３２ラインの表示パネル２において、表示ドライバ１０に８ライン分のパーシャルＲＡＭ７０を搭載した場合を例に挙げて説明する。

８ライン分のパーシャルＲＡＭ７０に対する書込みと読出しは８ライン分のページ単位で行う。ＲＡＭライト制御回路４０及び表示リード制御回路５０はページ単位でパーシャルＲＡＭのアクセスアドレスを生成する。

ＲＡＭライト制御回路４０はＲＡＭライトタイミングコントローラ４１、ＲＡＭライトアドレスカウンタ４２、ＰＤバッファ４３、及びＲＡＭライトページカウンタ４４を有する。ＲＡＭライトタイミングコントローラ４１はホストプロセッサ５から垂直同期信号ＨＯＳＴ＿ＶＳＹＮＣ，水平同期信号ＨＯＳＴ＿ＨＳＹＮＣ，データイネーブル信号ＨＯＳＴ＿ＤＥ，及び表示データＨＯＳＴ＿ＰＤを入力してパーシャルＲＡＭ７０の書込み制御を行う。ＲＡＭライトアドレス（パーシャルＲＡＭ７０のライトアクセスアドレス）の上位側アドレスはＲＡＭライトページカウンタ４４のカウント値（ＲＡＭライトページアドレス；ページ書込みアドレス）であり、その下位側アドレスはＲＡＭライトアドレスカウンタ４２のカウント値（ＲＡＭライトアドレス）である。

表示リード制御回路５０は表示リードタイミングコントローラ５１、表示リードアドレスカウンタ５２、表示リードページカウンタ５３を有する。表示リードタイミングコントローラ５１はタイミングコントローラ３０から垂直同期信号ＤＩＳＰ＿ＶＳＹＮＣ，水平同期信号ＤＩＳＰ＿ＨＳＹＮＣ，ラインカウント値ＬＩＮＥＣＮＴ，及び表示駆動期間信号ＤＩＳＰ＿ＰＲＤを入力してパーシャルＲＡＭ７０の読み出し制御を行う。ＲＡＭリードアドレス（パーシャルＲＡＭ７０のリードアクセスアドレス）の上位側アドレスは表示リードページカウンタ５３のカウント値（表示リードページアドレス；ページ読出しアドレス）であり、その下位側アドレスは表示リードアドレスカウンタ５２のカウント値（表示リードアドレス）である。

ＲＡＭライトと表示リードは非同期であり、調停回路６０はパーシャルＲＡＭ７０に対するライトアクセス要求とリードアクセス要求の競合を調停する。例えば、調停回路６０はＲＡＭライトタイミングコントローラコントローラ４１からの書込み要求を、表示リードタイミングコントローラ５１からの読み出し要求よりも優先して許可する。調停回路６０によるタイミング調整は書き込み、読み出しの何れに対してもキャンセルするものではない。

レジスタ回路２０はタッチ検出開始ライン数データ（ＴＳ＿ＯＦＳ）、表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）、表示ライン周期データ（ＲＴＮ）、表示ライン数データ（ＮＬ）、及びタッチインターバル期間データ（ＴＰＬＩＮＥ）を書換え可能に保持する。その書換えは例えばホストプロセッサ５によって行われる。

タッチ検出開始ライン数データ（ＴＳ＿ＯＦＳ）はページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するための制御データである。表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）はタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための制御データである。図３及び図４から明らかなように、前記ＲＡＭライトページアドレス（ページ書込みアドレス）毎に前記パーシャルＲＡＭ７０に表示データの書込みを開始するタイミングから所定時間（ＴＳ＿ＯＦＳ＋ＴＳ＿ＰＲＤ）遅延したタイミングでパーシャルＲＡＭ７０から表示データの読出しを開始する。開始した読出しの終了は当該ページ書込みアドレス単位での書込みの終了後とする。

表示ライン周期データ（ＲＴＮ）は駆動する表示ラインの切替え周期である表示パネルの表示ライン周期を制御するための制御データである。

表示ライン数データ（ＮＬ）は駆動する表示パネルの表示ライン数を制御するための制御データである。

タッチインターバル期間データ（ＴＰＬＩＮＥ）は幾つの表示ライン毎にタッチ期間を挿入するかを制御するための制御データである。

ページ数演算回路２２はＲＡＭライトページ数（＝表示リードページ数）ＰＡＧＥＭＡＸを演算する。ＮＬ／ＴＰＬＩＮＥに余りがある場合、１ページ追加して最終ページに余りを割り当てる。また、複数のページに数ラインずつ余りを割り当ててもよい。すなわち、“ＰＡＧＥＭＡＸ＝（ＮＬ／ＴＰＬＩＮＥ）＋｛（ＮＬ／ＴＰＬＩＮＥ）に余りがあれば＋１｝”とする。

表示ライン数演算回路２１は１フレームにおいて表示ライン周期カウンタ３２でカウントするＬＩＮＥＣＮＴの最大カウント値ＬＩＮＥＣＮＴＭＡＸを演算する。すなわち、“ＬＩＮＥＣＮＴＭＡＸ＝ＮＬ＋（ＴＳ＿ＯＦＳ＋ＴＳ＿ＰＲＤ）×ＰＡＧＥＭＡＸ＋ＴＰＬＩＮＥ”とする。

表示ライン周期カウンタ３１は周期データ（ＲＴＮ）による周期の水平同期信号ＤＩＳＰ＿ＨＳＹＮＣを出力する。表示ラインカウンタ３２は１フレーム単位でパーシャルＲＡＭ７０の書き込み開始後に水平同期信号ＤＩＳＰ＿ＨＳＹＮＣのクロック数をＬＩＮＥＣＮＴＭＡＸまでカウントして表示ラインカウント値ＬＩＮＥＣＮＴを生成する。表示リード期間生成回路３３はＴＳ＿ＯＦＳ，ＴＳ＿ＰＲＤ，ＤＩＳＰ＿ＨＳＹＮＣ，ＬＩＮＥＣＮＴに基づいて表示駆動期間信号ＤＩＳＰ＿ＰＲＤを生成する。

表示リードタイミングコントローラ５１は、パーシャルＲＡＭ７０に保持したデータを、パーシャルＲＡＭ７０の各ページの先頭ラインのデータ書き込みが始まってから、ＴＳ＿ＯＦＳ＋ＴＳ＿ＰＲＤの後に表示出力開始し、ＴＰＬＩＮＥの期間だけ表示リードしてから再びＴＳ＿ＯＦＳ＋ＴＳ＿ＰＲＤの期間だけ表示リードを停止する動作を＋ＰＡＧＥＭＡＸによる回数だけ繰り返す。この表示リードタイミングコントローラ５１は、ホストプロセッサ５の表示データ書き込み速度より十分速い速度でパーシャルＲＡＭ７０から表示データを読み出して表示駆動を可能にする。ＲＡＭライト速度に対して表示リード速度が早ければ早いほど、タッチセンシング期間ＴＳ＿ＰＲＤを確保できるが、遅れてアドレスカウントされる表示リードアドレスはＲＡＭライトアドレスを追い越してはならない。表示データの読み出しは、図３及び図４に示す表示リードアドレスと表示ライトアドレスが交わらないように表示リード停止期間と表示リード期間を交互に繰り返しながら断続的に表示動作が行われる。

表示データ書き込み、表示リードが可能な１フレームの画像サイズに満たないパーシャルＲＡＭで、ＲＡＭライト用のカウンタ４２，４４と表示リード用のカウンタ５２，５３により、１フレーム内に複数回メモリ全面を書き込み、読み出しを行うことができる１ページで使用するパーシャルＲＡＭ７０のライン数はＴＧＰＬＩＮＥの設定値で調整することができる。

図３及び図４において、ホストプロセッサ５から図のＴ６−１〜Ｔ６−１２の間に連続的に送信される表示データは、順に表示ドライバ１０内のパーシャルＲＡＭ７０に蓄積される。パーシャルＲＡＭ７０のＲＡＭライトアドレスが０ｈから最大値の７ｈまでインクリメントした後は、ＲＡＭライトアドレスはリセットされ、再び０ｈからインクリメントされる。ＲＡＭライト用のカウンタ４２，４４は垂直同期信号ＨＯＳＴ＿ＶＳＹＮＣでリセットされる。パーシャルＲＡＭ７０の書込みは、ＰＡＧＥＭＡＸの最終頁におけるパーシャルＲＡＭ７０のライン数（ＴＰＬＩＮＥが示すライン数に等しい）まで継続され、フレームを跨がずにさらに表示データ書き込みが発生した場合は、書き込みデータを無視する。

図３及び図４において、１フレームごとにパーシャルＲＡＭ７０に対して複数回表示リード停止期間、表示リード期間の順に断続的なデータを読み出しが行われる。表示リード停止期間は、図３及び位図４における時刻Ｔ６−１〜Ｔ６−２，Ｔ６−４〜Ｔ６−５，Ｔ６−７〜Ｔ６−８，Ｔ６−１０〜Ｔ６−１１である。表示リード期間は、時刻Ｔ６−２〜Ｔ６−４，Ｔ６−５〜Ｔ６−７，Ｔ６−８〜Ｔ６−１０，Ｔ６−１１〜Ｔ６−１３である。表示リード停止期間は非表示駆動期間に対応される。すなわち、パーシャルＲＡＭ７０から読み出された表示リードデータは１ラインだけラインラッチ７１で同期を取った後にソース駆動回路７２に供給されて表示パネル２を駆動する。パーシャルＲＡＭ７０の読出し開始からソース駆動回路７２の駆動開始までにＤＩＳＰ＿ＨＳＹＮＣの１サイクル分の動作遅延がある。したがって、表示リード停止期間と非表示駆動期間との開始タイミングにはＤＩＳＰ＿ＨＳＹＮＣの１サイクル分の動作遅延がある。ちなみに表示駆動期間はＴＰＬＩＮＥの期間に対応される。このようにして、表示ドライバ１０は非表示駆動、表示駆動を交互に繰り返しながらソース駆動回路７２で表示パネル２の信号電極ＳＬ１〜ＳＬｊを駆動し、信号電極ＳＬ１〜ＳＬｊの駆動、駆動停止に合わせてゲート駆動回路７３にゲートドライバに対する動作、停止を交互に繰り返す。

表示ドライバ１０は表示フレーム、表示ラインを示すＤＩＳＰ＿ＶＳＹＮＣ，ＤＩＳＰ＿ＨＳＹＮＣ、表示期間を示すＤＩＳＰ＿ＰＲＤ、及びパーシャルＲＡＭ７０の表示リードタイミングでトグルするタイミング信号ＴＥをホストプロセッサ５へ返す。ホストプロセッサ５はこれらの信号を必要に応じて参照することにより表示ドライバ１０の表示リードタイミングを確認しながら表示データを送信することができる。

図１のドライバＩＣ１０によれば以下の作用効果を得る。

（１）１表示フレームの期間に、表示データをパーシャルＲＡＭ７０に書込むと共に書込まれた表示データを書込みよりも速い速度でパーシャルＲＡＭ７０から読み出してソース駆動回路７２に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、表示駆動期間と前記非表示駆動期間とを交互に生成する。図５の（Ａ）乃至（Ｃ）にはこの駆動形態を凝縮して示してある。

これにより、１フレーム分のＲＡＭを搭載することを要しないからチップサイズが小さくなる。図６の（Ａ）乃至（Ｃ）には１フレーム分のＲＡＭを用いて表示駆動期間と前記非表示駆動期間とを交互に生成する駆動形態を概略的に示してある。

１表示フレームに満たない複数表示ライン分保持するパーシャルＲＡＭ７０を搭載する表示駆動期間と非表示駆動期間においてホストプロセッサ５との間で表示データの転送と転送停止との同期制御を行うことを要せず、ホストプロセッサ５の負担を軽減することができる。図７の（Ａ）乃至（Ｃ）にはＲＡＭを搭載しない代わりにホストプロセッサ５との間で表示データの転送と転送停止との同期制御を行うことによって表示駆動期間と前記非表示駆動期間とを交互に生成する駆動形態を概略的に示してある。

１表示フレームの期間に、パーシャルＲＡＭ７０への表示データの書込みと書き込まれた表示データを読出してソース駆動回路７２に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すから、１表示フレームに満たないパーシャルＲＡＭ７０を用いる場合でも表示駆動期間と非表示駆動期間とを交互に生成することができる。したがって、チップサイズの小型化とホストプロセッサ５に対する負担軽減との双方を満足させながら、タッチ検出精度を向上させることができる。

（２）前記ラップアラウンドに繰返すメモリアクセス操作のアドレッシング範囲をパーシャルＲＡＭ７０の最大記憶容量以下の表示ライン数相当のライン数の範囲で制御する制御データＴＧＰＬＩＮＥの設定値で調整することができる。換言すれば、１フレーム内に複数回メモリ全面を書き込み、読み出しを行うことができる１ページで使用するパーシャルＲＡＭ７０のライン数は制御データＴＧＰＬＩＮＥの設定値で調整することができる。したがって、表示パネルの表示解像度及びタッチパネルの検出解像度の種々の構成に柔軟に対応することが可能になる。

（３）ＲＡＭライト用のアドレスカウンタ４２，４４と表示リード用のカウンタ５２，５３を用いて、ページ単位で前記表示駆動期間と前記非表示駆動期間とを交互に生成するから、１表示フレームの期間に、データＲＡＭへの表示データの書込みと書き込まれた表示データを読出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返す構成を比較的簡単に実現する事ができる。

（４）ページ書込みアドレス毎に前記パーシャルＲＡＭ７０に表示データの書込みを開始するタイミングから所定時間（ＴＳ＿ＯＦＳ＋ＴＳ＿ＰＲＤ）遅延したタイミングでパーシャルＲＡＭ７０から表示データの読出しを開始し、開始した読出しの終了は当該ページ書込みアドレス単位での書込みの終了後とするから、ページ毎にパーシャルＲＡＭ７０への書込みに対してアクセスアドレスが重なることなく円滑に読出しを行うことができる。上記所定期間は、夫々可変可能なタッチ検出開始ライン数データ（ＴＳ＿ＯＦＳ）、及び表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）によって決定するから、パーシャルＲＡＭ７０に対するページ単位の書込み開始を基準にタッチ検出期間（非表示駆動期間）及び表示駆動期間を可変に定義することができる。

（５）パーシャルＲＡＭ７０に対する書込み要求と読出し要求が競合するとき調停回路６０によって書込み要求を優先させるから、ホストプロセッサ５からの書込みを一時停止させたりするような同期制御を一切必要としない。パーシャルＲＡＭ７０が完全なデュアルポートを持つ場合にはそのような調停は必要ないが、その場合にはパーシャルＲＡＭの回路規模が倍増するので現実的ではない。

（６）パーシャルＲＡＭ７０に対する読出し要求のアクセス単位を１表示ライン分の並列データ数を単位とし、書込み要求のアクセス単位をバスアクセスの並列データ数を単位とするから、書込み期間に比べて表示リード期間が短い上に書込みと読出しが競合したとき書き込みを優先させても、バスアクセス単位の書き込みの後に表示ライン単位の読み出しが行われるので、ページ単位で既に書込まれた表示データの読み溢しの虞は全くない。

（７）可変可能な表示ライン周期データ（ＲＴＮ）、及び表示ライン数データ（ＮＬ）によって表示ラインの切替え周期と表示パネルの表示ライン数を制御するから、表示ライン周期及び表示ライン数の異なる種々の表示パネルに容易に対応することができる。

《表示ドライバの第２の例》
図８には表示ドライバの別の例が示される。ここに示される表示ドライバ１０Ａは、パーシャルＲＡＭ７０Ａが第１のメモリバンクＢＡＮＫＡと第２のメモリバンクＢＡＮＫＢとを備え、ホストプロセッサ５からのデータ書き込み用と表示パネルへの読み出し用に第１のメモリバンクＢＡＮＫＡと第２のメモリバンクＢＡＮＫＢとを切替えて相互に書込みと読出しを排他的に行うように構成した点が図１の表示ドライバ１０と相違される。図９及び図１０には表示ドライバ１０Ａによる動作制御タイミングが例示される。両図のタイミングは時刻Ｔ８−７の前後で接続するように部分的に重複するように作図されている。図８、図９及び図１０に基づいて表示ドライバ１０Ａが図１の表示ドライバと相違する点について詳細に説明する。ここでは、表示ラインが３２ラインの表示パネル２において、表示ドライバ１０に夫々８ライン分のメモリバンクＢＡＮＫＡ，ＢＡＮＫＢを持つパーシャルＲＡＭ７０Ａを搭載した場合を例に挙げて説明する。

パーシャルＲＡＭ７０Ａは１フレーム内に複数回メモリ全面を書き込み、読み出しすることができることは図１の場合と同様である。パーシャルＲＡＭ７０Ａの第１のメモリバンクＢＡＮＫＡと第２のメモリバンクＢＡＮＫＢはライトと表示リードを同時発生できないため、ＢＡＮＫＡとＢＡＮＫＢにおいて、書き込みアクセス期間と読み出しアクセス期間を交互に繰り返しながら書き込み、読み出しを行う。１ページで使用するパーシャルＲＡＭのライン数、即ち各メモリバンクＢＡＮＫＡ，ＢＡＮＫＢのライン数は制御データＴＰＬＩＮＥで調整することができる。

レジスタ回路２０Ａはオフセットライン数データ（ＴＳ＿ＯＦＳ）による制御の意義が異なる。即ち、オフセットライン数データ（ＴＳ＿ＯＦＳ）はページ内の先頭の書込みアドレスへの書込み開始からのオフセットを表示ライン数で制御するための制御データである。表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）はオフセットライン数データで決定される表示ライン数の位置から前記タッチインターバル期間データで指定される表示ライン数に達した表示ラインからタッチ検出を行って次の表示リードを開始するまでの表示ライン数を制御するための制御データである。その他の制御データの意義は図１の場合と変わりない。これに伴って、１フレームにおいて表示ライン周期カウンタ３２でカウントするＬＩＮＥＣＮＴの最大カウント値ＬＩＮＥＣＮＴＭＡＸの演算内容が、“ＬＩＮＥＣＮＴＭＡＸ＝ＴＳ＿ＯＦＳ＋（ＴＰＬＩＮＥ＋ＴＳ＿ＰＲＤ）×ＰＡＧＥＭＡＸ”に変更される。

タイミングコントローラ３０Ａはオフセットライン数データ（ＴＳ＿ＯＦＳ）及び表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）の意義の相違により、図９及び図１０に例示されるようにＤＩＳＰ＿ＶＳＹＮＣ，ＤＩＳＰ＿ＰＲＤの生成タイミングが図１とは相違される。即ち、ページ書き込みが開始されるとＴＳ＿ＯＦＳ＋ＴＰＬＩＮＥで指定されるライン数を経過するタイミングでタッチ検出が開始され、ページ読出しが開始されるとＴＳ＿ＯＦＳで指定されるライン数を経過するタイミングで表示駆動が開始される。

ＲＡＭライト制御回路４０Ａはライトバンク選択信号ＷＲＢＡＮＫＳＥＬを生成し、ＲＡＭライトページアドレスの初期値０ｈを基点にＢＡＮＫＡを選択し、ＲＡＭライトページアドレスの＋１インクリメント毎にメモリバンクの選択を切替えていく。ＲＡＭリード制御回路５０Ａはリードバンク選択信号ＲＤＢＡＮＫＳＥＬを生成し、ＲＡＭリードページアドレスの初期値０ｈを基点にＢＡＮＫＡを選択し、ＲＡＭリードページアドレスの＋１インクリメント毎にメモリバンクの選択を切替えていく。ＲＡＭリード頁の切替えはＲＡＭライトページの切替えに対して１ページ分遅延される。即ち、信号ＤＩＳＰ＿ＰＲＤの最初のイネーブルタイミングは先頭ページに対するＲＡＭライト期間経過後になる。したがって、書込みと読出しに割り当てられるメモリバンクはページ毎に第１メモリバンクＢＡＮＫＡと第２メモリバンクＢＡＮＫＢとの間で交互に切替えられる。ＲＡＭライト制御回路４０Ａ及びＲＡＭリード制御回路５０Ａのその他の構成は図１と同様である。

図９及び図１０において、ホストプロセッサ５から図のＴ８−１〜Ｔ８−１２の間に連続的に送信される表示データを、順に表示ドライバ１０Ａ内のパーシャルＲＡＭ７０ＡのメモリバンクＢＡＮＫＡ，ＢＡＮＫＢに蓄積する。メモリバンクＢＡＮＫＡが書き込み状態のとき、メモリバンクＢＡＮＫＢは読み出し可能な状態となり、メモリバンクＢＡＮＫＢが書き込み状態のとき、メモリバンクＢＡＮＫＡは読み出し可能な状態となる。パーシャルＲＡＭ７０ＡのＲＡＭライトアドレスが０ｈから最大の７ｈまでインクリメントした後は、ＲＡＭライトアドレスはリセットされ、再び０ｈからインクリメントする。このとき、ライトバンク選択信号ＷＲＢＡＮＫＳＥＬの選択指示をＢＡＮＫＡからＢＡＮＫＢ、またはＢＡＮＫＢからＢＡＮＫＡに切り替え、連続して同じメモリバンクに書き込みアクセスしないように制御される。

図９及び図１０において、表示リード停止期間と表示リード期間が順に繰返される。表示リード停止期間は、図の時刻Ｔ８−１〜Ｔ８−３、Ｔ８−４〜Ｔ８−６、Ｔ８−８〜Ｔ８−１０で示され、表示リード期間は、図の時刻Ｔ８−３〜Ｔ８−４、Ｔ８−６〜Ｔ８−８、Ｔ８−１０〜Ｔ８−１１で示され、表示リード停止期間が非表示駆動期間に対応される。パーシャルＲＡＭ７０Ａの表示リードアドレスが０ｈから最大値の７ｈまでインクリメントした後は、表示リードアドレスはリセットされ、再び０ｈからインクリメントする。このとき、リードバンク選択信号ＲＤＢＡＮＫＳＥＬの選択指示をＢＡＮＫＡからＢＡＮＫＢ、またはＢＡＮＫＢからＢＡＮＫＡに切り替え、連続して同じメモリバンクに読み出しアクセスしないように制御される。

ラインラッチ７１、ソース駆動回路７２、ゲート駆動回路７３は図１と同様である。ホストプロセッサ５が表示ドライバ１０Ａの表示リードタイミングを確認するため信号は図１のＴＥに対して、パーシャルＲＡＭ７０ＡのＢＡＮＫＡの表示リードタイミングでトグルするＴＥ＿ＡとＢＡＮＫＢの表示リードタイミングでトグルするＴＥ＿Ｂに分けた点が相違される。

その他の構成については図１の場合と同様であるからそれと同一の参照符号を付してその詳細な説明を省略する。

図９のドライバＩＣ１０Ａによれば以下の作用効果を得る。

（１）１表示フレームの期間に、表示データを２メモリバンク構成のパーシャルＲＡＭ７０Ａに書込むと共に書込まれた表示データを書込みよりも速い速度でパーシャルＲＡＭ７０Ａから読み出してソース駆動回路７２に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、表示駆動期間と前記非表示駆動期間とを交互に生成する。図１１の（Ａ）乃至（Ｃ）にはこの駆動形態を凝縮して示してある。これにより図１と同様に、１フレーム分のＲＡＭを搭載することを要しないからチップサイズが小さくなる。また、１表示フレームに満たない複数表示ライン分保持するパーシャルＲＡＭ７０を搭載する表示駆動期間と非表示駆動期間においてホストプロセッサ５との間で表示データの転送と転送停止との同期制御を行うことを要せず、ホストプロセッサ５の負担を軽減することができる。さらに、１表示フレームの期間に、パーシャルＲＡＭ７０Ａへの表示データの書込みと書き込まれた表示データを読出してソース駆動回路７２に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すから、１表示フレームに満たないパーシャルＲＡＭ７０Ａを用いる場合でも表示駆動期間と非表示駆動期間とを交互に生成することができる。したがって、チップサイズの小型化とホストプロセッサ５に対する負担軽減との双方を満足させながら、タッチ検出精度を向上させることができる。

（２）パーシャルＲＡＭ７０Ａに複数のメモリバンクＢＡＮＫＡ，ＢＡＮＫＢを用意し、双方に対する表示データの書込みと読出しを交互に切替えて行う。これによれば、書込みと読出しのメモリバンクの切り換えによって一つのメモリバンクに対する書き込みと読出しの競合を排除する事が容易である。したがって、一つのメモリバンクに対して書き込みと読出しが競合することはないので、図１の例のような調停回路６０を一切必要としない。

（３）複数のメモリバンクＢＡＮＫＡ，ＢＡＮＫＢを用いる場合においてオフセットライン数データ（ＴＳ＿ＯＦＳ）、表示リード開始ライン数データ（ＴＳ＿ＰＲＤ）、及びタッチインターバル期間データ（ＴＰＬＩＮＥ）が可変可能であるから、パーシャルＲＡＭ７０Ａに対するページ先頭の書込みを基準に非表示駆動期間（タッチ検出期間）と表示駆動期間を可変に設定できる。

その他の主な作用効果は図１の場合と同様である
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、表示パネルは液晶を用いるものに限定されず、エレクトロルミネッセンスを応用した表示パネルなどの別の表示パネルであってよい。タッチパネルは相互容量検出方式に限定されず表示パネルの駆動ノイズを問題視する構造であれば何でも良い。また、パネルモジュールはインセル形態に限定されず表示パネルにタッチパネルを重ね構造など他の構造であってよい。

ドライバＩＣは図２で説明したように表示ドライバ（ＬＣＤＤＲＶ）、及びタッチパネルコントローラ（ＴＰＣ）から成る構成に限定されず、タッチ座標演算に特化してホストプロセッサの負担軽減に資するサブプロセッサなどのその他の回路モジュールを含んでも良い。また、タッチパネルコントローラを含ます、そのタイミング制御信号を外付けのタッチパネルコントローラに出力可能な構成であってもよい。また、ドライバＩＣを用いる表示装置は携帯型であるか非携帯型であるかを問わない。

データＲＡＭはシングルポートに限定されず、擬似マルチポート型であってもよい。

レジスタ回路は必ずしもホストプロセッサによって書き換え可能であることに限定されない。例えば不揮発性レジスタの場合には、テスト端子を介して書き換え可能であってもよい。

書込みアドレスカウンタ回路と、読出しアドレスカウンタ回路とはそれぞれページカウンタとアドレスカウンタを別々に持つことに限定されず、一つのカウンタの上位側と下位側で構成できることは言うまでもない。

パーシャルＲＡＭに対する読み出し単位はバスアクセスの並列データ数に限定されず、書込み要求のデータアクセス単位は１表示ライン分の並列データ数に限定されず、適宜変更可能である。

パーシャルＲＡＭのメモリバンクは２バンクに限定せず、それ以上であってもよい。

１ パネルモジュール
２ 表示パネル
３ タッチパネル
４ ドライバＩＣ
ＧＬ１〜ＧＬｍｋ 走査電極
ＳＬ１〜ＳＬｊ 信号電極
Ｔｒ 薄膜トランジスタ
Ｃｐｘ 画素コンデンサ
ＴＸ１〜ＴＸｍ 駆動電極
ＲＸ１〜ＲＸｎ 検出電極
５ ホストプロセッサ
６ ゲートドライバ
１０，１０Ａ 表示ドライバ（ＬＣＤＤＲＶ）
１１ タッチパネルコントローラ（ＴＰＣ）
２０，２０Ａ レジスタ回路
３０，３０Ａ タイミングコントローラ
４０，４０Ａ ＲＡＭライト制御回路
４１ ＲＡＭライトタイミングコントローラ
４２ ＲＡＭライトアドレスカウンタ
４３ ＰＤバッファ
４４ ＲＡＭライトページカウンタ
５０，５０Ａ 表示リード制御回路
５１ 表示リードタイミングコントローラ
５２ 表示リードアドレスカウンタ
５３ 表示リードページカウンタ
６０ 調停回路
７０ パーシャルＲＡＭ７０
７１ラインラッチ
７２ ソース駆動回路
７３ ゲート駆動回路
８０ タイミングコントローラ
８１ タッチ検出信号ドライバ
８２ タッチ状態検出回路
８３ メモリ

Claims (16)

1. 表示パネルの駆動制御とタッチパネルの検出タイミング制御を行うドライバＩＣであって、
   表示駆動期間に前記表示パネルを駆動する駆動回路と、
   前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出タイミングを生成すると共に前記表示駆動期間と前記非表示駆動期間とを生成する制御回路と、
   表示データを１表示フレームに満たない複数表示ライン分保持するデータＲＡＭと、を有し、
   前記制御回路は、１表示フレームの期間に、外部から供給される表示データを前記データＲＡＭに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データＲＡＭから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行い、
   前記制御回路は前記ラップアラウンドに繰返すメモリアドレッシング操作のアドレッシング範囲を前記データＲＡＭの最大記憶容量以下の表示ライン数相当のライン数の範囲で制御するタッチインターバル期間データを書き換え可能に保持するためのレジスタ回路を有し、
   前記タッチインターバル期間データは、前後の前記非表示駆動期間の間に前記表示ライン数相当のライン数の範囲で可変期間を形成するために計数される表示ライン数を制御する制御データである、ドライバＩＣ。
2. 請求項１において、前記制御回路は、前記データＲＡＭの最大記憶容量以下の表示ライン数分のデータサイズを１ページとし、外部からの第１フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路と、表示動作のための第２フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する、ドライバＩＣ。
3. 請求項２において、前記制御回路は、前記ページ書込みアドレス毎に前記データＲＡＭに表示データの書込みを開始するタイミングから所定時間遅延したタイミングで前記データＲＡＭから表示データの読出しを開始し、開始した読出しの終了は当該ページ書込みアドレス単位での書込みの終了後とする、ドライバＩＣ。
4. 請求項３において、前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データを書き換え可能に保持し、
   前記所定時間は、前記タッチ検出開始ライン数データと表示リード開始ライン数データとの和で決まる期間である、ドライバＩＣ。
5. 請求項４において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタを有し、前記ラインカウンタのカウント値に基づいて前記タッチ検出開始ライン数データによるライン数と前記表示リード開始ライン数データによるライン数とを判別する、ドライバＩＣ。
6. 請求項３において、前記データＲＡＭに対する読み出し要求のデータアクセス単位は書込み要求のデータアクセス単位に比べて大きくされ、
   前記制御回路は書込み要求と読出し要求が競合したとき書込み要求を優先させる調停回路を有する、ドライバＩＣ。
7. 請求項６において、前記読出し要求のアクセス単位は１表示ライン分の並列データ数を単位とし、前記書込み要求のアクセス単位はバスアクセスの並列データ数を単位とする、ドライバＩＣ。
8. 請求項１において、前記データＲＡＭは複数のメモリバンクを有し、
   前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える、ドライバＩＣ。
9. 請求項８において、前記制御回路は、表示フレーム単位で最初の非表示駆動期間に何れか一方のメモリバンクを書込み対象メモリバンクとし、最初の表示駆動期間に他方のメモリバンクを読出し対象メモリバンクとし、夫々のページ切替え毎に、書込み対象メモリバンクと読み出し対象メモリバンクの切替えを行う、ドライバＩＣ。
10. 請求項２において、前記レジスタ回路は更に、駆動する表示ラインの切替え周期である表示パネルの表示ライン周期を制御するための表示ライン周期データ、及び駆動する表示パネルの表示ライン数を制御するための表示ライン数データを書き換え可能に保持する、ドライバＩＣ。
11. 請求項１０において、前記制御回路は、前記データＲＡＭの最大記憶容量以下の表示ライン数分のデータサイズを１ページとし、外部からの第１フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路と、表示動作のための第２フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止し、
    前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データを書き換え可能に保持するドライバＩＣ。
12. 請求項１０において、前記データＲＡＭは複数のメモリバンクを有し、
    前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替え、
    前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からのオフセットを表示ライン数で制御するためのオフセットライン数データ、及びオフセットライン数データで決定される表示ライン数の位置から前記タッチインターバル期間データで指定される表示ライン数に達した表示ラインからタッチ検出を行って次の表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データを書き換え可能に保持する、ドライバＩＣ。
13. 請求項１１又は１２において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタを有し、前記ラインカウンタのカウント値に基づいて前記タッチインターバル期間データによるタッチインターバル期間のライン数、前記タッチ検出開始ライン数データによるライン数、及び前記表示リード開始ライン数データによるライン数、を判別する、ドライバＩＣ。
14. 表示パネルにタッチパネルが組み込まれたパネルモジュールと、
    前記パネルモジュールに搭載され、前記表示パネルの駆動制御と前記タッチパネルの検出制御を行うドライバＩＣとを有する表示装置であって、
    前記ドライバＩＣは、表示駆動期間に前記表示パネルを駆動する駆動回路と、
    前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出制御を行なうタッチパネルコントローラと、
    表示データを１表示フレームに満たない複数表示ライン分保持するデータＲＡＭと、
    １表示フレームの期間に、外部から供給される表示データを前記データＲＡＭに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データＲＡＭから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う制御回路を有し、
    前記制御回路は、前記データＲＡＭの最大記憶容量以下の表示ライン数相当のライン数の範囲で前記表示駆動期間及び前記非表示駆動期間が指定される制御回路とを有し、
    タッチインターバル期間データは、前後の前記非表示駆動期間の間に前記表示ライン数相当のライン数の範囲で可変期間を形成するために計数される表示ライン数を制御する制御データである、表示装置。
15. 請求項１４において、前記制御回路は、前記データＲＡＭの最大記憶容量以下の表示ライン数分のデータサイズを１ページとし、外部からの第１フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路と、表示動作のための第２フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する、表示装置。
16. 請求項１４において、前記データＲＡＭは複数のメモリバンクを有し、
    前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える、表示装置。
    

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