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JP6245485B2 - スタックダイパッケージを製造する方法 - Google Patents

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カイル テリル，
フランク クオ，
フランク クオ，
セン マオ，
セン マオ，
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ヴィシェイ−シリコニックス
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Description

関連出願の相互参照
[0001]本出願は、Ｋｙｌｅ Ｔｅｒｒｉｌｌらを発明者とする代理人整理番号ＶＩＳＨ−８８１０の「Ｓｔａｃｋ Ｄｉｅ Ｐａｃｋａｇｅ」と題する、２０１３年３月１４日に同日出願の米国特許第１３／８２９６２３号に関し、これに基づく優先権を主張する。
[0002]本出願は、その全体が参照により本明細書に援用される、「Ｍｅｔｈｏｄ ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｓｔａｃｋ Ｄｉｅ Ｐａｃｋａｇｅ」と題する、２０１３年３月１４日出願の米国特許第１３／８３００４１号明細書に関し、これに基づく優先権を主張する。
[0003]ＤＣ−ＤＣ電源では、単一のパッケージ内の制御デバイスおよび同期ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスの両方を同時にパッケージングすることにより、良好な面積効果を有しており、これは、一般に、業界内のトレンドとなっている。図１、図２、および図３は、市場で利用可能なダイパッケージのタイプの異なる例を示している。具体的には、図１は、ワイヤボンディングにより２つのダイを一緒に含む、従来のＰＰＡＩＲパッケージ１００の等角図である。ワイヤボンディングは、拡大図１０２によって示されている。また、図２は、クリップボンディングにより２つのダイを一緒に含む、従来のＰＰＡＩＲパッケージ２００の上面図と底面図を示している。クリップボンディングは、拡大図２０２によって示されている。さらに、図３は、クリップと共に積層された２つのダイを含む、従来のスタックダイパッケージ３００の等角図である。これらの従来のダイパッケージに関連する欠点があることが指摘されている。
[0004]例えば、ＰＰＡＩＲパッケージ（例えば、１００または２００）では、ＬＳ（ローサイド）ダイおよびＨＳ（ハイサイド）ダイが、同一面上に互いに近くに配置されている。このように、所定の固定されたパッケージサイズのため、ＰＰＡＩＲパッケージ内のダイサイズが制限され、したがって、ドレインソース間抵抗（Ｒｄｓ）および電流処理能力が影響を受けることになる。スタックダイパッケージ（例えば、３００）において、ダイサイズを大きくできることが指摘されている。ただし、クリップの半田付け工程により、ダイおよびリードポスト上のワイヤボンドパッドの表面を汚染する可能性がある。これにより、アセンブリの歩留まりとスタックダイパッケージの接合したワイヤの信頼性が懸念される。また、スタックダイパッケージのワイヤボンディング工程は、リードフレーム上に銀めっきを必要とし得るため、リードフレームのコストを不利に増加させる。
[0005]本発明によるさまざまな実施形態は、典型的な従来のダイパッケージに関連する上述の欠点に対処することができる。
[0006]一実施形態では、本方法は、第１ダイのソースとゲートとをリードフレームに接続することを含むものとすることができる。第１ダイは、該第１ダイの第１表面に配置されたゲートおよびソースと、第１表面の反対側にある第１ダイの第２表面に配置されたドレインとを含むものとすることができる。また、本方法は、第２ダイのソースを第１ダイのドレインに接続することを含むものとすることができる。第２ダイは、該第２ダイの第１表面に配置されたゲートおよびドレインと、この第１表面の反対側にある第２ダイの第２表面に配置されたソースとを含むものとすることができる。
[0007]別の実施形態では、本方法は、第１ダイのソースとゲートとをリードフレームに接続することを含むものとすることができる。第１ダイは、該第１ダイの第１表面に配置されたゲートおよびソースと、第１表面の反対側にある第１ダイの第２表面に配置されたドレインとを含むものとすることができる。また、本方法は、第２ダイのソースを第１ダイのドレインに接続することを含むものとすることができる。第２ダイは、該第２ダイの第１表面に配置されたゲートおよびソースと、この第１表面の反対側にある第２ダイの第２表面に配置されたドレインとを含むものとすることができる。
[0008]さらに別の実施形態では、本方法は、第１ダイのソースとゲートとをリードフレームに接続することを含むものとすることができる。第１ダイは、該第１ダイの第１表面に配置されたゲートおよびソースと、第１表面の反対側にある第１ダイの第２表面に配置されたドレインとを含むものとすることができる。さらに、本方法は、第２ダイのソースを第１ダイのドレインに接続することを含むものとすることができる。第２ダイは、該第２ダイの第１表面に配置されたゲートおよびドレインと、この第１表面の反対側にある第２ダイの第２表面に配置されたソースとを含むものとすることができる。また、本方法は、第１クリップと第２クリップとを第２ダイにほぼ同時に接続することを含むものとすることができる。
[0009]本発明による特定の実施形態を、この概要で具体的に記載してきたが、本発明および特許請求された主題は、これらの実施例により何ら限定されるものではないことに留意されたい。
[0010]添付の図面中で、本発明によるさまざまな実施形態が例として示されているが、限定されるものではない。図面全体を通じて、同じ参照符号が同様の要素を示すことに留意されたい。
ワイヤボンディングによる従来のＰＰＡＩＲパッケージの斜視図および拡大図である。 クリップボンディングによる従来のＰＰＡＩＲパッケージの上面図、下面図、および拡大図である。 従来のスタックダイパッケージの等角図である。 本発明のさまざまな実施形態によるスタックダイパッケージの側断面図である。 本発明のさまざまな実施形態による回路の概略図である。 本発明のさまざまな実施形態による別のスタックダイパッケージの側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージの上面図および側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージの等角図である。 本発明のさまざまな実施形態による複数のスタックダイの組み立て工程図である。 本発明のさまざまな実施形態によるスタックダイパッケージの等角図である。 本発明のさまざまな実施形態による複数のスタックダイパッケージの分解図である。 本発明のさまざまな実施形態による方法のフロー図である。 本発明のさまざまな実施形態によるスタックダイパッケージの選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージの別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態による別の方法のフロー図である。 本発明のさまざまな実施形態によるスタックダイパッケージの選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージの別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるさらに別の方法のフロー図である。 本発明のさまざまな実施形態によるスタックダイパッケージの選択された製造段階の側断面図である。 本発明のさまざまな実施形態による別のスタックダイパッケージの選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるさらに別の方法のフロー図である。 本発明のさまざまな実施形態によるスタックダイパッケージの選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージの別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態による別の方法のフロー図である。 本発明のさまざまな実施形態によるスタックダイパッケージの選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージの別の選択された製造段階の側断面図である。 本発明のさまざまな実施形態によるスタックダイパッケージのさらに別の選択された製造段階の側断面図である。
[0033]本説明で参照する図面は、特に指摘される場合を除き、縮尺通りに描かれているものとして理解されるべきではない。
[0034]次に、本発明によるさまざまな実施形態について、添付の図面に示されている例が詳細に参照されよう。本発明は、さまざまな実施形態と共に説明されるが、これらのさまざまな実施形態は本発明を限定するものではないことが理解されよう。それどころか、本発明は、特許請求の範囲に従って解釈される本発明の範囲内に含まれ得る代替物、修正形態および均等物を包含することを意図している。さらに、本発明によるさまざまな実施形態の以下の詳細な説明において、多くの特定の詳細が本発明の完全な理解を提供するために記載されている。ただし、本発明を、これらの特定の詳細なしで、またはその均等物を用いて実施できることは当業者には明らかとなろう。他の例では、周知の方法、手順、構成要素、および回路が、本発明の態様を不必要に不明瞭にしないよう詳細には説明されていない。
[0035]図面は、縮尺通りに描かれておらず、単なる構造体の部分、ならびにこれらの構造を形成するさまざまなレイヤを図に示すことができる。また、製造工程およびステップを、本明細書で説明される工程およびステップに沿って実行することができ、本明細書に図示および説明されたステップの前、間、および／または後に、いくつかの処理ステップが存在し得る。本発明による実施形態を、他の（おそらく、従来の）工程およびステップと組み合わせて、非常に混乱させることなく、本実施できることが重要である。一般に、本発明による実施形態は、周辺の工程およびステップにかなりの影響を与えることなく、従来の工程の一部を置き換えることができる。
[0036]図４は、本発明のさまざまな実施形態によるスタックダイパッケージ４００の側断面図である。一実施形態では、スタックダイパッケージ４００は、ソースコンタクト４４０と、その上面に配置されたまたはその上面の一部としてのゲートコンタクト４３６と、その底面に配置されたまたはその底面の一部としてのドレインコンタクト４３８と、を有するダイ構造を有する下部ダイまたは下部チップ４１４を含むことができる。ソースコンタクト４４０およびゲートコンタクト４３６の両方がリードフレーム４０２に連結または接続されるように、下部ダイ４１４をリードフレーム４０２に取り付けまたは接続されたフリップチップすることができる。この方法で接続される場合、下部ダイ４１４および上部ダイ４１８の両方が同じリードフレーム４０２を共有することができるため、パッケージ４００の設計を簡素化し、パッケージ４００の占有領域を減少させることができる。一実施形態では、リードフレーム上のこのフリップチップ技術により、下部ダイ４１４にワイヤボンディングを行う必要がなくなることに留意されたい。また、ソース領域４４０がリードフレーム４０２に連結または接続されるので、ソースコンタクト４４０により生成される熱が、リードフレーム４０２とプリント回路基板（ＰＣＢ）の回路パスに放散することができる。
[0037]一実施形態では、上部ダイまたは上部チップ４１８を、ドレインコンタクト４３０と、その上面に配置されたまたはその上面の一部としてのゲートコンタクト４３４と、その底面に配置されたまたはその底面の一部としてのソースコンタクト４３２と、を有するＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造または技術を用いて実装することができるが、これに限定されるものではない。一実施形態では、下部ダイ４１４を、トレンチまたはスプリットゲート型の技術を用いて実装することができるが、これに限定されるものではない。下部ダイ４１４がトレンチまたはスプリットゲート型の技術を用いて実装される場合は、下部ダイ４１４は、ＬＤＭＯＳ技術を用いて実装される場合の上部ダイ４１８の単位面積あたりの全抵抗の半分未満を有することになる。
[0038]図４の一実施形態では、スタックダイパッケージ４００はより大きなクリップ４２０ａおよびより小さなクリップ４２０ｂを含むことができる。一実施形態では、上部ダイ４１８の上面で、より大きなクリップ４２０ａをドレインコンタクト領域４３０に接続または取り付けすることができ、より小さなクリップ４２０ｂをゲートコンタクト領域４３４に接続または取り付けすることができる。一実施形態では、クリップ４２０ａおよび４２０ｂを、１つのクリップフレーム（図示せず）の一部として実際に製造することができる。また、クリップ４２０ａおよび４２０ｂを、同時にまたはほぼ同時に、上部ダイ４１８の表面に取り付けることができる。一実施形態では、クリップ４２０ａおよび４２０ｂは、クリップフレームへのタイバー（図示せず）を有することができるため、これらを同時に扱うことが可能であることに留意されたい。一実施形態では、スタックダイパッケージ４００をＱＦＮ（クワッドフラットノーリード）タイプのパッケージとして実装することができるが、これに限定されるものではない。このように、複数のスタックダイパッケージ（例えば、４００と同様）の組み立て工程の間に、すべてのユニットを互いに分離するために利用されるパッケージ切断操作が存在する。クリップ４２０ａおよび４２０ｂのタイバーは、パッケージ切断操作を行う場合にタイバーが自動で切断またはカットされるように、設計されている。切断操作は成形工程の後に行われるので、分離されたクリップ４２０ａおよび４２０ｂは、スタックダイパッケージ４００の成形コンパウンド４４２によって所定位置に保持されることになる。
[0039]スタックダイパッケージ４００にはいくつかの利点があることに留意されたい。例えば、一実施形態では、任意のタイプのワイヤボンディングをスタックダイパッケージ４００から除去することができる。この場合、スタックダイパッケージ６００は、ワイヤボンディングを含まない。また、一実施形態では、下部ダイ４１４のフリップチップは、ドレイン領域４３８とクリップ４１６との間のより大きな接触領域を可能にし、これにより上部ダイ４１８のより大きなダイサイズの可能性を提供することができる。また、一実施形態では、クリップ４２０ｂを利用することで、上部ダイ４１８のゲートコンタクト４３４上にワイヤボンディングを行う必要がなくなる。この場合、リードフレーム４０２上に銀めっきを行う必要はない。また、一実施形態では、スタックダイパッケージ４００の組み立て工程でのワイヤボンディングを除去することができる。したがって、スタックダイパッケージ４００の組み立てコストが削減される。
[0040]図４では、スタックダイパッケージ４００およびその構成要素を、多種多様な方法で実装できることに留意されたい。例えば、さまざまな実施形態において、参照（Ａｐｐｅｎｄｉｘ Ａ参照）により本明細書に援用される、Ｆｒａｎｋ Ｋｕｏらによって２０１１年９月９日に出願された「Ｄｕａｌ Ｌｅａｄ Ｆｒａｍｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｍａｎｕｆａｃｔｕｒｅ」と題する、米国特許第１３／２２９６６７号明細書に記載され図示されたものと同様の任意の方法で、クリップ４２０ａおよび４２０ｂを実装することができる。一実施形態では、スタックダイパッケージ４００を、パワーＭＯＳＦＥＴパッケージとして実装することができるが、これに限定されるものではない。クリップ４２０ａ、４２０ｂ、および４１６をそれぞれ、多種多様な方法で実装できることが指摘されている。例えば、さまざまな実施形態では、クリップ４２０ａ、４２０ｂ、および４１６をそれぞれ、１つまたは複数の導電性材料（例えば、銅などの１つまたは複数の金属）を用いて実装することができる。
[0041]一実施形態では、リードフレーム４０２は、下部ダイ４１４のドレイン（ＤＬ）４３８と上部ダイ４１８のソース（ＳＨ）４３２の両方に接続するためのＤＬ／ＳＨリード４０４を含むことができるが、これに限定されるものではない。また、リードフレーム４０２は、下部ダイ４１４のゲート４３６に接続するためのＧＬリード４０６と、下部ダイ４１４のソース４４０に接続するためのＳＬリード４０８と、上部ダイ４１８のゲート４３４に接続するためのＧＨリード４１０と、上部ダイ４１８のドレイン４３０に接続するためのＤＨリード４１２と、を含むことができるが、これに限定されるものではない。半田ペースト４２８を介して下部ダイ４１４のゲートコンタクト４３６をリード４０６に接続することができ、半田ペースト４２８を介してソースコンタクト４４０をリード４０８に接続することができる。また、クリップ４１６を、リード４０４に接続することができる。また、半田ペースト４２６を介して下部ダイ４１４のドレインコンタクト４３８に、および半田ペースト４２４を介して上部ダイ４１８のソースコンタクト４３２に、クリップ４１６を接続することができる。このように、ソースコンタクト４３２、ドレインコンタクト４３８、およびリード４０４を一緒に接続することができる。このように、一実施形態では、クリップ４１６は、ソースコンタクト４３２とドレインコンタクト４３８との間の大電流経路を提供することができる。また、クリップ４１６は、ソースコンタクト４３２とドレインコンタクト４３８のためのリード４０４に大電流経路を提供することができる。
[0042]図４では、クリップ４２０ａを、リード４１２に接続することができる。また、半田ペースト４２２を介してクリップ４２０ａを上部ダイ４１８のドレインコンタクト４３０に接続することができる。さらに、クリップ４２０ｂを、リード４１０に接続することができる。さらに、半田ペースト４２２を介して、クリップ４２０ｂを上部ダイ４１８のゲートコンタクト４３４に接続することができる。本実施形態では、下部ダイ４１４はリードフレーム４０２の上に配置され、上部ダイ４１８はこの下部ダイ４１４の上に配置されることに留意されたい。このように、上部ダイ４１８は、リードフレーム４０２に接続された下部ダイ４１４の上に積層されている。一実施形態では、スタックダイパッケージ４００は、クリップ４１６，４２０ａ，および４２０ｂと、上部ダイ４１８と、下部ダイ４１４と、半田ペースト４２２，４２４，４２６，および４２８と、リードフレーム４０２の部分と、をカバーおよび／カプセル封止する成形物４４２を含むことができる。さまざまな実施形態において、１つまたは複数の半田ペースト４２２，４２４，４２６，および４２８の代わりに、導電性エポキシまたは導電性接着剤を用いて実施することができるが、これに限定されないことに留意されたい。
[0043]スタックダイパッケージ４００は、図４に示された要素のすべてを含まなくてもよいことに留意されたい。また、スタックダイパッケージ４００は、図４に示されていない１つまたは複数の要素を含むように実装されてもよい。スタックダイパッケージ４００を、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことが指摘されている。
[0044]図５は、本発明のさまざまな実施形態によるスタックダイパッケージ（例えば、４００または６００）の構成を示す回路５００の概略図である。回路５００は、スタックダイパッケージ内の上部ダイ（例えば、４１８または６１８）を示すトランジスタ（例えば、ＮＭＯＳ）５０４と、スタックダイパッケージ内の下部ダイ（例えば、４１４または６１４）を示すトランジスタ（例えば、ＮＭＯＳ）５１０と、を含むことができる。また、トランジスタ５０４のドレインを、リードフレーム（例えば、４０２または６０２）のＤＨリード５０２に接続することができ、トランジスタ５０４のゲートを、リードフレームのＧＨリード５０４に接続することができる。トランジスタ５０４のソースおよびトランジスタ５１０のドレインを、両方とも、リードフレームのＤＬ／ＳＨリード５０８に接続することができる。さらに、トランジスタ５１０のゲートを、リードフレームのＧＬリード５１２に接続することができ、トランジスタ５１０のソースを、リードフレームのＳＬリード５１４に接続することができる。
[0045]回路５００は、図５で示された要素のすべてを含まなくてもよいことが指摘されている。また、回路５００は、図５に示されていない１つまたは複数の要素を含むように実装されてもよい。回路５００を、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことに留意されたい。
[0046]図６は、本発明のさまざまな実施形態によるスタックダイパッケージ６００の側断面図である。一実施形態では、スタックダイパッケージ６００は、ソースコンタクト６４０と、その上面に配置されたまたはその上面の一部としてのゲートコンタクト６３６と、その底面に配置されたまたはその底面の一部としてのドレインコンタクト６３８と、を有するダイ構造を有する下部ダイまたは下部チップ６１４を含むことができる。下部ダイ６１４は、ソースコンタクト６４０およびゲートコンタクト６３６の両方がリードフレーム６０２に連結または接続されるように、リードフレーム６０２に取り付けまたは接続されたフリップチップすることができる。この方法で接続される場合、下部ダイ６１４および上部ダイ６１８の両方が同じリードフレーム６０２を共有することができるため、パッケージ６００の設計を簡素化し、パッケージ６００の占有領域を減少させることができる。一実施形態では、リードフレーム上のこのフリップチップ技術により、下部ダイ６１４にワイヤボンディングを行う必要がなくなることに留意されたい。また、ソース領域６４０がリードフレーム６０２に連結または接続されるので、ソースコンタクト６４０により生成される熱は、リードフレーム６０２とプリント回路基板（ＰＣＢ）の回路パスに放散することができる。
[0047]一実施形態では、上部ダイまたは上部チップ６１８を、ソースコンタクト６３２と、その上面に配置されたまたはその上面の一部としてのゲートコンタクト６３４と、その底面に配置されたまたはその底面の一部としてのドレインコンタクト６３０と、を有するダイ構造を用いて実装することができるが、これに限定されるものではない。上部ダイ６１８は、クリップ６１６ａおよび６１６ｂに取り付けまたは接続されたフリップチップすることができるため、ソースコンタクト６３２をクリップ６１６ａと連結または接続することができ、ゲートコンタクト６３４をクリップ６１６ｂと連結または接続することができる。この方法で接続される場合、これにより、パッケージ６００の設計を簡素化し、パッケージ６００の占有領域を減少させる。一実施形態では、このフリップチップ技術により、上部ダイ６１８にワイヤボンディングを行う必要がなくなることに留意されたい。また、ソース領域６３２がリードフレーム６０２に接続されたクリップ６１６ａに連結または接続されるので、ソースコンタクト６３２により生成される熱は、このクリップ６１６ａを介してリードフレーム６０２とプリント回路基板（ＰＣＢ）の回路パスに放散することができる。一実施形態では、下部ダイ６１４および上部ダイ６１８をそれぞれ、トレンチまたはスプリットゲート型の技術を用いて実装することができるが、これに限定されるものではない。
[0048]図６の一実施形態では、スタックダイパッケージ６００はより大きなクリップ６１６ａおよびより小さなクリップ６１６ｂを含むことができる。一実施形態では、上部ダイ６１８の上面で、より大きなクリップ６１６ａをソースコンタクト領域６３２に接続または取り付けすることができ、より小さなクリップ６１６ｂをゲートコンタクト領域６３４に接続または取り付けすることができる。一実施形態では、クリップ６１６ａおよび６１６ｂを、１つのクリップフレーム（図示せず）の一部として実際に製造することができる。また、クリップ６１６ａおよび６１６ｂを、同時にまたはほぼ同時に、下部ダイ６１４およびリードフレーム６０２の表面に取り付けることができる。一実施形態では、クリップ６１６ａおよび６１６ｂは、クリップフレームへのタイバー（図示せず）を有することができるため、これらを同時に扱うことが可能であることに留意されたい。一実施形態では、スタックダイパッケージ６００をＱＦＮ（クワッドフラットノーリード）タイプのパッケージとして実装することができるが、これに限定されるものではない。このように、複数のスタックダイパッケージ（例えば、６００と同様）の組み立て工程の間に、すべてのユニットを互いに分離するために利用されるパッケージ切断操作が存在する。クリップ６１６ａおよび６１６ｂのタイバーは、パッケージ切断操作を行う場合にタイバーが自動で切断またはカットされるように、設計されている。切断操作は成形工程の後に行われるので、分離されたクリップ６１６ａおよび６１６ｂは、スタックダイパッケージ６００の成形コンパウンド６４２によって所定位置に保持されることになる。
[0049]スタックダイパッケージ６００にはいくつかの利点があることに留意されたい。例えば、一実施形態では、任意のタイプのワイヤボンディングがスタックダイパッケージ６００から除去されている。この場合、スタックダイパッケージ６００は、ワイヤボンディングを含まない。また、一実施形態では、下部ダイ６１４のフリップチップは、ドレイン領域６３８とクリップ６１６ａとの間のより大きな接触領域を可能にし、これにより上部ダイ６１８のより大きなダイサイズの可能性を提供することができる。また、一実施形態では、クリップ６１６ｂを利用することで、上部ダイ６１８のゲートコンタクト６３４上にワイヤボンディングを行う必要がなくなる。したがって、リードフレーム６０２上に銀めっきを行う必要はない。また、一実施形態では、スタックダイパッケージ６００の組み立て工程でのワイヤボンディングを除去することができる。したがって、スタックダイパッケージ６００の組み立てコストが削減される。
[0050]図６では、スタックダイパッケージ６００およびその構成要素を、多種多様な方法で実装することができる。例えば、さまざまな実施形態において、参照（Ａｐｐｅｎｄｉｘ Ａ参照）により本明細書に援用される、Ｆｒａｎｋ Ｋｕｏらによって２０１１年９月９日に出願された「Ｄｕａｌ Ｌｅａｄ Ｆｒａｍｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｍａｎｕｆａｃｔｕｒｅ」と題する、米国特許第１３／２２９６６７号明細書に記載され図示されたものと同様の任意の方法で、クリップ６１６ａおよび６１６ｂを実装することができる。一実施形態では、スタックダイパッケージ６００を、パワーＭＯＳＦＥＴパッケージとして実装することができるが、これに限定されるものではない。クリップ６１６ａ、６１６ｂ、および６２０をそれぞれ、多種多様な方法で実装できることが指摘されている。例えば、さまざまな実施形態では、クリップ６１６ａ、６１６ｂ、および６２０をそれぞれ、１つまたは複数の導電性材料（例えば、銅などの１つまたは複数の金属）を用いて実装することができる。
[0051]一実施形態では、リードフレーム６０２は、下部ダイ６１４のドレイン（ＤＬ）６３８と上部ダイ６１８のソース（ＳＨ）６３２の両方に接続するためのＤＬ／ＳＨリード６０４を含むことができるが、これに限定されるものではない。また、リードフレーム６０２は、下部ダイ６１４のゲート６３６に接続するためのＧＬリード６０６と、下部ダイ６１４のソース６４０に接続するためのＳＬリード６０８と、上部ダイ６１８のゲート６３４に接続するためのＧＨリード６１０と、上部ダイ６１８のドレイン６３０に接続するためのＤＨリード６１２と、を含むことができるが、これに限定されるものではない。半田ペースト６２８を介して下部ダイ６１４のゲートコンタクト６３６をリード６０６に接続することができ、半田ペースト６２８を介してソースコンタクト６４０をリード６０８に接続することができる。また、クリップ６１６ａをリード６０４に接続することができる。さらに、半田ペースト６２６を介して下部ダイ６１４のドレインコンタクト６３８に、および半田ペースト６２４を介して上部ダイ６１６のソースコンタクト６３２に、クリップ６１６ａを接続することができる。このように、ソースコンタクト６３２、ドレインコンタクト６３８、およびリード６０４を一緒に接続することができる。したがって、一実施形態では、クリップ６１６ａは、ソースコンタクト６３２とドレインコンタクト６３８との間の大電流経路を提供することができる。また、一実施形態では、クリップ６１６ａは、ソースコンタクト６３２とドレインコンタクト６３８のためのリード６０４に大電流経路を提供することができる。
[0052]図６では、クリップ６２０をリード６１２に接続することができる。また、半田ペースト６２２を介して、クリップ６２０を上部ダイ６１８のドレインコンタクト６３０に接続することができる。さらに、クリップ６１６ｂをリード６１０に接続することができる。さらに、半田ペースト６２４を介して、クリップ６１６ｂを上部ダイ６１８のゲートコンタクト６３４に接続することができる。本実施形態では、下部ダイ６１４はリードフレーム６０２の上に配置され、上部ダイ６１８はこの下部ダイ６１４の上に配置されることが指摘されている。このように、上部ダイ６１８は、リードフレーム６０２に接続された下部ダイ６１４の上に積層されている。一実施形態では、スタックダイパッケージ６００は、クリップ６１６ａ、６１６ｂ、および６２０をカバーおよび／またはカプセル封止する成形物６４２と、上部ダイ６１８と、下部ダイ６１４と、半田ペースト６２２、６２４、６２６、および６２８と、リードフレーム６０２の部分と、を含むことができる。さまざまな実施形態において、１つまたは複数の半田ペースト６２２、６２４、６２６、および６２８の代わりに、導電性エポキシまたは導電性接着剤を用いて実施することができるが、これに限定されないことに留意されたい。
[0053]スタックダイパッケージ６００は、図６に示された要素のすべてを含まなくてもよいことに留意されたい。また、スタックダイパッケージ６００は、図６に示されていない１つまたは複数の要素を含むように実装されてもよい。スタックダイパッケージ６００を、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことに留意されたい。
[0054]図７は、本発明のさまざまな実施形態によるスタックダイパッケージ６００および６００ａの上面図７０２および側断面図７０４である。具体的には、図７の右半分は、スタックダイパッケージ６００の「標準」構造を示している図７の左半分と比較した、スタックダイパッケージ６００ａの「二重冷却」構造を示している。スタックダイパッケージ６００ａの「二重冷却」構造とスタックダイパッケージ６００の「標準」構造との主な違いは、上部クリップ６２０を、スタックダイパッケージ６００ａの上面冷却のために利用できることである。一実施形態では、スタックダイパッケージ６００ａの上部クリップ６２０の上面の少なくとも一部が、成形物６４２ａでカバーされていないため、クリップ６２０を介して熱を逃がすことができる。このように、一実施形態では、「二重冷却」は、（前述のような）リードフレーム６０２を介してスタックダイパッケージ６００ａから逃げる熱と、クリップ６２０の上面の少なくとも一部を介してスタックダイパッケージ６００ａから逃げる熱によって、達成される。
[0055]一実施形態では、上部クリップ６２０の上面または上部の面の少なくとも一部を除いて、成形コンパウンドまたは成形材料６４２ａを用いて、スタックダイアセンブリ（例えば、図３１に示されるような）をカバーまたはカプセル封止する成形工程を利用することができる。一実施形態では、特定の成形ツール設計に関与する特定の成形工程を用いて、スタックダイパッケージ６００ａの「二重冷却」構造を製造することができる。図３４は、本発明のさまざまな実施形態による１つまたは複数の「二重冷却」スタックダイパッケージを製造するための方法３４００のフロー図であることが指摘されている。成形工程の結果として、クリップ６２０の上面の少なくとも一部が露出されると、次に、（例えば錫などの１つまたは複数の金属で）めっきすることが可能であるため、一実施形態において、クリップ６２０の上面に露出した錫めっきパッド７０６を形成することができる。このように、この工程の完了後の、スタックダイパッケージ６００ａの上面図７０２および側断面図７０４は、図７の右半分に示されている。さまざまな実施形態では、クリップ６２０の上面は、（例えば、図３４を参照して本明細書中に記載されている）任意の金属でめっきされてもされなくてもよいことに留意されたい。一実施形態では、クリップ４２０ａの上面または上部の面を露出させてめっきするために、同様の「二重冷却」工程をスタックダイパッケージ４００に実行することができ、これにより、（例えば、スタックダイパッケージ６００ａの露出した錫めっきパッド７０６と同様の）露出しためっきパッドを形成できることが指摘されている。
[0056]スタックダイパッケージ６００ａは、図７に示された要素のすべてを含まなくてもよいことに留意されたい。また、スタックダイパッケージ６００ａは、図７に示されていない１つまたは複数の要素を含むように実装されてもよい。スタックダイパッケージ６００ａを、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことが指摘されている。
[0057]図８は、本発明のさまざまな実施形態によるスタックダイパッケージ４００の等角図である。スタックダイパッケージ４００の本実施形態は、スタックダイパッケージ４００の選択された異なる内部構成要素の例示的な形状や向きを示している。例えば、図８は、クリップ４１６、４２０ａ、および４２０ｂと、上部ダイ４１８と、下部ダイ４１４と、リードフレーム４０２と、リードフレーム４０２のＳＬリード４０８およびＧＬリード４０６と、の例示的な形状や向きを示している。
[0058]スタックダイパッケージ４００は、図８に示された要素のすべてを含まなくてもよいことに留意されたい。また、スタックダイパッケージ４００は、図８に示されていない１つまたは複数の要素を含むように実装されてもよい。スタックダイパッケージ４００を、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことが指摘されている。
[0059]図９は、本発明のさまざまな実施形態による複数のスタックダイ（例えば、４００）の組み立て工程図である。例えば、図９の本実施形態は、リードフレーム４０２の上に配置された複数の下部ダイ４１４を有する（例えば、一体フレームである）リードフレーム４０２を示している。また、複数の下部ダイ４１４のそれぞれの上に個別に配置することができる複数のクリップ４１６が示されている。また、図９の本実施形態は、すべて一緒に連結または接続された８セットのクリップ４２０ａおよび４２０ｂを含む（例えば、一体フレームである）フレームチップ９０２を示しているが、これに限定されるものではない。一実施形態では、フレームチップ９０２は、クリップ４２０ａおよび４２０ｂのすべてのセットを一緒に連結または接続するタイバーを含むことができることに留意されたい。また、一実施形態では、フレームチップ９０２は２つのより大きな端部９１４を含むことができ、フレームチップ９０２を持ち上げて、複数の上部ダイ４１８および複数の下部ダイ４１４の上に同時にまたはほぼ同時に、フレームチップ９０２とクリップ４２０ａおよび４２０ｂのすべてのセットを配置するためにこれを利用することができる。クリップ４２０ａおよび４２０ｂ（または６１６ａおよび６１６ｂ）の任意の数のセットを含むように、フレームチップ９０２を実装することができるが、これに限定されないことに留意されたい。一実施形態では、クリップ９０２を、１つまたは複数の導電性材料（例えば、銅などの１つまたは複数の金属）から製造することができるが、これに限定されるものではない。
[0060]フレームクリップ９０２は、図９に示された要素のすべてを含まなくてもよいことに留意されたい。また、フレームクリップ９０２は、図９に示されていない１つまたは複数の要素を含むように実装されてもよい。フレームクリップ９０２を、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことが指摘されている。
[0061]図１０は、本発明のさまざまな実施形態によるスタックダイパッケージ６００の等角図である。スタックダイパッケージ６００の本実施形態は、スタックダイパッケージ６００の選択された異なる内部構成要素の例示的な形状や向きを示している。例えば、図１０は、クリップ６２０、６１６ａ、および６１６ｂと、上部ダイ６１８と、下部ダイ６１４と、リードフレーム６０２と、リードフレーム６０２のＳＬリード６０８およびＧＬリード６０６と、の例示的な形状や向きを示している。
[0062]スタックダイパッケージ６００は、図１０に示された要素のすべてを含まなくてもよいことに留意されたい。また、スタックダイパッケージ６００は、図１０に示されていない１つまたは複数の要素を含むように実装されてもよい。スタックダイパッケージ６００を、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことが指摘されている。
[0063]図１１は、本発明のさまざまな実施形態によるスタックダイパッケージ６００の分解図である。スタックダイパッケージ６００の本実施形態は、スタックダイパッケージ６００の選択された異なる内部構成要素の例示的な形状や向きを示している。例えば、図１１は、クリップ６２０、６１６ａ、および６１６ｂと、上部ダイ６１８と、下部ダイ６１４と、リードフレーム６０２と、リードフレーム６０２のＳＬリード６０８およびＧＬリード６０６と、の例示的な形状や向きを示している。
[0064]スタックダイパッケージ６００は、図１１に示された要素のすべてを含まなくてもよいことに留意されたい。また、スタックダイパッケージ６００は、図１１に示されていない１つまたは複数の要素を含むように実装されてもよい。スタックダイパッケージ６００を、本明細書に記載したのと同様の任意の方法で利用または実装することができるが、これに限定されないことが指摘されている。
[0065]図１２は、本発明のさまざまな実施形態による１つまたは複数のスタックダイパッケージを製造するための方法１２００のフロー図である。具体的な操作が図１２に開示されているが、この操作は例である。方法１２００は、図１２に示す操作のすべてを含まなくてもよい。また、方法１２００は、さまざまな他の操作および／または示された操作の変形を含むことができる。同様に、フロー図１２００の操作の順序を変更することができる。フロー図１２００でのすべての操作が実行されなくてもよいことを理解されたい。さまざまな実施形態において、方法１２００の操作の１つまたは複数を、ソフトウェアによって、ファームウェアによって、ハードウェアによって、またはこれらの任意の組み合わせによって、制御または管理することができるが、これに限定されるものではない。方法１２００は、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置の制御下でプロセッサ（複数可）および電気部品によって制御または管理することができる、本発明の実施形態の工程を含むことができる。命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、例えば、コンピュータまたは計算装置に使用可能な揮発性メモリ、コンピュータまたは計算装置に使用可能な不揮発性メモリ、および／または、コンピュータもしくは計算装置に使用可能な大容量データ記憶装置のようなデータ保存機能に存在してもよい。ただし、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、任意のタイプのコンピュータまたは計算装置の可読媒体またはメモリで存在してもよい。
[0066]図１２の操作１２０２で、半田ペースト（例えば、４２８）またはエポキシをリードフレーム（例えば、４０２）上に付着させることができる。操作１２０２を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図１３は、操作１２０２でリードフレーム４０２のリード４０４，４０６，４０８，４１０，および４１２上に施されたまたは印刷された半田ペースト４２８（またはエポキシ）の側断面図を示しているが、これに限定されるものではない。操作１２０２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0067]操作１２０４で、第１ダイまたはチップ（例えば、４１４）をリードフレームに接続または取り付けすることができる。操作１２０４を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図１４は、リードフレーム上のフリップチップ技術を利用して、操作１２０４で、リードフレーム４０２のリード４０６および４０８にそれぞれ接続または取り付けされた下部ダイ４１４のゲートコンタクト４３６およびソースコンタクト４４０を示しているが、これに限定されるものではない。一実施形態では、操作１２０４で、下部ダイ４１４を、ウエハから持ち上げて裏返し、操作１２０２で事前にリードフレーム４０２上に付着させた半田ペースト４２８（またはエポキシ）上に配置することができる。操作１２０４を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0068]図１２の操作１２０６で、半田ペースト（例えば、４２６）またはエポキシを第１ダイまたはチップの裏側に付着させることができる。操作１２０６を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態では、図１５は、操作１２０６で下部ダイ４１４の（例えば、裏側の）ドレインコンタクト４３８上に施されたまたは印刷された半田ペースト４２６（またはエポキシ）を示しているが、これに限定されるものではない。操作１２０６を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0069]操作１２０８で、第１クリップ（例えば、４１６）を第１ダイおよびリードフレームに接続または取り付けすることができる。操作１２０８を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図１６は、操作１２０８で、半田ペースト４２６（またはエポキシ）を介して下部ダイ４１４に、および半田ペースト４２８（またはエポキシ）を介してリードフレーム４０２のリード４０４に接続または取り付けされたクリップ４１６を示している。操作１２０８を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0070]図１２の操作１２１０で、半田ペースト（例えば、４２４）またはエポキシを第１クリップに付着させることができる。操作１２１０を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図１７は、操作１２１０でクリップ４１６上に施されたまたは印刷された半田ペースト４２４（またはエポキシ）を示しているが、これに限定されるものではない。操作１２１０を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0071]操作１２１２で、第２ダイまたはチップ（例えば、４１８）を第１クリップに接続または取り付けすることができる。操作１２１２を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態では、図１８は、操作１２１２で、半田ペースト４２４（またはエポキシ）を介してクリップ４１６に接続または取り付けされた上部ダイ４１８を示しているが、これに限定されるものではない。操作１２１２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0072]図１２の操作１２１４で、半田ペースト（例えば、４２２）またはエポキシを第２ダイに付着させることができる。操作１２１４を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図１９は、操作１２１４で上部ダイ４１８のドレインコンタクト４３０およびゲートコンタクト４３４上に施されたまたは印刷された半田ペースト４２２（またはエポキシ）を示しているが、これに限定されるものではない。操作１２１４を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0073]操作１２１６で、第２クリップ（例えば、４２０ａ）および第３クリップ（例えば、４２０ｂ）を第２ダイおよびリードフレームに接続または取り付けすることができる。操作１２１６を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図２０は、操作１２１６で、半田ペースト４２２（またはエポキシ）を介して上部ダイ４１８のドレインコンタクト４３０に、および半田ペースト４２８（またはエポキシ）を介してリードフレーム４０２のリード４１２に接続または取り付けされた第２クリップ４２０ａを示している。また、図２０は、操作１２１６で、半田ペースト４２２（またはエポキシ）を介して上部ダイ４１８のゲートコンタクト４３４に、および半田ペースト４２８（またはエポキシ）を介してリードフレーム４０２のリード４１０に接続または取り付けされた第３クリップ４２０ｂを示している。一実施形態において、操作１２１６で、第２クリップおよび第３クリップを第２ダイおよびリードフレームに、同時にまたはほぼ同時に、（例えば、クリップフレーム９０２と同様のクリップフレームを利用して）接続または取り付けできることが指摘されている。操作１２１６を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0074]図１２の操作１２１８で、リフロー工程を（例えば、図２０に示されるような）既存のスタックダイアセンブリに対して実行することができる。操作１２１８を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態では、操作１２１８のリフロー工程を、スタックダイアセンブリの温度を（例えば、３５０°Ｃより高く、または３７０°Ｃより高く）上昇させることによって実施することができるが、これに限定されるものではない。一実施形態では、これらの条件下で、フラックスを半田ペーストから除去することができ、温度が低下すると、半田が接合部に結合することができることに留意されたい。一実施形態では、操作１２１８を、リフロー工程後に発生する洗浄工程を含むように実施することができる。操作１２１８を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0075]操作１２２０で、スタックダイアセンブリを、成形コンパウンドまたは成形材料によってカバーまたはカプセル封止することができる。操作１２２０を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態において、図２１は、操作１２２０で、スタックダイアセンブリをカバーまたはカプセル封止している成形コンパウンドまたは成形材料４４２を示しているが、これに限定されるものではない。操作１２２０を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0076]図１２の操作１２２２で、パッケージ切断工程または操作を、成形コンパウンドまたは成形材料によってカバーされたスタックダイアセンブリに対して実行することができる。操作１２２２を、多種多様な方法で実施できることに留意されたい。例えば、図２２は、操作１２２２でのパッケージ切断工程の発生結果として、リードフレーム４０４のリード４０４および４１２の近くに配置された実質的に垂直な面を有するスタックダイパッケージを示しているが、これに限定されるものではない。一実施形態では、パッケージ切断工程により、第２クリップ（例えば、４２０ａ）および第３クリップ（例えば、４２０ｂ）を接続していたタイバー（例えば、９０４）を自動でカットすることができる。したがって、第２クリップおよび第３クリップは、分離されて、機能的になり、成形物（例えば、４４２）によって所定の位置に保持される。操作１２２２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0077]操作１２２４で、正常に動作するかどうかを判断するために、電気的試験をスタックダイパッケージに対して実行することができる。操作１２２４を、多種多様な方法で実施できることが指摘されている。例えば、操作１２２４を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0078]図１２の操作１２２６で、テープアンドリールをスタックダイパッケージに対して実行することができる。操作１２２６を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態において、操作１２２６でのテープアンドリールは、目的の場所への輸送中にスタックダイパッケージを保護するために、これを梱包材に入れるステップを含むことができる。操作１２２６を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0079]さまざまな実施形態において、本明細書に記載の１つまたは複数の半田ペーストの代わりに、導電性エポキシまたは導電性接着剤を用いて実施することができるが、これに限定されないことに留意されたい。また、一実施形態では、方法１２００の間に半田ペーストが利用されない場合、操作１２１８が実行されなくてもよい。
[0080]方法１２００が、単一のスタックダイパッケージの製造に関連して説明されたが、方法１２００を、ほぼ同時に複数のスタックダイパッケージを製造するために、本発明のさまざまな実施形態に従って変更できることが指摘されている。
[0081]図２３は、本発明のさまざまな実施形態による１つまたは複数のスタックダイパッケージを製造するための方法２３００のフロー図である。具体的な操作が図２３に開示されているが、この操作は例である。方法２３００は、図２３に示す操作のすべてを含まなくてもよい。また、方法２３００は、さまざまな他の操作および／または示された操作の変形を含むことができる。同様に、フロー図２３００の操作の順序を変更することができる。フロー図２３００でのすべての操作が実行されなくてもよいことを理解されたい。さまざまな実施形態において、方法２３００の操作の１つまたは複数を、ソフトウェアによって、ファームウェアによって、ハードウェアによって、またはこれらの任意の組み合わせによって、制御または管理することができるが、これに限定されるものではない。方法２３００は、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置の制御下でプロセッサ（複数可）および電気部品によって制御または管理することができる、本発明の実施形態の工程を含むことができる。命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、例えば、コンピュータまたは計算装置に使用可能な揮発性メモリ、コンピュータまたは計算装置に使用可能な不揮発性メモリ、および／または、コンピュータもしくは計算装置に使用可能な大容量データ記憶装置のようなデータ保存機能に存在してもよい。ただし、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、任意のタイプのコンピュータまたは計算装置の可読媒体またはメモリで存在してもよい。
[0082]図２３の操作２３０２で、半田ペースト（例えば、６２８）またはエポキシをリードフレーム（例えば、６０２）に付着させることができる。操作２３０２を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図２４は、操作２３０２でリードフレーム６０２のリード６０４，６０６，６０８，６１０，および６１２上に施されたまたは印刷された半田ペースト６２８（またはエポキシ）の側断面図を示しているが、これに限定されるものではない。操作２３０２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0083]操作２３０４で、第１ダイまたはチップ（例えば、６１４）をリードフレームに接続または取り付けすることができる。操作２３０４を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図２５は、リードフレーム上のフリップチップ技術を利用して、操作２３０４で、リードフレーム６０２のリード６０６および６０８にそれぞれ接続または取り付けされた下部ダイ６１４のゲートコンタクト６３６およびソースコンタクト６４０を示しているが、これに限定されるものではない。一実施形態では、操作２３０４で、下部ダイ６１４を、ウエハから持ち上げて裏返し、事前にリードフレーム６０２上に付着させた半田ペースト６２８（またはエポキシ）上に配置することができる。操作２３０４を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0084]図２３の操作２３０６で、半田ペースト（例えば、６２６）またはエポキシを第１ダイまたはチップの裏側に付着させることができる。操作２３０６を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態では、図２６は、操作２３０６で下部ダイ６１４の（例えば、裏側の）ドレインコンタクト６３８上に施されたまたは印刷された半田ペースト６２６（またはエポキシ）を示しているが、これに限定されるものではない。操作２３０６を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0085]操作２３０８で、第１クリップ（例えば、６１６ａ）および第２クリップ（例えば、６１６ｂ）をリードフレームに接続または取り付けすることができ、さらに、第１クリップを第１ダイに接続または取り付けすることができる。操作２３０８を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図２７は、操作２３０８で、半田ペースト６２８（またはエポキシ）を介してリードフレーム６０２のリード６０４および６１０それぞれに接続または取り付けされた第１クリップ６１６ａおよび第２クリップ６１６ｂを示しており、さらに、第１クリップ６１６ａは、半田ペースト６２６（またはエポキシ）を介して第１ダイ６１４のドレインコンタクト６３８に接続または取り付けされている。一実施形態において、操作２３０８で、第１クリップおよび第２クリップをリードフレームに接続または取り付けすることができ、さらに、第１チップを第１ダイに、同時にまたはほぼ同時に、（例えば、チップフレーム９０２と同様のクリップフレームを利用して）接続または取り付けできることが指摘されている。操作２３０８を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0086]図２３の操作２３１０で、半田ペースト（例えば、６２４）またはエポキシを第１クリップおよび第２クリップに付着させることができる。操作２３１０を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図２８は、操作２３１０でクリップ６１６ａおよび６１６ｂ上に施されたまたは印刷された半田ペースト６２４（またはエポキシ）を示しているが、これに限定されるものではない。操作２３１０を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0087]操作２３１２で、第２ダイまたはチップ（例えば、６１８）を第１クリップおよび第２クリップに接続または取り付けすることができる。操作２３１２を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態では、図２９は、操作２３１２で、半田ペースト６２４（またはエポキシ）を介してクリップ６１６ａに接続または取り付けされた上部ダイ６１８のソースコンタクト６３２、および半田ペースト６２４（またはエポキシ）を介してクリップ６１６ｂに接続または取り付けされた上部ダイ６１８のゲートコンタクト６３４を示しているが、これに限定されるものではない。操作２３１２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0088]図２３の操作２３１４で、半田ペースト（例えば、６２２）またはエポキシを第２ダイに付着させることができる。操作２３１４を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図３０は、操作２３１４で上部ダイ６１８のドレインコンタクト６３０上に施されたまたは印刷された半田ペースト６２２（またはエポキシ）を示しているが、これに限定されるものではない。操作２３１４を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0089]操作２３１６で、第３クリップ（例えば、６２０）を第２ダイおよびリードフレームに接続または取り付けすることができる。操作２３１６を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図３１は、操作２３１６で、半田ペースト６２２（またはエポキシ）を介して上部ダイ６１４のドレインコンタクト６３０に、および半田ペースト６２８（またはエポキシ）を介してリードフレーム６０２のリード６１２に接続または取り付けされたクリップ６２０を示している。操作２３１６を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0090]図２３の操作２３１８で、リフロー工程を（例えば、図３１に示されるような）既存のスタックダイアセンブリに対して実行することができる。操作２３１８を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態では、操作２３１８のリフロー工程を、スタックダイアセンブリの温度を（例えば、３５０°Ｃより高く、または３７０°Ｃより高く）上昇させることによって実施することができるが、これに限定されるものではない。一実施形態では、これらの条件下で、フラックスを半田ペーストから除去することができ、温度が低下すると、半田が接合部に結合することができることに留意されたい。一実施形態では、操作２３１８を、リフロー工程後に発生する洗浄工程を含むように実施することができる。操作２３１８を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0091]操作２３２０で、スタックダイアセンブリを、成形コンパウンドまたは成形材料によってカバーまたはカプセル封止することができる。操作２３２０を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態において、図３２は、操作２３２０で、スタックダイアセンブリをカバーまたはカプセル封止している成形コンパウンドまたは成形材料６４２を示しているが、これに限定されるものではない。操作２３２０を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0092]図２３の操作２３２２で、パッケージ切断工程または操作を、成形コンパウンドまたは成形材料によってカバーされたスタックダイアセンブリに対して実行することができる。操作２３２２を、多種多様な方法で実施できることに留意されたい。例えば、図３３は、操作２３２２でのパッケージ切断工程の発生結果として、リードフレーム６０４のリード６０４および６１２の近くに配置された実質的に垂直な面を有するスタックダイパッケージを示しているが、これに限定されるものではない。一実施形態では、パッケージ切断工程により、第１クリップ（例えば、６１６ａ）および第２クリップ（例えば、６１６ｂ）を接続していたタイバー（例えば、９０４）を自動でカットすることができる。したがって、第１クリップおよび第２クリップは、分離されて、機能的になり、成形物（例えば、６４２）によって所定の位置に保持される。操作２３２２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0093]操作２３２４で、正常に動作するかどうかを判断するために、電気的試験をスタックダイパッケージに対して実行することができる。操作２３２４を、多種多様な方法で実施できることが指摘されている。例えば、操作２３２４を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0094]図２３の操作２３２６で、テープアンドリールをスタックダイパッケージに対して実行することができる。操作２３２６を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態において、操作２３２６でのテープアンドリールは、目的の場所への輸送中にスタックダイパッケージを保護するために、これを梱包材に入れるステップを含むことができる。操作２３２６を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[0095]さまざまな実施形態において、本明細書に記載の１つまたは複数の半田ペーストの代わりに、導電性エポキシまたは導電性接着剤を用いて実施することができるが、これに限定されないことに留意されたい。また、一実施形態では、方法２３００の間に半田ペーストが利用されない場合、操作２３１８が実行されなくてもよい。
[0096]方法２３００が、単一のスタックダイパッケージの製造に関連して説明されたが、方法２３００を、ほぼ同時に複数のスタックダイパッケージを製造するために、本発明のさまざまな実施形態に従って変更できることが指摘されている。
[0097]図３４は、本発明のさまざまな実施形態による１つまたは複数の「二重冷却」スタックダイパッケージを製造するための方法３４００のフロー図である。具体的な操作が図３４に開示されているが、この操作は例である。方法３４００は、図３４に示す操作のすべてを含まなくてもよい。また、方法３４００は、さまざまな他の操作および／または示された操作の変形を含むことができる。同様に、フロー図３４００の操作の順序を変更することができる。フロー図３４００でのすべての操作が実行されなくてもよいことを理解されたい。さまざまな実施形態において、方法３４００の操作の１つまたは複数を、ソフトウェアによって、ファームウェアによって、ハードウェアによって、またはこれらの任意の組み合わせによって、制御または管理することができるが、これに限定されるものではない。方法３４００は、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置の制御下でプロセッサ（複数可）および電気部品によって制御または管理することができる、本発明の実施形態の工程を含むことができる。命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、例えば、コンピュータまたは計算装置に使用可能な揮発性メモリ、コンピュータまたは計算装置に使用可能な不揮発性メモリ、および／または、コンピュータもしくは計算装置に使用可能な大容量データ記憶装置のようなデータ保存機能に存在してもよい。ただし、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、任意のタイプのコンピュータまたは計算装置の可読媒体またはメモリで存在してもよい。
[0098]一実施形態では、方法３４００を実行する前に、方法１２００の操作１２０２〜操作１２１８（図１２）が、本明細書に記載のように実行されてもよい。例えば、一実施形態では、図１２の操作１２１８の完了後に、方法３４００（図３４）を以下に記載のように実行することができる。また、一実施形態では、方法３４００を実行する前に、方法２３００の操作２３０２〜操作２３１８（図２３）が、本明細書に記載のように実行されてもよい。例えば、一実施形態では、図２３の操作２３１８の完了後に、方法３４００（図３４）を以下に記載のように実行することができる。
[0099]操作３４０２で、（例えば、図２０または図３１に示されているような）スタックダイアセンブリを、スタックダイパッケージの上部クリップ（例えば、４２０ａまたは６２０）の上面または上部の面の少なくとも一部を除いて、成形コンパウンドまたは成形材料によってカバーまたはカプセル封止することができる。操作３４０２の後、一実施形態では、上部クリップの上面の少なくとも一部は、成形コンパウンドまたは成形材料を含まなくてもよい。操作３４０２を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態において、図３５は、操作３４０２で、上部クリップ４２０ａの上面または上部の面の少なくとも一部を除いて、成形コンパウンドまたは成形材料４４２ａによってカバーまたはカプセル封止された図２０のスタックダイアセンブリの側断面図を示している。また、一実施形態において、図３６は、操作３４０２で、上部クリップ６２０の上面または上部の面の少なくとも一部を除いて、成形コンパウンドまたは成形材料６４２ａによってカバーまたはカプセル封止された図３１のスタックダイアセンブリの側断面図を示している。さらに、図７は、一実施形態における製造工程の一部が、操作３４０２の成形工程に関与することができた場合のスタックダイパッケージ６００ａを示しており、この成形工程では、成形物６４２ａが、上部クリップ６２０の上面または上部の面の少なくとも一部を除いて、スタックダイパッケージをカバーまたはカプセル封止する。
[00100]一実施形態では、操作３４０２で、図２１または図３２に示されるスタックダイアセンブリを完全にカプセル封止するために典型的に利用される成形ツールよりも低いキャビティの高さを有する、「二重冷却」成形ツールを利用することができる。また、操作３４０２で、「二重冷却」成形ツールの上部成形面が、スタックダイアセンブリの上部クリップ（例えば、４２０ａまたは６２０）の上面または上部の面に接触可能である。また、操作３４０２での上部成形面とクリップの上面との間に配置された柔軟なまたは可撓性のフィルムを用いて、クリップの上面の少なくとも一部は、成形コンパウンドがないままであることができ、操作３４０２で、スタックダイアセンブリの残りの部分は、成形コンパウンドによってカバーされるか、または囲まれる。一実施形態では、操作３４０２での成形工程を、フィルムアシスト成形と呼ぶことができるが、これに限定されるものではない。操作３４０２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00101]図３４の操作３４０４で、１つまたは複数の金属を用いて上部クリップの露出した上面をめっきするか否かを決定することができる。めっきしない場合、方法３４００は操作３４０８へ進むことができる。ただし、操作３４０４で、１つまたは複数の金属を用いて上部クリップの露出した上面をめっきすると決定された場合、方法３４００は操作３４０６へ進むことができる。操作３４０４を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、後でヒートシンクにクリップの上面を半田付けするために、１つまたは複数の金属を用いて上部クリップの露出した上面をめっきすることが、操作３４０４で決定され得る。あるいは、一実施形態では、ヒートシンクにクリップの上面を半田付けする必要がないため、１つまたは複数の金属を用いて上部クリップの露出した上面をめっきしないことが、操作３４０４で決定され得る。また、一実施形態では、後の工程（例えば、プリント回路基板のリフロー工程）でめっきを溶融して、スタックダイパッケージの（例えば、成形コンパウンドの）上面内に実装されたレーザマーキングを不明瞭にすることをできる限り避けるために、１つまたは複数の金属を用いて上部クリップの露出した上面をめっきしないことが、操作３４０４で決定され得る。操作３４０４を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00102]操作３４０６で、露出しためっきパッド（例えば、７０６）を作製するために、スタックダイパッケージのクリップの露出した上面を、１つまたは複数の金属（例えば、錫）を用いてめっきすることができるが、これに限定されるものではない。操作３４０６を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態において、図７は、上部クリップ６２０の上面が錫めっきされた結果、上部クリップ６２０の上面に露出した錫めっきパッド７０６を形成することを示している。操作３４０６を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。このように、そのリードフレームを介してスタックダイパッケージから逃げる熱と、その露出しためっきパッドを介して逃げる熱によって、「二重冷却」を達成することができる。
[00103]図３４の操作３４０８で、スタックダイパッケージの上部クリップの露出した上面は、スタックダイパッケージの（例えば、１つまたは複数の金属を使用した）めっき工程中にめっきされることを妨げる。操作３４０８を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態では、上部クリップの露出した上面がスタックダイパッケージのめっき工程中にめっきされるのを防ぐために、操作３４０８で、スタックダイパッケージ上またはその上部にフィルムを適用することができる。操作３４０８を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00104]一実施形態では、方法３４００の操作３４０６または操作３４０８を実行後に、方法１２００の操作１２２２〜操作１２２６（図１２）が、本明細書に記載のように実行されてもよいことに留意されたい。また、一実施形態では、方法３４００の操作３４０６または操作３４０８を実行後に、方法２３００の操作２３２２〜操作２３２６（図２３）が、本明細書に記載のように実行されてもよいことに留意されたい。
[00105]図３４の方法３４００が、単一の「二重冷却」スタックダイパッケージの製造に関連して説明されたが、方法３４００を、ほぼ同時に複数の「二重冷却」スタックダイパッケージを製造するために、本発明のさまざまな実施形態に従って変更できることが指摘されている。
[00106]図３７は、本発明のさまざまな実施形態による１つまたは複数のスタックダイパッケージを製造するための方法３７００のフロー図である。具体的な操作が図３７に開示されているが、この操作は例である。方法３７００は、図３７に示す操作のすべてを含まなくてもよい。また、方法３７００は、さまざまな他の操作および／または示された操作の変形を含んでもよい。同様に、フロー図３７００の操作の順序を変更することができる。フロー図３７００でのすべての操作が実行されなくてもよいことを理解されたい。さまざまな実施形態において、方法３７００の操作の１つまたは複数を、ソフトウェアによって、ファームウェアによって、ハードウェアによって、またはこれらの任意の組み合わせによって、制御または管理することができるが、これに限定されるものではない。方法３７００は、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置の制御下でプロセッサ（複数可）および電気部品によって制御または管理することができる、本発明の実施形態の工程を含むことができる。命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、例えば、コンピュータまたは計算装置に使用可能な揮発性メモリ、コンピュータまたは計算装置に使用可能な不揮発性メモリ、および／または、コンピュータもしくは計算装置に使用可能な大容量データ記憶装置のようなデータ保存機能に存在してもよい。ただし、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、任意のタイプのコンピュータまたは計算装置の可読媒体またはメモリで存在してもよい。
[00107]図３７の操作１２０２で、半田ペースト（例えば、４２８）またはエポキシをリードフレーム（例えば、４０２）に付着させることができる。操作１２０２を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図３８は、操作１２０２でリードフレーム４０２のリード４０４，４０６，および４０８上に施されたまたは印刷された半田ペースト４２８（またはエポキシ）の側断面図を示しているが、これに限定されるものではない。操作１２０２で、半田ペーストまたはエポキシをリードフレーム（例えば、４０２）の１つまたは複数のリード（例えば、４０４〜４１２）に付着させることができることに留意されたい。操作１２０２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00108]一実施形態では、方法３７００の操作１２０２を実行後に、方法３７００の操作１２０４〜操作１２１２が、図１２を参照して本明細書に記載のように実行されてもよいが、これに限定されないことに留意されたい。
[00109]図３７の操作３７０２で、第２ダイまたはチップ（例えば、４１８）をリードフレームに接続または取り付けすることができる。操作３７０２を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態において、図３９は、操作３７０２で、上部ダイ４１８のドレインコンタクト４３０およびリードフレーム４０２のリード４１２に接続または取り付けされたワイヤ３９０４を示している。また、図３９は、操作３７０２で、上部ダイ４１８のゲートコンタクト４３４およびリードフレーム４０２のリード４１０に接続または取り付けされたワイヤ３９０２を示している。一実施形態において、操作３７０２で、ワイヤ３９０２およびワイヤ３９０４を、ワイヤボンディングを介して第２ダイおよびリードフレームに接続または取り付けできることが指摘されているが、これに限定されるものではない。一実施形態では、操作３７０２で、１つまたは複数のワイヤ、１つまたは複数のクリップ、１つまたは複数のワイヤと１つまたは複数のクリップの任意の組み合わせなどを利用して、第２ダイまたはチップをリードフレームに接続または取り付けできることに留意されたい。操作３７０２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00110]一実施形態では、方法３７００の操作３７０２を実行後に、方法３７００の操作１２１８〜操作１２２６が、図１２を参照して本明細書に記載のように実行されてもよいが、これに限定されないことに留意されたい。方法３７００の操作１２２２で、パッケージ切断工程または操作を、成形コンパウンドまたは成形材料によってカバーされたスタックダイアセンブリに対して実行できることが指摘されている。操作１２２２を、多種多様な方法で実施できることに留意されたい。例えば、図４０は、操作１２２２でのパッケージ切断工程の発生結果として、リードフレーム４０２のリード４０４および４１２の近くに配置された実質的に垂直な面を有するスタックダイパッケージを示しているが、これに限定されるものではない。操作１２２２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00111]図３７の方法３７００が、単一のスタックダイパッケージの製造に関連して説明されたが、方法３７００を、ほぼ同時に複数のスタックダイパッケージを製造するために、本発明のさまざまな実施形態に従って変更できることが指摘されている。
[00112]図４１は、本発明のさまざまな実施形態による１つまたは複数のスタックダイパッケージを製造するための方法４１００のフロー図である。具体的な操作が図４１に開示されているが、この操作は例である。方法４１００は、図４１に示す操作のすべてを含まなくてもよい。また、方法４１００は、さまざまな他の操作および／または示された操作の変形を含むことができる。同様に、フロー図４１００の操作の順序を変更することができる。フロー図４１００でのすべての操作が実行されなくてもよいことを理解されたい。さまざまな実施形態において、方法４１００の操作の１つまたは複数を、ソフトウェアによって、ファームウェアによって、ハードウェアによって、またはこれらの任意の組み合わせによって、制御または管理することができるが、これに限定されるものではない。方法４１００は、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置の制御下でプロセッサ（複数可）および電気部品によって制御または管理することができる、本発明の実施形態の工程を含むことができる。命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、例えば、コンピュータまたは計算装置に使用可能な揮発性メモリ、コンピュータまたは計算装置に使用可能な不揮発性メモリ、および／または、コンピュータもしくは計算装置に使用可能な大容量データ記憶装置のようなデータ保存機能に存在してもよい。ただし、命令（またはコード）を読み取り可能かつ実行可能なコンピュータまたは計算装置は、任意のタイプのコンピュータまたは計算装置の可読媒体またはメモリで存在してもよい。
[00113]図４１の操作２３０２で、半田ペースト（例えば、６２８）またはエポキシをリードフレーム（例えば、６０２）に付着させることができる。操作２３０２を、多種多様な方法で実施できることに留意されたい。例えば、一実施形態では、図４２は、操作２３０２でリードフレーム６０２のリード６０４，６０６，６０８，および６１０上に施されたまたは印刷された半田ペースト６２８（またはエポキシ）の側断面図を示しているが、これに限定されるものではない。操作２３０２で、半田ペーストまたはエポキシをリードフレーム（例えば、６０２）の１つまたは複数のリード（例えば、６０４〜６１２）に付着させることができることに留意されたい。操作２３０２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00114]一実施形態では、方法４１００の操作２３０２を実行後に、方法４１００の操作２３０４〜操作２３１２が、図２３を参照して本明細書に記載のように実行されてもよいが、これに限定されないことに留意されたい。
[00115]図４１の操作４１０２で、第２ダイまたはチップ（例えば、６１８）をリードフレームに接続または取り付けすることができる。操作４１０２を、多種多様な方法で実施できることが指摘されている。例えば、一実施形態において、図４３は、操作４１０２で、上部ダイ６１８のドレインコンタクト６３０およびリードフレーム６０２のリード６１２に接続または取り付けされたワイヤ４３０２を示している。一実施形態において、操作４１０２で、ワイヤ４３０２を、ワイヤボンディングを介して第２ダイおよびリードフレームに接続または取り付けできることが指摘されているが、これに限定されるものではない。一実施形態では、操作４１０２で、１つまたは複数のワイヤ、１つまたは複数のクリップ、１つまたは複数のワイヤと１つまたは複数のクリップの任意の組み合わせなどを利用して、第２ダイまたはチップをリードフレームに接続または取り付けできることに留意されたい。操作４１０２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00116]一実施形態では、方法４１００の操作４１０２を実行後に、方法４１００の操作２３１８〜操作２３２６が、図２３を参照して本明細書に記載のように実行されてもよいが、これに限定されないことに留意されたい。方法３７００の操作２３２２で、パッケージ切断工程または操作を、成形コンパウンドまたは成形材料によってカバーされたスタックダイアセンブリに対して実行できることが指摘されている。操作２３２２を、多種多様な方法で実施できることに留意されたい。例えば、図４４は、操作２３２２でのパッケージ切断工程の発生結果として、リードフレーム６０２のリード６０４および６１２の近くに配置された実質的に垂直な面を有するスタックダイパッケージを示しているが、これに限定されるものではない。操作２３２２を、本明細書に記載したのと同様の任意の方法で実施することができるが、これに限定されない。
[00117]図４１の方法４１００が、単一のスタックダイパッケージの製造に関連して説明されたが、方法４１００を、ほぼ同時に複数のスタックダイパッケージを製造するために、本発明のさまざまな実施形態に従って変更できることが指摘されている。
[00118]さまざまな実施形態において、本明細書に記載の１つまたは複数の半田ペーストの代わりに、導電性エポキシまたは導電性接着剤を用いて実施することができるが、これに限定されないことに留意されたい。
[00119]本発明によるさまざまな特定の実施形態の上記説明は、例示および説明の目的で提示されている。それらは、網羅的であること、または開示された正確な形態に本発明を限定することを意図するものではなく、多くの修正および変形が上記の教示に照らして可能である。本発明は、特許請求の範囲およびその均等物に従って解釈されるべきである。
[00120]本明細書に記載されたすべての構成要素、部品およびステップが含まれていることが好ましい。これらの要素、部品およびステップのいずれかが、他の要素、部品およびステップに置き換えられてもよく、または完全に削除されてもよいことは、当業者には明らかとされよう。
[00121]コンセプト
前述の説明は、少なくとも以下のコンセプトを提示する。

コンセプト１．
第１ダイのゲートおよびソースをリードフレームに接続するステップであって、前記第１ダイが、該第１ダイの第１表面に配置された前記ゲートおよび前記ソースと、前記第１表面の反対側の前記第１ダイの第２表面に配置されたドレインとを含む、ステップと、
第２ダイのソースを前記第１ダイの前記ドレインに接続するステップであって、前記第２ダイが、該第２ダイの第１表面に配置されたゲートおよびドレインと、前記第１表面の反対側の前記第２ダイの第２表面に配置された前記ソースとを含む、ステップと
を含む方法。

コンセトプト２.
前記リードフレームおよび前記第２ダイの前記ゲートを接続するステップをさらに含む、コンセプト１に記載の方法。

コンセプト３．
クリップを前記リードフレームおよび前記第２ダイの前記ドレインに接続するステップをさらに含む、コンセプト１または２に記載の方法。

コンセプト４.
前記第１ダイ、前記第２ダイおよび前記クリップを成形材料でカバーするステップであって、前記クリップの上面の一部が前記成形材料のない状態とする、ステップをさらに含む、コンセプト３に記載の方法。

コンセプト５.
第１クリップを前記リードフレーム、前記第１ダイの前記ドレインおよび前記第２ダイの前記ソースに接続するステップをさらに含む、コンセプト１に記載の方法。

コンセプト６.
第２クリップを前記リードフレームおよび前記第２ダイの前記ゲートに接続するステップをさらに含む、コンセプト５に記載の方法。

コンセプト７.
第２クリップを前記リードフレームおよび前記第２ダイの前記ドレインに接続するステップをさらに含む、コンセプト５に記載の方法。

コンセプト８.
第３クリップを前記リードフレームおよび前記第２ダイの前記ゲートに接続するステップをさらに含む、コンセプト７に記載の方法。

コンセプト９.
前記第１ダイがスプリットゲート型の技術を含む、コンセプト１〜８のいずれか一つに記載の方法。

コンセプト１０.
前記第２ダイが、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）技術を含む、コンセプト１〜９のいずれか一つに記載の方法。

コンセプト１１.
第１ダイのゲートおよびソースをリードフレームに接続するステップであって、前記第１ダイが、該第１ダイの第１表面に配置された前記ゲートおよび前記ソースと、前記第１表面の反対側の前記第１ダイの第２表面に配置されたドレインとを含む、ステップと、
第２ダイのソースを前記第１ダイの前記ドレインに接続するステップであって、前記第２ダイが、該第２ダイの第１表面に配置されたゲートおよび前記ソースと、前記第１表面の反対側の前記第２ダイの第２表面に配置されたドレインとを含む、ステップと
を含む方法。

コンセプト１２.
前記リードフレームおよび前記第２ダイの前記ゲートを接続するステップをさらに含む、コンセプト１１に記載の方法。

コンセプト１３.
クリップを前記リードフレームおよび前記第２ダイの前記ドレインに接続するステップをさらに含む、コンセプト１１または１２に記載の方法。

コンセプト１４.
前記第１ダイ、前記第２ダイおよび前記クリップを整形材料でカバーするステップであって、前記クリップの上面の一部が前記成形材料のない状態とする、ステップをさらに含む、コンセプト１３に記載の方法。

コンセプト１５.
第１クリップを前記リードフレーム、前記第１ダイの前記ドレインおよび前記第２ダイの前記ソースに接続するステップをさらに含む、コンセプト１１に記載の方法。

コンセプト１６.
第２クリップを前記リードフレームおよび前記第２ダイの前記ゲートに接続するステップをさらに含む、コンセプト１５に記載の方法。

コンセプト１７.
第２クリップを前記リードフレームおよび前記第２ダイの前記ドレインに接続するステップをさらに含む、コンセプト１６に記載の方法。

コンセプト１８.
第３クリップを前記リードフレームおよび前記第２ダイの前記ゲートに接続するステップをさらに含む、コンセプト１７に記載の方法。

コンセプト１９.
前記第１ダイがスプリットゲート型の技術を含む、コンセプト１１〜１８のいずれか一つに記載の方法。

コンセプト２０.
前記第２ダイが、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）技術を含む、コンセプト１１〜１９のいずれか一つに記載の方法。

「Ａｐｐｅｎｄｉｘ Ａ」

［発明の名称］デュアルリードフレームの半導体パッケージおよびその製造方法
［発明の背景］
[0001]集積回路の製造には、半導体チップのパッケージングが含まれる。図１、図２、および図３は、半導体パッケージを製造するための従来の方法を示している。図１を参照すると、リードフレームが提供されている。リードフレーム１は、少なくとも１つのドレインピン１１と、少なくとも１つのソースピン１３と、少なくとも１つのゲートピン１４と、を含んでいる。ドレインピン１１、ソースピン１３およびゲートピンは、エクステンション１２を対応させることによってフレーム（図示せず）に接続されている。ソースピン１３およびゲートピン１４はドレインピン１１に面し、スペースが、ソースピン１３とドレインピン１１の側面との間、およびゲートピン１４とドレインピン１１の側面との間に存在している。
[0002]図２を参照すると、少なくとも１つのチップ２が提供されている。チップ２は、上面２１と下面（図示せず）を有する。上面２１は、ソース導電領域２２とゲート導電領域２３を有する。下面は、ドレイン導電領域（図示せず）を有する。ドレイン導電領域がドレインピン１１に電気的に接続されるように、チップ２が配置されている。
[0003]図３を参照すると、ワイヤリング工程が実行されている。第１ワイヤ３１が、リードフレーム１のソースピン１３とチップ２のソース導電領域２２を接続するために使用され、第２ワイヤ３２が、リードフレーム１のゲートピン１４とチップ２のゲート導電領域２３を接続するために使用されている。次に、この方法は、前記半導体パッケージをさらに形成するための成形工程および切断工程を継続することができる。
[0004]半導体パッケージを製造するための従来の方法は次の欠点を有する。第１ワイヤ３１および第２ワイヤ３２は金のワイヤであるため、材料コストが高くなる。また、ワイヤボンディング工程の間、ワイヤリング装置が、第１ワイヤ３１と第２ワイヤ３２を一つずつ形成するために使用され、これに時間がかかる。さらに、一定の空間を、ワイヤリング装置のワイヤリングヘッドの移動のために、第１ワイヤ３１と第２ワイヤ３２との間に確保する必要があるため、第１ワイヤ３１と第２ワイヤ３２との間のスペースを有効に狭めることができない。チップ２のサイズがある程度減少した場合、従来の方法を適用できない。
[0005]したがって、上記の問題を解決するために、改善された半導体パッケージと、その製造方法を提供することが引き続き必要とされている。
［発明の概要］
[0006]本技術は、以下の説明、ならびに半導体パッケージを対象とした本技術およびその製造方法の実施形態を例示するために使用される添付図面を参照することによって最もよく理解され得る。この技術は、１つまたは複数の実施形態において、ワイヤのないトランジスタの半導体パッケージおよびその製造方法を含む。
[0007]一実施形態では、半導体パッケージを製造する方法が、基板リードフレームを設けるステップを含み、基板リードフレームは、基板フレームと、少なくとも１つの第１基板リードと、少なくとも１つの第２基板リードと、少なくとも１つの第３基板リードとを含み、第１基板リードは基板フレームに接続され、第２基板リードおよび第３基板リードは第１基板リードの側面に面し、第２基板リードは基板フレームに接続された第１エクステンション部を有し、第３基板リードは基板フレームに接続された第２エクステンション部を有する。また、少なくとも１つのＩＣチップが設けられ、少なくとも１つのＩＣチップは上面と下面を有し、上面は第２導電領域と第３導電領域を有し、下面は第１導電領域を有する。少なくとも１つのＩＣチップは、第１導電領域が少なくとも１つの第１基板リードに電気的に接続された基板フレーム上に配置されている。また、クリップリードフレームが設けられ、このクリップリードフレームは、クリップフレームと、少なくとも１つの第１クリップリードと、少なくとも１つの第２クリップリードとを含み、少なくとも１つの第１クリップリードはクリップフレームに接続され、少なくとも１つの第２クリップはクリップフレームに接続されている。クリップリードフレームは少なくとも１つのＩＣチップ上に配置され、第１クリップリードは少なくとも１つのＩＣチップの第２導電領域に電気的に接続され、第２クリップリードは少なくとも１つのＩＣチップの第３導電領域に電気的に接続されている。成形工程が実行され、その後、少なくとも１つのＩＣチップをそれぞれが含んでいる少なくとも１つの半導体パッケージを形成するために、取り外すための切断工程が実行される。
[0008]別の実施形態では、半導体パッケージは、基板リードフレームと、少なくとも１つのチップと、クリップリードフレームと、成形コンパウンドと、を含んでいる。基板リードフレームは、少なくとも１つの基板フレームと、少なくとも１つの第１基板リードと、少なくとも１つの第２基板リードと、少なくとも１つの第３基板リードと、を含み、第１基板リードは基板フレームに接続され、第２基板リードおよび第３基板リードは第１基板リードの側面に面し、第２基板リードは第１エクステンション部を有し、第３基板リードは第２エクステンション部を有する。少なくとも１つのチップはそれぞれの第１基板リードにそれぞれ配置され、上面および下面を有し、上面は第２導電領域および第３導電領域を有し、下面は第１導電領域を有し、第１導電領域が第１基板リードに電気的に接続されている。クリップリードフレームは、少なくとも１つのチップに配置され、少なくとも１つの第１クリップリードおよび少なくとも１つの第２クリップリードを有し、第１クリップリードは、少なくとも１つのチップの第２導電領域と第２基板リードのそれぞれに電気的に接続され、第２クリップリードは、少なくとも１つのチップの第３導電領域と第３基板リードのそれぞれに電気的に接続されている。成形コンパウンドは、基板リードフレーム、少なくとも１つのチップ、およびクリップリードフレームをカプセル封止し、少なくとも１つの第１基板リード、少なくとも１つの第２基板リード、および少なくとも１つの第３基板リードは、成形コンパウンドの側面に露出されている。
[0009]さらに別の実施形態では、半導体パッケージを製造する方法が、複数の基板リードセット部分および基板フレーム部分を含む基板リードフレームを受け入れるステップを含み、各基板リードセットは、第１基板リード、第２基板リード、および第３基板リードを含み、第１基板リード、第２基板リード、および第３基板リードのそれぞれが、１つまたは複数の基板のエクステンションによって基板フレーム部分に接続されている。また、複数のＩＣチップが受け入れられ、各ＩＣチップは、第１表面上の第１導電領域と、第２表面上の第２導電領域および第３導電領域とを含んでいる。複数のＩＣチップのそれぞれが、第１基板リードに配置されている。また、クリップリードフレームが受け入れられ、このクリップリードフレームは複数のクリップリードセット部分およびクリップフレーム部分を含み、各クリップリードセットは第１クリップリードおよび第２クリップリードを含み、第１クリップリードおよび第２クリップリードのそれぞれが、１つまたは複数のクリップのエクステンションによってクリップフレーム部分に接続されている。クリップリードフレームは、複数のＩＣチップに配置され、第１クリップリードのそれぞれが、それぞれのＩＣチップ上の第２導電領域と基板リードフレームのそれぞれの第２基板リードとの間に配置され、第２クリップリードのそれぞれが、それぞれのＩＣチップ上の第３導電領域と基板リードフレームのそれぞれの第３基板リードとの間に配置されている。第１基板リードは、それぞれのＩＣチップの第１導電領域に接続されている。第１クリップリードは、それぞれのＩＣチップ上の第２導電領域と第２基板リードとの間に接続されている。第２クリップリードは、それぞれのＩＣチップ上の第３導電領域と複数のＩＣチップそれぞれの第３基板リードとの間に接続されている。次に、複数の所定の位置にあるリードフレーム、複数のＩＣチップ、およびクリップリードフレームを切断する前に、基板リードフレーム、複数のＩＣチップ、およびクリップリードフレームがカプセル封止され、基板フレームから第１基板リード、第２基板リード、および第３基板リードを、ならびにクリップフレームから第１クリップリードおよび第２クリップリードを分離して、それぞれのＩＣチップに接続された第１基板リード、それぞれのＩＣチップと第２基板リードとの間に接続された第１クリップリード、およびそれぞれのＩＣチップと第３基板リードとの間に接続された第２クリップリードを含む、少なくとも１つのＩＣチップをそれぞれが含むパッケージを形成する。
[0010]この概要は、以下の詳細な説明でさらに説明される簡略化された形態でのさまざまなコンセプトを紹介するために提供されている。この概要は、特許請求された主題の主要な特徴または本質的な特徴を特定することを意図するものではなく、特許請求された主題の範囲を制限するために使用されることを意図するものでもない。
[0011]本技術の実施形態は、同じ参照符号が同様の要素を指している添付の図面の図において、例として示されており、限定されるものではない。
［図面の簡単な説明］
［図１］ 従来技術に従って半導体パッケージを製造するための方法の一段階を示す概略図である。
［図２］ 従来技術に従って半導体パッケージを製造するための方法の別の段階を示す概略図である。
［図３］ 従来技術に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図４］ 本技術の一実施形態に従って半導体パッケージを製造するための方法の一段階を示す概略図である。
［図５］ 本技術の一実施形態に従って半導体パッケージを製造するための方法の別の段階を示す概略図である。
［図６］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図７］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図８］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図９］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１０］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１１］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１２］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１３］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１４］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１５］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１６］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１７］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１８］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図１９］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図２０］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図２１］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図２２］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［図２３］ 本技術の一実施形態に従って半導体パッケージを製造するための方法のさらに別の段階を示す概略図である。
［発明の詳細な説明］
[0012]次に、添付の図面に示されている例を参照して、本技術の実施形態が詳細に説明されよう。本技術は、これらの実施形態に関連して説明されるが、本発明をこれらの実施形態に限定されるものではないことが理解されよう。それどころか、本発明は、添付の特許請求の範囲によって定義される本発明の範囲内に含まれ得る代替物、修正形態および均等物を包含することを意図している。さらに、本技術の以下の詳細な説明において、多くの特定の詳細が、本技術の十分な理解を提供するために記載されている。ただし、本技術は、これらの特定の詳細なしに実施され得ることを理解されたい。他の例において、周知の方法、手順、構成要素、および回路は、本技術の態様を不必要に不明瞭にしないように、詳細に説明されていない。
[0013]本出願では、離接語の使用は、接続語を含むように意図されている。定冠詞または不定冠詞の使用は、カーディナリティを示すことを意図するものではない。特に、“ｔｈｅ”オブジェクトまたは“ａ”オブジェクトへの言及は、このオブジェクトの可能な複数のうちの１つを意味することが意図されている。また、本明細書で使用される表現および用語は説明のためであり、限定とみなされるべきではないことを理解されたい。
[0014]本技術の実施形態は、半導体パッケージング技術を対象としている。ここで、図４を参照すると、本技術の一実施形態による半導体パッケージの製造における一段階が示されている。図４に示されている段階は、図４の部分拡大図である図５を参照して、さらに説明されよう。図４および図５は、フレーム部分４０５および複数のリードセット４１０，４２０，４３０の部分を含む基板リードフレーム４００を示している。リードのセットごとに、第１基板リード４１０が、１つまたは複数のエクステンション４１５によってフレーム部分４０５に接続されている。第２基板リード４２０と第３基板リード４３０は、１つまたは複数のそれぞれのエクステンション４２５，４３５によってフレーム部分４０５に接続されている。第２基板リード４２０および第３基板リード４３０は、スペースによって、第１基板リード４１０の第１側面４１１に沿って第１基板リード４１０から分離されている。一実装態様では、第１基板リード４１０は第１ドレイン配線であり、第２基板リード４２０は第１ソース配線であり、第３基板リード４３０は第１ゲート配線である。別の実装態様では、第１基板リード４１０は第１ソース配線であり、第２基板リード４２０は第１ドレイン配線であり、第３基板リード４３０は第１ゲート配線である。
[0015]次に、図６を参照すると、本技術の一実施形態による半導体パッケージの製造における別の段階が示されている。図６に示されている段階は、図６の部分拡大図である図７を参照して、さらに説明されよう。第１半田５１０が第１基板リード４１０上に形成され、第２半田５２０が第２基板リード４２０上に形成され、第３半田５３０が第３基板リード４３０上に形成されている。
[0016]次に、図８を参照すると、本技術の一実施形態による半導体パッケージの製造におけるさらに別の段階が示されている。図８に示されている段階は、図８の部分拡大図である図９を参照して、さらに説明されよう。集積回路（ＩＣ）チップ６００は、基板リードフレームのリードの各セットの第１基板リード４１０上に配置されている。一実施形態では、ＩＣチップ６００は、パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。各ＩＣチップ６００は、上面６１０および下面６４０（図８および図９に示されていない）を有する。下面は、基板リードフレーム４００の第１基板リード４１０上の、第１半田５２０上に配置され第１導電領域（図８および図９に示されていない）を有する。ＩＣチップ６００の上面６１０は、第２導電領域６２０と第３導電領域６３０を有する。一実装態様では、第１導電領域はドレイン導電領域であり、第２導電性領域６２０はソース導電領域であり、第３導電領域６３０はゲート導電領域である。別の実装態様では、第１導電領域はソース導電領域であり、第２導電性領域６２０はドレイン導電領域であり、第３導電領域６３０はゲート導電領域である。
[0017]次に、図１０を参照すると、本技術の一実施形態による半導体パッケージの製造におけるさらに別の段階が示されている。図１０に示されている段階は、図１０の部分拡大図である図１１を参照して、さらに説明されよう。図１０および図１１に示すように、第４半田５４０はＩＣチップ６００の第２導電領域６２０上に形成され、第５半田５５０はＩＣチップ６００の第３導電領域６３０上に形成されている。
[0018]次に、図１２を参照すると、本技術の一実施形態による半導体パッケージの製造におけるさらに別の段階が示されている。図１２に示されている段階は、図１３、図１４、および図１５を参照してさらに説明されよう。図１３は、図１２の部分拡大図である。図１４は、図１２の直線１４−１４に沿った断面図であり、図１５は、図１２の直線１５−１５に沿った断面図である。図１２〜図１５は、フレーム部分７０５および複数のリードセット７１０，７２０の部分を含むクリップリードフレーム７００を示している。クリップリードの各セット７１０，７２０は、１つまたは複数のそれぞれのエクステンション７３０によってフレーム部分７０５に接続されている。一実装態様では、フレーム部分７０５は、吸収によって必要とされる領域を提供するための１つまたは複数のより大きな物理的領域を含んでいる。一実装態様では、第１クリップリード７１０は第２ソース配線であり、第２クリップリード７２０は第２ゲート配線である。別の実装態様では、第１クリップリード７１０は第２ドレイン配線であり、第２クリップリード７２０は第２ゲート配線である。
[0019]第１クリップリード７１０のそれぞれが、第１端部７１１、第２端部７１２、第１凹部７１３、および第２凹部７１４を含んでいる。第２クリップリード７２０のそれぞれが、第１端部７２１、第２端部７２２、第１凹部７２３、および第２凹部７２４を含んでいる。
[0020]次に、図１６を参照すると、本技術の一実施形態による半導体パッケージの製造におけるさらに別の段階が示されている。図１６に示されている段階は、図１７および図１８を参照してさらに説明されよう。図１７は、図１６の部分拡大図である。図１８は、図１６の直線１８−１８に沿った断面図である。図１６〜図１８は、基板リードフレーム４００、ＩＣチップ６００、およびクリップリードフレーム７００のアセンブリを示している。第１クリップリード７１０は、第２基板リード４２０上の第２半田５２０上に第１凹部７１２で配置され、第１クリップリード７１０の第２端部７１２は、ＩＣチップ６００の第２導電領域６２０上の第４半田５４０上に配置されている。第２クリップリード７２０は、第３基板リード４３０上の第３半田５３０上に第１凹部７２４で配置され、第２クリップリード７２０の第２端部７２２は、ＩＣチップ６００の第３導電領域６３０上の第５半田５５０上に配置されている。
[0021]半田リフロー工程は、クリップリードフレーム７００のクリップリード７１０，７２０、ＩＣチップ６００、および基板リードフレーム４００の基板リード４１０，４２０，４３０を一緒に電気的かつ機械的に接続するために、実行される。この結果、第１クリップリード７１０は、第１凹部７１２で第２基板リード４２０に電気的かつ機械的に接続され、第１クリップリード７１０の第２端部７１２は、ＩＣチップ６００の第２導電領域６２０に電気的かつ機械的に接続される。第１凹部７２４の第２クリップリード７２０は、第３基板リード４３０に電気的かつ機械的に接続され、第２クリップリード７２０の第２端部７２２は、ＩＣチップ６００の第３導電領域６３０に電気的かつ機械的に接続される。
[0022]次に、図１９を参照すると、本技術の一実施形態による半導体パッケージの製造におけるさらに別の段階が示されている。図１９では、成形工程が実行されている。一緒に接続された基板リードフレーム４００、ＩＣチップ６００、およびクリップリードフレーム７００は、モールドキャビティ（図示せず）内に配置され、その後、この基板リードフレーム４００、ＩＣチップ６００、およびクリップリードフレーム７００をカプセル封止するために、成形コンパウンド８００がモールドキャビティ内に充填される。一実装態様では、第１基板リード４１０、第２基板リード４２０、および第３基板リード４３０は、成形コンパウンド８００の外側に露出されている。
[0023]次に、図２０および図２１を参照すると、本技術の一実施形態による半導体パッケージの製造におけるさらに別の段階が示されている。図２０に示すように、切断工程は、第１切断線Ｌ１に沿って実行され得る。図２１に示すように、代替の切断工程は、第２切断線Ｌ２に沿って実行され得る。切断線Ｌ１またはＬ２に沿って切断することにより、基板リード４１０，４２０，４３０が基板フレーム４０５から互いに分離される。また、切断線Ｌ１またはＬ２に沿って切断することにより、クリップリード７１０，７２０がクリップフレーム７０５から互いに分離される。ただし、第２基板リード４２０は、第１クリップリード７１０に電気的かつ機械的に接続されたままであり、第３基板リード４３０は、第２クリップリード７２０に電気的かつ機械的に接続されたままである。
[0024]次に、図２２および図２３を参照すると、本技術の一実施形態による半導体パッケージの製造におけるさらに別の段階が示されている。図２２は、成形コンパウンド内部の半導体パッケージ９００の上面図を示している。図２３は、半導体パッケージ９００の側面断面図を示している。図２２は、図２１の切断線Ｌ２に沿った切断に因る２つのＩＣチップ６００を含む半導体パッケージ９００を示している。
[0025]本発明の実施形態による半導体パッケージ９００は、１つまたは複数のＩＣチップ４００を含んでいる。それぞれのＩＣチップ４００の第１表面上の第１導電領域は、第１基板リード４１０に電気的かつ機械的に接続されている。第１クリップリード７１０は、それぞれのＩＣチップ４００の第２表面上の第２導電領域と第２基板リード４２０との間に、電気的かつ機械的に接続されている。第２クリップリード７２０は、それぞれのＩＣチップ４００の第２表面上の第３導電領域と第３基板リード４２０との間に、電気的かつ機械的に接続されている。１つまたは複数のＩＣチップ４００、第１基板リード４１０、第２基板リード４２０、第３基板リード４３０、第１クリップリード７１０、および第２クリップリード７２０は、第１基板リード４１０、第２基板リード４２０、および第３基板リード４３０のパッケージ接触部分を除いて、カプセル封止されている。一実装態様では、第１基板リード４１０はドレイン配線であり、一緒に接続された第１クリップリード７１０および第２基板リード４２０はソース配線であり、一緒に接続された第２クリップリード７２０および第３基板リード４３０はパッケージ９００内のそれぞれのＩＣチップ４００のゲート配線である。別の実装態様では、第１基板リード４１０はソース配線であり、一緒に接続された第１クリップリード７１０および第２基板リード４２０はドレイン配線であり、一緒に接続された第２クリップリード７２０および第３基板リード４３０はパッケージ９００内のそれぞれのＩＣチップ４００のゲート配線である。
[0026]本技術の実施形態は、１つまたは複数のＩＣチップを含む集積回路パッケージの製造に好適に適用可能である。また、本技術の実施形態は、金のワイヤを利用せずに配線をパッケージ化することが可能であるため、効果的に材料コストを節約することができる。さらに、本技術の全クリップリードフレーム７００は、効果的に処理時間を節約するために一体的に配置されている。クリップリードフレーム７００を、クリップリード７１０と７２０との間の空間を狭くするためにエッチングまたは他の洗練された技術によって製造することができるため、クリップリードフレーム７００は、小さなサイズを有するＩＣチップ６００に適用可能である。
[0027]本技術の特定の実施形態の上記説明は、例示および説明の目的で提示されている。それらは、網羅的であること、または開示された正確な形態に本発明を限定することを意図するものではなく、明らかに、多くの修正および変形が上記の教示に照らして可能である。本実施形態は、本技術の趣旨およびその実用的な適用を最もよく説明するために選択され、説明されており、これにより、当業者は、本発明の技術および考えられる特定の用途に適するようなさまざまな修正形態を用いてさまざまな実施形態を最もよく利用することが可能である。本発明の範囲は、本明細書に添付の特許請求の範囲およびその均等物によって定義されることが意図されている。

［書類名］特許請求の範囲
［請求項１］
半導体パッケージを製造するための方法であって、
（ａ）基板リードフレームを設けるステップであって、前記基板リードフレームが、基板フレームと、少なくとも１つの第１基板リードと、少なくとも１つの第２基板リードと、少なくとも１つの第３基板リードとを含み、前記第１基板リードが基板フレームに接続され、前記第２基板リードおよび前記第３基板リードが前記第１基板リードの側面に面し、前記第２基板リードが前記基板フレームに接続された第１エクステンション部を有し、前記第３基板リードが前記基板フレームに接続された第２エクステンション部を有する、ステップと、
（ｂ）少なくとも１つのＩＣチップを設けるステップであって、前記少なくとも１つのＩＣチップが上面および下面を有し、前記上面が第２導電領域および第３導電領域を有し、前記下面が第１導電領域を有する、ステップと、
（ｃ）前記基板フレーム上に少なくとも１つのＩＣチップを配置するステップであって、前記第１導電領域が前記少なくとも１つの第１基板リードに電気的に接続されている、ステップと、
（ｄ）クリップリードフレームを設けるステップであって、前記クリップリードフレームが、クリップフレームと、少なくとも１つの第１クリップリードと、少なくとも１つの第２クリップリードとを含み、前記少なくとも１つの第１クリップリードが前記クリップフレームに接続され、前記少なくとも１つの第２クリップが前記クリップフレームに接続されている、ステップと、
（ｅ）前記少なくとも１つのＩＣチップ上に前記クリップリードフレームを配置するステップであって、前記第１クリップリードが前記少なくとも１つのＩＣチップの前記第２導電領域に電気的に接続され、前記第２クリップリードが前記少なくとも１つのＩＣチップの前記第３導電領域に電気的に接続されている、ステップと、
（ｆ）成形工程を実行するステップと、
（ｇ）前記少なくとも１つのＩＣチップをそれぞれが含んでいる少なくとも１つの半導体パッケージを形成するために、取り外すための切断工程を実行するステップと、
を含む方法。
［請求項２］
前記ステップ（ａ）において、前記基板リードフレームが、前記基板フレームと、前記少なくとも１つの第１基板リードと、前記少なくとも１つの第２基板リードと、前記少なくとも１つの第３基板リードとを接続するための、複数の固定された接続部分をさらに含む、請求項１に記載の方法。
［請求項３］
前記ステップ（ａ）において、スペースが、前記第２基板リードと前記第１基板リードの側面との間、および前記第３基板リードと前記第１基板リードの側面との間に存在する、請求項１に記載の方法。
［請求項４］
前記ステップ（ｂ）の後に、前記方法が、前記第１基板リード、前記第２基板リード、および前記第３基板リード上に第１半田を形成するステップをさらに含み、前記ステップ（ｃ）の後に、前記方法が、前記第１クリップリードおよび前記第２クリップリード上に第２半田を形成するステップをさらに含み、前記ステップ（ｅ）の後に、前記方法が、半田リフロー工程を実行するステップをさらに含む、請求項１に記載の方法。
［請求項５］
前記ステップ（ｄ）において、前記少なくとも１つの第１クリップリードが第１端部および第２端部を有し、前記少なくとも１つの第２クリップリードが第３端部および第４端部を有し、前記少なくとも１つの第１クリップリードの前記第２端部と前記少なくとも１つの第２クリップリードの前記第４端部の両方が、前記少なくとも１つの中間接続部分に接続され、前記ステップ（ｅ）において、前記第１クリップリードの前記第１端部が前記少なくとも１つのチップの前記第２導電領域に電気的に接続され、前記第２クリップリードの前記第３端部が前記少なくとも１つのチップの前記第３導電領域に電気的に接続されている、請求項１に記載の方法。
［請求項６］
前記ステップ（ｄ）において、前記少なくとも１つの第１クリップリードが第１凹部および第２凹部を有し、前記少なくとも１つの第２クリップリードが第３凹部および第４凹部を有し、前記少なくとも１つの第１クリップリードが前記第１凹部を通じて前記少なくとも１つのチップの前記第２導電領域に電気的に接続され、前記少なくとも１つの第１クリップリードが前記第２凹部を通じて前記第２基板リードに電気的に接続され、前記第２クリップリードが前記第３凹部を通じて前記少なくとも１つのチップの前記第３導電領域に電気的に接続され、前記第２クリップリードが前記第４凹部を通じて前記第３基板リードに電気的に接続されている、請求項１に記載の方法。
［請求項７］
前記第１基板リードがドレインピンであり、前記第２基板リードがソースピンであり、前記第３基板リードがゲートピンであり、前記第１導電領域がドレイン導電領域であり、前記第２導電領域がソース導電領域であり、前記第３導電領域がゲート導電領域であり、前記第１クリップリードがソース接続部分であり、前記第２クリップリードがゲート接続部分である、請求項１に記載の方法。
［請求項８］
前記第１基板リードがソースピンであり、前記第２基板リードがドレインピンであり、前記第３基板リードがゲートピンであり、前記第１導電領域がソース導電領域であり、前記第２導電領域がドレイン導電領域であり、前記第３導電領域がゲート導電領域であり、前記第１クリップリードがドレイン接続部分であり、前記第２クリップリードがゲート接続部分である、請求項１に記載の方法。
［請求項９］
少なくとも１つの基板フレームと、少なくとも１つの第１基板リードと、少なくとも１つの第２基板リードと、少なくとも１つの第３基板リードと、を含む基板リードフレームであって、前記第１基板リードが前記基板フレームに接続され、前記第２基板リードおよび前記第３基板リードが前記第１基板リードの側面に面し、前記第２基板リードが第１エクステンション部を有し、前記第３基板リードが第２エクステンション部を有する、基板リードフレームと、
各チップが前記それぞれの第１基板リード上に配置され、上面および下面を有する、少なくとも１つのチップであって、前記上面が第２導電領域および第３導電領域を有し、前記下面が第１導電領域を有し、前記第１導電領域が前記第１基板リードに電気的に接続されている、少なくとも１つのチップと、
前記少なくとも１つのチップ上に配置され、少なくとも１つの第１クリップリードおよび少なくとも１つの第２クリップリードを有する、クリップリードフレームであって、前記第１クリップリードが前記少なくとも１つのチップの前記第２導電領域および前記第２基板リードに電気的にそれぞれ接続され、前記第２クリップリードが前記少なくとも１つのチップの前記第３導電領域および前記第３基板リードにそれぞれ電気的に接続されている、クリップリードフレームと、
前記基板リードフレームと、前記少なくとも１つのチップと、前記クリップリードフレームとをカプセル封止する成形コンパウンドであって、前記少なくとも１つの第１基板リード、前記少なくとも１つの第２基板リード、および前記少なくとも１つの第３基板リードが、前記成形コンパウンドの側面に露出されている、成形コンパウンドと、
を含む半導体パッケージ。
［請求項１０］
スペースが、前記第２基板リードと前記第１基板リードの前記側面との間、および前記第３基板リードと前記第１基板リードの前記側面との間に存在する、請求項９に記載の半導体パッケージ。
［請求項１１］
前記少なくとも１つの第１基板リードと前記少なくとも１つのチップを接続し、前記第２基板リードと第１クリップリードを接続し、前記第３基板リードと前記第２クリップリードを接続するための、第１半田、および
前記第１クリップリードと前記少なくとも１つのチップの前記第２導電領域を接続し、前記第２クリップリードと前記少なくとも１つのチップの前記第３導電領域を接続するための、第２半田、
をさらに含む、請求項９に記載の半導体パッケージ。
［請求項１２］
前記少なくとも１つの第１クリップリードが第１端部および第２端部を有し、前記少なくとも１つの第２クリップリードが第３端部および第４端部を有し、前記第１クリップリードの前記第１端部が前記少なくとも１つのチップの前記第２導電領域に電気的に接続され、前記第２クリップリードの前記第３端部が前記少なくとも１つのチップの前記第３導電領域に電気的に接続されている、請求項９に記載の半導体パッケージ。
［請求項１３］
前記少なくとも１つの第１クリップリードが第１凹部および第２凹部を有し、前記少なくとも１つの第２クリップリードが第３凹部および第４凹部を有し、前記少なくとも１つの第１クリップリードが前記第１凹部を通じて前記少なくとも１つのチップの前記第２導電領域に電気的に接続され、前記少なくとも１つの第１クリップリードが前記第２凹部を通じて前記第２基板リードに電気的に接続され、前記第２クリップリードが前記第３凹部を通じて前記少なくとも１つのチップの前記第３導電領域に電気的に接続され、前記第２クリップリードが前記第４凹部を通じて前記第３基板リードに電気的に接続されている、請求項９に記載の半導体パッケージ。
［請求項１４］
前記第１基板リードがドレインピンであり、前記第２基板リードがソースピンであり、前記第３基板リードがゲートピンであり、前記第１導電領域がドレイン導電領域であり、前記第２導電領域がソース導電領域であり、前記第３導電領域がゲート導電領域であり、前記第１クリップリードがソース接続部分であり、前記第２クリップリードがゲート接続部分である、請求項９に記載の半導体パッケージ。
［請求項１５］
前記第１基板リードがソースピンであり、前記第２基板リードがドレインピンであり、前記第３基板リードがゲートピンであり、前記第１導電領域がソース導電領域であり、前記第２導電領域がドレイン導電領域であり、前記第３導電領域がゲート導電領域であり、前記第１クリップリードがドレイン接続部分であり、前記第２クリップリードがゲート接続部分である、請求項９に記載の半導体パッケージ。
［請求項１６］
半導体パッケージを製造するための方法であって、
複数の基板リードセット部分および基板フレーム部分を含む基板リードフレームを受け入れるステップであって、各基板リードセットが、第１基板リード、第２基板リード、および第３基板リードを含み、前記第１基板リード、前記第２基板リード、および前記第３基板リードのそれぞれが、１つまたは複数の基板のエクステンションによって前記基板フレーム部分に接続されている、ステップと、
複数のＩＣチップを受け入れるステップであって、各ＩＣチップが、第１表面上の第１導電領域と、第２表面上の第２導電領域および第３導電領域とを含んでいる、ステップと、
前記第１基板リード上に前記複数のＩＣチップのそれぞれを配置するステップと、
複数のクリップリードセット部分およびクリップフレーム部分を含むクリップリードフレームを受け入れるステップであって、各クリップリードセットが第１クリップリードおよび第２クリップリードを含み、前記第１クリップリードおよび前記第２クリップリードのそれぞれが、１つまたは複数のクリップエクステンションによって前記クリップフレーム部分に接続されている、ステップと、
前記複数のＩＣチップ上に前記クリップリードフレームを配置するステップであって、前記第１クリップリードのそれぞれが、それぞれのＩＣチップ上の前記第２導電領域と前記基板リードフレームの前記それぞれの第２基板リードとの間に配置され、前記第２クリップリードのそれぞれが、それぞれのＩＣチップ上の前記第３導電領域と前記基板リードフレームの前記それぞれの第３基板リードとの間に配置されている、ステップと、
前記第１基板リードを、前記それぞれのＩＣチップの前記第１導電領域と、前記それぞれのＩＣチップ上の前記第２導電領域と前記第２基板リードとの間の前記第１クリップリードと、前記それぞれのＩＣチップ上の前記第３導電領域と前記複数のＩＣチップのそれぞれのための前記第３基板リードとの間の前記第２クリップリードと、に電気的かつ機械的に接続するステップと、
前記基板リードフレーム、前記複数のＩＣチップ、および前記クリップリードフレームをカプセル封止するステップと、
複数の所定の位置にあるカプセル封止された前記リードフレーム、前記複数のＩＣチップ、および前記クリップリードフレームを切断するステップであって、前記基板フレームから前記第１基板リード、前記第２基板リード、および前記第３基板リードを、ならびに前記クリップフレームから前記第１クリップリードおよび前記第２クリップリードを分離して、前記それぞれのＩＣチップに接続された前記第１基板リード、前記それぞれのＩＣチップと前記第２基板リードとの間に接続された前記第１クリップリード、および前記それぞれのＩＣチップと前記第３基板リードとの間に接続された前記第２クリップリードを含む、前記少なくとも１つのＩＣチップをそれぞれが含むパッケージを形成する、ステップと、
を含む方法。
［請求項１７］
前記第２基板リードおよび前記第３基板リードが、スペースによって、前記基板リードフレーム内の前記第１基板リードの第１側面に沿って前記第１基板リードから分離されている、請求項１６に記載の方法。
［請求項１８］
前記複数のＩＣチップがトランジスタであり、前記第１導電領域がドレイン導電領域であり、前記第２導電領域がソース導電領域であり、前記第３導電領域がゲート導電領域である、請求項１６に記載の方法。
［請求項１９］
前記複数のＩＣチップがトランジスタであり、前記第１導電領域がソース導電領域であり、前記第２導電領域がドレイン導電領域であり、前記第３導電領域がゲート導電領域である、請求項１６に記載の方法。


［書類名］ 要約書
［要約］
半導体パッケージおよびその製造方法が提供されている。この方法では、クリップが、リードフレームおよび少なくとも１つのチップを導電するために使用されている。クリップは、少なくとも１つの第２接続部分、少なくとも１つの第３接続部分、および少なくとも１つの中間接続部分を有する。第２接続部分は、チップの第２導電領域およびリードフレームの第２ピンにそれぞれ電気的に接続され、第３接続部分は、チップの第３導電領域およびリードフレームの第３ピンにそれぞれ電気的に接続されている。中間接続部分は、少なくとも１つの第２接続部分と少なくとも１つの第３接続部分を接続し、後の工程で取り外される。したがって、本発明は、任意の金のワイヤを使用する必要がなく、これにより、効果的に材料コストおよび処理時間を節約することができる。
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--Ａｐｐｅｎｄｉｘ Ａ ここまで--

Claims (16)

  1. 第１ダイのゲートおよびソースをリードフレームに取り付けるステップであって、前記第１ダイが、該第１ダイの第１表面に配置された前記ゲートおよび前記ソースと、前記第１表面の反対側の前記第１ダイの第２表面に配置されたドレインとを備える、ステップと、
    第２ダイのソースを前記第１ダイの前記ドレインに接続するステップであって、前記第２ダイが、該第２ダイの第１表面に配置されたゲートおよびドレインと、前記第１表面の反対側の前記第２ダイの第２表面に配置された前記ソースとを備える、ステップと、
    前記リードフレームおよび前記第２ダイの前記ドレインにクリップを取り付けるステップと、
    前記第１ダイ、前記第２ダイおよび前記クリップを成形材料でカバーすることを含む成形工程であり、前記クリップの上面の一部が前記成形材料のない状態となるように可撓性のフィルムを用いる成形工程を実施するステップと、
    金属めっき工程中に前記クリップの前記上面の前記一部がめっきされることを防ぐステップであって、前記クリップの前記上面の前記一部が最終的なパッケージにおいて露出する、ステップと、
    を含み、
    前記第２ダイのソースを前記第１ダイの前記ドレインに接続する前記ステップは、前記リードフレームに取り付けられた第２クリップが前記第１ダイの前記第２表面と前記第２ダイの前記第２表面との間に取り付けられるように行われる、方法。
  2. 前記リードフレームおよび前記第２ダイの前記ゲートを接続するステップをさらに含む、請求項１に記載の方法。
  3. 前記クリップを取り付ける前記ステップが、前記第２ダイの前記ソースを接続する前記ステップの後に行われる、請求項１に記載の方法。
  4. 前記第１ダイがトレンチゲート型の技術を備える、請求項１に記載の方法。
  5. 第３クリップを前記リードフレームおよび前記第２ダイの前記ゲートに接続するステップをさらに含む、請求項１に記載の方法。
  6. 前記クリップを取り付ける前記ステップが、前記第２ダイの前記ソースを前記第１ダイの前記ドレインに接続する前記ステップの後に行われる、請求項１に記載の方法。
  7. 前記クリップを取り付ける前記ステップが、前記第３クリップを接続する前記ステップと同時に行われる、請求項５に記載の方法。
  8. 第１ダイのゲートおよびソースを半田ペーストでリードフレームに取り付けるステップであって、前記第１ダイが、該第１ダイの第１表面に配置された前記ゲートおよび前記ソースと、前記第１表面の反対側の前記第１ダイの第２表面に配置されたドレインとを備え、前記第１ダイがスプリットゲート型の技術を備える、ステップと、
    第２ダイのソースを前記第１ダイの前記ドレインに接続するステップであって、前記第２ダイが、該第２ダイの第１表面に配置されたゲートおよびドレインと、前記第１表面の反対側の前記第２ダイの第２表面に配置された前記ソースとを備える、ステップと、
    前記リードフレームおよび前記第２ダイの前記ドレインに半田ペーストでクリップを取り付けるステップと、
    前記第１ダイ、前記第２ダイおよび前記クリップを成形材料でカバーすることを含む成形工程であり、前記クリップの上面の一部が前記成形材料のない状態となるように可撓性のフィルムを用いる成形工程を実施するステップと、
    金属めっき工程中に前記クリップの前記上面の前記一部がめっきされることを防ぐステップであって、前記クリップの前記上面の前記一部が最終的なパッケージにおいて露出する、ステップと、
    を含み、
    前記第２ダイのソースを前記第１ダイの前記ドレインに接続する前記ステップは、半田ペーストで前記リードフレームに取り付けられた第２クリップが半田ペーストで前記第１ダイの前記第２表面と第２ダイの第２表面との間に取り付けられるように行われる、方法。
  9. 前記クリップを取り付ける前記ステップが、前記第２ダイの前記ソースを接続する前記ステップの後に行われる、請求項８に記載の方法。
  10. 前記防ぐステップの前に、前記リードフレームおよび前記第２ダイの前記ゲートに第３クリップを接続するステップをさらに含む、請求項８に記載の方法。
  11. 第１ダイのゲートおよびソースをリードフレームに取り付けるステップであって、前記第１ダイが、該第１ダイの第１表面に配置された前記ゲートおよび前記ソースと、前記第１表面の反対側の前記第１ダイの第２表面に配置されたドレインとを備える、ステップと、
    第２ダイのソースを前記第１ダイの前記ドレインに接続するステップであって、前記第２ダイが、該第２ダイの第１表面に配置されたゲートおよび前記ソースと、前記第１表面の反対側の前記第２ダイの第２表面に配置されたドレインとを備える、ステップと、
    前記リードフレームおよび前記第２ダイの前記ドレインにクリップを取り付けるステップと、
    前記第１ダイ、前記第２ダイおよび前記クリップを成形材料でカバーすることを含む成形工程であり、前記クリップの上面の一部が前記成形材料のない状態となるように可撓性のフィルムを用いる成形工程を実施するステップと、
    金属めっき工程中に前記クリップの前記上面の前記一部がめっきされることを防ぐステップであって、前記クリップの前記上面の前記一部が最終的なパッケージにおいて露出する、ステップと、
    を含み、
    前記第２ダイのソースを前記第１ダイの前記ドレインに接続する前記ステップは、前記リードフレームに取り付けられた第２クリップが前記第１ダイの前記第２表面と前記第２ダイの前記第２表面との間に取り付けられるように行われる、方法。
  12. 前記リードフレームおよび前記第２ダイの前記ゲートを接続するステップをさらに含む、請求項１１に記載の方法。
  13. 前記クリップを取り付ける前記ステップが、前記第２ダイの前記ソースを接続する前記ステップの後に行われる、請求項１１に記載の方法。
  14. 第３クリップを前記リードフレームおよび前記第２ダイの前記ゲートに接続するステップをさらに含む、請求項１１に記載の方法。
  15. 前記第１ダイがスプリットゲート型の技術を備える、請求項１１に記載の方法。
  16. 前記第２ダイがスプリットゲート型の技術を備える、請求項１１に記載の方法。
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