JP6229604B2 - 半導体スイッチング素子の制御回路 - Google Patents

Description

本発明は、半導体スイッチング素子の制御回路に関する。

パワーデバイスのひとつであるノーマリーオフ型の窒化ガリウム（ＧａＮ）を用いた半導体スイッチング素子は、高速スイッチング動作が可能である。しかし、窒化ガリウム素子は、例えば１Ｖ程度の閾値電圧のものがあるなど、通常のシリコンを主体とした構成のＦＥＴなどに比べると閾値電圧が低いためスイッチングに伴い、ノイズなどの影響で誤動作が発生しやすい。

そこで、窒化ガリウム素子のゲート駆動回路としては、オフ保持電圧を窒化ガリウム素子のソースに対して負に設定することで誤動作の発生を抑制している。この場合、通常のＦＥＴなどにおけるゲート駆動回路は正の単電源を用いているのに対して、窒化ガリウム素子のゲート駆動回路においては、負電圧でオフ保持するために新たに負電源を加える必要があるため、コストアップが避けられずまた、全体の構成も大型化してしまう問題があった。

一方、負電源を設ける代わりに、例えば、ゲート駆動回路にチャージポンプ機能を追加することで単電源から負電圧を生成することが考えられている。しかし、これによって負電源を生成するゲート駆動回路では、負電圧が単電源と同じ電圧となる。ところが、オフ保持のための負電圧をそのまま逆導通時のオフセットとして窒化ガリウム素子に加えることは、逆導通時の損失を増加させることにつながる。また、負電圧の生成に半導体スイッチ素子を追加する構成を採用するため制御が複雑になる欠点がある。

特開２００９−２１８２３号公報 特開２０００−５９１９５号公報

本発明は、上記事情を考慮してなされたもので、その目的は、窒化ガリウム素子のような低電圧で動作する半導体スイッチング素子に対して、適切な負電圧を生成する構成を別途に電源を設けたりすることなく、簡単な構成でなしうる半導体スイッチング素子の制御回路を提供することにある。

請求項１に記載の半導体スイッチング素子の制御回路は、ゲート駆動回路により駆動され、誘導性負荷に通電する半導体スイッチング素子と、出力端子間に直列に接続され、出力端子の負電位側端子から正電位側端子に向けて接続されるコンデンサおよび順方向のダイオードの直列回路からなる負電源回路とを備え、コンデンサとダイオードとの共通接続点は前記ゲート駆動回路の負電源側に接続される。

上記構成を採用することにより、半導体スイッチング素子がゲート駆動回路によりオフ状態に保持された状態では、誘導性負荷に流れる負荷電流で半導体スイッチング素子が逆導通状態になると、半導体スイッチング素子のオフセット電圧により負電源回路にも負荷電流が流れてコンデンサに充電する。この動作を繰り返すことで、コンデンサの充電が進むと、端子電圧が上昇し、ゲート駆動回路に対して負電位を与えることができる。これにより、半導体スイッチング素子を負電源回路により生成した負電位によりオフ状態に保持してノイズ等による誤動作を防止し、安定した動作を行わせることができる。

第１実施形態を示す電気的構成図 各部の制御状態と電位変化を示すタイムチャート ＧａＮ素子の電流電圧特性を示す図 第２実施形態を示す電気的構成図 第３実施形態を示す電気的構成図 第４実施形態を示す電気的構成図 第５実施形態を示す電気的構成図 第６実施形態を示す電気的構成図

（第１実施形態）
以下、本発明の第１実施形態について、図１〜図３を参照して説明する。
図１は電気的構成を示すもので、誘導性負荷であるコイル１に通電するハーフブリッジ回路２を示している。ハーフブリッジ回路２は、半導体スイッチング素子として、２個のＧａＮ（窒化ガリウム）素子３、４を設けている。２個のＧａＮ素子３、４は、ドレイン−ソース間を直列に接続し、電源端子ＶＤとグランド端子ＧＮＤとの間に接続されている。この場合、コイル１の他端子は例えばグランドＧＮＤに接続され、ハーフブリッジ回路２側からコイル１に給電および断電する動作を想定している。

各ＧａＮ素子３、４は、ゲートにそれぞれ制御回路５、６が接続され、オンオフの駆動信号が与えられる。制御回路５は、制御回路６と同じ構成とすることもできるし、通常のゲート駆動回路の構成を採用することもできる。また、制御回路６は、後述する負電源回路１３を備えた構成である。

ＧａＮ素子４のゲートには入力抵抗７を介してゲート駆動回路８が接続されている。ゲート駆動回路８は、コイル１への通断電の指令信号を受けてＧａＮ素子４へのゲート駆動信号を出力する。ゲート駆動回路８は、例えば一般的なプッシュプル回路を用いることができる。ゲート駆動回路８には直流電源９の正極端子が接続されるとともに、直流電源９の負極端子がコンデンサ１０を直列に介して接続されている。コンデンサ１０には並列にツェナーダイオード１１が図示極性で接続されている。ツェナーダイオード１１は、クランプ回路として機能する定電圧ダイオードである。

また、ゲート駆動回路８の負極電源端子はダイオード１２を順方向に介してＧａＮ素子４のドレインに接続されている。コンデンサ１０、ツェナーダイオード１１、ダイオード１２は、負電源回路１３を構成している。なお、コンデンサ１０は、ゲート駆動回路８の駆動に際して後述するように負電源として機能する。

次に、上記構成の作用について図２および図３も参照して説明する。ＧａＮ素子３、４は、コイル１への通電を制御するスイッチとして機能するので、動作上では、それぞれをＳＷ１、ＳＷ２として図２（ａ）、（ｂ）に示す。また、これらスイッチＳＷ１、ＳＷ２のオンオフ制御に伴い、ＧａＮ素子４のドレイン−ソース間電圧Ｖｄｓ２の変化を図２（ｃ）に示し、コンデンサ１０の端子電圧Ｖｃの変化を図２（ｄ）に示している。

図３は、ＧａＮ素子４の動作特性を示す図で、ゲート電圧Ｖｇｓをパラメータとして示している。この図からわかるように、ＧａＮ素子の逆導通側のＩＶ特性は、ゲート電位が大きい負電位になるにしたがって、ドレイン電位のオフセット電圧ΔＶｆがゲート電位の増加と同じだけ増加する特性を持っている。

このハーフブリッジ回路２は、ＧａＮ素子３および４を相補的に駆動させてコイル１に通電する。負荷であるコイル１への通電は、ＧａＮ素子３をオンさせて、電源ＶＤから負荷電流を供給し、負荷電流はコイル１の端子１ａ側から端子１ｂ側に流れる場合を想定している。また、電源ＶＤから負荷電流を供給しない期間においては、２つのＧａＮ素子３、４にいずれのゲート駆動回路８からもゲート駆動信号を与えないデッドタイム期間がある。ＧａＮ素子４は、オフ状態を保持するために、ゲートに負電圧を与えてオフ保持を行うことが必要である。

デッドタイム期間中に、オフ状態のＧａＮ素子４は、誘導性負荷であるコイル１の負荷電流によって逆導通し、Ｖｆのオフセット電圧が発生する。そのオフセット電圧Ｖｆにより、負電源回路１３に電流が流れ、はダイオード１２を通して負電圧発生用のコンデンサ１０に充電される。

この様子は、図２に示している。ＧａＮ素子４のドレイン−ソース間電圧Ｖｄｓ２は、時刻ｔ１でデッドタイムに入ると、コイル１の負荷電流によって逆導通し、Ｖｆのオフセット電圧が発生する。そして、このデッドタイム期間中（時刻ｔ１〜ｔ２の期間）は、ダイオード１２を介してコンデンサ１０に充電することでコンデンサ１０の端子電圧Ｖｃが０（Ｖ）からΔＶｃ（Ｖ）だけ上昇する。デッドタイム期間の終了時点ｔ２では、ＧａＮ素子４のドレイン−ソース間電圧Ｖｄｓ２はＶｆ＋ΔＶｃとなる。

この後、次のデッドタイム期間（時刻ｔ３〜ｔ４の期間）では、ＧａＮ素子４のＶｆのオフセットにはコンデンサの充電電圧Ｖｃが加えられるため、さらに高い電圧をコンデンサ１０に充電する。以下、デッドタイム期間が来る度に、その期間中においてコンデンサ１０への充電動作が繰り返される。

そして、充電動作を繰り返すうちに、コンデンサ１０の端子電圧Ｖｃがツェナーダイオード１１のツェナー電圧Ｖｚに達すると、これ以上の充電電流はツェナーダイオード１１に側路されることでコンデンサ１０への充電動作は停止する。このときコンデンサ１０の端子電圧Ｖｃは、ツェナー電圧Ｖｚにクランプされた状態となる。したがって、クランプ電圧Ｖｃｌａｍｐはこの実施形態においてはツェナー電圧Ｖｚに等しい。

このようにしてコンデンサ１０は、充電動作が繰り返し実施された後、端子電圧Ｖｃがクランプ電圧Ｖｃｌａｍｐ（＝Ｖｚ）に達すると、このクランプ電圧Ｖｃｌａｍｐがゲート駆動回路８の負電源端子に負電位として印加されるようになる。これにより、ＧａＮ素子４がオフ期間中においてゲート電位として負電位を与えることができ、これによって、ＧａＮ素子４がセルフターンオンなどによる誤動作を受けにくい状態とすることができる。

このような第１実施形態によれば、負電源として電源回路を付加することなく、コンデンサ１０とダイオード１２およびクランプ用のツェナーダイオード１１を付加した簡単な回路を追加するだけで負電源回路１３を設けることができ、これによって半導体スイッチング素子であるＧａＮ素子４のセルフターンオンなどによる誤動作防止を図ることができる。

（第２実施形態）
図４は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。図４に示すように、この実施形態では、負電源回路１３ａとして、ダイオード１２に直列に抵抗１４を接続した構成としている。抵抗１４は、突入電流防止の構成として設けるもので、コンデンサ１０に充電する場合に、時定数回路として機能する。これにより、デッドタイム期間に入る時点で、コンデンサ１０への充電電流が急激に流れる突入電流が発生するのを抑制することができる。

このような第２実施形態によっても、第１実施形態と同様の作用効果を得ることができるとともに、コンデンサ１０への充電動作で過大な電流が突入電流として流れるのを抑制できる。

（第３実施形態）
図５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。図５に示すように、この実施形態では、クランプ電圧Ｖｃｌａｍｐを発生するツェナーダイオード１１に代えて、スイッチ素子１５および電圧検出回路１６からなるクランプ回路１７を設ける構成としている。

すなわち、図５に示すように、コンデンサ１０とダイオード１２との間にスイッチ素子１５を設けている。また、コンデンサ１０の端子電圧Ｖｃをモニタする電圧検出回路１６を設けている。電圧検出回路１６は、コンデンサ１０の端子電圧Ｖｃがクランプ電圧Ｖｃｌａｍｐに達したか否かを判定し、達していない状態ではスイッチ素子１５をオン状態に保持し、達している状態ではスイッチ素子１５をオフさせる。

これにより、コンデンサ１０の端子電圧Ｖｃが低い状態では、電圧検出回路１６によりスイッチ素子１５がオン状態に保持されるため、２つのＧａＮ素子３、４がオフ状態となるデッドタイム期間中に、コンデンサ１０が負荷電流によって充電される。そして、コンデンサ１０の端子電圧Ｖｃが充電動作によってクランプ電圧Ｖｃｌａｍｐに達すると、電圧検出回路１６がスイッチ素子１５をオフさせるので、コンデンサ１０への充電経路が断たれ、コンデンサ１０の端子電圧Ｖｃはクランプ電圧Ｖｃｌａｍｐに保持され、且つ、以降の充電動作を行わないようにすることができる。

このようなスイッチ素子１５および電圧検出回路１６からなるクランプ回路１７を設けることで、コンデンサ１０の端子電圧Ｖｃがクランプ電圧Ｖｃｌａｍｐに達した後は、コンデンサ１０側への電流を流さない構成とすることができ、省電力化を図ることができる。

（第４実施形態）
図６は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、第３実施形態で示したクランプ回路１７に代えて、スイッチ素子１５および電圧検出回路１６からなるクランプ回路２１を具体的な回路構成として設けたものである。

図６に示すように、スイッチ素子１５に代えてｐチャンネル型ＦＥＴからなるトランジスタ１８を設けている。また、電圧検出回路１６に代えて、抵抗１９ａ、１９ｂを直列に接続した分圧回路１９とコンパレータ（比較回路）２０を設けている。なお、コンパレータ２０は、ヒステリシスコンパレータを用いてもよい。分圧回路１９は、ゲート駆動回路８の電源端子間に接続され、抵抗１９ｂの端子電圧をクランプ電圧Ｖｃｌａｍｐとしてコンパレータ２０の反転入力端子（−）に与えるように接続される。コンパレータ２０の非反転入力端子（＋）にはコンデンサ１０の端子電圧Ｖｃが入力されるように接続される。コンパレータ２０の出力端子はトランジスタ１８のゲートに出力される。これらトランジスタ１８、分圧回路１９およびコンパレータ２０によりクランプ回路２１が構成される。

前述同様にしてコンデンサ１０への充電動作を行う場合において、コンパレータ２０は、コンデンサ１０の端子電圧Ｖｃがクランプ電圧Ｖｃｌａｍｐに達していない状態ではトランジスタ１８をオン状態に駆動する信号を出力する。これにより、コンデンサ１０への充電経路が形成された状態となり、ＧａＮ素子３、４がオフ状態となるデッドタイム期間中に、コンデンサ１０への充電動作が行われる。

そして、コンデンサ１０の端子電圧Ｖｃがクランプ電圧Ｖｃｌａｍｐに達すると、コンパレータ２０は信号の出力状態を反転させてトランジスタ１８をオフ状態に移行させる。これにより、コンデンサ１０への充電経路が断たれた状態となり、コンデンサ１０へのこれ以上の充電動作が停止される。

したがって、このような第４実施形態によっても第３実施形態と同様の作用効果を得ることができる。
（第５実施形態）
図７は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体スイッチング素子として用いるＧａＮ素子３、４のいずれに対しても同様の構成の制御回路６を設けた構成である。

この実施形態においては、図７に示しているように、コイル１に対して負荷電流が双方向（図７中、矢印Ａ方向および矢印Ｂ方向）に流れる場合を想定している。つまり、コイル１には、第１実施形態に示したハーフブリッジ回路２が端子１ａ側に接続されるとともに、端子１ｂ側にも例えば同等のハーフブリッジ回路２が接続される構成である。これにより、コイル１の両端子１ａ、１ｂは電源ＶＤレベルとグランドＧＮＤレベルへの切り替え接続が可能となる構成である。

このような構成を採用しているので、コイル１の負荷電流が矢印Ａ方向に流れる前述の場合には、ＧａＮ素子４を駆動する制御回路６が負電源回路１３において負電源を確保することができる。また、コイル１の負荷電流が矢印Ｂ方向に流れる場合には、ＧａＮ素子３を駆動する制御回路６が負電源回路１３において負電源を確保することができるようになる。

したがって、このような第５実施形態によっても、第１実施形態と同様の効果を得ることができると共に、ＧａＮ素子３に接続する制御回路６においてもコイル１に矢印Ｂ方向に流れる負荷電流に対して同様の作用効果を得ることができる。

（第６実施形態）
図８は第６実施形態を示すもので、以下、第５実施形態と異なる部分について説明する。この実施形態は、第５実施形態におけるＧａＮ素子３に接続される制御回路６に代えて、直流電源９を設けない構成の制御回路６ａを設けるとともに、この制御回路６ａに対して電源を供給するＧａＮ素子４に対する制御回路６ｂを設けている。制御回路６ｂは、制御回路６ａに電源を供給する機能を除くと第５実施形態で示した制御回路６と同様の構成である。

図８に示すように、制御回路６ａは、直流電源９に代えて電源用コンデンサ２２が接続されている。この電源用コンデンサ２２は、制御回路６ｂの直流電源９の正極端子からダイオード２３を順方向に介して充電されるように接続されている。これにより、制御回路６ａは、直流電源９を設けることなく、また、電源回路を別途構成することなく、制御回路６ｂに接続される直流電源９から給電を受けて、制御回路６ｂと同等の動作をすることができる。

さらに、ＧａＮ素子３の負電源回路１３を備えるので、コイル１の負荷電流が矢印Ｂ方向に流れる場合には、そのデッドタイム期間中にコンデンサ１０に充電動作を行わせることで負電源を生成することができる。これにより、ＧａＮ素子３のオフゲート電圧を負電圧を印加する構成とすることができ、第５実施形態と同様の作用効果を得ることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

クランプ回路は、ツェナーダイオード１１や、スイッチ素子１５および電圧検出回路１６からなるクランプ回路１７や、トランジスタ１８、分圧回路１９およびコンパレータ２０からなるクランプ回路２１以外に、コンデンサ１０の端子電圧をクランプ電圧に制御する回路であれば種々の回路を用いることができる。

第１〜第４実施形態においては、ＧａＮ素子３に代えて通常のＭＯＳＦＥＴやＩＧＢＴを設けることもできる。
第２実施形態は、第３〜第６実施形態の構成にも適用することができる。

第３、第４実施形態は、第５、第６実施形態にも適用することができる。
半導体スイッチング素子は、実施形態で示したＧａＮ素子以外にも、低電圧で駆動可能な半導体スイッチング素子あるいは通常の半導体スイッチング素子で負電源を必要とするもの全般に適用できる。

図面中、１はコイル（誘導性負荷）、２はハーフブリッジ回路、３、４はＧａＮ素子（半導体スイッチング素子）、６、６ａ、６ｂは制御回路、８はゲート駆動回路、１０はコンデンサ、１１はツェナーダイオード（定電圧ダイオード、クランプ回路）、１２はダイオード、１３、１３ａ、１３ｂは負電源回路、１４は抵抗（突入電流防止用の抵抗）、１５はスイッチ素子、１６は電圧検出回路、１７はクランプ回路、１８はＦＥＴ（スイッチ素子、半導体スイッチング素子）、１９ａ、１９ｂは抵抗（基準電圧発生回路）、２０はコンパレータ（比較回路）、２１はクランプ回路、２２はコンデンサ、２３はダイオードである。

Claims (9)

1. 誘導性負荷の給電経路に設けられる半導体スイッチング素子の駆動をするゲート駆動回路と、
   前記半導体スイッチング素子の出力端子間に接続され、前記出力端子の負電位側端子から正電位側端子に向けて接続されるコンデンサおよび順方向のダイオードの直列回路からなる負電源回路とを備え、
   前記負電源回路の前記コンデンサと前記ダイオードとの共通接続点は前記ゲート駆動回路の負電源端子に接続されることを特徴とする半導体スイッチング素子の制御回路。
2. 請求項１に記載の半導体スイッチング素子の制御回路において、
   前記負電源回路は、前記コンデンサの端子電圧がクランプ電圧以上とならないようにするクランプ回路を備えたことを特徴とする半導体スイッチング素子の制御回路。
3. 請求項２に記載の半導体スイッチング素子の制御回路において、
   前記クランプ回路は、定電圧ダイオードにより構成したことを特徴とする半導体スイッチング素子の制御回路。
4. 請求項２に記載の半導体スイッチング素子の制御回路において、
   前記クランプ回路は、前記ダイオードの通電経路に設けられるスイッチ素子と、前記コンデンサの端子電圧を検出して検出電圧がクランプ電圧未満のときに前記スイッチ素子をオン状態に保持し、クランプ電圧以上では前記スイッチ手段をオフさせる電圧検出回路とを備えることを特徴とする半導体スイッチング素子の制御回路。
5. 請求項４に記載の半導体スイッチング素子の制御回路において、
   前記スイッチ素子は、制御信号によりオンオフ制御される半導体スイッチング素子であり、
   前記電圧検出回路は、前記クランプ電圧に相当する基準電圧を発生する基準電圧発生回路と、前記コンデンサの端子電圧と前記基準電圧とを比較し、その比較結果の信号により前記スイッチ素子のオンオフを切り替える比較回路であることを特徴とする半導体スイッチング素子の制御回路。
6. 請求項１から５のいずれか一項に記載の半導体スイッチング素子の制御回路において、
   前記誘導性負荷の給電経路に設けられる前記半導体スイッチング素子はノーマリーオフ型の窒化ガリウム（ＧａＮ）素子であることを特徴とする半導体スイッチング素子の制御回路。
7. 請求項１から６のいずれか一項に記載の半導体スイッチング素子の制御回路において、
   前記負電源回路の前記ダイオードに直列に突入電流防止用の抵抗を設けていることを特徴とする半導体スイッチング素子の制御回路。
8. 請求項１から７のいずれか一項に記載の半導体スイッチング素子の制御回路において、
   前記誘導性負荷に対して２個の半導体スイッチング素子を設けるハーフブリッジ回路を構成し、
   前記ハーフブリッジを構成する２個の前記半導体スイッチング素子のそれぞれに対して前記ゲート駆動回路および前記負電源回路を設けることを特徴とする半導体スイッチング素子の制御回路。
9. 請求項８に記載の半導体スイッチング素子の制御回路において、
   前記２個の半導体スイッチング素子のうち高電圧側に接続されるものに設けるゲート駆動回路の電源は、低電圧側に接続されるものに設けるゲート駆動回路の電源から供給する構成とすることを特徴とする半導体スイッチング素子の制御回路。

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