JP6215053B2 - 表示装置及びその製造方法 - Google Patents

Description

本発明は、酸化物半導体層を有する薄膜トランジスタを備えた表示装置及びその製造方法に関するものである。

近年、液晶表示装置及び有機ＥＬ表示装置等の薄型の表示装置について、開発が急速に進められている。これら薄型の表示装置は、表示品位を高めるために、複数の画素毎に当該画素を駆動するための薄膜トランジスタ（以下、ＴＦＴとも称する。）が配置されたアクティブマトリクス基板を有することが多い。

表示装置は、上記アクティブマトリクス基板と、当該基板に対向して配置されると共に枠状のシール部材を介して貼り合わされた対向基板とを有している。表示装置には、シール部材の内側に表示領域が形成される一方、当該表示領域の周囲外側に非表示領域が形成されている。

表示領域の画素に形成されるＴＦＴには、エキシマレーザにより溶融結晶化された低温ポリシリコン（以下、ＬＴＰＳとも称する。）が好適に用いられている。ＬＴＰＳを活性層に用いたＴＦＴは、閾値電圧が低くて高速駆動が可能であるという利点を有し、例えば、携帯電話、スマートフォン及びタブレット型端末等の高詳細ディスプレイにおいて広く利用されている。一方、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物半導体によりＴＦＴの半導体層を形成することについても試みられている。このような酸化物半導体によってＴＦＴを形成すれば、そのＴＦＴのオフリーク電流を大幅に低減することが可能になる。

また、近年、アクティブマトリクス基板の非表示領域において、当該アクティブマトリクス基板を構成しているガラス基板に駆動回路を直接に作り込んで集積化する開発が進められている。例えば、特許文献１には、表示領域のガラス基板に形成された画素駆動用ＴＦＴと、非表示領域のガラス基板に形成された駆動回路用ＴＦＴとを備えた表示装置について、画素駆動用ＴＦＴの活性層を酸化物半導体によって形成する一方、駆動回路用ＴＦＴの活性層を低温ポリシリコンによって形成することが開示されている。

そして、上記特許文献１における画素駆動用ＴＦＴは、酸化物半導体層が絶縁膜の表面に形成され、酸化物半導体層の表面にエッチングストッパ層が形成されている。そして、エッチングストッパ層の一部と酸化物半導体層の一部を覆うようにソース電極及びドレイン電極が形成されている。したがって、この画素駆動用ＴＦＴを形成する場合、酸化物半導体層及びエッチングストッパ層を覆う金属材料層をエッチングして、エッチングストッパ層を露出させることにより、残った金属材料層からソース電極及びドレイン電極を形成する。

特開２０１０−００３９１０号公報

しかし、上記特許文献１の表示装置では、駆動回路用ＴＦＴの活性層を低温ポリシリコンによって形成する一方、画素駆動用ＴＦＴの活性層を酸化物半導体によって形成しているものの、エッチングストッパ層を形成するためのマスクが必要になるため、表示装置の製造に要するマスク枚数が増加する結果、製造コストが上昇してしまう問題がある。

一方、仮にエッチングストッパ層を設けないようにすれば、ソース電極及びドレイン電極を形成する際に、酸化物半導体層がエッチングによって大きく損傷することが避けられないため、ＴＦＴの電気特性を高めることが難しい。

本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、活性層が酸化物半導体からなる画素駆動用ＴＦＴと、活性層が非酸化物半導体からなる駆動回路用ＴＦＴとが基板に形成された表示装置について、その製造コストの低減を図りながらも、ＴＦＴの電気特性を可及的に高めることにある。

上記の目的を達成するために、本発明に係る表示装置は、複数の画素が形成された表示領域と、該表示領域の周囲外側に設けられた非表示領域とを有する回路基板と、上記回路基板の表示領域に形成され、絶縁膜上に互いに離隔して配置されたソース電極及びドレイン電極と、該ソース電極及びドレイン電極の間の離隔部と該離隔部に隣接する上記ソース電極の一部及びドレイン電極の一部とを上記絶縁膜と反対側から覆うように設けられて酸化物半導体からなる第１活性層とを有し、上記画素を駆動するための画素駆動用ＴＦＴと、上記回路基板の非表示領域に形成され、非酸化物半導体からなる第２活性層を有して上記画素駆動用ＴＦＴを駆動するための駆動回路用ＴＦＴとを備えている。

また、本発明に係る表示装置の製造方法は、複数の画素が形成された表示領域と該表示領域の周囲外側に設けられた非表示領域とを有する回路基板を備えた表示装置を製造する方法であって、上記回路基板の表示領域となる領域に絶縁膜を形成する工程と、上記画素を駆動するための画素駆動用ＴＦＴを構成するソース電極及びドレイン電極を上記絶縁膜上に互いに離間した状態で形成する工程と、上記画素駆動用ＴＦＴを構成すると共に酸化物半導体からなる第１活性層を、上記ソース電極及びドレイン電極の間の離間部と該離間部に隣接する上記ソース電極の一部及びドレイン電極の一部とを上記絶縁膜と反対側から覆うように形成する工程と、上記画素駆動用ＴＦＴを駆動するための駆動回路用ＴＦＴを構成すると共に非酸化物半導体からなる第２活性層を、上記回路基板の非表示領域となる領域に形成する工程とを具備する。

本発明によれば、表示領域において画素駆動用ＴＦＴの第１活性層を酸化物半導体によって構成したので、その画素駆動用ＴＦＴのオフリーク電流を大幅に低減できる結果、他の回路機能を追加する必要がなくなり、開口率を大幅に高めることができる。さらに、非表示領域において駆動回路用ＴＦＴの第２活性層を非酸化物半導体によって構成したので、例えば閾値電圧が低い低温ポリシリコン等によって当該駆動回路用ＴＦＴを形成することができる。よって、駆動回路用ＴＦＴと画素駆動用ＴＦＴとを、回路基板に一体に形成すると共に、その駆動回路用ＴＦＴの信頼性を高めながら、画素駆動用ＴＦＴのオフリーク電流を大幅に低減できることとなる。しかも、画素駆動用ＴＦＴのソース電極及びドレイン電極の各一部を、当該ソース電極及びドレイン電極が配置されている絶縁膜と反対側から第１活性層によって覆う構成としたので、第１活性層上にエッチングストッパ層を形成する必要がない。よって、製造時に要するマスク枚数を減少させて製造コストを低減しながらも、ソース電極等を形成する際のエッチングによる第１活性層へのダメージを回避して、当該画素駆動用ＴＦＴの電気特性を高めることができる。

図１は、本実施形態１におけるＴＦＴ基板の構造を示す断面図である。 図２は、本実施形態１におけるＣＭＯＳインバータ回路を示す平面図である。 図３は、ＣＭＯＳインバータ回路の構成を示す回路図である。 図４は、液晶表示装置の概略構成を示す断面図である。 図５は、第２活性層が形成されたガラス基板を示す断面図である。 図６は、複数のゲート電極が形成されたガラス基板を示す断面図である。 図７は、層間絶縁膜が形成されたガラス基板を示す断面図である。 図８は、ソース電極及びドレイン電極が形成されたガラス基板を示す断面図である。 図９は、複数の酸化物半導体層が形成されたガラス基板を示す断面図である。 図１０は、本実施形態２におけるＴＦＴ基板の構造を示す断面図である。 図１１は、本実施形態２におけるＣＭＯＳインバータ回路を示す平面図である。 図１２は、複数のゲート電極が形成されたガラス基板を示す断面図である。 図１３は、複数の酸化物半導体層が形成されたガラス基板を示す断面図である。 図１４は、本実施形態３におけるＴＦＴ基板の構造を示す断面図である。 図１５は、図１６におけるXV−XV線断面の概略構成を示す断面図である。 図１６は、本実施形態３におけるＣＭＯＳインバータ回路を示す平面図である。 図１７は、複数のゲート電極が形成されたガラス基板を示す断面図である。 図１８は、複数の酸化物半導体層が形成されたガラス基板を示す断面図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。

《発明の実施形態１》
図１〜図９は、本発明の実施形態１を示している。

図１は、本実施形態１におけるＴＦＴ基板の構造を示す断面図である。図２は、本実施形態１におけるＣＭＯＳインバータ回路を示す平面図である。図３は、ＣＭＯＳインバータ回路の構成を示す回路図である。図４は、液晶表示装置の概略構成を示す断面図である。図５は、第２活性層が形成されたガラス基板を示す断面図である。

図６は、複数のゲート電極が形成されたガラス基板を示す断面図である。図７は、層間絶縁膜が形成されたガラス基板を示す断面図である。図８は、ソース電極及びドレイン電極が形成されたガラス基板を示す断面図である。図９は、複数の酸化物半導体層が形成されたガラス基板を示す断面図である。

本実施形態では、本発明に係る表示装置として液晶表示装置１を例に挙げて説明する。液晶表示装置１は、図４に示すように、液晶表示パネル１０と、この液晶表示パネル１０の背面側に配置された照明装置であるバックライトユニット２０とを備えている。

液晶表示パネル１０は、回路基板であるアクティブマトリクス基板としてのＴＦＴ基板１１と、ＴＦＴ基板１１に対向して配置された対向基板１２と、ＴＦＴ基板１１及び対向基板１２の間に設けられた液晶層１３とを有する。

また、液晶表示パネル１０及びＴＦＴ基板１１には、表示領域１６と、その周囲外側に設けられた額縁状の非表示領域１７とが形成されている。表示領域１６には、マトリクス状に配置された複数の画素（図示省略）が形成されている。画素は例えば赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３原色の何れかを表示し、Ｒ，Ｇ，Ｂの一組の画素からなる画素ユニットによって任意の色のカラー表示を行うようになっている。

上記対向基板１２には、それぞれ図示省略のカラーフィルタ及び共通電極等が形成されている。また、液晶層１３は、上記ＴＦＴ基板１１と対向基板１２との間に設けられたシール部材１４によって封止されている。

ＴＦＴ基板１１には、互いに並行して延びる複数のソース配線（図示省略）と、これらに直交して延びる複数のゲート配線（図示省略）とが形成されている。すなわち、ゲート配線及びソース配線からなる配線群は、全体として格子状に形成されている。その格子状の領域に、上記画素が形成されている。

ＴＦＴ基板１１の表示領域１６には、各画素毎に当該画素を駆動するための画素駆動用ＴＦＴ４１と、これに接続された画素電極２６とが、ガラス基板２１に形成されている。また、画素駆動用ＴＦＴ４１は、上記ソース配線及びゲート配線に接続されている。一方、ＴＦＴ基板１１の非表示領域１７には、画素駆動用ＴＦＴ４１を駆動するための駆動回路用ＴＦＴ４２が、ガラス基板２１上に直接に形成されている。

画素駆動用ＴＦＴ４１はｎチャネル型ＴＦＴであり、ＩＧＺＯ等の酸化物半導体からなる第１活性層３１を有している。一方、駆動回路用ＴＦＴ４２はｐチャネル型ＴＦＴであり、低温ポリシリコン（ＬＴＰＳ）等の非酸化物半導体からなる第２活性層３２を有している。

また、ＴＦＴ基板１１の非表示領域１７には、ＣＭＯＳ回路としてのＣＭＯＳインバータ回路４０が、ガラス基板２１に直接に形成されている。ＣＭＯＳインバータ回路４０は、図１〜図３に示すように、上記駆動回路用ＴＦＴ４２により構成されたｐチャネル型ＴＦＴ４２と、ＩＧＺＯ等の酸化物半導体からなる第３活性層３３を揺するｎチャネル型ＴＦＴ４３とを有している。

ここで、ＣＭＯＳインバータ回路４０は、ｐチャネル型ＴＦＴ４２のゲート電極３６と、ｎチャネル型ＴＦＴ４３のゲート電極３７に同じ信号電圧Ｖinが同時に入力されるようになっている。ｐチャネル型ＴＦＴ４２のソース電極４６には正電源ＶDDが接続される一方、ｎチャネル型ＴＦＴ４３のソース電極４７は電気的に接地されている。また、ｐチャネル型ＴＦＴ４２及びｎチャネル型ＴＦＴ４３は、共通のドレイン電極４５を有しており、このドレイン電極４５から信号電圧Ｖoutが出力されるようになっている。

次に、ＴＦＴ基板１１の構成について、図１を参照して詳細に説明する。ＴＦＴ基板１１は透明な絶縁性基板としてのガラス基板２１を有している。ガラス基板２１の一方の表面には、ベースコート層２２が形成されている。ベースコート層２２は、例えばＳｉＯ_２膜やＳｉＮｘ膜若しくはＳｉＯ_２膜及びＳｉＮｘ膜を含む積層構造等からなる絶縁膜である。

ベースコート層２２の表面には、非表示領域１７において低温ポリシリコンからなる第２活性層３２が所定の形状に形成されている。そして、ベースコート層２２上には、第２活性層３２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３は、例えばＳｉＯ_２膜等により構成されている。

ゲート絶縁膜２３の表面には、各ＴＦＴ４１，４２，４３を構成するゲート電極３５，３６，３７が形成されている。すなわち、画素駆動用ＴＦＴ４１及び駆動回路用ＴＦＴ４２は、互いに同じ層に形成されたゲート電極３５，３６をそれぞれ有している。図２に示すように、ｐチャネル型ＴＦＴ４２のゲート電極３６は、ｎチャネル型ＴＦＴ４３のゲート電極３７に並行して延びている。そして、ゲート絶縁膜２３上には、各ゲート電極３５，３６，３７を覆うように層間絶縁膜２４が形成されている。

層間絶縁膜２４の表面には、ソース電極３９，４６，４７及びドレイン電極３８，４５が形成されている。ソース電極４６及びドレイン電極４５は、層間絶縁膜２４及びゲート絶縁膜２３に形成されたコンタクトホール２９を介して第２活性層３２に接続されている。

すなわち、画素駆動用ＴＦＴ４１と、ＣＭＯＳインバータ回路４０のｎチャネル型ＴＦＴ４３とは、層間絶縁膜２４上に互いに離隔して配置されたソース電極３９，４７及びドレイン電極３８，４５を有している。層間絶縁膜２４上には、ソース電極３９及びドレイン電極３８の間に離隔部５１が形成されると共に、ソース電極４７及びドレイン電極４５の間に離隔部５３が形成されている。

そして、離隔部５１と、離隔部５１に隣接するソース電極３９の一部及びドレイン電極３８の一部とを層間絶縁膜２４と反対側から覆うように、酸化物半導体からなる第１活性層３１が設けられている。これと同様に、離隔部５３と、離隔部５３に隣接するソース電極４７の一部及びドレイン電極４５の一部とを層間絶縁膜２４と反対側から覆うように、酸化物半導体からなる第３活性層３３が設けられている。

このように、ＣＭＯＳインバータ回路４０のｎチャネル型ＴＦＴ４３は、画素駆動用ＴＦＴ４１におけるソース電極３９、ドレイン電極３８及び第１活性層３１と同じ位置関係にあるソース電極４７、ドレイン電極４５及び第３活性層３３を有している。

本実施形態では、図１及び図２に示すように、ＣＭＯＳインバータ回路４０におけるｐチャネル型ＴＦＴ４２の第２活性層３２とｎチャネル型ＴＦＴ４３の第３活性層３３とは、ＴＦＴ基板１１の表面の法線方向から見て互いに重ならないように配置されている。

上記層間絶縁膜２４の表面には、第１活性層３１、第３活性層３３、ソース電極３９，４６，４７及びドレイン電極３８，４５を覆うようにパッシベーション膜２５が形成されている。さらに、このパッシベーション膜２５の表面には、平坦化膜２７が形成されている。平坦化膜２７は、感光性を有する絶縁膜によって構成されている。平坦化膜２７の表面には例えばＩＴＯ等の透明導電膜からなる画素電極２６が形成されている。画素電極２６は、平坦化膜２７及びパッシベーション膜２５に形成されたコンタクトホール２８を介して画素駆動用ＴＦＴ４１のドレイン電極３８に接続されている。

−製造方法−
次に、上記液晶表示装置１の製造方法について、図１、図５〜図９を参照して説明する。まず、図５に示すように、ガラス基板２１に形成したベースコート層２２の表面に、例えばアモルファスシリコン（以下、ａ−Ｓｉともいう。）膜をＰＣＶＤ（Plasma Chemical Vapor Deposition）等により例えば５０ｎｍ程度の厚みに形成する。

続いて、ａ−Ｓｉ膜をエキシマレーザを用いた光照射によって結晶化させることにより、ポリシリコン（poly−Ｓｉ）膜を形成する（エキシマレーザアニール法）。次に、ポリシリコン膜の上にレジスト層を形成し、このレジスト層をパターニングマスクとして、ポリシリコン膜をエッチングすることにより、島状の半導体層３２を非表示領域１７に形成する。

次に、図６に示すように、上記半導体層３２を覆うようにゲート絶縁膜２３を形成する。ゲート絶縁膜２３は、例えば膜厚が５０ｎｍ〜１００ｎｍであるＳｉＯ_２膜によって形成する。その後に、必要に応じて半導体層３２全体に不純物の注入を行う。

続いて、ゲート絶縁膜２３の表面にゲート電極３５，３６，３７を形成する。ゲート電極３５，３６，３７は、スパッタ法又はＣＶＤ法等によってゲート絶縁膜２３の表面に堆積させた導電膜を、フォトリソグラフィ等によって所定形状にパターニングする。このとき、ゲート電極３６は、半導体層３２のうちチャネル領域となる領域を覆うように形成する。

そうして、画素駆動用ＴＦＴ４１のゲート電極３５と、駆動回路用ＴＦＴ４２であるｐチャネル型ＴＦＴ４２のゲート電極３６と、ｎチャネル型ＴＦＴ４３のゲート電極３７とを互いに同じ層に形成する。また、ｐチャネル型ＴＦＴ４２のゲート電極３６を、ｎチャネル型ＴＦＴ４３のゲート電極３７に並行して延びるように形成する。ここで、ｐチャネル型ＴＦＴ４２は、チャネル型ＴＦＴ４３と共にＣＭＯＳインバータ回路４０を構成する。

その後、ゲート電極３６をマスクとして半導体層３２に例えばボロンイオン等の不純物イオンを注入し、加熱による活性化処理を行う。こうして、半導体層３２に低抵抗化されたソース領域及びドレイン領域を形成することにより、ｐチャネル型ＴＦＴ４２を構成すると共に非酸化物半導体からなる第２活性層３２をＴＦＴ基板１１の非表示領域１７となる領域に形成する。

次に、図７に示すように、ガラス基板２１の全体亘って（すなわち、ＴＦＴ基板１１の表示領域１６となる領域と非表示領域１７となる領域とに亘って）、ゲート絶縁膜２３及びゲート電極３５，３６，３７を覆うように、層間絶縁膜２４を形成する。

続いて、図８に示すように、層間絶縁膜２４及びゲート絶縁膜２３に対し、第２活性層３２の上方位置においてコンタクトホール２９を形成する。その後、層間絶縁膜２４上に形成した導電膜をフォトリソグラフィ等によりパターニングすることによって、ソース電極３９，４６，４７及びドレイン電極３８，４５を形成する。ソース電極４６及びドレイン電極４５は、コンタクトホール２９を介して第２活性層３２にそれぞれ接続される。このとき、画素駆動用ＴＦＴ４１を構成するソース電極３９及びドレイン電極３８を層間絶縁膜２４上に互いに離間した状態で形成する。また、ｎチャネル型ＴＦＴ４３のソース電極４７及びドレイン電極４５を層間絶縁膜２４上に互いに離間した状態で形成する。

続いて、ソース電極３９，４６，４７及びドレイン電極３８，４５を直接に覆うように、例えば膜厚が３０ｎｍ〜１００ｎｍ程度である酸化物半導体膜をスパッタリング法により形成する。次に、この酸化物半導体膜に対し、フォトリソグラフィ及びレジストマスクを用いたエッチングを行うことにより、図９に示すように、離隔部５１とこの離隔部５１に隣接するソース電極３９の一部及びドレイン電極３８の一部とを層間絶縁膜２４と反対側から覆う島状の第１活性層３１を形成すると共に、離隔部５３とこの離隔部５３に隣接するソース電極４７の一部及びドレイン電極４５の一部とを層間絶縁膜２４と反対側から覆う島状の第３活性層３３を形成する。

すなわち、第３活性層３３は、第１活性層３１と同じ酸化物半導体からなる。また、第１活性層３１は、ＴＦＴ基板１１の表示領域１６となる領域に形成する。一方、第３活性層３３は、ＴＦＴ基板１１の非表示領域１７となる領域に形成する。そして、この工程では、第３活性層３３をＴＦＴ基板１１の表面の法線方向から見て第２活性層３２に重ならないように形成する。

このようにして、ゲート電極３６のガラス基板２１側に低温ポリシリコンの第２活性層３２が配置されたｐチャネル型ＴＦＴ（駆動回路用ＴＦＴ）４２と、ゲート電極３５，３７のガラス基板２１と反対側に酸化物半導体の第１活性層３１又は第３活性層３３が配置された画素駆動用ＴＦＴ４１及びｎチャネル型ＴＦＴ４３とを、同一のガラス基板２１上に形成することができる。

次に、上記第１活性層３１及び第３活性層３３を覆うようにパッシベーション膜２５を形成し、続いて、このパッシベーション膜２５の表面に平坦化膜２７を形成する。その後、画素駆動用ＴＦＴ４１におけるドレイン電極３８の上方位置において、パッシベーション膜２５及び平坦化膜２７にコンタクトホール２８を形成する。続いて、平坦化膜２７の表面に堆積させたＩＴＯ等の透明導電膜をフォトリソグラフィによって所定形状にパターニングすることにより、画素電極２６を形成する。

そうして、画素電極２６を覆うように配向膜（不図示）を形成し、ＴＦＴ基板１１を製造する。そして、ＴＦＴ基板１１と、別途形成しておいた対向基板１２とを液晶層１３及び枠状のシール部材１４を介して互いに貼り合わせることにより、液晶表示パネル１０を製造する。さらに、液晶表示パネル１０におけるＴＦＴ基板１１側にバックライトユニット２０を対向配置させて、液晶表示装置１を製造する。

−実施形態１の効果−
したがって、この実施形態１によると、表示領域１６において画素駆動用ＴＦＴ４１の第１活性層３１をＩＧＺＯ等の酸化物半導体によって構成したので、その画素駆動用ＴＦＴ４１のオフリーク電流を大幅に低減できる結果、他の回路機能を追加する必要がなくなり、開口率を大幅に高めることができる。さらに、非表示領域１７において駆動回路用ＴＦＴ（ｎチャネル型ＴＦＴ）４２の第２活性層３２を非酸化物半導体である低温ポリシリコンによって構成したので、その閾値電圧を低くして高速駆動させることが可能になる。よって、周辺回路であるＣＭＯＳインバータ回路４０と画素駆動用ＴＦＴ４１とを、ガラス基板２１に一体に形成すると共に、その駆動回路用ＴＦＴ４２の信頼性を高めながら、画素駆動用ＴＦＴ４１のオフリーク電流を大幅に低減できることとなる。

しかも、画素駆動用ＴＦＴ４１のソース電極３９及びドレイン電極３８の各一部を、当該ソース電極３９及びドレイン電極３８が配置されている層間絶縁膜２４と反対側から第１活性層３１によって覆う構成としたので、第１活性層３１上にエッチングストッパ層を形成する必要がない。これと同様に、ＣＭＯＳインバータ回路４０のｎチャネル型ＴＦＴ４３のソース電極４７及びドレイン電極４５の各一部を層間絶縁膜２４と反対側から第３活性層３３を覆うようにしたので、第３活性層３３上にもエッチングストッパ層を設ける必要がない。よって、製造時に要するマスク枚数を減少させて製造コストを低減しながらも、ソース電極３９，４７等を形成する際のエッチングによる第１活性層３１及び第３活性層３３へのダメージを回避して、画素駆動用ＴＦＴ４１及びｎチャネル型ＴＦＴ４３の電気特性を高めることができる。

さらに、画素駆動用ＴＦＴ４１の第１活性層３１と同じ酸化物半導体によって同時に形成した第３活性層３３を有するｎチャネル型ＴＦＴ４３と、低温ポリシリコンからなる第２活性層３２を有するｐチャネル型ＴＦＴ４２とによって、ＣＭＯＳインバータ回路４０を構成することができる。

ここで、ＣＭＯＳインバータ回路４０を構成するｎチャネル型ＴＦＴについて、従来のようにその活性層を低温ポリシリコンによって構成すれば、高速動作させるためにＬＤＤ（Lighty Doped Dorain）構造を形成する必要があり、製造工程が増加する問題がある。これに対し、本実施形態では、ＣＭＯＳインバータ回路４０を構成するｎチャネル型ＴＦＴ４３について、酸化物半導体によって第３活性層３３を形成するようにしたので、当該ＣＭＯＳインバータ回路４０の製造工程を減少させながらもその動作を高速化することができる。

また、従来から知られているＣＭＯＳインバータ回路は、当該回路を構成するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが、それぞれ低温ポリシリコン（ＬＴＰＳ）等の非酸化物半導体からなる活性層を有している。そして、各活性層は、同じ層において互いに隣り合って配置されている。本実施形態では、ＣＭＯＳインバータ回路４０について、ｎチャネル型ＴＦＴ４３の第３活性層３３を、ＴＦＴ基板１１の表面の法線方向から見て、ｐチャネル型ＴＦＴ４２の第２活性層３２と重ねないように配置しており、従来の活性層がそれぞれＬＴＰＳからなるｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを有するＣＭＯＳインバータ回路と同じ程度の占有面積で、ＣＭＯＳインバータ回路４０を形成することができる。

《発明の実施形態２》
図１０〜図１３は、本発明の実施形態２を示している。

図１０は、本実施形態２におけるＴＦＴ基板の構造を示す断面図である。図１１は、本実施形態２におけるＣＭＯＳインバータ回路を示す平面図である。図１２は、複数のゲート電極が形成されたガラス基板を示す断面図である。図１３は、複数の酸化物半導体層が形成されたガラス基板を示す断面図である。

尚、以降の各実施形態では、図１〜図９と同じ部分については同じ符号を付して、その詳細な説明を省略する。

本実施形態２は、上記実施形態１においてＣＭＯＳインバータ回路４０の構成を変更したものである。すなわち、上記実施形態１では、ＴＦＴ基板１１の表面の法線方向から見てｎチャネル型ＴＦＴ４３の第３活性層３３がｐチャネル型ＴＦＴ４２の第２活性層３２と重ならないように配置したのに対し、本実施形態２では、図１０に示すように、第３活性層３３をＴＦＴ基板１１の表面の法線方向から見て第２活性層３２に重なるように配置した。そして、ｐチャネル型ＴＦＴ４２及びｎチャネル型ＴＦＴ４３は、共通のゲート電極３６を有している。

すなわち、上記実施形態１と同様に、ＴＦＴ基板１１は透明な絶縁性基板としてのガラス基板２１を有している。ガラス基板２１の一方の表面には、ベースコート層２２が形成されている。ベースコート層２２の表面には、非表示領域１７において低温ポリシリコンからなる第２活性層３２が所定の形状に形成されている。そして、ベースコート層２２上には、第２活性層３２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３は、例えばＳｉＯ_２膜等により構成されている。

ゲート絶縁膜２３の表面には、各ＴＦＴ４１，４２，４３を構成するゲート電極３５，３６が形成されている。すなわち、画素駆動用ＴＦＴ４１及び駆動回路用ＴＦＴ４２は、互いに同じ層に形成されたゲート電極３５，３６をそれぞれ有している。図１０及び図１１に示すように、ｐチャネル型ＴＦＴ４２のゲート電極３６は、ｎチャネル型ＴＦＴ４３のゲート電極３６と同じである。そして、ゲート絶縁膜２３上には、各ゲート電極３５，３６を覆うように層間絶縁膜２４が形成されている。

層間絶縁膜２４の表面には、ソース電極３９，４６，４７及びドレイン電極３８，４５が形成されている。ソース電極４６及びドレイン電極４５は、層間絶縁膜２４及びゲート絶縁膜２３に形成されたコンタクトホール２９を介して第２活性層３２に接続されている。

すなわち、画素駆動用ＴＦＴ４１と、ＣＭＯＳインバータ回路４０のｎチャネル型ＴＦＴ４３とは、層間絶縁膜２４上に互いに離隔して配置されたソース電極３９，４７及びドレイン電極３８，４５を有している。層間絶縁膜２４上には、ソース電極３９及びドレイン電極３８の間に離隔部５１が形成されると共に、ソース電極４７及びドレイン電極４５の間に離隔部５３が形成されている。

そして、離隔部５１と、離隔部５１に隣接するソース電極３９の一部及びドレイン電極３８の一部とを層間絶縁膜２４と反対側から覆うように、酸化物半導体からなる第１活性層３１が設けられている。これと同様に、離隔部５３と、離隔部５３に隣接するソース電極４７の一部及びドレイン電極４５の一部とを層間絶縁膜２４と反対側から覆うように、酸化物半導体からなる第３活性層３３が設けられている。

上記層間絶縁膜２４の表面には、第１活性層３１、第３活性層３３、ソース電極３９，４６，４７及びドレイン電極３８，４５を覆うようにパッシベーション膜２５が形成されている。さらに、このパッシベーション膜２５の表面には、平坦化膜２７が形成されている。平坦化膜２７の表面には例えばＩＴＯ等の透明導電膜からなる画素電極２６が形成されている。画素電極２６は、平坦化膜２７及びパッシベーション膜２５に形成されたコンタクトホール２８を介して画素駆動用ＴＦＴ４１のドレイン電極３８に接続されている。

−製造方法−
上記液晶表示装置１を製造する場合には、まず、図１２に示すように、ガラス基板２１に形成したベースコート層２２の表面に、例えばａ−Ｓｉ膜をＰＣＶＤ等により例えば５０ｎｍ程度の厚みに形成する。続いて、エキシマレーザアニール法により、ａ−Ｓｉ膜からポリシリコン膜を形成する。次に、ポリシリコン膜をエッチングすることにより、島状の半導体層３２を非表示領域１７に形成する。

次に、上記半導体層３２を覆うようにゲート絶縁膜２３を形成する。ゲート絶縁膜２３は、例えば膜厚が５０ｎｍ〜１００ｎｍであるＳｉＯ_２膜によって形成する。その後に、必要に応じて半導体層３２全体に不純物の注入を行う。続いて、スパッタ法又はＣＶＤ法等によってゲート絶縁膜２３の表面に堆積させた導電膜を、フォトリソグラフィ等によって所定形状にパターニングすることにより、ゲート電極３５，３６を形成する。ゲート電極３６は、ｐチャネル型ＴＦＴ４２及びｎチャネル型ＴＦＴ４３に共通のゲート電極である。その後、ゲート電極３６をマスクとして半導体層３２に例えばボロンイオン等の不純物イオンを注入し、加熱による活性化処理を行うことにより、第２活性層３２を形成する。

次に、図１３に示すように、ガラス基板２１の全体亘って、ゲート絶縁膜２３及びゲート電極３５，３６を覆うように、層間絶縁膜２４を形成する。続いて、層間絶縁膜２４及びゲート絶縁膜２３に対し、第２活性層３２の上方位置においてコンタクトホール２９を形成する。その後、層間絶縁膜２４上に形成した導電膜をフォトリソグラフィ等によりパターニングすることによって、ソース電極３９，４６，４７及びドレイン電極３８，４５を形成する。

このとき、ｎチャネル型ＴＦＴ４３のソース電極４７の一部及びドレイン電極４５の一部が、第２活性層３２に重なるようにする。そうして、ソース電極４６及びドレイン電極４５は、コンタクトホール２９を介して第２活性層３２にそれぞれ接続される。

続いて、ソース電極３９，４６，４７及びドレイン電極３８，４５を直接に覆うように、例えば膜厚が３０ｎｍ〜１００ｎｍ程度である酸化物半導体膜をスパッタリング法により形成する。次に、この酸化物半導体膜に対し、フォトリソグラフィ及びレジストマスクを用いたエッチングを行うことにより、図１３に示すように、離隔部５１，５３をそれぞれ覆う島状の第１活性層３１及び第３活性層３３を形成する。このとき、第３活性層３３を、ＴＦＴ基板１１の表面の法線方向から見て第２活性層３２に重なるように形成する。

次に、上記第１活性層３１及び第３活性層３３を覆うようにパッシベーション膜２５を形成し、続いて、このパッシベーション膜２５の表面に平坦化膜２７を形成する。その後、画素駆動用ＴＦＴ４１におけるドレイン電極３８の上方位置において、パッシベーション膜２５及び平坦化膜２７にコンタクトホール２８を形成する。続いて、平坦化膜２７の表面に堆積させたＩＴＯ等の透明導電膜をフォトリソグラフィによって所定形状にパターニングすることにより、画素電極２６を形成する。こうして、ＴＦＴ基板１１を製造する。

−実施形態２の効果−
したがって、この実施形態２によっても、上記実施形態１と同様に、第１活性層３１をＩＧＺＯ等の酸化物半導体によって構成したので、画素駆動用ＴＦＴ４１のオフリーク電流を大幅に低減でき、開口率を大幅に高めることができる。さらに、駆動回路用ＴＦＴ（ｎチャネル型ＴＦＴ）４２の第２活性層３２を低温ポリシリコンによって構成したので、その閾値電圧を低くして高速駆動させることが可能になる。よって、周辺回路であるＣＭＯＳインバータ回路４０と画素駆動用ＴＦＴ４１とを、ガラス基板２１に一体に形成すると共に、その駆動回路用ＴＦＴ４２の信頼性を高めながら、画素駆動用ＴＦＴ４１のオフリーク電流を大幅に低減できることとなる。

しかも、画素駆動用ＴＦＴ４１のソース電極３９及びドレイン電極３８の各一部を、当該ソース電極３９及びドレイン電極３８が配置されている層間絶縁膜２４と反対側から第１活性層３１によって覆う構成とし、ＣＭＯＳインバータ回路４０のｎチャネル型ＴＦＴ４３のソース電極４７及びドレイン電極４５の各一部を層間絶縁膜２４と反対側から第３活性層３３を覆う構成としたので、第１活性層３１上及び第３活性層３３上のそれぞれにエッチングストッパ層を形成する必要がない。よって、製造時に要するマスク枚数を減少させて製造コストを低減しながらも、ソース電極３９，４７等を形成する際のエッチングによる第１活性層３１及び第３活性層３３へのダメージを回避して、画素駆動用ＴＦＴ４１及びｎチャネル型ＴＦＴ４３の電気特性を高めることができる。

さらに、ＣＭＯＳインバータ回路４０を構成するｎチャネル型ＴＦＴ４３について、酸化物半導体によって第３活性層３３を形成するようにしたので、ＬＤＤ構造を有する低温ポリシリコンの活性層を有する従来の構成に比べて、当該ＣＭＯＳインバータ回路４０の製造工程を減少させながらもその動作を高速化することができる。

さらにまた、本実施形態では、ＣＭＯＳインバータ回路４０について、ｎチャネル型ＴＦＴ４３の第３活性層３３を、ＴＦＴ基板１１の表面の法線方向から見て、ｐチャネル型ＴＦＴ４２の第２活性層３２と重ねて配置したので、その専有面積を小さくしてＣＭＯＳインバータ回路４０を小型化することができる。

《発明の実施形態３》
図１４〜図１８は、本発明の実施形態３を示している。

図１４は、本実施形態３におけるＴＦＴ基板の構造を示す断面図である。図１５は、図１６におけるXV−XV線断面の概略構成を示す断面図である。図１６は、本実施形態３におけるＣＭＯＳインバータ回路を示す平面図である。図１７は、複数のゲート電極が形成されたガラス基板を示す断面図である。図１８は、複数の酸化物半導体層が形成されたガラス基板を示す断面図である。

本実施形態３は、上記実施形態１においてＣＭＯＳインバータ回路４０の構成を変更したものである。すなわち、本実施形態３は、ＴＦＴ基板１１の表面の法線方向から見てｎチャネル型ＴＦＴ４３の第３活性層３３がｐチャネル型ＴＦＴ４２の第２活性層３２と重ならない点で、上記実施形態１と同様である。

しかし、実施形態１ではＣＭＯＳインバータ回路４０のゲート電極３６，３７が互いに並行して延びるように形成されていたのに対し、本実施形態３では、ｐチャネル型ＴＦＴ４２のゲート電極３６は、ｎチャネル型ＴＦＴ４３のゲート電極３６と互いに接続されて直線状に延びるように形成されている点で、相違している。

すなわち、上記実施形態１と同様に、ＴＦＴ基板１１は透明な絶縁性基板としてのガラス基板２１を有している。ガラス基板２１の一方の表面には、ベースコート層２２が形成されている。ベースコート層２２の表面には、非表示領域１７において低温ポリシリコンからなる第２活性層３２が所定の形状に形成されている。そして、ベースコート層２２上には、第２活性層３２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３は、例えばＳｉＯ_２膜等により構成されている。

ゲート絶縁膜２３の表面には、各ＴＦＴ４１，４２，４３を構成するゲート電極３５，３６が形成されている。すなわち、画素駆動用ＴＦＴ４１及び駆動回路用ＴＦＴ４２は、互いに同じ層に形成されたゲート電極３５，３６をそれぞれ有している。図１４〜図１６に示すように、ｐチャネル型ＴＦＴ４２のゲート電極３６は、ｎチャネル型ＴＦＴ４３のゲート電極３６と共通化されている。そして、ゲート絶縁膜２３上には、各ゲート電極３５，３６を覆うように層間絶縁膜２４が形成されている。

層間絶縁膜２４の表面には、ソース電極３９，４６，４７及びドレイン電極３８，４５が形成されている。ソース電極４６及びドレイン電極４５は、層間絶縁膜２４及びゲート絶縁膜２３に形成されたコンタクトホール２９を介して第２活性層３２に接続されている。

すなわち、画素駆動用ＴＦＴ４１と、ＣＭＯＳインバータ回路４０のｎチャネル型ＴＦＴ４３とは、層間絶縁膜２４上に互いに離隔して配置されたソース電極３９，４７及びドレイン電極３８，４５を有している。層間絶縁膜２４上には、ソース電極３９及びドレイン電極３８の間に離隔部５１が形成されると共に、ソース電極４７及びドレイン電極４５の間にも離隔部（図示省略）が形成されている。

そして、離隔部５１と、離隔部５１に隣接するソース電極３９の一部及びドレイン電極３８の一部とを層間絶縁膜２４と反対側から覆うように、酸化物半導体からなる第１活性層３１が設けられている。これと同様に、ソース電極４７及びドレイン電極４５の間の離隔部と、この離隔部に隣接するソース電極４７の一部及びドレイン電極４５の一部とを層間絶縁膜２４と反対側から覆うように、酸化物半導体からなる第３活性層３３が設けられている。

第３活性層３３は、ＴＦＴ基板１１の表面の法線方向から見て、第２活性層３２に対してゲート電極３６が延びる方向に互いにずれて配置され、互いに重ならないようになっている。

上記層間絶縁膜２４の表面には、第１活性層３１、第３活性層３３、ソース電極３９，４６，４７及びドレイン電極３８，４５を覆うようにパッシベーション膜２５が形成されている。さらに、このパッシベーション膜２５の表面には、平坦化膜２７が形成されている。平坦化膜２７の表面には例えばＩＴＯ等の透明導電膜からなる画素電極２６が形成されている。画素電極２６は、平坦化膜２７及びパッシベーション膜２５に形成されたコンタクトホール２８を介して画素駆動用ＴＦＴ４１のドレイン電極３８に接続されている。

−製造方法−
上記液晶表示装置１を製造する場合には、まず、図１７に示すように、ガラス基板２１に形成したベースコート層２２の表面に、例えばａ−Ｓｉ膜をＰＣＶＤ等により例えば５０ｎｍ程度の厚みに形成する。続いて、エキシマレーザアニール法により、ａ−Ｓｉ膜からポリシリコン膜を形成する。次に、ポリシリコン膜をエッチングすることにより、島状の半導体層３２を非表示領域１７に形成する。

次に、上記半導体層３２を覆うようにゲート絶縁膜２３を形成する。ゲート絶縁膜２３は、例えば膜厚が５０ｎｍ〜１００ｎｍであるＳｉＯ_２膜によって形成する。その後に、必要に応じて半導体層３２全体に不純物の注入を行う。続いて、スパッタ法又はＣＶＤ法等によってゲート絶縁膜２３の表面に堆積させた導電膜を、フォトリソグラフィ等によって所定形状にパターニングすることにより、ゲート電極３５，３６を形成する。このとき、ｐチャネル型ＴＦＴ４２のゲート電極３６を、ｎチャネル型ＴＦＴ４３のゲート電極３７と互いに接続して直線状に延びるように形成する。

その後、ゲート電極３６をマスクとして半導体層３２に例えばボロンイオン等の不純物イオンを注入し、加熱による活性化処理を行うことにより、第２活性層３２を形成する。

次に、図１８に示すように、ガラス基板２１の全体亘って、ゲート絶縁膜２３及びゲート電極３５，３６を覆うように、層間絶縁膜２４を形成する。続いて、層間絶縁膜２４及びゲート絶縁膜２３に対し、第２活性層３２の上方位置においてコンタクトホール２９を形成する。その後、層間絶縁膜２４上に形成した導電膜をフォトリソグラフィ等によりパターニングすることによって、ソース電極３９，４６，４７及びドレイン電極３８，４５を形成する。そうして、ソース電極４６及びドレイン電極４５は、コンタクトホール２９を介して第２活性層３２にそれぞれ接続される。

続いて、ソース電極３９，４６，４７及びドレイン電極３８，４５を直接に覆うように、例えば膜厚が３０ｎｍ〜１００ｎｍ程度である酸化物半導体膜をスパッタリング法により形成する。次に、この酸化物半導体膜に対し、フォトリソグラフィ及びレジストマスクを用いたエッチングを行うことにより、図１８に示すように、離隔部５１又はソース電極４７及びドレイン電極４５の間の離隔部を覆う島状の第１活性層３１及び第３活性層３３を形成する。

次に、上記第１活性層３１及び第３活性層３３を覆うようにパッシベーション膜２５を形成し、続いて、このパッシベーション膜２５の表面に平坦化膜２７を形成する。その後、画素駆動用ＴＦＴ４１におけるドレイン電極３８の上方位置において、パッシベーション膜２５及び平坦化膜２７にコンタクトホール２８を形成する。続いて、平坦化膜２７の表面に堆積させたＩＴＯ等の透明導電膜をフォトリソグラフィによって所定形状にパターニングすることにより、画素電極２６を形成する。こうして、ＴＦＴ基板１１を製造する。

−実施形態３の効果−
したがって、この実施形態３によっても、上記実施形態１と同様に、第１活性層３１をＩＧＺＯ等の酸化物半導体によって構成したので、画素駆動用ＴＦＴ４１のオフリーク電流を大幅に低減でき、開口率を大幅に高めることができる。さらに、駆動回路用ＴＦＴ（ｎチャネル型ＴＦＴ）４２の第２活性層３２を低温ポリシリコンによって構成したので、その閾値電圧を低くして高速駆動させることが可能になる。よって、周辺回路であるＣＭＯＳインバータ回路４０と画素駆動用ＴＦＴ４１とを、ガラス基板２１に一体に形成すると共に、その駆動回路用ＴＦＴ４２の信頼性を高めながら、画素駆動用ＴＦＴ４１のオフリーク電流を大幅に低減できることとなる。

しかも、画素駆動用ＴＦＴ４１のソース電極３９及びドレイン電極３８の各一部を、当該ソース電極３９及びドレイン電極３８が配置されている層間絶縁膜２４と反対側から第１活性層３１によって覆う構成とし、ＣＭＯＳインバータ回路４０のｎチャネル型ＴＦＴ４３のソース電極４７及びドレイン電極４５の各一部を層間絶縁膜２４と反対側から第３活性層３３を覆う構成としたので、第１活性層３１上及び第３活性層３３上のそれぞれにエッチングストッパ層を形成する必要がない。よって、製造時に要するマスク枚数を減少させて製造コストを低減しながらも、ソース電極３９，４７等を形成する際のエッチングによる第１活性層３１及び第３活性層３３へのダメージを回避して、画素駆動用ＴＦＴ４１及びｎチャネル型ＴＦＴ４３の電気特性を高めることができる。

さらに、ＣＭＯＳインバータ回路４０を構成するｎチャネル型ＴＦＴ４３について、酸化物半導体によって第３活性層３３を形成するようにしたので、ＬＤＤ構造を有する低温ポリシリコンの活性層を有する従来の構成に比べて、当該ＣＭＯＳインバータ回路４０の製造工程を減少させながらもその動作を高速化することができる。

《その他の実施形態》
上記実施形態１〜３では、ＣＭＯＳインバータ回路４０を有する表示装置について説明したが、本発明はこれに限らず、例えば、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シフトレジスタ回路、サンプリング回路、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、ラッチ回路、又はバッファ回路等を有する他のＣＭＯＳ回路を有する表示装置についても同様に適用することが可能である。

また、酸化物半導体の他の例としては、ＩｎＧａＯ_３（ＺｎＯ）_５、ＭｇｘＺｎ_１−ｘＯ（酸化マグネシウム亜鉛）、ＣｄＺｎ_１−ｘＯ（酸化カドミウム亜鉛）、ＣｄＯ（酸化カドミウム）、又はａ−ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物半導体）等を挙げることができる。また、１族元素、１３族元素、１４族元素、１５族元素及び１７族元素のうち１種類又は複数種類の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態及び多結晶質状態が混在した微結晶状態のもの、又は不純物元素が添加されていないものを用いることも可能である。

また、非酸化物半導体は低温ポリシリコン以外の他のシリコン等の半導体であってもよい。

上記実施形態１〜３では液晶表示装置について本発明を説明したが、本発明は例えば有機ＥＬ表示装置等の他の表示装置についても同様に適用することができる。

また、本発明は上記実施形態１〜３に限定されるものでなく、本発明には、これらの実施形態１〜３を適宜組み合わせた構成が含まれる。

以上説明したように、本発明は、酸化物半導体層を有する薄膜トランジスタを備えた表示装置及びその製造方法について有用である。

１ 液晶表示装置
１１ ＴＦＴ基板（回路基板）
１６ 表示領域
１７ 非表示領域
２１ ガラス基板
３１ 第１活性層
３２ 第２活性層、半導体層
３３ 第３活性層
３５，３６，３７ ゲート電極
３８，４５ ドレイン電極
３９，４６，４７ ソース電極
４０ ＣＭＯＳインバータ回路
４１ 画素駆動用ＴＦＴ
４２ ｐチャネル型ＴＦＴ（駆動回路用ＴＦＴ）
４３ ｎチャネル型ＴＦＴ
４５ ドレイン電極
５１，５３ 離隔部

Claims (8)

1. 複数の画素が形成された表示領域と、該表示領域の周囲外側に設けられた非表示領域とを有する回路基板と、
   上記回路基板の表示領域に形成され、絶縁膜上に互いに離隔して配置されたソース電極及びドレイン電極と、該ソース電極及びドレイン電極の間の離隔部と該離隔部に隣接する上記ソース電極の一部及びドレイン電極の一部とを上記絶縁膜と反対側から覆うように設けられて酸化物半導体からなる第１活性層とを有し、上記画素を駆動するための画素駆動用ＴＦＴと、
   上記回路基板の非表示領域に形成され、低温ポリシリコンからなる第２活性層を有して上記画素駆動用ＴＦＴを駆動するための駆動回路用ＴＦＴとを備え、
   上記回路基板の非表示領域には、上記駆動回路用ＴＦＴにより構成されたｐチャネル型ＴＦＴと、上記酸化物半導体からなる第３活性層を有するｎチャネル型ＴＦＴとを有するＣＭＯＳ回路が形成され、
   上記ＣＭＯＳ回路における上記ｐチャネル型ＴＦＴの第２活性層と上記ｎチャネル型ＴＦＴの第３活性層とは、上記回路基板の表面の法線方向から見て互いに重なっており、
   上記第３活性層は、上記第２活性層の上層に形成され、
   上記ｐチャネル型ＴＦＴ及び上記ｎチャネル型ＴＦＴは、共通のゲート電極を有していることを特徴とする表示装置。
2. 請求項１に記載された表示装置において、
   上記画素駆動用ＴＦＴ及び上記駆動回路用ＴＦＴは、互いに同じ層に形成されたゲート電極をそれぞれ有している
   ことを特徴とする表示装置。
3. 前記酸化物半導体がＩｎ−Ｇａ−Ｚｎ−Ｏであることを特徴とする請求項１に記載の表示装置。
4. 上記共通のゲート電極が、上記第３活性層下の上記絶縁膜と、上記第２活性層上のゲート絶縁膜との間に配置されることを特徴とする請求項１に記載の表示装置。
5. 上記共通のゲート電極が、上記画素駆動用ＴＦＴのゲート電極と同層に形成されることを特徴とする請求項１に記載の表示装置。
6. 複数の画素が形成された表示領域と該表示領域の周囲外側に設けられた非表示領域とを有する回路基板を備えた表示装置を製造する方法であって、
   上記回路基板の表示領域となる領域に絶縁膜を形成する工程と、
   上記画素を駆動するための画素駆動用ＴＦＴを構成するソース電極及びドレイン電極を上記絶縁膜上に互いに離間した状態で形成する工程と、
   上記画素駆動用ＴＦＴを構成すると共に酸化物半導体からなる第１活性層を、上記ソース電極及びドレイン電極の間の離間部と該離間部に隣接する上記ソース電極の一部及びドレイン電極の一部とを上記絶縁膜と反対側から覆うように形成する工程と、
   上記画素駆動用ＴＦＴを駆動するための駆動回路用ＴＦＴを構成すると共に低温ポリシリコンからなる第２活性層を、上記回路基板の非表示領域となる領域に形成する工程と、
   上記第２活性層上にゲート絶縁膜を形成する工程とを具備し、
   上記第１活性層を形成する工程では、ｎチャネル型ＴＦＴを構成すると共に上記第１活性層と同じ酸化物半導体からなる第３活性層を上記回路基板の非表示領域となる領域に形成し、
   上記第２活性層を形成する工程では、上記駆動回路用ＴＦＴとしてのｐチャネル型ＴＦＴを構成する上記第２活性層を形成し、
   上記ｐチャネル型ＴＦＴは、上記ｎチャネル型ＴＦＴと共にＣＭＯＳ回路を構成し、
   上記絶縁膜を形成する工程の前に、前記ゲート絶縁膜上に上記ｐチャネル型ＴＦＴ及び上記ｎチャネル型ＴＦＴに共通のゲート電極を形成するとともに、上記絶縁膜を形成する工程において、該ゲート電極を覆うように上記絶縁膜を形成し、
   上記第３活性層を形成する工程では、上記第３活性層を、上記回路基板の表面の法線方向から見て上記第２活性層に重なるように形成することを特徴とする表示装置の製造方法。
7. 請求項６に記載された表示装置の製造方法において、
   上記絶縁膜を形成する工程の前に、上記画素駆動用ＴＦＴのゲート電極と上記駆動回路用ＴＦＴのゲート電極とを互いに同じ層に形成し、
   上記絶縁膜を形成する工程では、各上記ゲート電極を上記絶縁膜によって覆うことを特徴とする表示装置の製造方法。
8. 前記酸化物半導体がＩｎ−Ｇａ−Ｚｎ−Ｏであることを特徴とする請求項６に記載の表示装置の製造方法。

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