[go: up one dir, main page]

JP6195444B2 - ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法 - Google Patents

ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法 Download PDF

Info

Publication number
JP6195444B2
JP6195444B2 JP2013007027A JP2013007027A JP6195444B2 JP 6195444 B2 JP6195444 B2 JP 6195444B2 JP 2013007027 A JP2013007027 A JP 2013007027A JP 2013007027 A JP2013007027 A JP 2013007027A JP 6195444 B2 JP6195444 B2 JP 6195444B2
Authority
JP
Japan
Prior art keywords
data
low
speed data
clock signal
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013007027A
Other languages
English (en)
Other versions
JP2014138353A (ja
Inventor
惠司 森川
惠司 森川
暁 亀谷
暁 亀谷
今井　誠
誠 今井
和正 西本
和正 西本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Saturn Licensing LLC
Original Assignee
Saturn Licensing LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Saturn Licensing LLC filed Critical Saturn Licensing LLC
Priority to JP2013007027A priority Critical patent/JP6195444B2/ja
Priority to CN201810756114.7A priority patent/CN108766386B/zh
Priority to CN201410012374.5A priority patent/CN103945158B/zh
Priority to US14/153,252 priority patent/US9069490B2/en
Publication of JP2014138353A publication Critical patent/JP2014138353A/ja
Application granted granted Critical
Publication of JP6195444B2 publication Critical patent/JP6195444B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/12—Use of DVI or HDMI protocol in interfaces along the display data pipeline

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Television Systems (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

本技術は、ソース機器、通信システム、および、ソース機器の制御方法に関する。詳しくは、速度の異なる複数の信号を送信するソース機器、通信システム、および、ソース機器の制御方法に関する。
従来、機器間で映像信号や音声信号を送受信するためのインターフェースとして、ＨＤＭＩ（High-Definition Multimedia Interface）やＤＶＩ（Digital Video Interface）などが用いられている。これらのインターフェースの規格の中には、映像信号に音声信号を多重化して１本のケーブルで送受信することができるものがある。映像信号および音声信号を多重化することができる規格としては、ＨＤＭＩなどがある。
ＨＤＭＩなどの規格に従って、映像信号に音声信号を多重化して送信する場合、ソース機器は、一般に、垂直同期信号や水平同期信号のブランキング期間において音声信号を送信する（例えば、特許文献１参照。）。
特開２００６−４２２１９号公報
しかしながら、上述の従来技術では、複数の映像信号を同時に送信することができないおそれがある。これは、映像信号のデータ量が音声信号よりも多く、ブランキング期間内に収まらないことが多いためである。したがって、ＨＤＭＩ等の規格に従って複数の映像信号を同時に送信する場合には、ソース機器は、これらの映像信号を多重化せずに、複数本のケーブルを介して別々に送信する。
本技術はこのような状況に鑑みて生み出されたものであり、複数の映像信号を同時に１本のケーブルで送信することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給部と、上記複数のクロック信号のうち上記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給部と、上記低クロック信号の周波数に対する上記高クロック信号の周波数の比に応じた所定数に上記低速データを分割する分割部と、上記分割された低速データと上記高速データとを所定サイズのデータに格納して送信するデータ送信部とを具備するソース機器、および、その制御方法である。これにより、分割された低速データと高速データとが所定サイズのデータに格納して送信されるという作用をもたらす。
また、この第１の側面において、上記供給された上記低速データを上記高クロック信号に同期して上記所定数のデータとして保持する保持部をさらに備え、上記分割部は、上記保持部から上記所定数のデータの各々を上記高クロック信号に同期して順に読み出して上記分割された低速データとして供給してもよい。これにより、低速データが高クロック信号に同期して所定数のデータとして保持されて、所定数のデータの各々が高クロック信号に同期して順に読み出されるという作用をもたらす。
また、この第１の側面において、上記分割部は、上記高クロック信号に同期してカウント値を計数するカウンタと、上記カウント値に基づいて上記所定数のデータの各々を順に選択して読み出すセレクタとを備えてもよい。これにより、高クロック信号に同期して計数されたカウンタ値に基づいて所定数のデータの各々が順に選択して読み出されるという作用をもたらす。
また、この第１の側面において、上記保持部は、上記低速データを保持して当該低速データにおけるビットの各々を上記分割部の制御に従ってシフトして順に出力するシフトレジスタを備え、上記分割部は、上記高クロック信号に同期して上記シフトレジスタに出力させた上記ビットの各々を上記分割された低速データとして順に供給してもよい。これにより、高クロック信号に同期してシフトレジスタに出力させたビットの各々が上記分割された低速データとして順に供給されるという作用をもたらす。
また、この第１の側面において、上記高速データは、映像データを含み、上記低速データは、音声データを含んでもよい。これにより、映像データを含む高速データと音声データを含む低速データとが送信されるという作用をもたらす。
また、この第１の側面において、上記高速データは、圧縮されていない非圧縮データを含み、上記低速データは、上記非圧縮データのデータサイズより小さなサイズに圧縮された圧縮データを含んでもよい。これにより、非圧縮データを含む高速データと圧縮データを含む低速データとが送信されるという作用をもたらす。
また、この第１の側面において、上記低速データ供給部は、上記低クロック信号に同期して所定のアナログデータから変換したデジタルデータを上記低速データとして供給してもよい。これにより、アナログデータから変換したデジタルデータが低速データとして供給されるという作用をもたらす。
また、この第１の側面において、上記高速データ供給部は、上記高クロック信号に同期して所定のアナログデータから変換したデジタルデータを上記高速データとして供給してもよい。これにより、アナログデータから変換したデジタルデータが低速データとして供給されるという作用をもたらす。
また、本技術の第２の側面は、周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給部と、上記複数のクロック信号のうち上記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給部と、上記低クロック信号の周波数に対する上記高クロック信号の周波数の比に応じた所定数に上記低速データを分割する分割部と、上記分割された低速データと上記高速データとを所定サイズのデータに格納して送信するデータ送信部と、上記送信された所定サイズのデータを受信するデータ受信部と、上記受信された所定サイズのデータ内の上記分割された低速データから分割前の上記低速データを復元する復元部とを具備する通信システムである。これにより、分割された低速データと高速データとが所定サイズのデータに格納して送受信されるという作用をもたらす。
また、この第２の側面において、上記分割部は、上記分割された低速データが上記低クロック信号のクロック周期において最初に送信されるデータであるか否かを示すフラグを生成し、上記データ送信部は、上記フラグをさらに上記所定サイズのデータに格納し、上記復元部は、上記最初に送信されるデータであることを示す上記フラグを受信したときより連続して受信した上記所定数の上記分割された低速データから分割前の上記低速データを復元してもよい。これにより、フラグを受信したときより連続して受信した所定数の分割された低速データから分割前の上記低速データが復元されるという作用をもたらす。
また、この第２の側面において、上記分割部は、上記低速データの送信開始タイミングを示すヘッダ情報を生成して当該ヘッダ情報を分割して上記データ送信部に供給してから上記低速データの分割を開始し、上記データ送信部は、上記分割されたヘッダ情報を上記所定サイズのデータに格納して送信してから上記分割された低速データを格納した上記所定サイズのデータの送信を開始し、上記復元部は、上記ヘッダ情報を復元してから上記低速データの復元を開始してもよい。これにより、ヘッダ情報を復元してから上記低速データの復元が開始されるという作用をもたらす。
本技術によれば、ソース機器が、複数の映像信号を同時に１本のケーブルで送信することができるという優れた効果を奏し得る。
第１の実施の形態における通信システムの一構成例を示す全体図である。 第１の実施の形態における送信部の一構成例を示すブロック図である。 第１の実施の形態における同期化部の一構成例を示すブロック図である。 第１の実施の形態における入力側バッファの一構成例を示すブロック図である。 第１の実施の形態における出力側バッファ制御部の一構成例を示すブロック図である。 第１の実施の形態における出力側セット信号生成部の動作の一例を示す図である。 第１の実施の形態における出力側カウンタの動作の一例を示す図である。 第１の実施の形態における中間周波数信号に対する同期化部および分割部の一構成例を示すブロック図である。 第１の実施の形態における音声信号に対する同期化部および分割部の一構成例を示すブロック図である。 第１の実施の形態におけるシフトレジスタの動作の一例を示す図である。 第１の実施の形態におけるビデオストリーム生成部の一例を示す図である。 第１の実施の形態における同期化されたデータの一例を示す図である。 第１の実施の形態における同期化部の動作の一例を示すタイミングチャートである。 第１の実施の形態における中間周波数信号に対する同期化部および分割部の動作の一例を示すタイミングチャートである。 第１の実施の形態における音声信号に対する同期化部および分割部の動作の一例を示すタイミングチャートである。 第１の実施の形態におけるピクセルデータのデータ構成の一例を示す図である。 第１の実施の形態における同期信号およびデータイネーブル信号の生成タイミングの一例を示すタイミングチャートである。 第１の実施の形態における画像データのデータ構成の一例を示す図である。 第１の実施の形態における受信部の一構成例を示すブロック図である。 第１の実施の形態における中間周波数信号を復元する復元部の一構成例を示すブロック図である。 第１の実施の形態における音声信号を復元する復元部の一構成例を示すブロック図である。 第１の実施の形態におけるソース機器の動作の一例を示すフローチャートである。 第１の実施の形態におけるシンク機器の動作の一例を示すフローチャートである。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（分割した低速データと高速データとを送信する例）
２．変形例
＜１．第１の実施の形態＞
［通信システムの構成例］
図１は、第１の実施の形態における通信システムの一構成例を示す全体図である。この通信システムは、映像や音声などを記録または再生するためのシステムであり、ソース機器１００およびシンク機器４００を備える。
ソース機器１００は、映像や音声などの信号をシンク機器４００に送信するものである。このソース機器１００は、増幅回路２１０および２３０と、周波数変換回路２２０と、送信部３００とを備える。
増幅回路２１０は、アナログの輝度信号および色差信号を増幅するものである。増幅回路２１０は、ソース機器１００に接続された外部の機器などから輝度信号および色差信号を取得して増幅し、必要に応じて、それらの信号のノイズを除去する。増幅回路２１０は、輝度信号および色差信号におけるデータをそれぞれアナログデータＡ１およびＡ２として、信号線２１８および２１９を介して送信部３００に供給する。
周波数変換回路２２０は、チューナーなどから放送信号を取得して、その放送信号の周波数を変換するものである。例えば、周波数変換回路２２０は、放送信号としてＲＦ（Radio Frequency）信号を取得し、そのＲＦ信号の周波数を変換して中間周波数（ＩＦ：Intermediate Frequency）信号を生成する。周波数変換回路２２０は、中間周波数信号におけるデータをアナログデータＡ３として、信号線２２９を介して送信部３００に供給する。このアナログデータＡ３は、所定のコーデックにおける圧縮アルゴリズムに基づいて圧縮された映像データを含む放送データである。
増幅回路２３０は、アナログの音声信号を増幅するものである。増幅回路２３０は、ソース機器１００に接続された外部の機器などから音声信号を取得して増幅し、必要に応じて、その信号のノイズを除去する。増幅回路２３０は、音声信号におけるデータをアナログデータＡ４として、信号線２３９を介して送信部３００に供給する。
送信部３００は、アナログデータＡ１乃至Ａ４をデジタルデータＤ１乃至Ｄ４に変換してシンク機器４００に送信するものである。ここで、アナログデータＡ１およびＡ２は、非圧縮の１つの映像信号に含まれる輝度信号および色差信号である。このため、デジタルデータへの変換において、アナログデータＡ１およびＡ２に対して用いられるサンプリング周波数は同一である。また、アナログデータＡ３は、圧縮されたデータであり、そのデータサイズは、非圧縮のアナログデータＡ１のサイズよりも小さくなっているものとする。このため、アナログデータＡ３に対するサンプリング周波数は、アナログデータＡ１に対するサンプリング周波数より低い。また、音声データは、一般に、映像データよりサンプリング周波数が低いため、アナログデータＡ４（音声データ）に対するサンプリング周波数は、アナログデータＡ１（映像データ）に対するサンプリング周波数より低い。
送信部３００は、デジタルデータＤ１乃至Ｄ４の位相を揃えて同期化する。そして、送信部３００は、同期化したデジタルデータＤ１乃至Ｄ４を多重化して１本のケーブル３０９を介してシンク機器４００に送信する。ケーブル３０９として、例えば、ＨＤＭＩケーブルが用いられる。
シンク機器４００は、映像等の信号をソース機器から受信して処理するものである。このシンク機器４００は、受信部５００と、デジタル集積回路６１０、６２０および６３０とを備える。受信部５００は、ケーブル３０９を介してソース機器１００からデジタルデータＤ１乃至Ｄ４を受信するものである。そして、受信部５００は、デジタルデータＤ１およびＤ２を分離してデジタル集積回路６１０に信号線５０６および５０７を介して供給する。また、受信部５００は、デジタルデータＤ３を分離してデジタル集積回路６２０に信号線５０８を介して供給し、デジタルデータＤ４を分離してデジタル集積回路６３０に信号線５０９を介して供給する。
デジタル集積回路６１０は、デジタルデータＤ１およびＤ２を処理するものである。このデジタル集積回路６１０は、例えば、デジタルデータＤ１およびＤ２を記録媒体や記憶装置に記録する。また、デジタル集積回路６１０は、デジタルデータＤ１およびＤ２をアナログの輝度信号および色差信号に変換して再生する。
デジタル集積回路６２０は、デジタルデータＤ３を処理するものである。デジタル集積回路６２０は、例えば、デジタルデータＤ３を記録媒体や記憶装置に記録する。また、デジタル集積回路６２０は、デジタルデータＤ３を、アナログの映像データや音声データに変換して再生する。
デジタル集積回路６３０は、デジタルデータＤ４を処理するものである。このデジタル集積回路６３０は、例えば、デジタルデータＤ４を記録媒体や記憶装置に記録する。また、デジタル集積回路６１０は、デジタルデータＤ４をアナログの音声信号に変換して再生する。
なお、ソース機器１００は、輝度信号および色差信号の代わりに、Ｒ（Red）、Ｇ（Greeb）およびＢ（Blue）の信号を送信してもよい。また、送信する信号の組合せは、速度の異なる複数の映像信号を含むのであれば、上述した組合せに限定されない。例えば、ソース機器１００は、音声信号を多重化せずに、サンプリング周波数の異なる複数の映像信号のみを多重化して送信してもよい。また、ソース機器１００は、複数の映像信号に加えて、サンプリング周波数の異なる複数の音声信号をさらに多重化して送信してもよい。
また、シンク機器４００は、デジタル集積回路６１０、６２０および６３０に接続したＢＯＳＴ（Built-Out Self-Test）回路をさらに備えてもよい。このＢＯＳＴ回路は、テスト対象のデバイス（例えば、ＡＤＣ３１０等）の外部において、そのデバイスからの信号の測定や解析を行うための回路である。ＢＯＳＴ回路を備えることにより、ソース機器１００のＡ／Ｄ変換機能などを同時にテストすることができる。
［送信部の構成例］
図２は、第１の実施の形態における送信部３００の一構成例を示すブロック図である。この送信部３００は、ＡＤＣ（Analog to Digital Converter）３１０、３１１、３１２および３１３と、同期化部３２０、３４５、３５０および３７０とを備える。また、送信部３００は、分割部３６０および３８０と、メモリ３１４、３１５、３１６および３１７と、ビデオストリーム生成部３９０と、ＨＤＭＩ送信部３１８とを備える。
ＡＤＣ３１０は、クロック信号ｃｋ_ａ１に同期してアナログデータＡ１をデジタルデータＤ１に変換するものである。このクロック信号ｃｋ_ａ１のクロック周波数Ｆｃｋ_ａ１が、アナログデータＡ１をＡ／Ｄ（Analog to Digital）変換する際のサンプリング周波数に該当する。ＡＤＣ３１０は、デジタルデータＤ１を同期化部３２０に供給する。ＡＤＣ３１１は、クロック信号ｃｋ_ａ２に同期してアナログデータＡ２をデジタルデータＤ２に変換するものである。このクロック信号ｃｋ_ａ２のクロック周波数Ｆｃｋ_ａ２が、アナログデータＡ２をＡ／Ｄ変換する際のサンプリング周波数に該当する。ＡＤＣ３１１は、デジタルデータＤ２を同期化部３４５に供給する。ＡＤＣ３１２は、クロック信号ｃｋ_ａ３に同期してアナログデータＡ３をデジタルデータＤ３に変換するものである。このクロック信号ｃｋ_ａ３のクロック周波数Ｆｃｋ_ａ１が、アナログデータＡ３をＡ／Ｄ変換する際のサンプリング周波数に該当する。ＡＤＣ３１２は、デジタルデータＤ３を同期化部３５０に供給する。ＡＤＣ３１３は、クロック信号ｃｋ_ａ４に同期してアナログデータＡ４を、所定のコーデックで符号化されたデジタルデータＤ４に変換するものである。このクロック信号ｃｋ_ａ４のクロック周波数Ｆｃｋ_ａ１が、アナログデータＡ４をＡ／Ｄ変換する際のサンプリング周波数に該当する。ＡＤＣ３１３は、デジタルデータＤ４を同期化部３７０に供給する。
ここで、クロック信号ｃｋ_ａ１のクロック周波数Ｆｃｋ_ａ１とクロック信号ｃｋ_ａ２のクロック周波数Ｆｃｋ_ａ２とは同一であるものとする。
また、クロック信号ｃｋ_ａ３のクロック周波数Ｆｃｋ_ａ３は、クロック周波数Ｆｃｋ_ａ１の１／２以下であるものとする。具体的には、クロック周波数Ｆｃｋ_ａ３は、クロック周波数Ｆｃｋ_ａ１の１／４程度である。このため、クロック周波数Ｆｃｋ_ａ１をクロック周波数Ｆｃｋ_ａ３で除した値以下の数にデジタルデータＤ３を分割してデジタルデータＤ１とともに送信することができる。また、クロック信号ｃｋ_ａ４のクロック周波数Ｆｃｋ_ａ４は、クロック周波数Ｆｃｋ_ａ１の１／ｎ（ｎはデジタルデータＤ４のデータサイズ）以下であるものとする。具体的には、クロック周波数Ｆｃｋ_ａ４は、クロック周波数Ｆｃｋ_ａ１の１／１９２程度である。このため、デジタルデータＤ４をビット単位で分割して、デジタルデータＤ１とともに送信することができる。
なお、ＡＤＣ３１０および３１１は、特許請求の範囲に記載の高速データ供給部の一例である。デジタルデータＤ１およびＤ２は、特許請求の範囲の高速データの一例である。また、ＡＤＣ３１２および３１３は、特許請求の範囲に記載の低速データ供給部の一例である。デジタルデータＤ３およびＤ４は、特許請求の範囲の低速データの一例である。
また、ソース機器１００がＡ／Ｄ変換を行う構成としているが、予めＡ／Ｄ変換されたデジタルデータを外部の機器や記録媒体などからソース機器１００が取得する構成としてもよい。この場合、ソース機器１００は、ＡＤＣ３１０などの代わりに、デジタルデータ供給部を備える。このデジタルデータ供給部は、デジタルデータＤ１などを外部の機器や記録媒体から取得し、クロック信号ｃｋ_ａ１などに同期して同期化部３２０や分割部３６０に供給する。
同期化部３２０、３４５、３５０および３７０は、デジタルデータＤ１乃至Ｄ４を共通のクロック信号ｃｋ_ｂに乗せ換えることにより、同期させるものである。このクロック信号ｃｋ_ｂのクロック周波数Ｆｃｋ_ｂは、クロック周波数Ｆｃｋ_ａ１以上であるものとする。クロック信号ｃｋ_ｂは、例えば、ＨＤＭＩにおけるピクセルデータの転送クロックである。
上述したクロック周波数の大小関係は、例えば、次の式１乃至式３により表わされる。
Ｆｃｋ_ａ１（＝Ｆｃｋ_ａ２）≦Ｆｃｋ_ｂ＜Ｆｃｋ_ａ１×２ ・・・式１
Ｆｃｋ_ａ３×４≦Ｆｃｋ_ｂ＜Ｆｃｋ_ａ３×５ ・・・式２
Ｆｃｋ_ａ４×１９２≦Ｆｃｋ_ｂ＜Ｆｃｋ_ａ４×１９３ ・・・式３
まとめると、クロック周波数Ｆｃｋ_ａ１およびＦｃｋ_ａ２は、クロック周波数Ｆｃｋ_ｂと同程度であり、クロック周波数Ｆｃｋ_ａ３は、クロック周波数Ｆｃｋ_ｂの１／４程度である。また、クロック周波数Ｆｃｋ_ａ４は、クロック周波数Ｆｃｋ_ｂの１／１９２程度である。
同期化部３２０は、デジタルデータＤ１をクロック信号ｃｋ_ｂに乗せ換える。また、同期化部３２０は、デジタルデータＤ１が有効であるか否かを示すフラグｆ１を生成する。フラグｆ１には、例えば、デジタルデータＤ１が有効である場合に「１」の値が設定され、そうでない場合に「０」の値が設定される。同期化部３２０は、メモリ制御信号Ｖ１によりメモリ３１４を制御して、乗せ換えたデジタルデータＤ１をデジタルデータＤ１'として、フラグｆ１とともに保持させる。
同期化部３４５は、デジタルデータＤ２をクロック信号ｃｋ_ｂに乗せ換える。また、同期化部３４５は、デジタルデータＤ２が有効であるか否かを示すフラグｆ２を生成する。フラグｆ２には、例えば、デジタルデータＤ２が有効である場合に「１」の値が設定され、そうでない場合に「０」の値が設定される。同期化部３４５は、メモリ制御信号Ｖ２によりメモリ３１５を制御して、乗せ換えたデジタルデータＤ２をデジタルデータＤ２'として、フラグｆ２とともに保持させる。
なお、クロック周波数Ｆｃｋ_ｂと同じ値のサンプリング周波数でＡＤＣ３１０がＡ／Ｄ変換する構成であれば、同期化部３２０は不要である。同期化部３４５についても同様である。
同期化部３５０は、デジタルデータＤ３をクロック信号ｃｋ_ｂに乗せ換えて、デジタルデータＤ３'として分割部３６０に供給する。
同期化部３７０は、デジタルデータＤ４をクロック信号ｃｋ_ｂに乗せ換えて、デジタルデータＤ４'として分割部３８０に供給する。
分割部３６０は、デジタルデータＤ３'を分割するものである。この分割部３６０は、クロック周波数Ｆｃｋ_ａ３に対するクロック周波数Ｆｃｋ_ｂの比に応じた値であるｍ（ｍは、整数）個にデジタルデータＤ３'を分割して、分割した各々のデータをデジタルデータｄ３とする。具体的には、クロック周波数Ｆｃｋ_ａ３をクロック周波数Ｆｃｋ_ｂに除した値を越えない整数がｍの値として設定される。例えば、クロック周波数Ｆｃｋ_ａ３をクロック周波数Ｆｃｋ_ｂに除した値が「４」程度である場合には、ｍに「３」が設定される。ｍが「３」であり、デジタルデータＤ３'のデータサイズが、例えば、１２ビットである場合、１個のデジタルデータＤ３'から４ビットのデジタルデータｄ３が３個生成される。
また、分割部３６０は、デジタルデータｄ３のそれぞれについて、そのデジタルデータｄ３が先頭のデータであるか否かを示すフラグｆ３を生成する。ここで、先頭のデータとは、クロック信号ｃｋ_ａ３のクロック周期内において最初に送信されるデジタルデータｄ３のことを意味する。フラグｆ３には、例えば、デジタルデータｄ３が先頭のデータである場合に「１」の値が設定され、そうでない場合に「０」の値が設定される。分割部３６０は、制御信号Ｖ３によりメモリ３１６を制御して、デジタルデータｄ３およびフラグｆ３を保持させる。
分割部３８０は、デジタルデータＤ４'を分割するものである。この分割部３８０は、クロック周波数Ｆｃｋ_ａ４に対するクロック周波数Ｆｃｋ_ｂの比に応じた値であるｎ（ｎは、整数）個にデジタルデータＤ４を分割して、分割した各々のデータをデジタルデータｄ４とする。例えば、デジタルデータＤ４'のデータサイズが２２ビットであり、ｎに２２が設定された場合、１つのデジタルデータＤ４から、２２個の１ビットのデジタルデータｄ４が生成される。なお、デジタルデータＤ４のデータサイズは、２２ビットに限定されない。例えば、１６ビットや２４ビットであってもよい。
また、分割部３８０は、デジタルデータＤ４'が生成されるたびにヘッダＨＤを生成する。ヘッダＨＤは、デジタルデータＤ４'の送信開始のタイミングを示す情報であり、例えば、デジタルデータＤ４'と同じサイズの所定の値のデータである。ヘッダＨＤの値は、デジタルデータＤ４が取りえない値に設定される。例えば、ヘッダＨＤにおける全ビットの値は「１」に設定される。分割部３８０は、制御信号Ｖ４によりメモリ３１７を制御して、ヘッダＨＤにおけるビットｈｄ（「１」）を順にメモリ３１７に保持させる。そして、分割部３８０は、全てのビットｈｄを保持させた後、デジタルデータｄ４をメモリ３１７に順に保持させる。
メモリ３１４は、同期化部３２０の制御に従って、デジタルデータＤ１'およびフラグｆ１を保持するものである。メモリ３１５は、同期化部３４５の制御に従って、デジタルデータＤ２'およびフラグｆ２を保持するものである。メモリ３１６は、分割部３６０の制御に従って、デジタルデータｄ３およびフラグｆ３を保持するものである。メモリ３１７は、分割部３８０の制御に従って、ヘッダＨＤにおけるビットｈｄ、または、デジタルデータｄ４を保持するものである。
ビデオストリーム生成部３９０は、クロック信号ｃｋ_ｂに同期してビデオストリームを生成するものである。このビデオストリームは、時系列の順に連続する複数の画像データと同期信号とデータイネーブル信号ＤＥとを有する。それぞれの画像データは、所定数のピクセルデータＰ_ｄａｔａからなる。このピクセルデータＰ_ｄａｔａのサイズは、ＨＤＭＩの規格において転送可能なピクセルデータのサイズとして規定されたサイズであり、例えば、２４、３０、３６および４８ビットのいずれかである。
ここで、同期信号は、画像データの垂直方向における走査のタイミングを同期させるための垂直同期信号Ｖｓｙｎｃと、水平方向における走査のタイミングを同期させるための水平同期信号Ｈｓｙｎｃとを含む。データイネーブル信号ＤＥは、画像データを再生する期間を示す信号である。データイネーブル信号ＤＥは、例えば、画像データを再生する期間内にハイレベルに設定され、それ以外の期間にローレベルに設定される。
ビデオストリーム生成部３９０は、データイネーブル信号ＤＥをハイレベルに設定した期間において、クロック信号ｃｋ_ｂに同期して、メモリ３１４乃至３１７からデータを読み出す。具体的には、ビデオストリーム生成部３９０は、メモリ３１４からデジタルデータＤ'およびフラグｆ１を読み出し、メモリ３１５からデジタルデータＤ２'およびフラグｆ２を読み出す。また、ビデオストリーム生成部３９０は、メモリ３１６からデジタルデータｄ３およびフラグｆ３を読み出し、メモリ３１７からビットｈｄまたはデジタルデータｄ４を読み出す。ビデオストリーム生成部３９０は、読み出した高速のデータ（Ｄ１'およびＤ２'）や低速のデータ（ｄ３およびｄ４）の合計サイズより大きな、ＨＤＭＩに規定のデータサイズのうち、最小のサイズのピクセルデータＰ_ｄａｔａを生成する。例えば、比較的、高速のデータＤ１'およびＤ２'の合計サイズが２２ビットであり、低速のデジタルデータｄ３およびｄ４の合計サイズが５ビットであり、フラグｆ１乃至ｆ３の合計サイズが３ビットであるとする。この場合、これらのデータの合計のデータサイズは３０ビットである。このため、ＨＤＭＩにおいて規定されたピクセルデータのサイズである２４、３０、３６および４８ビット等のうち、３０ビットがピクセルデータＰ_ｄａｔａのサイズとして用いられる。そして、ビデオストリーム生成部３９０は、それらの高速データおよび低速データとフラグとをピクセルデータＰ_ｄａｔａに格納する。
ただし、メモリ３１４にデジタルデータＤ１'が保持されていない場合には、ビデオストリーム生成部３９０は、デジタルデータＤ１'と同じサイズの任意のデータを無効なデータとしてピクセルデータＰ_ｄａｔａに格納する。その場合には、ビデオストリーム生成部３９０は、無効なデータであることを示す「０」の値を設定したフラグｆ１を生成して格納する。デジタルデータＤ２'またはｄ３が保持されていない場合にも同様に、「０」に設定されたフラグｆ２またはｆ３が無効なデータとともに格納される。ビットｈｄおよびデジタルデータｄ４がいずれも保持されていない場合には、無効なデータ（例えば、「０」の値のビット）のみが格納される。
デジタルデータＤ１'（輝度信号）およびＤ２'（色差信号）の合計サイズが２２ビットである場合、これらを格納することができる最小限のピクセルデータのサイズは２４ビットである。１つの映像信号（例えば、デジタルデータＤ１'およびＤ２'）のみを送信するのであれば、ビデオストリーム生成部３９０は、その２４ビットのピクセルデータを用いればよい。しかしながら、ビデオストリーム生成部３９０が、２４ビットよりも大きなビット数（例えば、３０ビット）のピクセルデータを用いれば、ピクセルデータ内に、デジタルデータＤ１'およびＤ２'以外の別の信号をさらに追加することができる。ここで、仮に、デジタルデータＤ３'およびＤ４'を分割せずにそのままピクセルデータ内に追加しようとすると、３０ビットのサイズに収まらないおそれがある。そこで、ピクセルデータ内に全てのデータを格納できるように、分割部３６０および３８０が、デジタルデータＤ３'およびＤ４'を分割している。これにより、ソース機器１００は、規定のサイズのピクセルデータ内に、高速の信号（Ｄ１'やＤ２'）と、低速の信号（Ｄ３'やＤ４'）とを格納して送信することができる。したがって、ソース機器１００は、それらの複数の信号を１本のケーブルで送信することができる。
ＨＤＭＩ送信部３１８は、ビデオストリームをＨＤＭＩの規格に従ってシンク機器４００に送信するものである。ＨＤＭＩの規格においては、ＴＭＤＳ（Transmission Minimized Differential Signaling）方式によりデータが伝送される。このＴＭＤＳ方式は、ピクセルデータを伝送するための３対の信号線と、クロック信号を伝送するための１対の信号線とを用いて、信号の値を１対の信号線の電位差により判定する方式である。
なお、ビデオストリーム生成部３９０およびＨＤＭＩ送信部３１８は、特許請求の範囲に記載のデータ送信部の一例である。
また、デジタルデータＤ１、Ｄ２およびＤ３のデータサイズは、データサイズＤ４と同様に、上述した例に限定されない。輝度を示すデジタルデータＤ１のデータサイズは、１０ビットなど、１２ビット以外のサイズであってもよい。デジタルデータＤ２およびＤ３についても同様である。
［同期化部の構成例］
図３は、第１の実施の形態における同期化部３２０の一構成例を示すブロック図である。この同期化部３２０は、入力側カウンタ３２１、入力側バッファ制御部３２２、トグル回路３２３、出力側カウンタ３２４、出力側バッファ３２５、セレクタ３２６およびメモリ制御部３２７を備える。また、同期化部３２０は、入力側バッファ３３０および出力側バッファ制御部３４０を備える。
入力側カウンタ３２１は、クロック信号ｃｋ_ａ１に同期して数値を計数するものである。この入力側カウンタ３２１は、クロック信号ｃｋ_ａ１に同期して、例えば、０乃至４の数値を繰り返し計数する。入力側カウンタ３２１は、その計数値をカウント値ｉｎ_ｃｎｔとして入力側バッファ制御部３２２に供給する。
入力側バッファ制御部３２２は、入力側バッファ３３０を制御するものである。この入力側バッファ制御部３２２は、カウント値ｉｎ_ｃｎｔに基づいて、入力側セット信号ｉｎ_ｓｅｔを生成して入力側バッファ３３０およびトグル回路３２３に供給する。この入力側セット信号ｉｎ_ｓｅｔは、入力側バッファ３３０内に所定個（例えば、５個）のデジタルデータＤ１を保持するタイミングを指示する信号である。具体的には、入力側バッファ制御部３２２は、カウント値ｉｎ_ｃｎｔが所定値（例えば、「４」）になったときに入力側セット信号ｉｎ_ｓｅｔを生成する。
入力側バッファ３３０は、入力側バッファ制御部３２２の制御に従って、デジタルデータＤ１を保持するものである。入力側バッファ３３０は、クロック信号ｃｋ_ａ１に従って動作する複数段のレジスタを備え、最終段のレジスタは、入力側セット信号ｉｎ_ｓｅｔが供給されたときに、ＡＤＣ３１０からのデジタルデータＤ１と、各レジスタからのデジタルデータＤ１とを保持する。レジスタの段数が５段である場合、最終段のレジスタには５個のデジタルデータＤ１が保持される。入力側バッファ３３０は、これらのデータをスタックデータＤ１_ｓｔａｃｋとして出力側バッファ３２５に出力する。
トグル回路３２３は、入力側セット信号ｉｎ_ｓｅｔに従ってトグル信号ｉｎ_ｔｏｇｌの値を反転させるものである。トグル回路３２３は、例えば、入力側セット信号ｉｎ_ｓｅｔが供給されるたびに、トグル信号ｉｎ_ｔｏｇｌの値を反転させて出力側バッファ制御部３４０に供給する。
出力側バッファ制御部３４０は、出力側バッファ３２５を制御するものである。出力側バッファ制御部３４０は、トグル信号ｉｎ_ｔｏｇｌに基づいて、出力側セット信号ｏｕｔ_ｓｅｔを生成して出力側バッファ３２５および出力側カウンタ３２４に供給する。この出力側セット信号ｏｕｔ_ｓｅｔは、出力側バッファ３２５がスタックデータＤ１_ｓｔａｃｋを保持するタイミングを指示する信号である。出力側セット信号ｏｕｔ_ｓｅｔの生成方法の詳細については後述する。
出力側カウンタ３２４は、クロック信号ｃｋ_ｂに同期して数値を計数するものである。この出力側カウンタ３２４は、クロック信号ｃｋ_ｂに同期して、初期値（例えば、「０」）から数値をカウントアップする。ただし、計数値が所定値（例えば、「５」）であれば、その値がホールドされる。また、出力側カウンタ３２４は、出力側セット信号ｏｕｔ_ｓｅｔが供給されたときに、計数値を初期値にする。出力側カウンタ３２４は、計数値をカウント値ｏｕｔ_ｃｎｔとしてセレクタ３２６およびメモリ制御部３２７に供給する。
出力側バッファ３２５は、出力側バッファ制御部３４０の制御に従って、スタックデータＤ１_ｓｔａｃｋを保持するものである。出力側バッファ３２５は、出力側セット信号ｏｕｔ_ｓｅｔが供給されたときに、スタックデータＤ１_ｓｔａｃｋを、５個のデジタルデータＤ１'からなるスタックデータＤ１'_ｓｔａｃｋとして保持する。このスタックデータＤ１'_ｓｔａｃｋは、クロック信号ｃｋ_ａ１からクロック信号ｃｋ_ｂに乗せ換えられたデータである。
セレクタ３２６は、カウント値ｏｕｔ_ｃｎｔに基づいてスタックデータＤ１'_ｓｔａｃｋ内のデジタルデータＤ１'のいずれかを選択してメモリ３１４に供給するものである。具体的には、セレクタ３２６は、カウント値ｏｕｔ_ｃｎｔがiの場合に、５個のデジタルデータＤ１'のうちｉ番目のデジタルデータＤ１'を選択する。ただし、カウント値ｏｕｔ_ｃｎｔが「５」の場合には、セレクタ３２６は、４番目のデジタルデータＤ１'を選択する。
メモリ制御部３２７は、メモリ３１４を制御するものである。メモリ制御部３２７はカウント値ｏｕｔ_ｃｎｔに基づいてメモリ制御信号Ｖ１を生成してメモリ３１４に供給する。このメモリ制御信号Ｖ１は、メモリ３１４にデータを保持するタイミングを指示する信号であり、データを保持するタイミングにおいてハイレベルに設定される。具体的には、メモリ制御部３２７は、カウント値ｏｕｔ_ｃｎｔが所定値（例えば、「５」）になったときにメモリ制御信号Ｖ１にローレベルを設定し、そうでないときにハイレベルを設定する。また、メモリ制御信号Ｖ１は、フラグｆ１としてメモリ３１４に保持される。
図４は、第１の実施の形態における入力側バッファ３３０の一構成例を示すブロック図である。入力側バッファ３３０は、レジスタ３３１、３３２、３３３、３３４および３３５を備える。
レジスタ３３１は、クロック信号ｃｋ_ａ１に同期して、ＡＤＣ３１０からのデジタルデータＤ１を保持するものである。このレジスタ３３１は、保持したデジタルデータＤ１をレジスタ３３２および３３５に供給する。レジスタ３３２は、クロック信号ｃｋ_ａ１に同期して、レジスタ３３１からのデジタルデータＤ１を保持するものである。このレジスタ３３２は、保持したデジタルデータＤ１をレジスタ３３３および３３５に供給する。
レジスタ３３３は、クロック信号ｃｋ_ａ１に同期して、レジスタ３３２からのデジタルデータＤ１を保持するものである。このレジスタ３３３は、保持したデジタルデータＤ１をレジスタ３３４および３３５に供給する。レジスタ３３４は、クロック信号ｃｋ_ａ１に同期して、レジスタ３３３からのデジタルデータＤ１を保持するものである。このレジスタ３３４は、保持したデジタルデータＤ１をレジスタ３３５に供給する。
レジスタ３３５は、入力側セット信号ｉｎ_ｓｅｔが供給されたときに、ＡＤＣ３１０からのデジタルデータＤ１と、レジスタ３３１乃至３３４からの４個のデジタルデータＤ１とを保持するものである。このレジスタ３３５は、保持した５個のデジタルデータＤ１をスタックデータＤ１_ｓｔａｃｋとして出力側バッファ３２５に供給する。
［出力側バッファ制御部の構成例］
図５は、第１の実施の形態における出力側バッファ制御部３４０の一構成例を示すブロック図である。この出力側バッファ制御部３４０は、フリップフロップ３４１および３４２と出力側セット信号生成部３４３とを備える。
フリップフロップ３４１は、クロック信号ｃｋ_ｂに同期してトグル信号ｉｎ_ｔｏｇｌを保持するものである。フリップフロップ３４２は、保持したトグル信号ｉｎ_ｔｏｇｌをトグル信号ｉｎ_ｔｏｇｌ_１としてフリップフロップ３４２および出力側セット信号生成部３４３に供給する。
フリップフロップ３４２は、クロック信号ｃｋ_ｂに同期してトグル信号ｉｎ_ｔｏｇｌ_１を保持するものである。フリップフロップ３４２は、保持したトグル信号ｉｎ_ｔｏｇｌ_１をトグル信号ｉｎ_ｔｏｇｌ_２として出力側セット信号生成部３４３に供給する。
出力側セット信号生成部３４３は、トグル信号ｉｎ_ｔｏｇｌ_１およびトグル信号ｉｎ_ｔｏｇｌ_２に基づいて出力側セット信号ｏｕｔ_ｓｅｔを生成するものである。具体的には、出力側セット信号生成部３４３は、トグル信号ｉｎ_ｔｏｇｌ_１およびトグル信号ｉｎ_ｔｏｇｌ_２のいずれかがハイレベルの場合に、出力側セット信号ｏｕｔ_ｓｅｔをアサートする。一方、トグル信号ｉｎ_ｔｏｇｌ_１およびトグル信号ｉｎ_ｔｏｇｌ_２がいずれもハイレベルまたはローレベルの場合に、出力側セット信号生成部３４３は、出力側セット信号ｏｕｔ_ｓｅｔをネゲートする。出力側セット信号生成部３４３は、出力側セット信号ｏｕｔ_ｓｅｔを出力側バッファ３２５に供給する。
図６は、第１の実施の形態における出力側セット信号生成部３４３の動作の一例を示す図である。出力側セット信号生成部３４３は、トグル信号ｉｎ_ｔｏｇｌ_１およびトグル信号ｉｎ_ｔｏｇｌ_２のいずれかがハイレベルの場合に、出力側セット信号ｏｕｔ_ｓｅｔをアサートする。一方、トグル信号ｉｎ_ｔｏｇｌ_１およびトグル信号ｉｎ_ｔｏｇｌ_２がいずれもハイレベルまたはローレベルの場合に、出力側セット信号生成部３４３は、出力側セット信号ｏｕｔ_ｓｅｔをネゲートする。
図７は、第１の実施の形態における出力側カウンタ３２４の動作の一例を示す図である。出力側カウンタ３２４は、出力側セット信号ｏｕｔ_ｓｅｔがローレベルであり、クロック信号ｃｋ_ｂがハイレベルであるときに、初期値（例えば、「０」）から数値をカウントアップする。ただし、計数値が所定値（例えば、「５」）であれば、その値がホールドされる。また、出力側カウンタ３２４は、出力側セット信号ｏｕｔ_ｓｅｔおよびクロック信号ｃｋ_ｂがハイレベルになったときに、計数値を初期値にする。
［同期化部および分割部の構成例］
図８は、第１の実施の形態における中間周波数信号に対する同期化部３５０および分割部３６０の一構成例を示すブロック図である。同期化部３５０は、入力側カウンタ３５１、入力側バッファ制御部３５２、入力側バッファ３５３、トグル回路３５４、出力側バッファ制御部３５５および出力側バッファ３５６を備える。
入力側カウンタ３５１の構成は、０乃至４の代わりに０乃至３の数値を計数する点以外は、入力側カウンタ３２１と同様である。
入力側バッファ制御部３５２、トグル回路３５４および出力側バッファ制御部３５５のそれぞれの構成は、入力側バッファ制御部３２２、トグル回路３２３および出力側バッファ制御部３４０と同様である。
入力側バッファ３５３の構成は、レジスタの段数が４段である点以外は、入力側バッファ３３０と同様である。入力側バッファ３５３は、４個のデジタルデータＤ３をスタックデータＤ３_ｓｔａｃｋとして出力側バッファ３２５に供給する。
出力側バッファ３５６の構成は、出力側バッファ３２５と同様である。ただし、出力側バッファ３５６は、スタックデータＤ３_ｓｔａｃｋを、４個のデジタルデータＤ３'からなるスタックデータＤ３'_ｓｔａｃｋとして保持する。このスタックデータＤ３'_ｓｔａｃｋは、１２個のデジタルデータｄ３に分割して読み出される。
分割部３６０は、出力側カウンタ３６１、セレクタ３６２、フラグ生成部３６３およびメモリ制御部３６４を備える。
出力側カウンタ３６１の構成は、０乃至５の代わりに０乃至１２の数値を計数する点以外は出力側カウンタ３２４と同様である。
セレクタ３６２は、カウント値ｏｕｔ_ｃｎｔに基づいてスタックデータＤ３'_ｓｔａｃｋ内のデジタルデータｄ３のいずれかを選択してメモリ３１６に供給するものである。具体的には、セレクタ３６２は、カウント値ｏｕｔ_ｃｎｔがｊの場合に、１２個のデジタルデータｄ３のうちｊ番目のデジタルデータｄ３を選択する。ただし、カウント値ｏｕｔ_ｃｎｔが「１２」の場合には、セレクタ３６２は、１１番目のデジタルデータｄ３を選択する。
フラグ生成部３６３は、カウント値ｏｕｔ_ｃｎｔに基づいてフラグｆ３を生成するものである。具体的には、フラグ生成部３６３は、カウント値ｏｕｔ_ｃｎｔが０、３、６および９のいずれかである場合には、ハイレベルに設定したフラグｆ３を生成する。一方、カウント値ｏｕｔ_ｃｎｔが０、３、６および９のいずれでもない場合には、フラグ生成部３６３は、ローレベルに設定したフラグｆ３を生成する。
メモリ制御部３６４の構成は、カウント値ｏｎｔ_ｃｎｔが「１２」になったときにメモリ制御信号Ｖ３にローレベルを設定する点と、メモリ制御信号Ｖ３をフラグとして供給しない点とにおいてメモリ制御部３２７と異なる。
図９は、第１の実施の形態における音声信号に対する同期化部３７０および分割部３８０の一構成例を示すブロック図である。
同期化部３７０は、デコーダ３７１、遅延部３７２、シフトレジスタ３７３およびセット制御部３７４を備える。また、分割部３８０は、ヘッダ付加制御部３８１、データ出力制御部３８２、ヘッダ付加部３８３およびメモリ制御部３８４を備える。
デコーダ３７１は、デジタルデータＤ４を復号するものである。デコーダ３７１は、例えば、ビットクロックに基づいて、デジタルデータＤ４におけるビットの各々を取得して、所定のコーデックに従って復号する。ビットクロックは、図９において省略されている。デコーダ３７１は、復号したデジタルデータＤ４を、クロック信号ｃｋ_ａ４に同期して、シフトレジスタ３７３に供給する。また、デコーダ３７１は、デジタルデータＤ４を復号するたびに、開始信号ｉｎ_ｓｔａｒｔを生成して遅延部３７２に供給する。この開始信号ｉｎ_ｓｔａｒｔは、有効なデジタルデータＤ４の送信タイミングを示す信号である。
ここで、デジタルデータＤ４は、例えば、Ｌ（Left）チャネルおよびＲ（Right）チャネルのうち、一方のみからのデータである。しかし、デコーダ３７１は、ＬチャネルおよびＲチャネルの両方からのデータをデジタルデータＤ４として取得してもよい。この場合には、デコーダ３７１には、Ｌ、Ｒチャネルのいずれのデータであるかを示すＬＲクロックがさらに入力される。
遅延部３７２は、クロック信号ｃｋ_ａ４に同期して、開始信号ｉｎ_ｓｔａｒｔを一定期間、遅延させるものである。遅延部３７２は、遅延させた開始信号ｉｎ_ｓｔａｒｔを開始信号ｉｎ_ｓｔａｒｔ_ｄｌｙとしてセット制御部３７４に供給する。
セット制御部３７４は、シフトレジスタ３７３を制御してデータを保持させるものである。セット制御部３７４は、同期信号ｃｋ_ｂに同期して、開始信号ｉｎ_ｓｔａｒｔ_ｄｌｙの立上りエッジを検出し、出力側セット信号ｏｕｔ_ｓｅｔを生成する。例えば、セット制御部３７４は、図５に例示した出力側バッファ制御部３４０と同様に、２段のフリップフロップと論理回路とを備える。１段目のフリップフロップは、開始信号ｉｎ_ｓｔａｒｔ_ｄｌｙを同期信号ｃｋ_ｂに同期して保持し、保持した信号をｉｎ_ｓｔａｒｔ_ｄｌｙ_１として出力する。２段目のフリップフロップは、開始信号ｉｎ_ｓｔａｒｔ_ｄｌｙ_１を同期信号ｃｋ_ｂに同期して保持し、保持した信号をｉｎ_ｓｔａｒｔ_ｄｌｙ_２として出力する。セット制御部３７４内の論理回路は、ｉｎ_ｓｔａｒｔ_ｄｌｙ_１がハイレベルであり、ｉｎ_ｓｔａｒｔ_ｄｌｙ_２がローレベルの場合（立上りエッジを検出した場合）に、出力側セット信号ｏｕｔ_ｓｅｔをアサートする。そうでない場合に、論理回路は、出力側セット信号ｏｕｔ_ｓｅｔをネゲートする。セット制御部３７４は、出力側セット信号ｏｕｔ_ｓｅｔをシフトレジスタ３７３およびヘッダ付加制御部３８１に供給する。この出力側セット信号ｏｕｔ_ｓｅｔは、シフトレジスタ３７３がデジタルデータＤ４を保持するタイミングを指示する信号である。
ヘッダ付加制御部３８１は、ヘッダ付加部３８３を制御するものである。ヘッダ付加制御部３８１は、出力側セット信号ｏｕｔ_ｓｅｔが供給されたときに、ヘッダ付加制御信号ｏｕｔ_ｈｄを生成してデータ出力制御部３８２、ヘッダ付加部３８３およびメモリ制御部３８４に供給する。このヘッダ付加制御信号ｏｕｔ_ｈｄは、ヘッダＨＤを付加するタイミングを指示する信号である。
データ出力制御部３８２は、シフトレジスタ３７３の出力動作を制御するものである。このデータ出力制御部３８２は、ヘッダ付加制御信号ｏｕｔ_ｈｄが供給された後において、シフト制御信号ｏｕｔ_ｓｈｉｆｔを生成してシフトレジスタ３７３およびメモリ制御部３８４に供給する。このシフト制御信号ｏｕｔ_ｓｈｉｆｔは、シフトレジスタ３７３に対し、デジタルデータｄ４の出力を指示する信号である。
シフトレジスタ３７３は、デジタルデータＤ４を保持して、そのデータにおけるビット（すなわち、デジタルデータｄ４）を順に出力するものである。このシフトレジスタ３７３は、少なくともｎ段のフリップフロップを備える。ここで、ｎは、デジタルデータＤ４のデータサイズである。出力側セット信号ｏｕｔ_ｓｅｔが供給されたとき、シフトレジスタ３７３は、デコーダ３７１からのデジタルデータＤ４をデジタルデータＤ４'として保持する。そして、シフト制御信号ｏｕｔ_ｓｈｉｆｔが供給されると、シフトレジスタ３７３は、クロック信号ｃｋ_ｂに同期してデジタルデータＤ４'におけるデジタルデータｄ４をシフトさせる。そして、シフトレジスタ３７３は、ｎ段目のフリップフロップから、デジタルデータｄ４を順にヘッダ付加部３８３に供給する。
ヘッダ付加部３８３は、ヘッダＨＤを生成してデジタルデータＤ４'に付加するものである。このヘッダ付加部３８３は、ヘッダ付加制御信号ｏｕｔ_ｈｄが供給されたときにヘッダＨＤを生成し、そのヘッダＨＤにおけるビットｈｄをクロック信号ｃｋ_ｂに同期して順にメモリ３１７に供給する。また、ヘッダ付加部３８３は、ヘッダＨＤを送信した後に、シフトレジスタ３７３からのデジタルデータｄ４をクロック信号ｃｋ_ｂに同期して順にメモリ３１７に供給する。
メモリ制御部３８４は、メモリ３１７を制御するものである。メモリ制御部３８４は、ヘッダ付加制御信号ｏｕｔ_ｈｄおよびシフト制御信号ｏｕｔ_ｓｈｉｆｔに基づいてメモリ制御信号Ｖ４を生成して生成してメモリ３１４に供給する。このメモリ制御信号Ｖ４は、メモリ３１７にデータを保持するタイミングを指示する信号であり、データを保持するタイミングにおいてハイレベルに設定される。具体的には、メモリ制御部３８４は、ヘッダ付加制御信号ｏｕｔ_ｈｄまたはシフト制御信号ｏｕｔ_ｓｈｉｆｔが供給されているときにメモリ制御信号Ｖ４にハイレベルを設定し、いずれも供給されていないときにローレベルを設定する。
図１０は、第１の実施の形態におけるシフトレジスタ３７３の動作の一例を示す図である。このシフトレジスタ３７３は、出力側セット信号ｏｕｔ_ｓｅｔがハイレベルである場合に、デジタルデータＤ４'を保持する。また、シフト制御信号ｏｕｔ_ｓｈｉｆｔがハイレベルである場合に、シフトレジスタ３７３は、クロック信号ｃｋ_ｂに同期してデジタルデータＤ４'におけるビット（すなわち、デジタルデータｄ４）を順に出力する。ここで、出力側セット信号ｏｕｔ_ｓｅｔおよびシフト制御信号ｏｕｔ_ｓｈｉｆｔがいずれもハイレベルに設定されることはないものとする。
図１１は、第１の実施の形態におけるビデオストリーム生成部３９０の一例を示す図である。このビデオストリーム生成部３９０は、タイミング信号生成部３９１およびピクセルデータ生成部３９２を備える。
タイミング信号生成部３９１は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃおよびデータイネーブル信号ＤＥを生成するものである。このタイミング信号生成部３９１は、クロック信号ｃｋ_ｂに同期して、ＨＤＭＩにおいて規定されたタイミングで垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃおよびデータイネーブル信号ＤＥを生成する。タイミング信号生成部３９１は、これらの信号をＨＤＭＩ送信部３１８に供給する。また、タイミング信号生成部３９１は、データイネーブル信号ＤＥをメモリ３１４乃至３１７を制御する信号として、それらのメモリに供給する。例えば、ハイレベルのデータイネーブル信号ＤＥが、保持したデータの出力を指示する信号としてメモリ３１４乃至３１７に供給される。
ピクセルデータ生成部３９２は、ピクセルデータＰ_ｄａｔａを生成するものである。このピクセルデータ生成部３９２は、クロック信号ｃｋ_ｂに同期してメモリ３１４乃至３１７からデータを読み出す。そして、ピクセルデータ生成部３９２は、読み出したデータを所定の領域に格納したピクセルデータＰ_ｄａｔａを生成してＨＤＭＩ送信部３１８に供給する。
図１２は、第１の実施の形態における同期化されたデータの一例を示す図である。クロック信号ｃｋ_ａ１は、式１を満たす、クロック信号ｃｋ_ｂと同程度のクロック周波数である。このため、クロック信号ｃｋ_ａ１に同期して生成されたデジタルデータＤ１は、クロック信号ｃｋ_ｂが立ち上がるたびに同期化部３２０からデジタルデータＤ１'として出力される。デジタルデータＤ２も同様である。
また、クロック信号ｃｋ_ａ３は、式２を満たす、クロック信号ｃｋ_ｂの１／４程度のクロック周波数である。このため、クロック信号ｃｋ_ａ３に同期して生成されたデジタルデータＤ３は、クロック信号ｃｋ_ｂの約４クロックごとに、同期化部３５０からデジタルデータＤ３'として出力される。
また、クロック信号ｃｋ_ａ４は、式３を満たす、クロック信号ｃｋ_ｂの１／１９２程度のクロック周波数である。このため、クロック信号ｃｋ_ａ４に同期して生成されたデジタルデータＤ４は、クロック信号ｃｋ_ｂの約１９２クロックごとに、同期化部３７０からデジタルデータＤ４'として出力される。
デジタルデータＤ１'、Ｄ２'、Ｄ３'およびＤ４'のそれぞれのデータサイズを例えば、１２、１０、１２および２２ビットとする。この場合、これらのデータが同時に出力されるタイミングにおいては、送信するデータの合計サイズが５６ビットとなり、ＨＤＭＩで規定されるサイズのピクセルデータに格納することができなくなる。したがって、比較的、低速のデジタルデータＤ３'およびＤ４'を分割する必要がある。
図１３は、第１の実施の形態における同期化部３２０の動作の一例を示すタイミングチャートである。
ＡＤＣ３１０は、クロック信号ｃｋ_ａ１に同期して、デジタルデータＤ１を生成する。また、入力側カウンタ３２１は、クロック信号ｃｋ_ａ１に同期して、０乃至４のカウント値ｉｎ_ｃｎｔを計数する。入力側バッファ制御部３２２は、そのカウント値ｉｎ_ｃｎｔが「４」になったときに、入力側セット信号ｉｎ_ｓｅｔを生成する。そして、入力側セット信号ｉｎ_ｓｅｔが生成されると、入力側バッファ３３０は、５個のデジタルデータＤ１をスタックデータＤ１_ｓｔａｃｋとして保持する。また、トグル回路３２３は、入力側セット信号ｉｎ_ｓｅｔが生成されるたびに、トグル信号ｉｎ_ｔｏｇｌの値を反転させる。
フリップフロップ３４１は、クロック信号ｃｋ_ｂに同期してトグル信号ｉｎ_ｔｏｇｌを保持し、保持したトグル信号ｉｎ_ｔｏｇｌをトグル信号ｉｎ_ｔｏｇｌ_１として供給する。そして、フリップフロップ３４２は、クロック信号ｃｋ_ｂに同期してトグル信号ｉｎ_ｔｏｇｌ_１を保持し、保持したトグル信号ｉｎ_ｔｏｇｌ_１をトグル信号ｉｎ_ｔｏｇｌ_２として供給する。出力側セット信号生成部３４３は、トグル信号ｉｎ_ｔｏｇｌ_１およびトグル信号ｉｎ_ｔｏｇｌ_２のいずれかがハイレベルの場合に、出力側セット信号ｏｕｔ_ｓｅｔをアサートする。
出力側セット信号ｏｕｔ_ｓｅｔがアサートされると、出力側バッファ３２５は、スタックデータＤ１_ｓｔａｃｋを、５個のデジタルデータＤ１'からなるスタックデータＤ１'_ｓｔａｃｋとして保持する。これにより、デジタルデータＤ１は、クロック信号ｃｋ_ｂに乗せ換えられる。
出力側カウンタ３２４は、クロック信号ｃｋ_ｂに同期して、カウント値ｏｕｔ_ｃｎｔを初期値（例えば、「０」）からカウントアップする。ただし、カウント値ｏｕｔ_ｃｎｔが「５」であれば、その値がホールドされる。また、出力側カウンタ３２４は、出力側セット信号ｏｕｔ_ｓｅｔが供給されたときに、カウント値ｏｕｔ_ｃｎｔを初期値にする。
セレクタ３２６は、カウント値ｏｕｔ_ｃｎｔに基づいてスタックデータＤ１'_ｓｔａｃｋ内のデジタルデータＤ１'のいずれかを選択する。ただし、カウント値ｏｕｔ_ｃｎｔが「５」の場合には、セレクタ３２６は、４番目のデジタルデータＤ１'を選択する。
メモリ制御部３２７は、カウント値ｏｎｔ_ｃｎｔが所定値（例えば、「５」）になったときにメモリ制御信号Ｖ１にローレベルを設定し、そうでないときにハイレベルを設定する。また、メモリ制御信号Ｖ１は、フラグｆ１としてメモリ３１４に保持される。
図１４は、第１の実施の形態における同期化部３５０および分割部３６０の動作の一例を示すタイミングチャートである。
ＡＤＣ３１２は、クロック信号ｃｋ_ａ３に同期して、デジタルデータＤ３を生成する。また、入力側カウンタ３５１は、クロック信号ｃｋ_ａ３に同期して、０乃至３のカウント値ｉｎ_ｃｎｔを計数する。入力側バッファ制御部３５２は、そのカウント値ｉｎ_ｃｎｔが「３」になったときに、入力側セット信号ｉｎ_ｓｅｔを生成する。そして、入力側セット信号ｉｎ_ｓｅｔが生成されると、入力側バッファ３５３は、４個のデジタルデータＤ３をスタックデータＤ３_ｓｔａｃｋとして保持する。また、トグル回路３５４は、入力側セット信号ｉｎ_ｓｅｔが生成されるたびに、トグル信号ｉｎ_ｔｏｇｌの値を反転させる。
出力側バッファ制御部３５５は、クロック信号ｃｋ_ｂに同期してトグル信号ｉｎ_ｔｏｇｌを保持し、保持したトグル信号ｉｎ_ｔｏｇｌをトグル信号ｉｎ_ｔｏｇｌ_１として供給する。そして、出力側バッファ制御部３５５は、クロック信号ｃｋ_ｂに同期してトグル信号ｉｎ_ｔｏｇｌ_１を保持し、保持したトグル信号ｉｎ_ｔｏｇｌ_１をトグル信号ｉｎ_ｔｏｇｌ_２として供給する。出力側バッファ制御部３５５は、トグル信号ｉｎ_ｔｏｇｌ_１およびトグル信号ｉｎ_ｔｏｇｌ_２のいずれかがハイレベルの場合に、出力側セット信号ｏｕｔ_ｓｅｔをアサートする。
出力側セット信号ｏｕｔ_ｓｅｔがアサートされると、出力側バッファ３５６は、スタックデータＤ３_ｓｔａｃｋを、４個のデジタルデータＤ３'からなるスタックデータＤ３'_ｓｔａｃｋとして保持する。これにより、デジタルデータＤ３は、クロック信号ｃｋ_ｂに乗せ換えられる。このスタックデータＤ３'_ｓｔａｃｋは、１２個のデジタルデータｄ３に分割して読み出される。
出力側カウンタ３６１は、クロック信号ｃｋ_ｂに同期して、カウント値ｏｕｔ_ｃｎｔを初期値（例えば、「０」）からカウントアップする。ただし、カウント値ｏｕｔ_ｃｎｔが１２であれば、その値がホールドされる。また、出力側カウンタ３６１は、出力側セット信号ｏｕｔ_ｓｅｔが供給されたときに、カウント値ｏｕｔ_ｃｎｔを初期値にする。
セレクタ３６２は、カウント値ｏｕｔ_ｃｎｔに基づいてスタックデータＤ１'_ｓｔａｃｋ内のデジタルデータｄ３のいずれかを選択する。ただし、カウント値ｏｕｔ_ｃｎｔが「１２」の場合には、セレクタ３６２は、１１番目のデジタルデータｄ３を選択する。
フラグ生成部３６３は、カウント値ｏｕｔ_ｃｎｔが０、３、６および９のいずれかである場合には、ハイレベルに設定したフラグｆ３を生成する。メモリ制御部３６４は、カウント値ｏｎｔ_ｃｎｔが所定値（例えば、「１２」）になったときにメモリ制御信号Ｖ３にローレベルを設定し、そうでないときにハイレベルを設定する。
図１５は、第１の実施の形態における同期化部３７０および分割部３８０の動作の一例を示すタイミングチャートである。
ＡＤＣ３１３は、クロック信号ｃｋ_ａ４に同期してデジタルデータＤ４を生成する。デコーダ３７１は、デジタルデータＤ４を復号するたびに、開始信号ｉｎ_ｓｔａｒｔを生成する。遅延部３７２は、開始信号ｉｎ_ｓｔａｒｔを一定期間、遅延させた開始信号ｉｎ_ｓｔａｒｔ_ｄｌｙを生成する。セット制御部３７４は、開始信号ｉｎ_ｓｔａｒｔ_ｄｌｙが生成されると、出力側セット信号ｏｕｔ_ｓｅｔを生成する。
ヘッダ付加制御部３８１は、出力側セット信号ｏｕｔ_ｓｅｔが生成されると、ヘッダ付加制御信号ｏｕｔ_ｈｄを生成する。そして、データ出力制御部３８２は、ヘッダ付加制御信号ｏｕｔ_ｈｄが供給された後において、シフト制御信号ｏｕｔ_ｓｈｉｆｔを生成する。
シフトレジスタ３７３は、出力側セット信号ｏｕｔ_ｓｅｔが生成されると、デジタルデータＤ４をデジタルデータＤ４'として保持する。そして、シフト制御信号ｏｕｔ_ｓｈｉｆｔが供給されると、シフトレジスタ３７３は、クロック信号ｃｋ_ｂに同期してデジタルデータＤ４'をシフトさせて、ｎ段目のフリップフロップから、デジタルデータｄ４を順に出力する。なお、シフトレジスタ３７３の動作は、図１５において省略されている。
ヘッダ付加部３８３は、ヘッダ付加制御信号ｏｕｔ_ｈｄが供給されたときにヘッダＨＤを生成し、そのヘッダＨＤにおけるビットｈｄをクロック信号ｃｋ_ｂに同期して順にメモリ３１７に供給する。また、ヘッダ付加部３８３は、ヘッダＨＤを送信した後に、シフトレジスタ３７３からのデジタルデータｄ４をクロック信号ｃｋ_ｂに同期して順にメモリ３１７に供給する。
メモリ制御部３８４は、ヘッダ付加制御信号ｏｕｔ_ｈｄまたはシフト制御信号ｏｕｔ_ｓｈｉｆｔが供給されているときにメモリ制御信号Ｖ４にハイレベルを設定し、いずれも供給されていないときにローレベルを設定する。
図１６は、第１の実施の形態におけるピクセルデータＰ_ｄａｔａのデータ構成の一例を示す図である。ビデオストリーム生成部３９０は、デジタルデータＤ１'、Ｄ２'およびｄ３と、フラグｆ１、ｆ２およびｆ３と、ビットｈｄまたはデジタルデータｄ４とを所定の領域に格納したピクセルデータＰ_ｄａｔａを生成する。
例えば、３０ビットのピクセルデータＰ_ｄａｔａ内の１ビット目から１２ビット目までの領域に、１２ビットのデジタルデータＤ１'が格納される。また、１３ビット目にフラグｆ１が格納される。１４ビット目から２３ビット目までの領域には、１０ビットのデジタルデータＤ２'が格納され、２４ビット目にはフラグｆ２が格納される。そして、２５ビット目から２８ビット目までの領域には、デジタルデータＤ３'を３分割した、４ビットのデジタルデータｄ３が格納される。２９ビット目には、フラグｆ３が格納され、３０ビット目には、ヘッダＨＤにおけるビットｈｄ、または、デジタルデータＤ４におけるデジタルデータｄ４が格納される。ここで、ビットｈｄおよびデジタルデータｄ４のいずれもメモリ３１７から読み出されなかった場合には、３０ビット目には無効なビット（例えば、「０」のビット）が格納されるものとする。
図１７は、第１の実施の形態における同期信号およびデータイネーブル信号の生成タイミングの一例を示すタイミングチャートである。ビデオストリーム生成部３９０は、画像データの垂直方向の走査を行うタイミングで垂直同期信号Ｖｓｙｎｃを生成する。そして、ビデオストリーム生成部３９０は、その画像データ内の水平方向の走査を行うタイミングで水平同期信号Ｈｓｙｎｃを生成する。また、ビデオストリーム生成部３９０は、有効なピクセルデータＰ_ｄａｔａを送信する期間において、ハイレベルに設定したデータイネーブル信号ＤＥを生成する。
図１８は、第１の実施の形態における画像データのデータ構成の一例を示す図である。図１８において、空白の領域は、無効なデータが格納されている領域である。画像データは複数の水平ラインからなり、それぞれの水平ラインは、複数のピクセルデータから構成されている。ピクセルデータの各々の１ビット目から２９ビット目までには、デジタルデータＤ１'、Ｄ２'およびｄ３と、フラグｆ１、ｆ２およびｆ３とが格納される。また、ピクセルデータの３０ビット目には、ヘッダＨＤにおけるビットｈｄ、または、デジタルデータｄ４が格納される。
［受信部の構成例］
図１９は、第１の実施の形態における受信部５００の一構成例を示すブロック図である。受信部５００は、ＨＤＭＩ受信部５１０と、ビデオストリーム復調部５２０と、復元部５３０および５４０と、メモリ５５０乃至５５３とを備える。
ＨＤＭＩ受信部５１０は、ビデオストリームをＨＤＭＩの規格に従ってソース機器１００から受信するものである。ＨＤＭＩ受信部５１０は、そのビデオストリームをビデオストリーム復調部５２０に供給する。また、ＨＤＭＩ受信部５１０は、クロック信号ｃｋ_ｂと同一の周波数のクロック信号ｃｋ_ｃを生成して復元部５３０および５４０に供給する。
ビデオストリーム復調部５２０は、ビデオストリームからピクセルデータを分離（言い換えれば、復調）するものである。このビデオストリーム復調部５２０は、ビデオストリームにおける同期信号（すなわち、ＶｓｙｎｃおよびＨｓｙｎｃ）とデータイネーブル信号ＤＥとに基づいて、ビデオストリームからピクセルデータＰ_ｄａｔａを分離する。
ビデオストリーム復調部５２０は、そのピクセルデータＰ_ｄａｔａから、デジタルデータＤ１'およびフラグｆ１を取り出し、そのフラグｆ１によりメモリ５５０を制御して、デジタルデータＤ１'を保持させる。また、ビデオストリーム復調部５２０は、ピクセルデータＰ_ｄａｔａから、デジタルデータＤ２'およびフラグｆ２を取り出し、そのフラグｆ２によりメモリ５５０を制御して、デジタルデータＤ２'を保持させる。また、ビデオストリーム復調部５２０は、ピクセルデータＰ_ｄａｔａから、デジタルデータｄ３およびフラグｆ３を取り出して復元部５３０に供給し、ビットｈｄまたはデジタルデータｄ４を取り出して復元部５４０に供給する。
なお、ＨＤＭＩ受信部５１０およびビデオストリーム復調部５２０は、特許請求の範囲に記載のデータ受信部の一例である。
復元部５３０は、フラグｆ３に基づいて、複数のデジタルデータｄ３からデジタルデータＤ３を復元するものである。具体的には、復元部５３０は、「１」の値のフラグｆ３が受信されたときから、連続して受信された所定数（例えば、「３」）のデジタルデータｄ３を合成することによりデジタルデータＤ３'を復元する。復元部５３０は、メモリ制御信号Ｖ３によりメモリ５５２を制御して、デジタルデータＤ３'を保持させる。
復元部５４０は、ヘッダＨＤに基づいて、複数のデジタルデータｄ３からデジタルデータＤ４を復元するものである。具体的には、復元部５４０は、所定数（例えば、「２２」）のビットｈｄからなるヘッダＨＤが受信されたときから、連続して受信された所定数（例えば、「２２」）のデジタルデータｄ４を合成することによりデジタルデータＤ４'を復元する。復元部５３０は、メモリ制御信号Ｖ４によりメモリ５５３を制御して、デジタルデータＤ４'を保持させる。
メモリ５５０は、ビデオストリーム復調部５２０の制御に従って、デジタルデータＤ１'を保持するものである。メモリ５５１は、ビデオストリーム復調部５２０の制御に従って、デジタルデータＤ２'を保持するものである。メモリ５５２は、復元部５３０の制御に従って、デジタルデータＤ３'を保持するものである。メモリ５５３は、復元部５４０の制御に従って、デジタルデータＤ４'を保持するものである。
そして、メモリ５５０および５５１に保持されたデジタルデータＤ１'およびＤ２'は、デジタル集積回路６１０へ供給される。メモリ５５２に保持されたデジタルデータＤ３'は、デジタル集積回路６２０へ供給される。メモリ５５３に保持されたデジタルデータＤ４'は、デジタル集積回路６３０へ供給される。
［復元部の構成例］
図２０は、第１の実施の形態における中間周波数信号を復元する復元部５３０の一構成例を示すブロック図である。この復元部５３０は、受信側バッファ５３１およびフラグ検出部５３３を備える。
受信側バッファ５３１は、複数のデジタルデータｄ３を保持するものである。この受信側バッファ５３１は少なくともｍ段のレジスタ５３２を備える。ここで、ｍは、デジタルデータＤ３'を分割した個数であり、例えば、「３」である。
レジスタ５３２は、クロック信号ｃｋ_ｂと周波数が一致するクロック信号ｃｋ_ｃに同期して、デジタルデータｄ３を保持するものである。１段目からｍ−１段目までのレジスタ５３２は、保持したデジタルデータｄ３を後段のレジスタ５３２およびメモリ５５２に供給する。また、ｍ段目のレジスタ５３２は、保持したデジタルデータｄ３をメモリ５５２に供給する。
フラグ検出部５３３は、フラグｆ３を検出するものである。このフラグ検出部５３３は、少なくともｍ＋１段のフリップフロップ５３４を備える。
フリップフロップ５３４は、クロック信号ｃｋ_ｃに同期して、フラグｆ３を保持するものである。１段目からｍ段目のフリップフロップ５３４は、保持したフラグｆ３を後段のフリップフロップ５３４に供給する。ｍ＋１段目のフリップフロップ５３４は、保持したフラグｆ３をメモリ制御信号Ｖ３としてメモリ５５２に供給する。
メモリ５５２は、メモリ制御信号Ｖ３（すなわち、フラグｆ３）が、ハイレベルになったときに、ｍ段のレジスタ５３２から、ｍ個のデジタルデータｄ３を読み出し、それらからなるデータをデジタルデータＤ３として保持する。これにより、デジタルデータＤ３が復元される。
図２１は、第１の実施の形態における音声信号を復元する復元部５４０の一構成例を示すブロック図である。この復元部５４０は、前段シフトレジスタ５４１、後段シフトレジスタ５４３およびヘッダ検出部５４５を備える。
前段シフトレジスタ５４１は、クロック信号ｃｋ_ｃに同期して、デジタルデータＤ４およびヘッダＨＤを保持するものである。この前段シフトレジスタ５４１は、少なくともｎ段のフリップフロップ５４２を備える。ここで、ｎは、デジタルデータＤ４およびヘッダＨＤのデータサイズであり、例えば、「２２」である。
フリップフロップ５４２は、クロック信号ｃｋ_ｃに同期して、ヘッダＨＤにおけるビットｈｄ、または、デジタルデータｄ４を保持するものである。１段目からｎ−１段目のフリップフロップ５４２は、保持したデータを後段のフリップフロップ５４２およびメモリ５５３に供給する。ｎ段目のフリップフロップ５４２は、保持したデータを後段シフトレジスタ５４３およびメモリ５５３に供給する。
後段シフトレジスタ５４３は、クロック信号ｃｋ_ｃに同期して、ヘッダＨＤを保持するものである。この後段シフトレジスタ５４３は、少なくともｎ段のフリップフロップ５４４を備える。
フリップフロップ５４４は、クロック信号ｃｋ_ｃに同期して、ヘッダＨＤにおけるビットｈｄを保持するものである。１段目からｎ−１段目のフリップフロップ５４４は、保持したデータを後段のフリップフロップ５４４およびヘッダ検出部５４５に供給する。また、ｎ段目のフリップフロップ５４４は、保持したデータをヘッダ検出部５４５に供給する。
ヘッダ検出部５４５は、ヘッダＨＤを検出するものである。このヘッダ検出部５４５は、後段シフトレジスタ５４３に保持されたデータが、ヘッダＨＤに該当するか否かを判断する。ヘッダＨＤである場合には、ヘッダ検出部５４５は、メモリ制御信号Ｖ４によりメモリ５５３を制御して前段シフトレジスタ５４１内のｎビットのデータをデジタルデータＤ４として保持させる。これにより、デジタルデータＤ４が復元される。
［ソース機器の動作例］
図２２は、第１の実施の形態におけるソース機器１００の動作の一例を示すフローチャートである。ソース機器１００は、複数のアナログデータのそれぞれに対して、異なるサンプリング周波数によりＡ／Ｄ変換を行い、複数のデジタルデータを生成する（ステップＳ９１１）。ソース機器１００は、それらのデジタルデータをクロック信号ｃｋ_ｂに乗せ換えて、同期化する（ステップＳ９１２）。そして、ソース機器１００は、複数のデジタルデータのうち、低速のデータ（音声信号や中間周波数信号など）を分割し（ステップＳ９１３）、フラグまたはヘッダを付加する（ステップＳ９１４）。ソース機器１００は、ピクセルデータを生成して、デジタルデータやフラグを格納する（ステップＳ９１５）。ソース機器１００は、そのピクセルデータを１本のＨＤＭＩケーブルを介して送信する（ステップＳ９１６）。
［シンク機器の動作例］
図２３は、第１の実施の形態におけるシンク機器４００の動作の一例を示すフローチャートである。シンク機器４００は、１本のＨＤＭＩケーブルを介してピクセルデータを受信する（ステップＳ９２１）。シンク機器４００は、ピクセルデータ内の分割されたデジタルデータから、分割前のデジタルデータを復元する（ステップＳ９２２）。そして、シンク機器４００は、そのデジタルデータを再生または記録する（ステップＳ９２３）。
このように、第１の実施の形態によれば、ソース機器１００は、低速なデータ（Ｄ３等）を分割して、高速なデータ（Ｄ１等）とともに所定サイズのデータに格納して送信するため、速度の異なる複数のデータを１本のケーブルで送信することができる。これにより、ソース機器１００およびシンク機器４００において、データを送受信するための端子数を削減することができる。この端子数の削減により、これらの機器のコストを低減することができる。また、機器の寸法を小さくすることができる。
＜２．変形例＞
第１の実施の形態では、ＨＤＭＩの規格に従ってデータを送信していたが、ＨＤＭＩ以外の規格に従ってデータを送信することもできる。例えば、ＰＣＩｅ（ＰＣＩ−Ｅｘｐｒｅｓｓ）の規格に従ってデータを送信してもよい。変形例の送信部３００は、ＰＣＩｅの規格に従ってデータを送信する点において第１の実施の形態と異なる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。
なお、本技術は以下のような構成もとることができる。
（１）周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給部と、
前記複数のクロック信号のうち前記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給部と、
前記低クロック信号の周波数に対する前記高クロック信号の周波数の比に応じた所定数に前記低速データを分割する分割部と、
前記分割された低速データと前記高速データとを所定サイズのデータに格納して送信するデータ送信部と
を具備するソース機器。
（２）前記供給された前記低速データを前記高クロック信号に同期して前記所定数のデータとして保持する保持部をさらに備え、
前記分割部は、前記保持部から前記所定数のデータの各々を前記高クロック信号に同期して順に読み出して前記分割された低速データとして供給する
前記（１）記載のソース機器。
（３）前記分割部は、
前記高クロック信号に同期してカウント値を計数するカウンタと、
前記カウント値に基づいて前記所定数のデータの各々を順に選択して読み出すセレクタと
を備える前記２記載のソース機器。
（４）前記保持部は、前記低速データを保持して当該低速データにおけるビットの各々を前記分割部の制御に従ってシフトして順に出力するシフトレジスタを備え、
前記分割部は、前記高クロック信号に同期して前記シフトレジスタに出力させた前記ビットの各々を前記分割された低速データとして順に供給する
前記（２）または（３）記載のソース機器。
（５）前記高速データは、映像データを含み、
前記低速データは、音声データを含む
前記（１）乃至（４）のいずれかに記載のソース機器。
（６）前記高速データは、圧縮されていない非圧縮データを含み、
前記低速データは、前記非圧縮データのデータサイズより小さなサイズに圧縮された圧縮データを含む
前記（１）乃至（５）のいずれかに記載のソース機器。
（７）前記低速データ供給部は、前記低クロック信号に同期して所定のアナログデータから変換したデジタルデータを前記低速データとして供給する
前記（１）乃至（６）のいずれかに記載のソース機器。
（８）前記高速データ供給部は、前記高クロック信号に同期して所定のアナログデータから変換したデジタルデータを前記高速データとして供給する
前記（１）乃至（７）のいずれかに記載のソース機器。
（９）周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給部と、
前記複数のクロック信号のうち前記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給部と、
前記低クロック信号の周波数に対する前記高クロック信号の周波数の比に応じた所定数に前記低速データを分割する分割部と、
前記分割された低速データと前記高速データとを所定サイズのデータに格納して送信するデータ送信部と、
前記送信された所定サイズのデータを受信するデータ受信部と、
前記受信された所定サイズのデータ内の前記分割された低速データから分割前の前記低速データを復元する復元部と
を具備する通信システム。
（１０）前記分割部は、前記分割された低速データが前記低クロック信号のクロック周期において最初に送信されるデータであるか否かを示すフラグを生成し、
前記データ送信部は、前記フラグをさらに前記所定サイズのデータに格納し、
前記復元部は、前記最初に送信されるデータであることを示す前記フラグを受信したときより連続して受信した前記所定数の前記分割された低速データから分割前の前記低速データを復元する
前記（９）記載の通信システム。
（１１）前記分割部は、前記低速データの送信開始タイミングを示すヘッダ情報を生成して当該ヘッダ情報を分割して前記データ送信部に供給してから前記低速データの分割を開始し、
前記データ送信部は、前記分割されたヘッダ情報を前記所定サイズのデータに格納して送信してから前記分割された低速データを格納した前記所定サイズのデータの送信を開始し、
前記復元部は、前記ヘッダ情報を復元してから前記低速データの復元を開始する
前記（９）または（１０）記載の通信システム。
（１２）低速データ供給部が、周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給手順と、
高速データ供給部が、前記複数のクロック信号のうち前記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給手順と、
分割部が、前記低クロック信号の周波数に対する前記高クロック信号の周波数の比に応じた所定数に前記低速データを分割する分割手順と、
データ送信部が、前記分割された低速データと前記高速データとを所定サイズのデータに格納して送信するデータ送信手順と
を具備するソース機器の制御方法。
１００ ソース機器
２１０、２３０ 増幅回路
２２０ 周波数変換回路
３００ 送信部
３１０、３１１、３１２、３１３ ＡＤＣ
３１４、３１５、３１６、３１７、５５０、５５１、５５２、５５３ メモリ
３１８ ＨＤＭＩ送信部
３１９ ＰＣＩｅ送信部
３２０、３４５、３５０、３７０ 同期化部
３２１、３５１ 入力側カウンタ
３２２、３５２ 入力側バッファ制御部
３２３、３５４ トグル回路
３２４、３６１ 出力側カウンタ
３２５、３５６ 出力側バッファ
３２６、３６２ セレクタ
３２７、３６４、３８４ メモリ制御部
３３０、３５３ 入力側バッファ
３３１、３３２、３３３、３３４、３３５、５３２ レジスタ
３４０、３５５ 出力側バッファ制御部
３４１、３４２、５３４、５４２、５４４ フリップフロップ
３４３ 出力側セット信号生成部
３６０、３８０ 分割部
３６３ フラグ生成部
３７１ デコーダ
３７２ 遅延部
３７３ シフトレジスタ
３７４ セット制御部
３８１ ヘッダ付加制御部
３８２ データ出力制御部
３８３ ヘッダ付加部
３９０ ビデオストリーム生成部
３９１ タイミング信号生成部
３９２ ピクセルデータ生成部
４００ シンク機器
５００ 受信部
５１０ ＨＤＭＩ受信部
５２０ ビデオストリーム復調部
５３０、５４０ 復元部
５３１ 受信側バッファ
５３３ フラグ検出部
５４１ 前段シフトレジスタ
５４３ 後段シフトレジスタ
５４５ ヘッダ検出部
６１０、６２０、６３０ デジタル集積回路

Claims (10)

  1. 周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給部と、
    前記複数のクロック信号のうち前記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給部と、
    前記低クロック信号の周波数に対する前記高クロック信号の周波数の比に応じた所定数に前記低速データを分割する分割部と、
    前記分割された低速データと前記高速データとを所定サイズのデータに格納して送信するデータ送信部と、
    前記供給された前記低速データを前記高クロック信号に同期して前記所定数のデータとして保持する保持部と、
    を具備し、
    前記分割部は、前記保持部から前記所定数のデータの各々を前記高クロック信号に同期して順に読み出して前記分割された低速データとして供給する
    ソース機器。
  2. 前記分割部は、
    前記高クロック信号に同期してカウント値を計数するカウンタと、
    前記カウント値に基づいて前記所定数のデータの各々を順に選択して読み出すセレクタと
    を備える請求項１記載のソース機器。
  3. 前記保持部は、前記低速データを保持して当該低速データにおけるビットの各々を前記分割部の制御に従ってシフトして順に出力するシフトレジスタを備え、
    前記分割部は、前記高クロック信号に同期して前記シフトレジスタに出力させた前記ビットの各々を前記分割された低速データとして順に供給する
    請求項１記載のソース機器。
  4. 前記高速データは、映像データを含み、
    前記低速データは、音声データを含む
    請求項１記載のソース機器。
  5. 前記高速データは、圧縮されていない非圧縮データを含み、
    前記低速データは、前記非圧縮データのデータサイズより小さなサイズに圧縮された圧縮データを含む
    請求項１記載のソース機器。
  6. 前記低速データ供給部は、前記低クロック信号に同期して所定のアナログデータから変換したデジタルデータを前記低速データとして供給する
    請求項１記載のソース機器。
  7. 前記高速データ供給部は、前記高クロック信号に同期して所定のアナログデータから変換したデジタルデータを前記高速データとして供給する
    請求項１記載のソース機器。
  8. 周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給部と、
    前記複数のクロック信号のうち前記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給部と、
    前記低クロック信号の周波数に対する前記高クロック信号の周波数の比に応じた所定数に前記低速データを分割する分割部と、
    前記分割された低速データと前記高速データとを所定サイズのデータに格納して送信するデータ送信部と、
    前記送信された所定サイズのデータを受信するデータ受信部と、
    前記受信された所定サイズのデータ内の前記分割された低速データから分割前の前記低速データを復元する復元部と
    を具備し、
    前記分割部は、前記分割された低速データが前記低クロック信号のクロック周期において最初に送信されるデータであるか否かを示すフラグを生成し、
    前記データ送信部は、前記フラグをさらに前記所定サイズのデータに格納し、
    前記復元部は、前記最初に送信されるデータであることを示す前記フラグを受信したときより連続して受信した前記所定数の前記分割された低速データから分割前の前記低速データを復元する
    通信システム。
  9. 前記分割部は、前記低速データの送信開始タイミングを示すヘッダ情報を生成して当該ヘッダ情報を分割して前記データ送信部に供給してから前記低速データの分割を開始し、
    前記データ送信部は、前記分割されたヘッダ情報を前記所定サイズのデータに格納して送信してから前記分割された低速データを格納した前記所定サイズのデータの送信を開始し、
    前記復元部は、前記ヘッダ情報を復元してから前記低速データの復元を開始する
    請求項８記載の通信システム。
  10. 低速データ供給部が、周波数の異なる複数のクロック信号のうち周波数が所定値より低い低クロック信号に同期して生成したデータを低速データとして供給する低速データ供給手順と、
    高速データ供給部が、前記複数のクロック信号のうち前記低クロック信号より周波数の高い高クロック信号に同期して生成したデータを高速データとして供給する高速データ供給手順と、
    分割部が、前記低クロック信号の周波数に対する前記高クロック信号の周波数の比に応じた所定数に前記低速データを分割する分割手順と、
    データ送信部が、前記分割された低速データと前記高速データとを所定サイズのデータに格納して送信するデータ送信手順と、
    保持部が、前記供給された前記低速データを前記高クロック信号に同期して前記所定数のデータとして保持する保持手順と
    を具備し、
    前記分割手順は、前記保持部から前記所定数のデータの各々を前記高クロック信号に同期して順に読み出して前記分割された低速データとして供給するソース機器の制御方法。
JP2013007027A 2013-01-18 2013-01-18 ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法 Active JP6195444B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013007027A JP6195444B2 (ja) 2013-01-18 2013-01-18 ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法
CN201810756114.7A CN108766386B (zh) 2013-01-18 2014-01-10 用于从源设备接收信号的设备
CN201410012374.5A CN103945158B (zh) 2013-01-18 2014-01-10 源设备及其控制方法和通信系统
US14/153,252 US9069490B2 (en) 2013-01-18 2014-01-13 Source device, communication system, method of controlling source device, and method of controlling sink device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013007027A JP6195444B2 (ja) 2013-01-18 2013-01-18 ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法

Publications (2)

Publication Number Publication Date
JP2014138353A JP2014138353A (ja) 2014-07-28
JP6195444B2 true JP6195444B2 (ja) 2017-09-13

Family

ID=51192610

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013007027A Active JP6195444B2 (ja) 2013-01-18 2013-01-18 ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法

Country Status (3)

Country Link
US (1) US9069490B2 (ja)
JP (1) JP6195444B2 (ja)
CN (2) CN103945158B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109831274B (zh) * 2017-11-23 2021-07-20 杭州海康威视数字技术股份有限公司 一种数据传输方法和设备以及接收机
CN109712196B (zh) * 2018-12-17 2021-03-30 北京百度网讯科技有限公司 摄像头标定处理方法、装置、车辆控制设备及存储介质
TWI756871B (zh) * 2020-10-19 2022-03-01 瑞昱半導體股份有限公司 資料轉換與高畫質多媒體介面接收裝置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493339A (en) * 1993-01-21 1996-02-20 Scientific-Atlanta, Inc. System and method for transmitting a plurality of digital services including compressed imaging services and associated ancillary data services
EP0618739B1 (en) * 1993-03-19 1999-10-27 Canon Kabushiki Kaisha Digital video camera and recording apparatus
JP3408720B2 (ja) * 1996-06-13 2003-05-19 富士通株式会社 高速同期多重化装置
CN1189045A (zh) * 1997-01-20 1998-07-29 明碁电脑股份有限公司 双画面显示装置及方法
JP3648685B2 (ja) * 2001-01-30 2005-05-18 松下電器産業株式会社 データ伝送方法及びデータ送信装置
CN1153459C (zh) * 2001-05-05 2004-06-09 深圳凯创电子设备有限公司 数字光盘录象及硬盘监控系统
KR100841436B1 (ko) * 2002-08-08 2008-06-25 삼성전자주식회사 영상 기록/재생 장치 및 그 기억장치 제어방법
KR100557437B1 (ko) * 2003-06-12 2006-03-07 삼성전자주식회사 Ｔｖ신호 수신모듈을 장착한 휴대용 컴퓨터
KR100559378B1 (ko) * 2004-07-02 2006-03-10 삼성전자주식회사 동작 주파수에 따라 소모 전류를 제어하는 저전압 차동신호 방식 수신 장치 및 그 동작 방법
CN1728641A (zh) * 2004-07-30 2006-02-01 三菱电机株式会社 数据传送方法和用该方法的数据传送装置及数据传送系统
JP2006042219A (ja) 2004-07-30 2006-02-09 Victor Co Of Japan Ltd 映像・音声多重化装置及び映像・音声分離装置
JP5082209B2 (ja) * 2005-06-27 2012-11-28 株式会社日立製作所 送信装置、受信装置、及び映像信号送受信システム
JP4350084B2 (ja) * 2005-11-07 2009-10-21 シャープ株式会社 受信装置、受信システム
JP2007311929A (ja) * 2006-05-16 2007-11-29 Sony Corp 映像送出装置、映像送出方法、映像受信装置及び映像受信方法
US20080201292A1 (en) * 2007-02-20 2008-08-21 Integrated Device Technology, Inc. Method and apparatus for preserving control information embedded in digital data
CN101542908B (zh) * 2007-07-23 2012-10-03 松下电器产业株式会社 数字pll装置
JP2009100412A (ja) * 2007-10-19 2009-05-07 Panasonic Corp 映像伝送装置、映像送信装置および映像受信装置
JP4743196B2 (ja) * 2007-12-14 2011-08-10 ソニー株式会社 電子機器および電子機器におけるループ判断方法
JP2010154418A (ja) * 2008-12-26 2010-07-08 Panasonic Corp 無線映像伝送方法及び装置
JP5604827B2 (ja) * 2009-08-21 2014-10-15 ソニー株式会社 送信装置、受信装置、プログラム、及び通信システム
WO2011027440A1 (ja) * 2009-09-02 2011-03-10 株式会社 東芝 画像圧縮装置及び画像伸張装置
JP2012213131A (ja) * 2011-03-24 2012-11-01 Panasonic Corp 入力切替装置
JP2013110554A (ja) * 2011-11-21 2013-06-06 Panasonic Corp 送信装置、受信装置及びシリアル伝送システム

Also Published As

Publication number Publication date
US9069490B2 (en) 2015-06-30
CN103945158B (zh) 2018-08-07
CN108766386A (zh) 2018-11-06
US20140205046A1 (en) 2014-07-24
CN103945158A (zh) 2014-07-23
JP2014138353A (ja) 2014-07-28
CN108766386B (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
US11223874B2 (en) Transmission and detection of multi-channel signals in reduced channel format
US8711017B2 (en) Serial transmission system including transmitter apparatus and receiver apparatus, for use in transmission of AV data
WO2013042264A1 (ja) 映像処理装置および映像処理方法
US20180310047A1 (en) Method and Apparatus for Synchronizing Audio and Video Signals
CN102447867A (zh) 信号延伸器系统及其信号延伸器
US10593337B2 (en) Transmission apparatus, transmission method, reception apparatus, and reception method
KR20050022268A (ko) 전송 시스템
JP6195444B2 (ja) ソース機器、通信システム、ソース機器の制御方法およびシンク機器の制御方法
TWI532374B (zh) 訊號傳輸裝置及其傳送器與接收器
CN107925794B (zh) 发送设备、发送方法、接收设备和接收方法
US20120081604A1 (en) Electronic apparatus
KR100819439B1 (ko) 멀티미디어신호 직렬 전송장치
US20190018816A1 (en) Buffer controller, memory device, and integrated circuit device
US9661192B2 (en) Video signal transmission apparatus
KR101793974B1 (ko) Ｕｈｄ 다중 포맷 프로세싱 장치
JP2010068232A (ja) 映像記録再生装置
JP4781688B2 (ja) 映像信号伝送方法及び映像信号伝送装置
JP2010200324A (ja) インターフェース回路
JP6669071B2 (ja) 送信装置、送信方法、受信装置および受信方法
JP2017011686A (ja) ビデオ信号伝送装置
JP2002209192A (ja) 映像音声伝送システム
KR100783971B1 (ko) 음성 데이터 수신모듈
US8711887B2 (en) Signal processing apparatus, display apparatus having the same, and signal processing method
JP4596085B2 (ja) インターフェース回路
JP2006217502A (ja) 画像伝送システム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151217

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20160506

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160729

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170718

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170815

R150 Certificate of patent or registration of utility model

Ref document number: 6195444

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250