JP6182993B2 - 記憶素子、記憶装置、記憶素子の製造方法、磁気ヘッド - Google Patents
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Description
本技術は、複数の磁性層を有し、スピントルク磁化反転を利用して記録を行う記憶素子とその記憶素子を備えた記憶装置、記憶素子の製造方法、さらには記憶素子を備えた磁気ヘッドに関する。
コンピュータなどの情報機器ではランダム・アクセス・メモリとして、動作が高速で、高密度なＤＲＡＭ（Dynamic Random Access Memory）が広く使われているが、揮発性メモリであるＤＲＡＭに代わるメモリ、或いはＤＲＡＭ等と併用するメモリとして不揮発性メモリの需要は大きい。不揮発性メモリの候補として、磁性体の磁化で情報を記録する磁気ランダム・アクセス・メモリ（ＭＲＡＭ：Magnetic Random Access Memory）が注目され、開発が進められている。
ＭＲＡＭの記憶方式としては、電流磁場によって磁化を反転させる手法や、スピン分極した電子を直接記憶層に注入して磁化反転を起こさせる方法があるが、素子のサイズが小さくなるのに伴い記録電流を小さくできるスピン注入磁化反転が注目されている。
さらに、素子を微細化するために磁性体の磁化方向を垂直方向に向けた垂直磁化膜を用いた方法が検討されている。
そして垂直磁化膜を形成するために、ＦｅやＣｏと酸化物層の間に働く界面磁気異方性を利用して垂直磁化膜を得る方法が利用されている。
また強い垂直磁気異方性を得るための手法も例えば上記特許文献１に開示されている。即ちトンネルバリア層と記憶層との間に働く界面磁気異方性だけでなく、記憶層のトンネルバリア層側とは反対側にもう一つ酸化物層（スピンバリア層）を形成し、より強い界面磁気異方性を得るようにすることが開示されている。
そして垂直磁化膜を形成するために、ＦｅやＣｏと酸化物層の間に働く界面磁気異方性を利用して垂直磁化膜を得る方法が利用されている。
また強い垂直磁気異方性を得るための手法も例えば上記特許文献１に開示されている。即ちトンネルバリア層と記憶層との間に働く界面磁気異方性だけでなく、記憶層のトンネルバリア層側とは反対側にもう一つ酸化物層（スピンバリア層）を形成し、より強い界面磁気異方性を得るようにすることが開示されている。
しかしながら、トンネルバリア層とスピンバリア層の二つの層は、磁気記憶素子の抵抗として作用する。このためスピンバリア層を設けることで素子の抵抗が上昇して、動作電圧の範囲での記憶動作が難しくなる。さらに、スピンバリア層は磁気抵抗を有しないので、素子の磁気抵抗比が小さくなり情報を読み出す際に支障をきたす。
そこで本技術では、トンネルバリア層とスピンバリア層の二つの酸化物膜を有する記憶素子において、保持特性の低下や記録電流の上昇を抑えながら、素子抵抗を下げ、低い書き込み電圧、および大きな磁気抵抗変化が得られるようにすることを目的とする。
そこで本技術では、トンネルバリア層とスピンバリア層の二つの酸化物膜を有する記憶素子において、保持特性の低下や記録電流の上昇を抑えながら、素子抵抗を下げ、低い書き込み電圧、および大きな磁気抵抗変化が得られるようにすることを目的とする。
第１に、本技術に係る記憶素子は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、を有する層構造を備える。そして前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されているものである。
これにより設定膜厚値としてある程度の十分な厚みでスピンバリア層を形成して、界面磁気異方性エネルギーが得られるようにしつつ、一部に低抵抗領域を形成してスピンバリア層の抵抗値を下げる。
これにより設定膜厚値としてある程度の十分な厚みでスピンバリア層を形成して、界面磁気異方性エネルギーが得られるようにしつつ、一部に低抵抗領域を形成してスピンバリア層の抵抗値を下げる。
第２に、上記した本技術に係る記憶素子においては、前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値（膜厚ゼロも含む）となるように形成されて前記低抵抗領域とされていることが望ましい。
つまりスピンバリア層の一部を、設定膜厚値よりも薄い膜厚か、もしくは膜厚ゼロ（つまり除去）として抵抗値の低い領域を形成する。
つまりスピンバリア層の一部を、設定膜厚値よりも薄い膜厚か、もしくは膜厚ゼロ（つまり除去）として抵抗値の低い領域を形成する。
第３に、上記した本技術に係る記憶素子においては、前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層に対して膜厚方向に進入するように形成され、当該進入部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されていることが望ましい。このように形成することで、スピンバリア層の一部を設定膜厚値よりも薄膜化する。
第４に、上記した本技術に係る記憶素子においては、前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層に対して膜厚方向に進入するように形成されていることが望ましい。
第１電極層の一部を除去し、さらにスピンバリア層の一部を薄膜化したうえで第２電極層を積層するという手法で、電極層がスピンバリア層に進入する層構造を得ることができる。
第４に、上記した本技術に係る記憶素子においては、前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層に対して膜厚方向に進入するように形成されていることが望ましい。
第１電極層の一部を除去し、さらにスピンバリア層の一部を薄膜化したうえで第２電極層を積層するという手法で、電極層がスピンバリア層に進入する層構造を得ることができる。
第５に、上記した本技術に係る記憶素子においては、前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成され、当該通過部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されていることが望ましい。つまりスピンバリア層の一部を除去して（膜厚ゼロとして）、電極層の一部が記憶層に接するように形成する。
第６に、上記した本技術に係る記憶素子においては、前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成されていることが望ましい。
第１電極層の一部を除去し、さらにスピンバリア層の一部を除去したうえで第２電極層を積層するという手法で、電極層がスピンバリア層を通過して記憶層に接する層構造を得ることができる。
第６に、上記した本技術に係る記憶素子においては、前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成されていることが望ましい。
第１電極層の一部を除去し、さらにスピンバリア層の一部を除去したうえで第２電極層を積層するという手法で、電極層がスピンバリア層を通過して記憶層に接する層構造を得ることができる。
第７に、上記した本技術に係る記憶素子においては、前記スピンバリア層は、膜面の中央領域又は周縁領域の一方又は両方において、膜厚値が前記設定膜厚値よりも小さい値となるように形成されて前記低抵抗領域とされていることが望ましい。
膜面の中央領域、又は周縁領域は、例えば斜め方向からのエッチング等により薄膜化が容易となる。
膜面の中央領域、又は周縁領域は、例えば斜め方向からのエッチング等により薄膜化が容易となる。
第８に、上記した本技術に係る記憶素子においては、前記スピンバリア層は、その一部領域の酸化物が還元されて前記低抵抗領域が形成されていることが望ましい。
スピンバリア層を構成する酸化物の一部を還元させることで抵抗値の小さい領域を生成できる。
第９に、上記した本技術に係る記憶素子においては、前記スピンバリア層の、前記記憶層に接する面とは反対の面側に、前記スピンバリア層側から順に異なる材料で積層される第１電極層と第２電極層を含む複数の層からなる電極層が設けられており、前記第２電極層は前記第１電極層よりも酸化物との反応性が高い材料とされ、前記第２電極層の一部が前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されていることが望ましい。
第２電極層をイオン化傾向が高い材料など、酸化物との反応性が高い材料とし、スピンバリア層の一部に接触又は近接するようにすれば、スピンバリア層の一部領域を酸化物が還元された低抵抗領域とすることができる。
第１０に、上記した本技術に係る記憶素子においては、前記第１電極層はＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯのうちの少なくとも１種を用いて形成され、前記第２電極層はＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙのうちの少なくとも１種を用いて形成されていることが望ましい。
これらの材料により、スピンバリア層において第１電極層に接する部分は酸化物が還元されにくく、一方第２電極層に接触又は近接する部分で酸化物を還元させることができる。
スピンバリア層を構成する酸化物の一部を還元させることで抵抗値の小さい領域を生成できる。
第９に、上記した本技術に係る記憶素子においては、前記スピンバリア層の、前記記憶層に接する面とは反対の面側に、前記スピンバリア層側から順に異なる材料で積層される第１電極層と第２電極層を含む複数の層からなる電極層が設けられており、前記第２電極層は前記第１電極層よりも酸化物との反応性が高い材料とされ、前記第２電極層の一部が前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されていることが望ましい。
第２電極層をイオン化傾向が高い材料など、酸化物との反応性が高い材料とし、スピンバリア層の一部に接触又は近接するようにすれば、スピンバリア層の一部領域を酸化物が還元された低抵抗領域とすることができる。
第１０に、上記した本技術に係る記憶素子においては、前記第１電極層はＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯのうちの少なくとも１種を用いて形成され、前記第２電極層はＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙのうちの少なくとも１種を用いて形成されていることが望ましい。
これらの材料により、スピンバリア層において第１電極層に接する部分は酸化物が還元されにくく、一方第２電極層に接触又は近接する部分で酸化物を還元させることができる。
第１１に、上記した本技術に係る記憶素子においては、前記スピンバリア層は、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2の少なくとも１種を用いて形成されていることが望ましい。
これらの材料でスピンバリア層を形成することで記憶層に作用する界面磁気異方性を良好に得る。
第１２に、上記した本技術に係る記憶素子においては、前記設定膜厚値は０．６ｎｍ以上、０．７ｎｍ以下とされることが望ましい。
スピンバリア層を０．６〜０．７ｎｍの膜厚とすることで界面磁気異方性エネルギーを確保し、記憶層における保磁力を良好にする。
第１３に、上記した本技術に係る記憶素子においては、上記記憶層は、ＦｅＣｏＢ，ＦｅＮｉＢ，ＦｅＣｏＣ，ＦｅＣｏＳｉＢ，ＦｅＡｌＳｉ，ＣｏＭｎＳｉ，ＭｎＡｌのうち少なくとも１種を用いて形成されていることが望ましい。
これらの材料が記憶層の垂直磁化に好適である。
これらの材料でスピンバリア層を形成することで記憶層に作用する界面磁気異方性を良好に得る。
第１２に、上記した本技術に係る記憶素子においては、前記設定膜厚値は０．６ｎｍ以上、０．７ｎｍ以下とされることが望ましい。
スピンバリア層を０．６〜０．７ｎｍの膜厚とすることで界面磁気異方性エネルギーを確保し、記憶層における保磁力を良好にする。
第１３に、上記した本技術に係る記憶素子においては、上記記憶層は、ＦｅＣｏＢ，ＦｅＮｉＢ，ＦｅＣｏＣ，ＦｅＣｏＳｉＢ，ＦｅＡｌＳｉ，ＣｏＭｎＳｉ，ＭｎＡｌのうち少なくとも１種を用いて形成されていることが望ましい。
これらの材料が記憶層の垂直磁化に好適である。
本技術に係る記憶装置は、情報を磁性体の磁化状態により保持する上述の記憶素子と、互いに交差する２種類の配線とを備える。そして前記２種類の配線の間に前記記憶素子が配置され、前記２種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる記憶装置である。
また本技術に係る磁気ヘッドは、上述の記憶素子を有する磁気ヘッドである。
また本技術に係る磁気ヘッドは、上述の記憶素子を有する磁気ヘッドである。
本技術に係る記憶素子の製造方法は、上述の記憶素子の製造方法として、前記磁化固定層、前記トンネルバリア層、前記記憶層、前記スピンバリア層を順に積層する第１工程と、前記スピンバリア層上に第１電極層を積層する第２工程と、当該積層による構造体の周囲に絶縁材を充填し、前記第１電極層と前記絶縁材の上面が略平坦、もしくは前記絶縁材の上面が前記第１電極層の上面よりも突出した状態に加工する第３工程と、前記第１電極層の一部を除去又は薄膜化する第４工程と、一部が除去又は薄膜化された前記第１電極層上に第２電極層を積層する第５工程とを有する。
第４工程で第１電極層の一部を加工した後、第５工程で第２電極層を積層することで上述の構造の記憶素子の構造を比較的容易に製造できる。
また上記した本技術に係る製造方法においては、前記第４工程では、前記第１電極層の一部を除去したうえで、さらに前記スピンバリア層の一部を薄膜化又は除去することで、前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値とされて前記低抵抗領域が形成されるようにすることが望ましい。
これにより電極層がスピンバリア層に進入する層構造を得ることができる。
また上記した本技術に係る製造方法においては、前記第２電極層には前記第１電極層よりも酸化物との反応性が高い材料を用い、前記第５工程で積層される前記第２電極層の一部が、前記第４工程で一部を除去又は薄膜化された前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されるようにすることが望ましい。
これにより、スピンバリア層の一部として抵抗値の小さい領域を生成できる。
第４工程で第１電極層の一部を加工した後、第５工程で第２電極層を積層することで上述の構造の記憶素子の構造を比較的容易に製造できる。
また上記した本技術に係る製造方法においては、前記第４工程では、前記第１電極層の一部を除去したうえで、さらに前記スピンバリア層の一部を薄膜化又は除去することで、前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値とされて前記低抵抗領域が形成されるようにすることが望ましい。
これにより電極層がスピンバリア層に進入する層構造を得ることができる。
また上記した本技術に係る製造方法においては、前記第２電極層には前記第１電極層よりも酸化物との反応性が高い材料を用い、前記第５工程で積層される前記第２電極層の一部が、前記第４工程で一部を除去又は薄膜化された前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されるようにすることが望ましい。
これにより、スピンバリア層の一部として抵抗値の小さい領域を生成できる。
本技術によれば、記憶層の両面側にトンネルバリア層とスピンバリア層の二つの酸化物膜を有する記憶素子において、スピンバリア層による界面磁気異方性を有効に機能させつつ素子の抵抗を下げることができ、保持特性が優れ、低電力で動作可能な記憶素子を実現できる。
以下、実施の形態を次の順序で説明する。
＜１．実施の形態の記憶装置の構成及び記憶素子の概要＞
＜２．実施の形態の記憶素子（第１〜第１２の実施の形態）＞
＜３．実施の形態の製造方法（第１３〜第１７の実施の形態）＞
＜４．実験＞
＜５．まとめ＞
＜６．変形例＞
＜１．実施の形態の記憶装置の構成及び記憶素子の概要＞
＜２．実施の形態の記憶素子（第１〜第１２の実施の形態）＞
＜３．実施の形態の製造方法（第１３〜第１７の実施の形態）＞
＜４．実験＞
＜５．まとめ＞
＜６．変形例＞
＜１．実施の形態の記憶装置の構成及び記憶素子の概要＞
まず、本開示の実施の形態となる記憶装置の構成について説明する。
実施の形態の記憶装置の模式図を、図１及び図２に示す。図１は斜視図、図２は概略断面図である。
まず、本開示の実施の形態となる記憶装置の構成について説明する。
実施の形態の記憶装置の模式図を、図１及び図２に示す。図１は斜視図、図２は概略断面図である。
図１に示すように、実施の形態の記憶装置は、互いに直交する２種類のアドレス配線（例えばワード線とビット線）の交点付近に、磁化状態で情報を保持することができるＭＲＡＭ（磁気ランダム・アクセス・メモリ）による記憶素子３が配置されて成る。
即ち、シリコン基板等の半導体基体１０の素子分離層２により分離された部分に、各記憶装置を選択するための選択用トランジスタを構成する、ドレイン領域８、ソース領域７、並びにゲート電極１が、それぞれ形成されている。このうち、ゲート電極１は、図中前後方向に延びる一方のアドレス配線（ワード線）を兼ねている。
即ち、シリコン基板等の半導体基体１０の素子分離層２により分離された部分に、各記憶装置を選択するための選択用トランジスタを構成する、ドレイン領域８、ソース領域７、並びにゲート電極１が、それぞれ形成されている。このうち、ゲート電極１は、図中前後方向に延びる一方のアドレス配線（ワード線）を兼ねている。
ドレイン領域８は、図１中左右の選択用トランジスタに共通して形成されており、このドレイン領域８には、配線９が接続されている。
そして、ソース領域７と、上方に配置された、図１中左右方向に延びるビット線６との間に、スピントルク磁化反転により磁化の向きが反転する記憶層を有する記憶素子３が配置されている。この記憶素子３は、例えば磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）により構成される。
そして、ソース領域７と、上方に配置された、図１中左右方向に延びるビット線６との間に、スピントルク磁化反転により磁化の向きが反転する記憶層を有する記憶素子３が配置されている。この記憶素子３は、例えば磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）により構成される。
図２に示すように、記憶素子３は２つの磁性層１５、１７を有する。なお、記憶素子３の詳細な層構造については後述する。
この２層の磁性層１５、１７のうち、一方の磁性層を磁化Ｍ１５の向きが固定された磁化固定層１５として、他方の磁性層を磁化Ｍ１７の向きが変化する磁化自由層即ち記憶層１７とする。
また、記憶素子３は、ビット線６と、ソース領域７とに、それぞれ上下のコンタクト層４を介して接続されている。
これにより、２種類のアドレス配線１、６を通じて、記憶素子３に上下方向の電流を流して、スピントルク磁化反転により記憶層１７の磁化Ｍ１７の向きを反転させることができる。
記憶層１７の磁化Ｍ１７と磁化固定層１５の磁化Ｍ１５の相対的な角度によって情報の「０」「１」を規定している。
この２層の磁性層１５、１７のうち、一方の磁性層を磁化Ｍ１５の向きが固定された磁化固定層１５として、他方の磁性層を磁化Ｍ１７の向きが変化する磁化自由層即ち記憶層１７とする。
また、記憶素子３は、ビット線６と、ソース領域７とに、それぞれ上下のコンタクト層４を介して接続されている。
これにより、２種類のアドレス配線１、６を通じて、記憶素子３に上下方向の電流を流して、スピントルク磁化反転により記憶層１７の磁化Ｍ１７の向きを反転させることができる。
記憶層１７の磁化Ｍ１７と磁化固定層１５の磁化Ｍ１５の相対的な角度によって情報の「０」「１」を規定している。
このような記憶装置では、選択トランジスタの飽和電流以下の電流で書き込みを行う必要があり、トランジスタの飽和電流は微細化に伴って低下することが知られているため、記憶装置の微細化のためには、スピントランスファの効率を改善して、記憶素子３に流す電流を低減させることが好適である。
また、読み出し信号を大きくするためには、大きな磁気抵抗変化率を確保する必要があり、そのためには上述のようなＭＴＪ構造を採用すること、すなわち２層の磁性層１５、１７の間に中間層をトンネル絶縁層（トンネルバリア層）とした記憶素子３の構成にすることが効果的である。
このように中間層としてトンネルバリア層を用いた場合には、トンネルバリア層が絶縁破壊することを防ぐために、記憶素子３に流す電流量に制限が生じる。すなわち記憶素子３の繰り返し書き込みに対する信頼性の確保の観点からも、スピントルク磁化反転に必要な電流を抑制することが好ましい。なお、スピントルク磁化反転に必要な電流は、反転電流、記憶電流などと呼ばれることがある。
このように中間層としてトンネルバリア層を用いた場合には、トンネルバリア層が絶縁破壊することを防ぐために、記憶素子３に流す電流量に制限が生じる。すなわち記憶素子３の繰り返し書き込みに対する信頼性の確保の観点からも、スピントルク磁化反転に必要な電流を抑制することが好ましい。なお、スピントルク磁化反転に必要な電流は、反転電流、記憶電流などと呼ばれることがある。
また記憶装置は不揮発メモリ装置であるから、電流によって書き込まれた情報を安定に記憶する必要がある。つまり、記憶層１７の磁化の熱揺らぎに対する安定性（熱安定性）を確保する必要がある。
記憶層１７の熱安定性が確保されていないと、反転した磁化の向きが、熱（動作環境における温度）により再反転する場合があり、書き込みエラーとなってしまう。
本記憶装置における記憶素子３は、従来のＭＲＡＭと比較して、スケーリングにおいて有利、すなわち体積を小さくすることは可能であるが、体積が小さくなることは、他の特性が同一であるならば、熱安定性を低下させる方向にある。
ＭＲＡＭの大容量化を進めた場合、記憶素子３の体積は一層小さくなるので、熱安定性の確保は重要な課題となる。
そのため、ＳＴ−ＭＲＡＭにおける記憶素子３において、熱安定性は非常に重要な特性であり、体積を減少させてもこの熱安定性が確保されるように設計する必要がある。
記憶層１７の熱安定性が確保されていないと、反転した磁化の向きが、熱（動作環境における温度）により再反転する場合があり、書き込みエラーとなってしまう。
本記憶装置における記憶素子３は、従来のＭＲＡＭと比較して、スケーリングにおいて有利、すなわち体積を小さくすることは可能であるが、体積が小さくなることは、他の特性が同一であるならば、熱安定性を低下させる方向にある。
ＭＲＡＭの大容量化を進めた場合、記憶素子３の体積は一層小さくなるので、熱安定性の確保は重要な課題となる。
そのため、ＳＴ−ＭＲＡＭにおける記憶素子３において、熱安定性は非常に重要な特性であり、体積を減少させてもこの熱安定性が確保されるように設計する必要がある。
次に実施の形態の記憶素子３の概要について説明する。
実施の形態の記憶素子３は、前述したスピントルク磁化反転により、記憶層１７の磁化の向きを反転させて、情報の記録を行うものである。
記憶層１７は、強磁性層を含む磁性体により構成され、情報を磁性体の磁化状態（磁化の向き）により保持するものである。
実施の形態の記憶素子３は、前述したスピントルク磁化反転により、記憶層１７の磁化の向きを反転させて、情報の記録を行うものである。
記憶層１７は、強磁性層を含む磁性体により構成され、情報を磁性体の磁化状態（磁化の向き）により保持するものである。
なお実施の形態の記憶素子３の層構造は図３Ａ、図４〜図１０で各種述べるが（第１〜第１２の実施の形態）、理解のしやすさを考慮して、まず実施の形態の基本となる層構造を図３Ｂに示し、これにより実施の形態で想定する記憶素子３の概要を説明する。以下、図３Ｂの層構造のモデルを参照して説明する事項は、第１〜第１２の実施の形態の記憶素子３においても共通の事項であると理解されたい。
記憶素子３は例えば図３Ｂに示す層構造とされ、少なくとも２つの強磁性体層としての記憶層１７、磁化固定層１５を備え、またその２つの磁性層の間の中間層としてトンネルバリア層１６を備える。
磁化固定層１５は下地層１４上に積層されている。
また記憶層１７のトンネルバリア層１６の反対面側にはスピンバリア層１８が設けられ、さらにその上面に電極層１９が設けられる。
記憶層１７は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される。
磁化固定層１５は、記憶層１７に記憶された情報の基準となる膜面に垂直な磁化を有する。
トンネルバリア層１６は、非磁性体であって、記憶層１７と磁化固定層１５の間に設けられる。
そして記憶層１７、トンネルバリア層１６、磁化固定層１５を有する層構造の積層方向にスピン偏極した電子を注入することにより、記憶層１７の磁化の向きが変化して、記憶層１７に対して情報の記録が行われる。
磁化固定層１５は下地層１４上に積層されている。
また記憶層１７のトンネルバリア層１６の反対面側にはスピンバリア層１８が設けられ、さらにその上面に電極層１９が設けられる。
記憶層１７は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される。
磁化固定層１５は、記憶層１７に記憶された情報の基準となる膜面に垂直な磁化を有する。
トンネルバリア層１６は、非磁性体であって、記憶層１７と磁化固定層１５の間に設けられる。
そして記憶層１７、トンネルバリア層１６、磁化固定層１５を有する層構造の積層方向にスピン偏極した電子を注入することにより、記憶層１７の磁化の向きが変化して、記憶層１７に対して情報の記録が行われる。
ここでスピントルク磁化反転について簡単に説明する。
電子は２種類のスピン角運動量をもつ。仮にこれを上向き、下向きと定義する。非磁性体内部では両者が同数であり、強磁性体内部では両者の数に差がある。ＳＴ−ＭＲＡＭを構成する２層の強磁性体である磁化固定層１５及び記憶層１７において、互いの磁気モーメントの向きが反方向状態のときに、電子を磁化固定層１５から記憶層１７への移動させた場合について考える。
電子は２種類のスピン角運動量をもつ。仮にこれを上向き、下向きと定義する。非磁性体内部では両者が同数であり、強磁性体内部では両者の数に差がある。ＳＴ−ＭＲＡＭを構成する２層の強磁性体である磁化固定層１５及び記憶層１７において、互いの磁気モーメントの向きが反方向状態のときに、電子を磁化固定層１５から記憶層１７への移動させた場合について考える。
磁化固定層１５は、高い保磁力のために磁気モーメントの向きが固定された固定磁性層である。
磁化固定層１５を通過した電子はスピン偏極、すなわち上向きと下向きの数に差が生じる。非磁性層であるトンネルバリア層１６の厚さが充分に薄く構成されていると、磁化固定層１５の通過によるスピン偏極が緩和して通常の非磁性体における非偏極（上向きと下向きが同数）状態になる前に他方の磁性体、すなわち記憶層１７に電子が達する。
磁化固定層１５を通過した電子はスピン偏極、すなわち上向きと下向きの数に差が生じる。非磁性層であるトンネルバリア層１６の厚さが充分に薄く構成されていると、磁化固定層１５の通過によるスピン偏極が緩和して通常の非磁性体における非偏極（上向きと下向きが同数）状態になる前に他方の磁性体、すなわち記憶層１７に電子が達する。
記憶層１７では、スピン偏極度の符号が逆になっていることにより、系のエネルギーを下げるために一部の電子は反転、すなわちスピン角運動量の向きがかえさせられる。このとき、系の全角運動量は保存されなくてはならないため、向きを変えた電子による角運動量変化の合計と等価な反作用が記憶層１７の磁気モーメントにも与えられる。
電流すなわち単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために記憶層１７の磁気モーメントに発生する角運動量変化も小さいが、電流が増えると多くの角運動量変化を単位時間内に与えることができる。
電流すなわち単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために記憶層１７の磁気モーメントに発生する角運動量変化も小さいが、電流が増えると多くの角運動量変化を単位時間内に与えることができる。
角運動量の時間変化はトルクであり、トルクがあるしきい値を超えると記憶層１７の磁気モーメントは歳差運動を開始し、その一軸異方性により１８０度回転したところで安定となる。すなわち反方向状態から同方向状態への反転が起こる。
磁化が同方向状態にあるとき、電流を逆に記憶層１７から磁化固定層１５へ電子を送る向きに流すと、今度は磁化固定層１５で反射される際にスピン反転した電子が記憶層１７に進入する際にトルクを与え、反方向状態へと磁気モーメントを反転させることができる。ただしこの際、反転を起こすのに必要な電流量は、反方向状態から同方向状態へと反転させる場合よりも多くなる。
磁化が同方向状態にあるとき、電流を逆に記憶層１７から磁化固定層１５へ電子を送る向きに流すと、今度は磁化固定層１５で反射される際にスピン反転した電子が記憶層１７に進入する際にトルクを与え、反方向状態へと磁気モーメントを反転させることができる。ただしこの際、反転を起こすのに必要な電流量は、反方向状態から同方向状態へと反転させる場合よりも多くなる。
磁気モーメントの同方向状態から反方向状態への反転は直感的な理解が困難であるが、磁化固定層１５が固定されているために磁気モーメントが反転できず、系全体の角運動量を保存するために記憶層１７が反転する、と考えてもよい。このように、０／１の記録は、磁化固定層１５から記憶層１７の方向またはその逆向きに、それぞれの極性に対応する、あるしきい値以上の電流を流すことによって行われる。
情報の読み出しは、従来型のＭＲＡＭと同様、磁気抵抗効果を用いて行われる。すなわち上述の記録の場合と同様に膜面垂直方向に電流を流す。そして、記憶層１７の磁気モーメントが、磁化固定層１５の磁気モーメントに対して同方向であるか反方向であるかに従い、素子の示す電気抵抗が変化する現象を利用する。
磁化固定層１５と記憶層１７の間のトンネルバリア層１６として用いる材料は金属でも絶縁体でも構わないが、より高い読み出し信号（抵抗の変化率）が得られ、かつより低い電流によって記録が可能とされるのは、トンネルバリア層１６として絶縁体を用いた場合である。このときの素子を強磁性トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）と呼ぶ。
スピントルク磁化反転によって、磁性層の磁化の向きを反転させるときに、必要となる電流の閾値Ｉｃは、磁性層の磁化容易軸が面内方向であるか、垂直方向であるかによって異なる。
本実施の形態の記憶素子３は垂直磁化型であるが、従前の面内磁化型の記憶素子の場合における磁性層の磁化の向きを反転させる反転電流をＩｃ＿ｐａｒａとする。
同方向から逆方向に反転させる場合、
Ｉｃ＿ｐａｒａ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ＋２πＭｓ）
となり、逆方向から同方向に反転させる場合、
Ｉｃ＿ｐａｒａ＝−（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ＋２πＭｓ）
となる。
なお、同方向、逆方向とは、磁化固定層１５の磁化方向を基準としてみた記憶層１７の磁化方向である。平行、反平行とも呼ばれる。
本実施の形態の記憶素子３は垂直磁化型であるが、従前の面内磁化型の記憶素子の場合における磁性層の磁化の向きを反転させる反転電流をＩｃ＿ｐａｒａとする。
同方向から逆方向に反転させる場合、
Ｉｃ＿ｐａｒａ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ＋２πＭｓ）
となり、逆方向から同方向に反転させる場合、
Ｉｃ＿ｐａｒａ＝−（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ＋２πＭｓ）
となる。
なお、同方向、逆方向とは、磁化固定層１５の磁化方向を基準としてみた記憶層１７の磁化方向である。平行、反平行とも呼ばれる。
一方、本実施の形態のような垂直磁化型の記憶素子３の反転電流をＩｃ＿ｐｅｒｐとすると、同方向から逆方向に反転させる場合、
Ｉｃ＿ｐｅｒｐ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ−４πＭｓ）
となり、逆方向から同方向に反転させる場合、
Ｉｃ＿ｐｅｒｐ＝−（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ−４πＭｓ）
となる。
Ｉｃ＿ｐｅｒｐ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ−４πＭｓ）
となり、逆方向から同方向に反転させる場合、
Ｉｃ＿ｐｅｒｐ＝−（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ−４πＭｓ）
となる。
ただし、Ａは定数、αはダンピング定数、Ｍｓは飽和磁化、Ｖは素子体積、Ｐはスピン分極率、ｇ（０）、ｇ（π）はそれぞれ同方向時、逆方向時にスピントルクが相手の磁性層に伝達される効率に対応する係数、Ｈｋは磁気異方性である。
上記各式において、垂直磁化型の場合の（Ｈｋ−４πＭｓ）と面内磁化型の場合の（Ｈｋ＋２πＭｓ）とを比較すると、垂直磁化型が低記憶電流化により適していることが理解できる。
ここで、反転電流Ｉｃ０は熱安定性の指標Δとの関係で表すと次の（数１）により表される。
但しｅは電子の電荷、ηはスピン注入効率、バー付きのｈは換算プランク定数、αはダンピング定数、ｋBはボルツマン定数、Ｔは温度である。
また、メモリデバイスとして存在し得るためには、書き込まれた情報を保持することができなければならない。情報を保持する能力の指標として、熱安定性の指標Δ（＝ＫＶ／ｋBＴ）の値で判断される。このΔは（数２）により表される。
ここで、Ｈｋは実効的な異方性磁界、ｋBはボルツマン定数、Ｔは温度、Ｍｓは飽和磁化量、Ｖは記憶層の体積、Ｋは異方性エネルギーである。
実効的な異方性磁界Ｈｋには、形状磁気異方性、誘導磁気異方性、結晶磁気異方性等の影響が取り込まれており、単磁区の一斉回転モデルを仮定した場合、これは保磁力と同等となる。
熱安定性の指標Δと電流の閾値Ｉｃとは、トレードオフの関係になることが多い。そのため、メモリ特性を維持するには、これらの両立が課題となることが多い。
記憶層の磁化状態を変化させる電流の閾値は、実際には、例えば記憶層１７の厚さが２ｎｍであり、平面パターンが直径１００ｎｍ円形のＴＭＲ（Tunneling Magneto Resistance）素子において、百〜数百μＡ程度である。
これに対して、電流磁場により磁化反転を行う通常のＭＲＡＭでは、書き込み電流が数ｍＡ以上必要となる。
従って、実施の形態のスピントルク磁化反転型のＭＲＡＭの場合には、上述のように書き込み電流の閾値が充分に小さくなるため、集積回路の消費電力を低減させるために有効であることが分かる。
また通常のＭＲＡＭで必要とされる、電流磁界発生用の配線が不要となるため、集積度においても通常のＭＲＡＭに比較して有利である。
記憶層の磁化状態を変化させる電流の閾値は、実際には、例えば記憶層１７の厚さが２ｎｍであり、平面パターンが直径１００ｎｍ円形のＴＭＲ（Tunneling Magneto Resistance）素子において、百〜数百μＡ程度である。
これに対して、電流磁場により磁化反転を行う通常のＭＲＡＭでは、書き込み電流が数ｍＡ以上必要となる。
従って、実施の形態のスピントルク磁化反転型のＭＲＡＭの場合には、上述のように書き込み電流の閾値が充分に小さくなるため、集積回路の消費電力を低減させるために有効であることが分かる。
また通常のＭＲＡＭで必要とされる、電流磁界発生用の配線が不要となるため、集積度においても通常のＭＲＡＭに比較して有利である。
そして、スピントルク磁化反転を行う場合には、記憶素子に直接電流を流して情報の書き込み（記録）を行うことから、書き込みを行うメモリセルを選択するために、記憶素子を選択トランジスタと接続してメモリセルを構成する。
この場合、記憶素子に流れる電流は、選択トランジスタで流すことが可能な電流（選択トランジスタの飽和電流）の大きさによって制限される。
この場合、記憶素子に流れる電流は、選択トランジスタで流すことが可能な電流（選択トランジスタの飽和電流）の大きさによって制限される。
記録電流を低減させるためには、上述のように垂直磁化型を採用することが望ましい。また垂直磁化膜は一般に面内磁化膜よりも高い磁気異方性を持たせることが可能であるため、上述のΔを大きく保つ点でも好ましい。
垂直異方性を有する磁性材料には希土類−遷移金属合金（ＴｂＣｏＦｅなど）、金属多層膜（Ｃｏ／Ｐｄ多層膜など）、規則合金（ＦｅＰｔなど）、酸化物と磁性金属の間の界面異方性の利用（Ｃｏ／ＭｇＯなど）等いくつかの種類があるが、希土類−遷移金属合金は加熱により拡散、結晶化すると垂直磁気異方性を失うため、本実施の形態のＭＲＡＭ用材料としては好ましくない。
また金属多層膜も加熱により拡散し、垂直磁気異方性が劣化することが知られており、さらに垂直磁気異方性が発現するのは面心立方の（１１１）配向となっている場合であるため、ＭｇＯやそれに隣接して配置するＦｅ、ＣｏＦｅ、ＣｏＦｅＢなどの高分極率層に要求される（００１）配向を実現させることが困難となる。Ｌ１０規則合金は高温でも安定であり、かつ（００１）配向時に垂直磁気異方性を示すことから、上述のような問題は起こらないものの、製造時に５００℃以上の十分に高い温度で加熱する、あるいは製造後に５００℃以上の高温で熱処理を行うことで原子を規則配列させる必要があり、トンネルバリア等積層膜の他の部分における好ましくない拡散や界面粗さの増大を引き起こす可能性がある。
また金属多層膜も加熱により拡散し、垂直磁気異方性が劣化することが知られており、さらに垂直磁気異方性が発現するのは面心立方の（１１１）配向となっている場合であるため、ＭｇＯやそれに隣接して配置するＦｅ、ＣｏＦｅ、ＣｏＦｅＢなどの高分極率層に要求される（００１）配向を実現させることが困難となる。Ｌ１０規則合金は高温でも安定であり、かつ（００１）配向時に垂直磁気異方性を示すことから、上述のような問題は起こらないものの、製造時に５００℃以上の十分に高い温度で加熱する、あるいは製造後に５００℃以上の高温で熱処理を行うことで原子を規則配列させる必要があり、トンネルバリア等積層膜の他の部分における好ましくない拡散や界面粗さの増大を引き起こす可能性がある。
これに対し、界面磁気異方性を利用した材料、すなわちトンネルバリア層１６であるＭｇＯ上に記憶層１７としてＣｏ系あるいはＦｅ系材料を積層させたものは上記いずれの問題も起こり難く、このため記憶層材料として有望視されている。
そこで実施の形態の記憶素子３は、Ｃｏ系あるいはＦｅ系材料と酸化物層の間に働く界面異方性を利用して垂直磁化膜を得るようにしている。
そこで実施の形態の記憶素子３は、Ｃｏ系あるいはＦｅ系材料と酸化物層の間に働く界面異方性を利用して垂直磁化膜を得るようにしている。
また強い垂直磁気異方性を得るために、トンネルバリア層１６と記憶層１７との間に働く界面磁気異方性だけでなく、記憶層１７のトンネルバリア層１６側とは反対側にもう一つ酸化物層（例えばＭｇＯによるスピンバリア層１８）を形成する。
即ちＣｏ系あるいはＦｅ系材料による記憶層１７は、その両面で酸化膜に接する構成とする。
即ちＣｏ系あるいはＦｅ系材料による記憶層１７は、その両面で酸化膜に接する構成とする。
例えば記憶層１７にはＦｅＣｏＢを用いる。記憶層１７のＦｅＣｏＢがＭｇＯ膜に接し、ＦｅＣｏＢ膜の膜厚がある一定の範囲内にあるとき、ＦｅＣｏＢ膜は垂直磁化膜となる。
この垂直磁気異方性の起源は、ＦｅＣｏＢ膜とＭｇＯ膜の界面において発生する界面磁気異方性エネルギーである。記憶層１７のＣｏＦｅＢ膜が上下両面でＭｇＯ膜と接するようにし、上下両面で界面磁気異方性エネルギーが得られるようにすれば、記憶層１７の垂直磁気異方性を倍増させることができる。
この垂直磁気異方性の起源は、ＦｅＣｏＢ膜とＭｇＯ膜の界面において発生する界面磁気異方性エネルギーである。記憶層１７のＣｏＦｅＢ膜が上下両面でＭｇＯ膜と接するようにし、上下両面で界面磁気異方性エネルギーが得られるようにすれば、記憶層１７の垂直磁気異方性を倍増させることができる。
一方で、界面磁気異方性を有する垂直磁化磁性材料は磁化固定層１５に用いることも有望である。特に、大きな読み出し信号を与えるために、トンネルバリア層１６（例えばＭｇＯ層）下に、ＣｏもしくはＦｅを含む磁性材料を積層させたものが有望である。
磁化固定層１５の構造は単層でも、２層以上の強磁性層と非磁性層から成る積層フェリピン構造を用いても良いが、通常、２層の強磁性層と非磁性層（Ｒｕ）から成る積層フェリピン構造を用いる場合が多い。
磁化固定層１５を積層フェリピン構造にすることのメリットは、熱安定性の情報書き込み方向に対する非対称性を容易にキャンセルできることや、スピントルクに対する安定性を向上できることが挙げられる。
磁化固定層１５を積層フェリピン構造にすることのメリットは、熱安定性の情報書き込み方向に対する非対称性を容易にキャンセルできることや、スピントルクに対する安定性を向上できることが挙げられる。
また本実施の形態では、選択トランジスタの飽和電流値を考慮して、記憶層１７と磁化固定層１５との間の非磁性絶縁体のトンネルバリア層１６を用いて磁気トンネル接合（ＭＴＪ）素子を構成する。
トンネル絶縁層を用いて磁気トンネル接合（ＭＴＪ）素子を構成することにより、非磁性導電層を用いて巨大磁気抵抗効果（ＧＭＲ）素子を構成した場合と比較して、磁気抵抗変化率（ＭＲ比）を大きくすることができ、読み出し信号強度を大きくすることができるためである。
トンネル絶縁層を用いて磁気トンネル接合（ＭＴＪ）素子を構成することにより、非磁性導電層を用いて巨大磁気抵抗効果（ＧＭＲ）素子を構成した場合と比較して、磁気抵抗変化率（ＭＲ比）を大きくすることができ、読み出し信号強度を大きくすることができるためである。
そして、特に、このトンネル絶縁層１６の材料として、酸化マグネシウム（ＭｇＯ）を用いることにより、磁気抵抗変化率（ＭＲ比）を大きくすることができる。
また、一般に、スピントランスファの効率はＭＲ比に依存し、ＭＲ比が大きいほど、スピントランスファの効率が向上し、磁化反転電流密度を低減することができる。
従って、トンネル絶縁層の材料として酸化マグネシウムを用い、同時にＦｅＣｏＢ等の記憶層１７を用いることにより、スピントルク磁化反転による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。また、読み出し信号強度を大きくすることができる。
これにより、ＭＲ比（ＴＭＲ比）を確保して、スピントルク磁化反転による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。また、読み出し信号強度を大きくすることができる。
このようにトンネル絶縁層を酸化マグネシウム（ＭｇＯ）膜により形成する場合には、ＭｇＯ膜が結晶化していて、００１方向に結晶配向性を維持していることがより望ましい。
また、一般に、スピントランスファの効率はＭＲ比に依存し、ＭＲ比が大きいほど、スピントランスファの効率が向上し、磁化反転電流密度を低減することができる。
従って、トンネル絶縁層の材料として酸化マグネシウムを用い、同時にＦｅＣｏＢ等の記憶層１７を用いることにより、スピントルク磁化反転による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。また、読み出し信号強度を大きくすることができる。
これにより、ＭＲ比（ＴＭＲ比）を確保して、スピントルク磁化反転による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。また、読み出し信号強度を大きくすることができる。
このようにトンネル絶縁層を酸化マグネシウム（ＭｇＯ）膜により形成する場合には、ＭｇＯ膜が結晶化していて、００１方向に結晶配向性を維持していることがより望ましい。
本実施の形態において、記憶層１７としては ＦｅＣｏＢ，ＦｅＮｉＢ，ＦｅＣｏＣ，ＦｅＣｏＳｉＢ，ＦｅＡｌＳｉ，ＣｏＭｎＳｉ，ＭｎＡｌ等の単一材料で形成してもよいし、これらを組み合わせて記憶層１７を形成しても良い。さらにはこれらと、Ｔａ、Ｖ、Ｎｂ、Ｃｒ、Ｗ、Ｍｏ、Ｔｉ、Ｚｒ、Ｈｆ等の非磁性材料と組み合わせて記憶層１７を形成してもよい。
磁化固定層１５としては、磁化が動きにくくなるようにＰｔＭｎ，ＲｈＭｎ，ＩｒＭｎなどの反強磁性体と強磁性体との磁気的交換結合によって磁化を一方向に向けたＣｏＦｅ等の磁性体、あるいはＣｏＰｔ，ＦｅＰｔ，ＴｂＦｅＣｏ，ＳｍＣｏ、ＭｎＡｌなど保磁力の大きな磁性体を用いることが適切である。また、これらと磁気抵抗効果の大きなＣｏＦｅ，ＦｅＣｏＢ，ＣｏＭｎＳｉ，ＣｒＭｎＳｉ等をＲｕ，Ｒｅ，Ｒｈ等の非磁性体を介して働く磁気結合によって反平行に磁化結合させて用いても良い。
トンネルバリア層１６およびスピンバリア層１８としてはＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2等が利用可能である。
トンネルバリア層１６の面積抵抗値は、スピントルク磁化反転により記憶層１７の磁化の向きを反転させるために必要な電流密度を得る観点から、数十Ωμｍ2程度以下に制御することが望ましい。そして、例えばＭｇＯ膜から成るトンネルバリア層１６では、面積抵抗値を上述の範囲とするために、ＭｇＯ膜の膜厚を１．５ｎｍ以下に設定することが望ましい。
トンネルバリア層１６の面積抵抗値は、スピントルク磁化反転により記憶層１７の磁化の向きを反転させるために必要な電流密度を得る観点から、数十Ωμｍ2程度以下に制御することが望ましい。そして、例えばＭｇＯ膜から成るトンネルバリア層１６では、面積抵抗値を上述の範囲とするために、ＭｇＯ膜の膜厚を１．５ｎｍ以下に設定することが望ましい。
電極層１９としてはＴａ，Ｒｕ，Ｗ，ＴｉＮ，Ｃｕ等が利用可能である。
下地層１４８としては、Ｔａ、Ｔｉ、Ｗ、Ｒｕ等各種金属およびＴｉＮ等の導電性窒化物を用いることができる。また、下地層１４は単層で用いても良いし、異なる材料を複数積層しても良い。
下地層１４８としては、Ｔａ、Ｔｉ、Ｗ、Ｒｕ等各種金属およびＴｉＮ等の導電性窒化物を用いることができる。また、下地層１４は単層で用いても良いし、異なる材料を複数積層しても良い。
素子の形状は面内磁化の場合は楕円形が好ましいが、本例のような垂直磁化の場合は円形が好ましい。
また、記憶層１７の磁化の向きを、小さい電流で容易に反転できるように、記憶素子を小さくすることが望ましい。従って、好ましくは、記憶素子の面積を０．０１μｍ2以下とする。
また、記憶層１７の磁化の向きを、小さい電流で容易に反転できるように、記憶素子を小さくすることが望ましい。従って、好ましくは、記憶素子の面積を０．０１μｍ2以下とする。
素子を形成するためのエッチング方法としてはイオンミリングを用いても良いし、リアクティブイオンエッチングによって形成しても良いし、それらを組み合わせても良い。
以上のような記憶素子３の形成後は記憶素子３の周囲をＡｌ2Ｏ3，ＳｉＯ2，ＡｌＮ等の絶縁体で埋め込み、上部配線を形成し、素子の垂直方向に電流を流して書き込みおよび読み出しを行う。
以上のような記憶素子３の形成後は記憶素子３の周囲をＡｌ2Ｏ3，ＳｉＯ2，ＡｌＮ等の絶縁体で埋め込み、上部配線を形成し、素子の垂直方向に電流を流して書き込みおよび読み出しを行う。
＜２．実施の形態の記憶素子（第１〜第１２の実施の形態）＞
続いて、実施の形態の記憶素子３の具体的構成を第１〜第１２の実施の形態として説明する。
第１〜第１２の実施の形態の記憶素子３は、基本的には図３Ｂに示した層構造と同様に、下地層１４，磁化固定層１５，トンネルバリア層１６，記憶層１７，スピンバリア層１８、電極層１９を有する。特に記憶層１７の両側に酸化物層としてのトンネルバリア層１６とスピンバリア層１８が配置されることで、強い界面磁気異方性を得る構成である。
スピンバリア層１８によっては、記憶層１７の保磁力を向上させ情報の保持特性を向上させる効果、およびスピントルクの効率を向上させる効果がある。このため高密度で低消費電力の磁気メモリを作製するためにはスピンバリア層１８は有効である。
続いて、実施の形態の記憶素子３の具体的構成を第１〜第１２の実施の形態として説明する。
第１〜第１２の実施の形態の記憶素子３は、基本的には図３Ｂに示した層構造と同様に、下地層１４，磁化固定層１５，トンネルバリア層１６，記憶層１７，スピンバリア層１８、電極層１９を有する。特に記憶層１７の両側に酸化物層としてのトンネルバリア層１６とスピンバリア層１８が配置されることで、強い界面磁気異方性を得る構成である。
スピンバリア層１８によっては、記憶層１７の保磁力を向上させ情報の保持特性を向上させる効果、およびスピントルクの効率を向上させる効果がある。このため高密度で低消費電力の磁気メモリを作製するためにはスピンバリア層１８は有効である。
ところがこのように形成された記憶素子３に電流を流した場合、トンネルバリア層１６およびスピンバリア層１８の二つの層が電気抵抗に寄与し抵抗が増加する。またスピンバリア層１８は磁気抵抗を有しないので磁気抵抗の減少を生じてしまう。
つまり記憶素子３の抵抗が上昇して動作電圧の範囲での記録が難しくなり、さらに、記憶素子３の磁気抵抗比が小さくなり情報を読み出す際に支障をきたす。
そこで、第１〜第１２の実施の形態の記憶素子３は、図３Ｂの基本的な層構造の考え方に立脚してスピンバリア層１８による界面磁気異方性効果を得つつ、スピンバリア層１８による素子抵抗の上昇を抑えるようにするものである。具体的には、スピンバリア層１８の一部の電気抵抗を下げて、スピンバリアの効果をある程度維持しながら電気抵抗を下げ、磁気抵抗比を上げる。
スピンバリア層１８の一部の電気抵抗を下げるためには、スピンバリア層１８の一部を薄くするか、あるいはスピンバリア層１８の一部を還元するという手法を採る。
つまり記憶素子３の抵抗が上昇して動作電圧の範囲での記録が難しくなり、さらに、記憶素子３の磁気抵抗比が小さくなり情報を読み出す際に支障をきたす。
そこで、第１〜第１２の実施の形態の記憶素子３は、図３Ｂの基本的な層構造の考え方に立脚してスピンバリア層１８による界面磁気異方性効果を得つつ、スピンバリア層１８による素子抵抗の上昇を抑えるようにするものである。具体的には、スピンバリア層１８の一部の電気抵抗を下げて、スピンバリアの効果をある程度維持しながら電気抵抗を下げ、磁気抵抗比を上げる。
スピンバリア層１８の一部の電気抵抗を下げるためには、スピンバリア層１８の一部を薄くするか、あるいはスピンバリア層１８の一部を還元するという手法を採る。
［第１、第２、第３の実施の形態の記憶素子］
第１の実施の形態の記憶素子３の層構造を図３Ａに示す。図示の通り、下地層１４，磁化固定層１５，トンネルバリア層１６，記憶層１７，スピンバリア層１８、電極層１９を有する。電極層１９は、例えば異なる材料による第１電極層１９Ａと第２電極層１９Ｂにより構成されている。
第１の実施の形態の記憶素子３の層構造を図３Ａに示す。図示の通り、下地層１４，磁化固定層１５，トンネルバリア層１６，記憶層１７，スピンバリア層１８、電極層１９を有する。電極層１９は、例えば異なる材料による第１電極層１９Ａと第２電極層１９Ｂにより構成されている。
この場合において、スピンバリア層１８は所定の設定膜厚値（例えば０．６ｎｍ以上、０．７ｎｍ以下の膜厚値）で形成されるが、スピンバリア層１８内には、その一部（膜面の中央領域）に低抵抗領域３０が形成されている。
この場合、低抵抗領域３０は、スピンバリア層１８の一部（中央領域）の膜厚値が、設定膜厚値よりも小さい値となっている領域であり、具体的には膜厚が薄くなっている領域である。
この低抵抗領域３０としての薄膜領域には、図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に進入する状態となっている。具体的には、第２電極層１９Ｂの一部が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の中央領域に対して膜厚方向に進入するように各層が形成されて、スピンバリア層１８の中央領域が薄膜の低抵抗領域３０とされている。
この場合、低抵抗領域３０は、スピンバリア層１８の一部（中央領域）の膜厚値が、設定膜厚値よりも小さい値となっている領域であり、具体的には膜厚が薄くなっている領域である。
この低抵抗領域３０としての薄膜領域には、図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に進入する状態となっている。具体的には、第２電極層１９Ｂの一部が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の中央領域に対して膜厚方向に進入するように各層が形成されて、スピンバリア層１８の中央領域が薄膜の低抵抗領域３０とされている。
第２の実施の形態の記憶素子３の層構造を図４Ａに示す。
この場合もスピンバリア層１８は所定の設定膜厚値（例えば０．６ｎｍ以上、０．７ｎｍ以下の膜厚値）で形成されるが、スピンバリア層１８内には、その一部（膜面の周縁領域）に低抵抗領域３０が形成されている。第１の実施の形態と同様、低抵抗領域３０は、スピンバリア層１８の一部であって膜厚値が設定膜厚値よりも小さい値となる薄膜領域である。
そしてこの低抵抗領域３０としての薄膜領域には、図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に進入するように形成されている。具体的には第２電極層１９Ｂの一部（周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の周縁領域に対して膜厚方向に進入するように各層が形成される。これによりスピンバリア層１８の周縁領域が低抵抗領域３０とされている。
この場合もスピンバリア層１８は所定の設定膜厚値（例えば０．６ｎｍ以上、０．７ｎｍ以下の膜厚値）で形成されるが、スピンバリア層１８内には、その一部（膜面の周縁領域）に低抵抗領域３０が形成されている。第１の実施の形態と同様、低抵抗領域３０は、スピンバリア層１８の一部であって膜厚値が設定膜厚値よりも小さい値となる薄膜領域である。
そしてこの低抵抗領域３０としての薄膜領域には、図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に進入するように形成されている。具体的には第２電極層１９Ｂの一部（周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の周縁領域に対して膜厚方向に進入するように各層が形成される。これによりスピンバリア層１８の周縁領域が低抵抗領域３０とされている。
第３の実施の形態の記憶素子３の層構造を図４Ｂに示す。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（例えば膜面の中央領域と周縁領域）に設定膜厚値よりも薄膜化された低抵抗領域３０が形成されている。
図のようにこの低抵抗領域３０としての薄膜領域には、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に進入するように形成されている。つまり第２電極層１９Ｂの一部（中央領域と周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の中央領域と周縁領域に対して膜厚方向に進入するように各層が形成される。これによりスピンバリア層１８の中央領域と周縁領域が低抵抗領域３０とされている。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（例えば膜面の中央領域と周縁領域）に設定膜厚値よりも薄膜化された低抵抗領域３０が形成されている。
図のようにこの低抵抗領域３０としての薄膜領域には、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に進入するように形成されている。つまり第２電極層１９Ｂの一部（中央領域と周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の中央領域と周縁領域に対して膜厚方向に進入するように各層が形成される。これによりスピンバリア層１８の中央領域と周縁領域が低抵抗領域３０とされている。
以上の第１，第２，第３の実施の形態の場合は、スピンバリア層１８の一部が薄膜化された低抵抗領域３０とされていることで、スピンバリア層１８による界面磁気異方性効果を得つつ、スピンバリア層１８の抵抗値を下げることができる。
なお、以上の第１，第２，第３の実施の形態は、スピンバリア層１８の一部が薄膜化される例である。低抵抗領域３０としての位置や数は、上記例以外にも想定される。
なお、以上の第１，第２，第３の実施の形態は、スピンバリア層１８の一部が薄膜化される例である。低抵抗領域３０としての位置や数は、上記例以外にも想定される。
［第４、第５の実施の形態の記憶素子］
第４の実施の形態の記憶素子３の層構造を図５Ａに示す。
この場合もスピンバリア層１８は所定の設定膜厚値（例えば０．６ｎｍ以上、０．７ｎｍ以下の膜厚値）で形成されるが、スピンバリア層１８内には、その一部（膜面の中央領域）に低抵抗領域３１が形成されている。
この場合、低抵抗領域３１は、スピンバリア層１８の一部（中央領域）の膜厚値が設定膜厚値よりも小さい値となっている領域であり、具体的には膜厚値がゼロとなっている領域である。
そして図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に通過して記憶層１７に接する。具体的には、第２電極層１９Ｂの一部（中央領域）が第１電極層１９Ａを膜厚方向に通過したうえで、スピンバリア層１８の膜面の中央領域を膜厚方向に通過して記憶層１７に接する。つまりスピンバリア層１８の中央領域が除去されて低抵抗領域３１が形成されている。
第４の実施の形態の記憶素子３の層構造を図５Ａに示す。
この場合もスピンバリア層１８は所定の設定膜厚値（例えば０．６ｎｍ以上、０．７ｎｍ以下の膜厚値）で形成されるが、スピンバリア層１８内には、その一部（膜面の中央領域）に低抵抗領域３１が形成されている。
この場合、低抵抗領域３１は、スピンバリア層１８の一部（中央領域）の膜厚値が設定膜厚値よりも小さい値となっている領域であり、具体的には膜厚値がゼロとなっている領域である。
そして図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に通過して記憶層１７に接する。具体的には、第２電極層１９Ｂの一部（中央領域）が第１電極層１９Ａを膜厚方向に通過したうえで、スピンバリア層１８の膜面の中央領域を膜厚方向に通過して記憶層１７に接する。つまりスピンバリア層１８の中央領域が除去されて低抵抗領域３１が形成されている。
第５の実施の形態の記憶素子３の層構造を図５Ｂに示す。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（膜面の周縁領域）に低抵抗領域３１が形成されている。
この場合、低抵抗領域３１は、スピンバリア層１８の一部（周縁領域）の膜厚値が設定膜厚値よりも小さい値（膜厚値がゼロ）となっている領域である。
そして図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に通過して記憶層１７に接する。具体的には、第２電極層１９Ｂの一部（周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえで、スピンバリア層１８の膜面の中央周縁を膜厚方向に通過して記憶層１７に接する。つまりスピンバリア層１８の周縁領域が除去されて低抵抗領域３１が形成されている。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（膜面の周縁領域）に低抵抗領域３１が形成されている。
この場合、低抵抗領域３１は、スピンバリア層１８の一部（周縁領域）の膜厚値が設定膜厚値よりも小さい値（膜厚値がゼロ）となっている領域である。
そして図のように、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に通過して記憶層１７に接する。具体的には、第２電極層１９Ｂの一部（周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえで、スピンバリア層１８の膜面の中央周縁を膜厚方向に通過して記憶層１７に接する。つまりスピンバリア層１８の周縁領域が除去されて低抵抗領域３１が形成されている。
以上の第４，第５の実施の形態の場合は、スピンバリア層１８の一部が除去された低抵抗領域３１とされていることで、除去されていない部分でスピンバリア層１８による界面磁気異方性効果を得つつ、スピンバリア層１８の抵抗値を下げることができる。
なお、以上の第４，第５の実施の形態のようにスピンバリア層１８の一部の膜厚値がゼロとされる例であるが、低抵抗領域３１としての位置や数は、上記例以外にも想定される。
なお、以上の第４，第５の実施の形態のようにスピンバリア層１８の一部の膜厚値がゼロとされる例であるが、低抵抗領域３１としての位置や数は、上記例以外にも想定される。
［第６、第７、第８、第９の実施の形態の記憶素子］
第６の実施の形態の記憶素子３の層構造を図６Ａに示す。これは上述の第１の実施の形態と同様にスピンバリア層１８の中央領域に薄膜の低抵抗領域３０が形成される例であるが、電極層１９Ａ、１９Ｂが区別されず、同一材料の１つの電極層１９とした例である。
第７の実施の形態の記憶素子３の層構造を図６Ｂに示す。これは上述の第２の実施の形態と同様にスピンバリア層１８の周縁領域に薄膜の低抵抗領域３０が形成される例であるが、電極層１９Ａ、１９Ｂが区別されず、同一材料の１つの電極層１９とした例である。
第６の実施の形態の記憶素子３の層構造を図６Ａに示す。これは上述の第１の実施の形態と同様にスピンバリア層１８の中央領域に薄膜の低抵抗領域３０が形成される例であるが、電極層１９Ａ、１９Ｂが区別されず、同一材料の１つの電極層１９とした例である。
第７の実施の形態の記憶素子３の層構造を図６Ｂに示す。これは上述の第２の実施の形態と同様にスピンバリア層１８の周縁領域に薄膜の低抵抗領域３０が形成される例であるが、電極層１９Ａ、１９Ｂが区別されず、同一材料の１つの電極層１９とした例である。
第８の実施の形態の記憶素子３の層構造を図６Ｃに示す。これは上述の第４の実施の形態と同様にスピンバリア層１８の中央領域に膜厚ゼロの低抵抗領域３１が形成される例であるが、電極層１９Ａ、１９Ｂが区別されず、同一材料の１つの電極層１９とした例である。
第９の実施の形態の記憶素子３の層構造を図６Ｄに示す。これは上述の第５の実施の形態と同様にスピンバリア層１８の周縁領域に膜厚ゼロの低抵抗領域３１が形成される例であるが、電極層１９Ａ、１９Ｂが区別されず、同一材料の１つの電極層１９とした例である。
第９の実施の形態の記憶素子３の層構造を図６Ｄに示す。これは上述の第５の実施の形態と同様にスピンバリア層１８の周縁領域に膜厚ゼロの低抵抗領域３１が形成される例であるが、電極層１９Ａ、１９Ｂが区別されず、同一材料の１つの電極層１９とした例である。
この第６〜第９の実施の形態のように、電極層１９は、必ずしも異なる材料により第１電極層１９Ａ、第２電極層１９Ｂを設ける必要はない。
即ち、スピンバリア層１８の一部に、膜厚値を設定膜厚値よりも小さい値とした低抵抗領域３０又は３１を設ける構成の場合、第１〜第５の実施の形態のように、異なる材料で第１電極層１９Ａ、第２電極層１９Ｂを形成してもよいし、第６〜第９の実施の形態のように同一材料の１つの電極層１９としてもよい。
なお第１〜第５の実施の形態のように第１電極層１９Ａ、第２電極層１９Ｂを形成する場合、第１電極層１９Ａに導電性は必須ではなく、半導体あるいは絶縁体でもかまわない。
即ち、スピンバリア層１８の一部に、膜厚値を設定膜厚値よりも小さい値とした低抵抗領域３０又は３１を設ける構成の場合、第１〜第５の実施の形態のように、異なる材料で第１電極層１９Ａ、第２電極層１９Ｂを形成してもよいし、第６〜第９の実施の形態のように同一材料の１つの電極層１９としてもよい。
なお第１〜第５の実施の形態のように第１電極層１９Ａ、第２電極層１９Ｂを形成する場合、第１電極層１９Ａに導電性は必須ではなく、半導体あるいは絶縁体でもかまわない。
［第１０、第１１、第１２の実施の形態の記憶素子］
第１０、第１１、第１２の実施の形態の記憶素子は、例えばＭｇＯ等の酸化物層であるスピンバリア層１８の一部を還元させることで、スピンバリア層１８の一部の電気抵抗を下げる例である。なおスピンバリア層１８の一部を還元させるということは、スピンバリア層１８の一部で実効的な膜厚が薄くなっていると考えることもできる。
第１０、第１１、第１２の実施の形態の記憶素子は、例えばＭｇＯ等の酸化物層であるスピンバリア層１８の一部を還元させることで、スピンバリア層１８の一部の電気抵抗を下げる例である。なおスピンバリア層１８の一部を還元させるということは、スピンバリア層１８の一部で実効的な膜厚が薄くなっていると考えることもできる。
第１０の実施の形態の記憶素子３の層構造を図７Ａに示す。
スピンバリア層１８は所定の設定膜厚値（例えば０．６ｎｍ以上、０．７ｎｍ以下の膜厚値）で形成される。そしてスピンバリア層１８内には、その一部（膜面の中央領域）に低抵抗領域３２が形成されている。
この低抵抗領域３２は、スピンバリア層１８の一部（中央領域）において酸化物が還元されることで抵抗値が低くされている領域である。
図のように、第２電極層１９Ｂの一部（中央領域）が第１電極層１９Ａを膜厚方向に通過してスピンバリア層１８に接触している。
この場合に、第１電極層１９Ａには、酸化物との反応性が低い材料を用い、第２電極層１９Ｂには酸化物との反応性の高い材料を用いるようにする。このような材料を用いることで、熱処理後に第２電極層１９Ｂの材料とスピンバリア層１８の酸化物との反応によってスピンバリア層１８の一部を変質（還元）させて低抵抗領域３２を得ることができる。
スピンバリア層１８は所定の設定膜厚値（例えば０．６ｎｍ以上、０．７ｎｍ以下の膜厚値）で形成される。そしてスピンバリア層１８内には、その一部（膜面の中央領域）に低抵抗領域３２が形成されている。
この低抵抗領域３２は、スピンバリア層１８の一部（中央領域）において酸化物が還元されることで抵抗値が低くされている領域である。
図のように、第２電極層１９Ｂの一部（中央領域）が第１電極層１９Ａを膜厚方向に通過してスピンバリア層１８に接触している。
この場合に、第１電極層１９Ａには、酸化物との反応性が低い材料を用い、第２電極層１９Ｂには酸化物との反応性の高い材料を用いるようにする。このような材料を用いることで、熱処理後に第２電極層１９Ｂの材料とスピンバリア層１８の酸化物との反応によってスピンバリア層１８の一部を変質（還元）させて低抵抗領域３２を得ることができる。
上述のようにスピンバリア層１８は、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2等の酸化物材料を用いている。このような酸化物材料との反応性の違いは、主に材料のイオン化傾向の違いによる。そこで第１電極層１９ＡをＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯ等のイオン化傾向の小さな材料、あるいはＳｉ3Ｎ4，ＴｉＯ2，ＭｇＯ，Ａｌ2Ｏ3等の安定な酸化物もしくは窒化物を用いる。一方で、第２電極層１９Ｂには、Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙ等のイオン化傾向の大きな材料を用いればよい。これにより、図７Ａに示すようにスピンバリア層１８において第２電極層１９Ｂと接する中央領域の酸化物を還元させ、低抵抗領域３２を形成することができる。
第１１の実施の形態の記憶素子３の層構造を図７Ｂに示す。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（膜面の周縁領域）に酸化物が還元されることで抵抗値が低くされた低抵抗領域３２が形成されている。
図のように、第２電極層１９Ｂの一部（周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の周縁領域に接する。第１，第２電極層１９Ａ、１９Ｂが上述の材料であることで、低抵抗領域３２が形成される。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（膜面の周縁領域）に酸化物が還元されることで抵抗値が低くされた低抵抗領域３２が形成されている。
図のように、第２電極層１９Ｂの一部（周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の周縁領域に接する。第１，第２電極層１９Ａ、１９Ｂが上述の材料であることで、低抵抗領域３２が形成される。
第１２の実施の形態の記憶素子３の層構造を図７Ｃに示す。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（例えば膜面の中央領域と周縁領域）に酸化物が還元されることで抵抗値が低くされた低抵抗領域３２が形成されている。
図のように、第２電極層１９Ｂの一部（中央領域と周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の中央領域と周縁領域に接する。第１，第２電極層１９Ａ、１９Ｂが上述の材料であることで、低抵抗領域３２が形成される。
この場合もスピンバリア層１８は所定の設定膜厚値で形成されるが、スピンバリア層１８内には、その一部（例えば膜面の中央領域と周縁領域）に酸化物が還元されることで抵抗値が低くされた低抵抗領域３２が形成されている。
図のように、第２電極層１９Ｂの一部（中央領域と周縁領域）が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８の膜面の中央領域と周縁領域に接する。第１，第２電極層１９Ａ、１９Ｂが上述の材料であることで、低抵抗領域３２が形成される。
以上の第１０，第１１，第１２の実施の形態の場合は、スピンバリア層１８の酸化物の一部が還元されて低抵抗領域３２とされていることで、スピンバリア層１８による界面磁気異方性効果を得つつ、スピンバリア層１８の抵抗値を下げることができる。
なお、以上の第１０，第１１，第１２の実施の形態は、第２電極層１９Ｂの一部がスピンバリア層１８の一部に接触する層構造で示したが、第２電極層１９Ｂとスピンバリア層１８が直接接していなくとも、第１電極層１９Ａが薄膜化されて第２電極層１９Ｂとスピンバリア層１８が近接する領域が形成されれば、その部分において原子の拡散によって同様に低抵抗領域３２を形成することもできる。つまり、第２電極層１９Ｂの一部が第１電極層１９Ａを膜厚方向に進入して（通過せずに）、スピンバリア層１８に近接することで、スピンバリア層１８における一部領域の酸化物が還元されて低抵抗領域３２が形成されるようにしてもよい。
また記憶素子３に流れる電流は第２電極層１９Ｂからスピンバリア層１８の一部（低抵抗領域３２）を通って記憶層１７に流れるので、第１電極層１９Ａに導電性は必須ではなく、半導体あるいは絶縁体でもかまわない。
また記憶素子３に流れる電流は第２電極層１９Ｂからスピンバリア層１８の一部（低抵抗領域３２）を通って記憶層１７に流れるので、第１電極層１９Ａに導電性は必須ではなく、半導体あるいは絶縁体でもかまわない。
またここまで第１〜第９の実施の形態として、スピンバリア層１８の一部を薄膜化又は除去して低抵抗領域３０、３１を形成する例と、第１０〜第１２の実施の形態として、スピンバリア層１８の一部を還元して低抵抗領域３２を形成する例を述べたが、これらを複合的に適用してもよい。
例えば図３Ａ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂのようにスピンバリア層１８の一部を薄膜化又は除去して低抵抗領域３０、３１を形成する場合に、第１電極層１９Ａには酸化物との反応性が低い材料を用い、第２電極層１９Ｂには酸化物との反応性の高い材料を用いるようにすれば、薄膜化又は除去による低抵抗化作用と還元による低抵抗化作用を複合的に得て低抵抗領域を形成することができる。
例えば図３Ａ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂのようにスピンバリア層１８の一部を薄膜化又は除去して低抵抗領域３０、３１を形成する場合に、第１電極層１９Ａには酸化物との反応性が低い材料を用い、第２電極層１９Ｂには酸化物との反応性の高い材料を用いるようにすれば、薄膜化又は除去による低抵抗化作用と還元による低抵抗化作用を複合的に得て低抵抗領域を形成することができる。
＜３．実施の形態の製造方法（第１３〜第１７の実施の形態）＞
続いて以上のような層構造の記憶素子３の製造方法を第１３〜第１８の実施の形態として説明する。
なお説明に図８〜図１４を用いるが、これらの図において下地層１４の図示は省略している。
続いて以上のような層構造の記憶素子３の製造方法を第１３〜第１８の実施の形態として説明する。
なお説明に図８〜図１４を用いるが、これらの図において下地層１４の図示は省略している。
［第１３の実施の形態の製造方法］
図８に第１３の実施の形態の製造方法の手順を示す。
図８Ａは、下地層１４（図示省略）、磁化固定層１５、トンネルバリア層１６、記憶層１７、スピンバリア層１８を順に積層し、さらに第１電極層１９Ａを積層（成膜）した後、記憶素子３の形状を形成した状態を示している。なお図８〜図１４の各図は記憶素子３の断面を示すものとしており、記憶素子３は例えば円柱状の形状とされる。記憶装置としてはこのような記憶素子３が多数配列されたものである。図では製造過程の記憶素子３については「３Ｐ」の符号を付している。
図８に第１３の実施の形態の製造方法の手順を示す。
図８Ａは、下地層１４（図示省略）、磁化固定層１５、トンネルバリア層１６、記憶層１７、スピンバリア層１８を順に積層し、さらに第１電極層１９Ａを積層（成膜）した後、記憶素子３の形状を形成した状態を示している。なお図８〜図１４の各図は記憶素子３の断面を示すものとしており、記憶素子３は例えば円柱状の形状とされる。記憶装置としてはこのような記憶素子３が多数配列されたものである。図では製造過程の記憶素子３については「３Ｐ」の符号を付している。
図８Ａの状態まで成膜した後、図８Ｂに示すように、記憶素子３Ｐ間の空間を埋めるための絶縁材２０を充填する。絶縁材はスパッタ法などの成膜手法によって記憶素子３Ｐが十分埋まるように形成する。
次に図８Ｃに示すように、第１電極層１９Ａが露出するように研磨によって段差をなくする。
次に図８Ｃに示すように、第１電極層１９Ａが露出するように研磨によって段差をなくする。
次に図８Ｄのように斜め方向からエッチングのためのイオンビームを照射する。エッチングの方法は第１電極層１９Ａがエッチングされやすく、絶縁材２０がエッチングされにくい方法を用いることが望ましい。このためには、材料選択性のあるリアクティブイオンエッチングを用いるのがよいが、第１電極層１９ＡがＣｕ，Ａｌ等のエッチング率が高いものであればイオンミリングなどの物理エッチングでも良い。
この第１電極層１９Ａのエッチングについては、基板を回しながら行う。するとエッチング率の低い絶縁材２０の遮蔽効果で第１電極層１９Ａの周縁領域はエッチングされにくく、中央領域はエッチングされやすくなる。このため図示のように中央領域が窪んだ形状に加工されていく。
この第１電極層１９Ａのエッチングについては、基板を回しながら行う。するとエッチング率の低い絶縁材２０の遮蔽効果で第１電極層１９Ａの周縁領域はエッチングされにくく、中央領域はエッチングされやすくなる。このため図示のように中央領域が窪んだ形状に加工されていく。
エッチングは、第１電極層１９Ａの中央領域がなくなるまで、或いはさらにスピンバリア層１８の一部が窪むまでエッチングしても良いし、第１電極層１９Ａが薄膜状に残っていても良い。さらにスピンバリア層１８の一部が除去されるまでエッチングしてもよい。
例えば上述の第１の実施の形態（図３Ａ）の記憶素子３を形成する場合は、スピンバリア層１８の中央領域が窪むまでエッチングする。
また第４の実施の形態の（図５Ａ）の記憶素子３を形成する場合は、スピンバリア層１８の中央領域が除去されるまでエッチングする。
また第１０の実施の形態（図７Ａ）の記憶素子３を形成する場合は、第１電極層１９Ａの中央領域がなくなるまで、或いは薄膜状に残る程度のエッチングを行う。
例えば上述の第１の実施の形態（図３Ａ）の記憶素子３を形成する場合は、スピンバリア層１８の中央領域が窪むまでエッチングする。
また第４の実施の形態の（図５Ａ）の記憶素子３を形成する場合は、スピンバリア層１８の中央領域が除去されるまでエッチングする。
また第１０の実施の形態（図７Ａ）の記憶素子３を形成する場合は、第１電極層１９Ａの中央領域がなくなるまで、或いは薄膜状に残る程度のエッチングを行う。
次に図８Ｅのように、エッチングで窪んだ第１電極層１９Ａを埋めるように第２電極層１９Ｂの材料を積層する。
そして図８Ｆのように表面を研磨し、平坦にする。これにより第２電極層１９Ｂまでの層構造の記憶素子３（例えば図３Ａの層構造）が形成される。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。以上により図３Ａ、図５Ａ、図７Ａのような記憶素子３が製造できる。
そして図８Ｆのように表面を研磨し、平坦にする。これにより第２電極層１９Ｂまでの層構造の記憶素子３（例えば図３Ａの層構造）が形成される。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。以上により図３Ａ、図５Ａ、図７Ａのような記憶素子３が製造できる。
以上の工程において、第１電極層１９Ａを加工するときのイオンビームの入射角度は記憶素子３（３Ｐ）の直径と第１電極層１９Ａの厚さに依存する。第１電極層１９Ａの厚さが厚く、記憶素子３の直径が小さい方がイオンビームの入射角度がより膜面垂直に近くなり作製しやすくなる。
しかしながら、第１電極層１９Ａの厚さを厚くするとエッチングによる加工時間が長くなり、素子中央領域のエッチング状態を制御するのが難しくなる。
これを改善する方法としては第１電極層１９Ａの上に電極保護層を形成し、図８Ｃの状態になった後、電極保護層を選択的エッチングによって除去し、その下の第１電極層を露出させて加工する方法が有効である。
電極保護層としてはＴｉ，Ｔａ、Ｗ等の金属膜でも良いし、ＴｉＮ，Ｓｉ３Ｎ４，Ｃ等でもよく、素子のエッチング用のハードマスクを電極保護膜として使用しても良い。
以下、ハードマスクを用いる手法を第１４の実施の形態として説明する。
しかしながら、第１電極層１９Ａの厚さを厚くするとエッチングによる加工時間が長くなり、素子中央領域のエッチング状態を制御するのが難しくなる。
これを改善する方法としては第１電極層１９Ａの上に電極保護層を形成し、図８Ｃの状態になった後、電極保護層を選択的エッチングによって除去し、その下の第１電極層を露出させて加工する方法が有効である。
電極保護層としてはＴｉ，Ｔａ、Ｗ等の金属膜でも良いし、ＴｉＮ，Ｓｉ３Ｎ４，Ｃ等でもよく、素子のエッチング用のハードマスクを電極保護膜として使用しても良い。
以下、ハードマスクを用いる手法を第１４の実施の形態として説明する。
［第１４の実施の形態の製造方法］
図９、図１０を参照して、ハードマスク２１を用いて第１電極層１９Ａの中央領域を薄くする第１４の実施の形態の製造方法を説明する。
図９Ａは、下地層１４（図示省略）、磁化固定層１５、トンネルバリア層１６、記憶層１７、スピンバリア層１８を順に積層し、さらに第１電極層１９Ａを積層（成膜）した後、ハードマスク２１を成膜した状態を示している。
図９、図１０を参照して、ハードマスク２１を用いて第１電極層１９Ａの中央領域を薄くする第１４の実施の形態の製造方法を説明する。
図９Ａは、下地層１４（図示省略）、磁化固定層１５、トンネルバリア層１６、記憶層１７、スピンバリア層１８を順に積層し、さらに第１電極層１９Ａを積層（成膜）した後、ハードマスク２１を成膜した状態を示している。
これに続いて、図９Ｂのように、記憶素子３の形状を作るためのフォトマスク２２をフォトプロセスによって作製する。
次に図９Ｃのようにハードマスク２１を選択的にエッチングし、ハードマスクパターンを形成する。これによりハードマスク２１は記憶素子３となる円形の領域に残される。
そしてフォトマスク２２を除去し、ハードマスクパターンに従って図９Ｄのように素子形状を形成する。
次に図９Ｃのようにハードマスク２１を選択的にエッチングし、ハードマスクパターンを形成する。これによりハードマスク２１は記憶素子３となる円形の領域に残される。
そしてフォトマスク２２を除去し、ハードマスクパターンに従って図９Ｄのように素子形状を形成する。
次にハードマスクパターンに従ってエッチングされた部分を絶縁材２０で充填し、図９Ｅのように平坦化する。
そして図９Ｆのようにハードマスク２１を選択エッチングによって除去する。
この図９Ｆの状態では、図８で述べたハードマスクを用いない方法に比べて第１電極層１９Ａを深い位置に形成できる。従ってエッチングを行うイオンビームの角度をより垂直に近づけることが出来る。
そして図１０Ａのように斜め上方からのイオンビーム照射によるエッチングを行い、第１電極層１９を、中央領域が窪んだ形状に加工していく。エッチングは、第１電極層１９Ａの中央領域がなくなるまで、或いはさらにスピンバリア層１８の一部が窪むまで、もしくは一部が除去されるまでエッチングしても良いし、第１電極層１９Ａが薄膜状に残る程度でもよい。
そして図９Ｆのようにハードマスク２１を選択エッチングによって除去する。
この図９Ｆの状態では、図８で述べたハードマスクを用いない方法に比べて第１電極層１９Ａを深い位置に形成できる。従ってエッチングを行うイオンビームの角度をより垂直に近づけることが出来る。
そして図１０Ａのように斜め上方からのイオンビーム照射によるエッチングを行い、第１電極層１９を、中央領域が窪んだ形状に加工していく。エッチングは、第１電極層１９Ａの中央領域がなくなるまで、或いはさらにスピンバリア層１８の一部が窪むまで、もしくは一部が除去されるまでエッチングしても良いし、第１電極層１９Ａが薄膜状に残る程度でもよい。
その後図１０Ｂのように、エッチングで窪んだ第１電極層１９Ａを埋めるように第２電極層１９Ｂの材料を積層する。
そして図１０Ｃのように表面を研磨し、平坦にする。これにより第２電極層１９Ｂまでの層構造の記憶素子３（例えば図３Ａ等の層構造）が形成される。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。
以上により、図３Ａ、図５Ａ、図７Ａのような記憶素子３が製造できる。
なお、第１３、第１４の実施の形態の製造方法において、第１電極層１９Ａ、第２電極層１９Ｂの材料を同じものとすれば、図６Ａ、図６Ｃのような記憶素子３が製造できる。
そして図１０Ｃのように表面を研磨し、平坦にする。これにより第２電極層１９Ｂまでの層構造の記憶素子３（例えば図３Ａ等の層構造）が形成される。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。
以上により、図３Ａ、図５Ａ、図７Ａのような記憶素子３が製造できる。
なお、第１３、第１４の実施の形態の製造方法において、第１電極層１９Ａ、第２電極層１９Ｂの材料を同じものとすれば、図６Ａ、図６Ｃのような記憶素子３が製造できる。
［第１５の実施の形態の製造方法］
第１５の実施の形態の製造方法として、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３の製造方法を説明する。
なお第１４の実施の形態として図９Ａ〜図９Ｆに示した工程は同様であるのでは説明は省略する。
第１５の実施の形態の製造方法として、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３の製造方法を説明する。
なお第１４の実施の形態として図９Ａ〜図９Ｆに示した工程は同様であるのでは説明は省略する。
図９Ｆの状態とした後、図１１Ａのようにイオンビーム照射によりエッチングを行う。この場合、イオンビームの入射角度を、図１０Ａの場合よりも基板面に平行に近い角度とする。すると、第１電極層１９Ａの中央領域は陰になるので、エッチングされにくく、周縁領域がより多くエッチングされる。これによって第１電極の周縁領域が薄く加工される。
エッチングは、第１電極層１９Ａの周縁領域がなくなるまで、或いはさらにスピンバリア層１８の一部が窪むまでエッチングしても良いし、第１電極層１９Ａが薄膜状に残っていても良い。さらにスピンバリア層１８の一部が除去されるまでエッチングしてもよい。
例えば上述の第２の実施の形態（図４Ａ）の記憶素子３を形成する場合は、スピンバリア層１８の周縁領域が窪むまでエッチングする。
また第５の実施の形態の（図５Ｂ）の記憶素子３を形成する場合は、スピンバリア層１８の周縁領域が除去されるまでエッチングする。
また第１１の実施の形態（図７Ｂ）の記憶素子３を形成する場合は、第１電極層１９Ａの周縁領域がなくなるまで、或いは薄膜状に残る程度のエッチングを行う。
例えば上述の第２の実施の形態（図４Ａ）の記憶素子３を形成する場合は、スピンバリア層１８の周縁領域が窪むまでエッチングする。
また第５の実施の形態の（図５Ｂ）の記憶素子３を形成する場合は、スピンバリア層１８の周縁領域が除去されるまでエッチングする。
また第１１の実施の形態（図７Ｂ）の記憶素子３を形成する場合は、第１電極層１９Ａの周縁領域がなくなるまで、或いは薄膜状に残る程度のエッチングを行う。
その後図１１Ｂのように、エッチングで窪んだ第１電極層１９Ａを埋めるように第２電極層１９Ｂの材料を積層する。
そして図１１Ｃのように表面を研磨し、平坦にする。これにより第２電極層１９Ｂまでの層構造の記憶素子３（例えば図４Ａ等の層構造）が形成される。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。
以上により、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３が製造できる。なお、この第１５の実施の形態の製造方法において、第１電極層１９Ａ、第２電極層１９Ｂの材料を同じものとすれば、図６Ｂ、図６Ｄのような記憶素子３が製造できる。
また、例えば図１１Ａの工程でエッチング角度を途中で代えることで、周縁領域と中央領域の両方が窪むようなエッチングも可能である。従って、図４Ｂや図７Ｃのような記憶素子３を製造することもできる。
そして図１１Ｃのように表面を研磨し、平坦にする。これにより第２電極層１９Ｂまでの層構造の記憶素子３（例えば図４Ａ等の層構造）が形成される。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。
以上により、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３が製造できる。なお、この第１５の実施の形態の製造方法において、第１電極層１９Ａ、第２電極層１９Ｂの材料を同じものとすれば、図６Ｂ、図６Ｄのような記憶素子３が製造できる。
また、例えば図１１Ａの工程でエッチング角度を途中で代えることで、周縁領域と中央領域の両方が窪むようなエッチングも可能である。従って、図４Ｂや図７Ｃのような記憶素子３を製造することもできる。
［第１６の実施の形態の製造方法］
次に第１電極層１９Ａのエッチング後にスピンバリア層１８をエッチングで形成する第１６の実施の形態の製造方法を図１２で説明する。
なお第１４の実施の形態として図９Ａ〜図９Ｆに示した工程は同様であるのでは説明は省略する。
次に第１電極層１９Ａのエッチング後にスピンバリア層１８をエッチングで形成する第１６の実施の形態の製造方法を図１２で説明する。
なお第１４の実施の形態として図９Ａ〜図９Ｆに示した工程は同様であるのでは説明は省略する。
図９Ｆの状態とした後、図１２Ａのように斜め方向からのイオンビーム照射によりエッチングを行う。
このとき、第１電極層１９Ａの材料を選択的にエッチングするようにエッチング方法やガスの種類条件などを選べば、スピンバリア層１８をあまり削ることなく第１電極層１９Ａの端部を削ることができ、スピンバリア層１８を露出させることができる。
このとき、第１電極層１９Ａの材料を選択的にエッチングするようにエッチング方法やガスの種類条件などを選べば、スピンバリア層１８をあまり削ることなく第１電極層１９Ａの端部を削ることができ、スピンバリア層１８を露出させることができる。
次に図１２Ｂのように上方からイオンビーム照射によりエッチングを行う。この場合に第１電極層１９Ａのエッチング率が小さく、スピンバリア層１８のエッチング率が大きな条件でエッチングすれば、第１電極層１９Ａがマスクになりスピンバリア層１８の端部がエッチングされる。
次に図１２Ｃのように第２電極層１９Ｂの材料を埋め込み、第２電極層１９Ｂが記憶層１７と直接、あるいは薄いスピンバリア層１８を介して、周縁領域で接続するようにする。その後図１２Ｄのように表面を研磨し、平坦にする。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。
以上により、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３が製造できる。第１電極層１９Ａ、第２電極層１９Ｂの材料を同じものとすれば、図６Ｂ、図６Ｄのような記憶素子３も製造できる。
この第１６の実施の形態は、スピンバリア層１８の周縁領域をエッチングする例で説明したが、図１２Ａのエッチング角度を適当にとれば、スピンバリア層１８の中央領域をエッチングすることもできる。
この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。
以上により、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３が製造できる。第１電極層１９Ａ、第２電極層１９Ｂの材料を同じものとすれば、図６Ｂ、図６Ｄのような記憶素子３も製造できる。
この第１６の実施の形態は、スピンバリア層１８の周縁領域をエッチングする例で説明したが、図１２Ａのエッチング角度を適当にとれば、スピンバリア層１８の中央領域をエッチングすることもできる。
［第１７の実施の形態の製造方法］
以上は斜め方向からのエッチングが必要な製造方法であるが、次に斜め方向からのエッチングが必須ではない第１７の実施の形態の製造方法を図１３、図１４で説明する。
なお第１４の実施の形態として図９Ａ〜図９Ｆに示した工程は同様であるのでは説明は省略する。但し、ハードマスク除去後の図９Ｆの窪みの深さは、第１４の実施の形態の場合よりも浅くても良い。
以上は斜め方向からのエッチングが必要な製造方法であるが、次に斜め方向からのエッチングが必須ではない第１７の実施の形態の製造方法を図１３、図１４で説明する。
なお第１４の実施の形態として図９Ａ〜図９Ｆに示した工程は同様であるのでは説明は省略する。但し、ハードマスク除去後の図９Ｆの窪みの深さは、第１４の実施の形態の場合よりも浅くても良い。
図９Ｆの状態とした後、図１３Ａのように第１補助マスク層２３と第２補助マスク層２４を形成する。２つの補助マスク層２３，２４は、エッチング率が大きく異なるものが好ましく、第１補助マスク層２３のエッチング率が第２補助マスク層２４のエッチング率より大きいものが好ましい。第１、第２補助マスク層２３，２４の材料は金属でもセラミックスでも有機物でもよい。
次に図１３Ｂのように表面を研磨する。研磨は絶縁材２０が露出するまで行っても良いが、最低限第１補助マスク層２３の一部が露出すればよい。
また、研磨が終了した状態で第２補助マスク層２４が絶縁材２０と同じ高さでも良いし、第２補助マスク層２４が窪んでいても良い。
また、研磨が終了した状態で第２補助マスク層２４が絶縁材２０と同じ高さでも良いし、第２補助マスク層２４が窪んでいても良い。
次に図１３Ｃのように第１補助マスク層２３のエッチングを行う。
ここでは第１補助マスク層２３のエッチング率が第２補助マスク層２４のエッチング率より大きい条件でエッチングを行うのがよい。エッチング方法はイオンミリングでも良いし、リアクティブイオンエッチングでも良いし、化学的な方法でも良い。またこれらを組み合わせても良い。エッチングのためのイオンビーム照射の角度は細い溝に十分にエッチング粒子が入り込むように、膜面に垂直に近い角度で行うのが好ましい。
さらに図１３Ｄのようにイオンビーム照射を継続し、第１電極層１９Ａのエッチングを引き続き行う。第１電極層１９Ａと第１補助マスク層２３が同じ材料あるいは同じエッチング条件でエッチングできるなら、図１３Ｃの工程と図１３Ｄの工程は同時に行えばよい。
ここでは第１補助マスク層２３のエッチング率が第２補助マスク層２４のエッチング率より大きい条件でエッチングを行うのがよい。エッチング方法はイオンミリングでも良いし、リアクティブイオンエッチングでも良いし、化学的な方法でも良い。またこれらを組み合わせても良い。エッチングのためのイオンビーム照射の角度は細い溝に十分にエッチング粒子が入り込むように、膜面に垂直に近い角度で行うのが好ましい。
さらに図１３Ｄのようにイオンビーム照射を継続し、第１電極層１９Ａのエッチングを引き続き行う。第１電極層１９Ａと第１補助マスク層２３が同じ材料あるいは同じエッチング条件でエッチングできるなら、図１３Ｃの工程と図１３Ｄの工程は同時に行えばよい。
続いて図１４Ａのようにスピンバリア層１８のエッチングを行う。
エッチング条件は第１補助マスク層２３および第１電極層１９Ａのエッチング条件と同じもよく、スピンバリア層１８のエッチング率が大きい条件でも良い。またスピンバリア層１８のエッチングの際に第１補助マスク層２３、第２補助マスク層２４および第１電極層１９Ａがエッチングされてもかまわない。即ち周縁流域以外のスピンバリア層１８が十分機能する厚さで残っていればよい。
図１４Ａではスピンバリア層１８の周縁領域とともに第２補助マスク層２４のみが除去された状態で示しているが、第１補助マスク層２３、さらには第１電極層１９Ａまでもが除去されてもよい。或いは第１，第２補助マスク層２３、２４が残された状態でもかまわない。
スピンバリア層１８の周縁領域は除去されるまでエッチングしてもよいし（図５Ｂの記憶素子３を形成する場合）、薄膜状態で残されてもよい（図４Ａの記憶素子３を形成する場合）。またスピンバリア層１８のエッチングは第２電極層１９Ｂの材料によっては行わなくても良い（図７Ｂのように還元による低抵抗領域３２を形成する場合）。
エッチング条件は第１補助マスク層２３および第１電極層１９Ａのエッチング条件と同じもよく、スピンバリア層１８のエッチング率が大きい条件でも良い。またスピンバリア層１８のエッチングの際に第１補助マスク層２３、第２補助マスク層２４および第１電極層１９Ａがエッチングされてもかまわない。即ち周縁流域以外のスピンバリア層１８が十分機能する厚さで残っていればよい。
図１４Ａではスピンバリア層１８の周縁領域とともに第２補助マスク層２４のみが除去された状態で示しているが、第１補助マスク層２３、さらには第１電極層１９Ａまでもが除去されてもよい。或いは第１，第２補助マスク層２３、２４が残された状態でもかまわない。
スピンバリア層１８の周縁領域は除去されるまでエッチングしてもよいし（図５Ｂの記憶素子３を形成する場合）、薄膜状態で残されてもよい（図４Ａの記憶素子３を形成する場合）。またスピンバリア層１８のエッチングは第２電極層１９Ｂの材料によっては行わなくても良い（図７Ｂのように還元による低抵抗領域３２を形成する場合）。
次に図１４Ｂのように第２電極層１９Ｂを形成する。第２電極層１９Ｂの形成はスパッタ法などでも良いが、細い溝に十分な充填を行うためには化学気相成長などの方法が適している。その後図１４Ｃのように表面を研磨し、平坦にする。この後必要に応じて、追加の加工や配線を形成して記憶装置を作製する。
以上により、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３が、斜め方向からのエッチングを行わずに製造できる。
以上により、図４Ａ、図５Ｂ、図７Ｂのような記憶素子３が、斜め方向からのエッチングを行わずに製造できる。
＜４．実験＞
以下、実施の形態の記憶素子３についての実験結果を説明する。
実験には比較例としての試料１と、第１０の実施の形態に相当する試料２、第１１の実施の形態の相当する試料３を用いた。試料１，２，３の層構造を図１５Ａ、図１５Ｂ、図１５Ｃに示している。
以下、実施の形態の記憶素子３についての実験結果を説明する。
実験には比較例としての試料１と、第１０の実施の形態に相当する試料２、第１１の実施の形態の相当する試料３を用いた。試料１，２，３の層構造を図１５Ａ、図１５Ｂ、図１５Ｃに示している。
試料１，２，３の共通の層構造は、次の通りである。（ ）の値は膜厚である。
・下地層１４：Ｔａ（５ｎｍ）
・磁化固定層１５：Ｒｕ（３ｎｍ）／ＣｏＰｔ（２ｎｍ）／Ｒｕ（０．７ｎｍ）／ＦｅＣｏＢ（１ｎｍ）の積層フェリピン構造
・トンネルバリア層１６：ＭｇＯ（０．７ｎｍ）
・記憶層１７：ＦｅＣｏＢ（１．２ｎｍ）／Ｔａ（０．２ｎｍ）／ＦｅＣｏＢ（１．２ｎｍ）の３層構造
・スピンバリア層１８：ＭｇＯ（０．６ｎｍ）
・第１電極層１９Ａ：Ｒｕ（３ｎｍ）
・下地層１４：Ｔａ（５ｎｍ）
・磁化固定層１５：Ｒｕ（３ｎｍ）／ＣｏＰｔ（２ｎｍ）／Ｒｕ（０．７ｎｍ）／ＦｅＣｏＢ（１ｎｍ）の積層フェリピン構造
・トンネルバリア層１６：ＭｇＯ（０．７ｎｍ）
・記憶層１７：ＦｅＣｏＢ（１．２ｎｍ）／Ｔａ（０．２ｎｍ）／ＦｅＣｏＢ（１．２ｎｍ）の３層構造
・スピンバリア層１８：ＭｇＯ（０．６ｎｍ）
・第１電極層１９Ａ：Ｒｕ（３ｎｍ）
各試料の素子形状は直径５０ｎｍの円板状に形成した。
素子を形成する方法は、上記の層構造にハードマスクとして１０ｎｍのＴｉＮ膜を成膜した膜を用いた。比較例としての試料１は、ＴｉＮをハードマスクとしてイオンミリングで素子を形成し、絶縁材２０としてのＳｉＯ2を埋め込み平坦化した後、そのまま上部配線を形成したものを用いた。ＴｉＮが第２電極層１９Ｂとされている。
素子を形成する方法は、上記の層構造にハードマスクとして１０ｎｍのＴｉＮ膜を成膜した膜を用いた。比較例としての試料１は、ＴｉＮをハードマスクとしてイオンミリングで素子を形成し、絶縁材２０としてのＳｉＯ2を埋め込み平坦化した後、そのまま上部配線を形成したものを用いた。ＴｉＮが第２電極層１９Ｂとされている。
実施の形態に相当する試料２，３では、絶縁材２０で埋め込み平坦化した後、ＴｉＮをリアクティブイオンエッチング（ＲＩＥ）で除去し、素子表面のＲｕ（第１電極層１９Ａ）を露出させた。
さらにイオンミリングで膜面から３０度および１０度の角度から第１電極層１９ＡのＲｕの一部が除去されるまでエッチングを行った。エッチング角度３０度は第１電極層１９Ａの中央領域を薄くしていく条件で、１０度は第１電極層１９Ａの周縁領域を薄くしていく条件である。３０度としたものが試料２、１０度としたものが試料３である。
そしてエッチングで形成した窪みをＴａで埋めて、平坦化を行い、上部配線を形成した。Ｔａが第２電極層１９Ｂとなる。
さらにイオンミリングで膜面から３０度および１０度の角度から第１電極層１９ＡのＲｕの一部が除去されるまでエッチングを行った。エッチング角度３０度は第１電極層１９Ａの中央領域を薄くしていく条件で、１０度は第１電極層１９Ａの周縁領域を薄くしていく条件である。３０度としたものが試料２、１０度としたものが試料３である。
そしてエッチングで形成した窪みをＴａで埋めて、平坦化を行い、上部配線を形成した。Ｔａが第２電極層１９Ｂとなる。
図１６Ｃに、試料１，２，３の記憶素子の抵抗値、保磁力、反転電圧および磁気抵抗比（ＭＲ比）を示す。
実施の形態に相当する試料２，３の場合、スピンバリア層１８による抵抗の増加が少ないので、抵抗値が比較例（試料１）に比べて小さい。
また保磁力は試料１，２，３において顕著な違いはないことから、実施の形態においてスピンバリア層１８による保磁力増強効果は維持されているといえる。
また試料２，３の記憶素子ではいずれも比較例（試料１）に比べて素子抵抗が低下し、反転電圧が小さくなっている。
また、ＭＲ比も試料２，３は試料１に対して増加している。
実施の形態に相当する試料２，３の場合、スピンバリア層１８による抵抗の増加が少ないので、抵抗値が比較例（試料１）に比べて小さい。
また保磁力は試料１，２，３において顕著な違いはないことから、実施の形態においてスピンバリア層１８による保磁力増強効果は維持されているといえる。
また試料２，３の記憶素子ではいずれも比較例（試料１）に比べて素子抵抗が低下し、反転電圧が小さくなっている。
また、ＭＲ比も試料２，３は試料１に対して増加している。
図１６Ａ、図１６Ｂにスピンバリア層厚に対する保磁力Ｈｃと面抵抗ＲＡの変化を試料１（比較例）および試料３（実施の形態）について示した。
図１６Ａのように、比較例ではスピンバリア層厚が薄い場合、保磁力Ｈｃが小さく、厚い場合、面抵抗ＲＡが大きくなる。つまり保磁力Ｈｃが大きく面抵抗ＲＡが小さい最適なスピンバリア層厚の最適条件を見いだすことが難しい。
一方で、実施の形態の試料３では図１６Ｂのように、面抵抗ＲＡがスピンバリア層厚にあまり依存しなくなる。このため保磁力Ｈｃの十分大きなスピンバリア層厚に設定することが容易となる。具体的にはスピンバリア層厚は０．６ｎｍ〜０．７ｎｍの範囲が好適である。
図１６Ａのように、比較例ではスピンバリア層厚が薄い場合、保磁力Ｈｃが小さく、厚い場合、面抵抗ＲＡが大きくなる。つまり保磁力Ｈｃが大きく面抵抗ＲＡが小さい最適なスピンバリア層厚の最適条件を見いだすことが難しい。
一方で、実施の形態の試料３では図１６Ｂのように、面抵抗ＲＡがスピンバリア層厚にあまり依存しなくなる。このため保磁力Ｈｃの十分大きなスピンバリア層厚に設定することが容易となる。具体的にはスピンバリア層厚は０．６ｎｍ〜０．７ｎｍの範囲が好適である。
次に第１０、第１１，第１２の実施の形態、つまりスピンバリア層１８の一部を還元させることで、スピンバリア層１８の一部の電気抵抗を下げる構成を想定して、各種元素あるいは化合物材料をスピンバリア層上に配置した場合のスピンバリア層の素子抵抗への影響を調べた。
図１７に示すように、Ｃｕ（１０ｎｍ）／Ｔａ（５ｎｍ）／ＦｅＣｏＢ（１．２ｎｍ）／ＭｇＯ（０．７ｎｍ）／Ｘ（５ｎｍ）／Ｒｕ（３ｎｍ）の層構造の複数種類の試料４を用いた。複数種類の試料４としては、Ｘの層を図示する各種元素あるいは化合物材料としたものである。ＭｇＯ層がスピンバリア層１８に相当する。
これらの複数種類の試料４について、それぞれ１２端子ＣＩＰＴ法により求めたトンネルバリアの抵抗（ＲＡ）と磁化測定から求めた垂直保磁力（Ｈｃ）を図１８に示す。
図１７に示すように、Ｃｕ（１０ｎｍ）／Ｔａ（５ｎｍ）／ＦｅＣｏＢ（１．２ｎｍ）／ＭｇＯ（０．７ｎｍ）／Ｘ（５ｎｍ）／Ｒｕ（３ｎｍ）の層構造の複数種類の試料４を用いた。複数種類の試料４としては、Ｘの層を図示する各種元素あるいは化合物材料としたものである。ＭｇＯ層がスピンバリア層１８に相当する。
これらの複数種類の試料４について、それぞれ１２端子ＣＩＰＴ法により求めたトンネルバリアの抵抗（ＲＡ）と磁化測定から求めた垂直保磁力（Ｈｃ）を図１８に示す。
面抵抗ＲＡが大きく、垂直保磁力Ｈｃも大きいな材料は、ＭｇＯ層（トンネルバリア層）との反応が少なく、トンネルバリア層の劣化が少ない。このため実施の形態の第１電極層１９Ａに適している。
一方、面抵抗ＲＡが小さく、垂直保磁力Ｈｃが小さいあるいは面内磁化となる材料は、ＭｇＯ層と反応し、ＭｇＯの実効的な膜厚が薄くなっているので、第２電極層１９Ｂに適している。
図１８から、第１電極層１９Ａとして適している材料はＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯで、第２電極層１９Ｂとして適している材料はＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙであるといえる。
また、絶縁体であるがＳｉ3Ｎ4，ＴｉＯ2，ＭｇＯ，Ａｌ2Ｏ3等の安定な酸化物もしく
は窒化物は、ＭｇＯトンネルバリア層を劣化させないので、第１電極層１９Ａとして用いることができる。
一方、面抵抗ＲＡが小さく、垂直保磁力Ｈｃが小さいあるいは面内磁化となる材料は、ＭｇＯ層と反応し、ＭｇＯの実効的な膜厚が薄くなっているので、第２電極層１９Ｂに適している。
図１８から、第１電極層１９Ａとして適している材料はＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯで、第２電極層１９Ｂとして適している材料はＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙであるといえる。
また、絶縁体であるがＳｉ3Ｎ4，ＴｉＯ2，ＭｇＯ，Ａｌ2Ｏ3等の安定な酸化物もしく
は窒化物は、ＭｇＯトンネルバリア層を劣化させないので、第１電極層１９Ａとして用いることができる。
＜５．まとめ＞
以上、実施の形態について説明してきたが、実施の形態の記憶素子、記憶装置、記憶素子の製造方法によれば、以下のような効果が得られる。
以上、実施の形態について説明してきたが、実施の形態の記憶素子、記憶装置、記憶素子の製造方法によれば、以下のような効果が得られる。
第１〜第１２の実施の形態としての記憶素子３は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層１７と、記憶層１７に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層１５を有する。また記憶層１７と磁化固定層１５の間に設けられる酸化物によるトンネルバリア層１６と、記憶層１７の、トンネルバリア層１６に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層１８とを有する。即ち記憶層１７の両面側に酸化物層（トンネルバリア層１６とスピンバリア層１８）が接している層構造である。このような層構造の積層方向に電流を流すことで記憶層１７の磁化の向きが変化して記憶層１７に情報の記憶が行われる。そして所定の設定膜厚値で形成されるスピンバリア層１８内には、その一部に低抵抗領域（３０，３１，３２）が形成されている。
即ち設定膜厚値としてある程度の十分な厚みでスピンバリア層１８を形成して、界面磁気異方性エネルギーが得られるようにしつつ、一部に低抵抗領域（３０，３１，３２）を形成してスピンバリア層１８の抵抗値を下げることができる。従って、保磁特性に優れ、少ない電圧、電流で動作可能な不揮発メモリを実現できる。
また実施の形態の記憶素子３は、記憶層１７が垂直磁化膜であるため、記憶層１７の磁化Ｍ１７の向きを反転させるために必要となる書き込み電流量を低減することができる。
また情報保持能力である熱安定性を充分に確保することができるため、特性バランスに優れた記憶素子３を構成することができる。
これにより、動作エラーをなくして、記憶素子３の動作マージンを充分に得ることができ、記憶素子３を安定して動作させることができる。
従って、安定して動作する、信頼性の高いメモリを実現することができる。
即ち設定膜厚値としてある程度の十分な厚みでスピンバリア層１８を形成して、界面磁気異方性エネルギーが得られるようにしつつ、一部に低抵抗領域（３０，３１，３２）を形成してスピンバリア層１８の抵抗値を下げることができる。従って、保磁特性に優れ、少ない電圧、電流で動作可能な不揮発メモリを実現できる。
また実施の形態の記憶素子３は、記憶層１７が垂直磁化膜であるため、記憶層１７の磁化Ｍ１７の向きを反転させるために必要となる書き込み電流量を低減することができる。
また情報保持能力である熱安定性を充分に確保することができるため、特性バランスに優れた記憶素子３を構成することができる。
これにより、動作エラーをなくして、記憶素子３の動作マージンを充分に得ることができ、記憶素子３を安定して動作させることができる。
従って、安定して動作する、信頼性の高いメモリを実現することができる。
第１〜第９の実施の形態の記憶素子３は、スピンバリア層１８が、一部の膜厚値が設定膜厚値よりも小さい値（膜厚ゼロも含む）とされて低抵抗領域３０（又は３１）が形成されている。つまりスピンバリア層１８の一部を、設定膜厚値よりも薄い膜厚か、もしくは膜厚ゼロ（つまり除去）とすることで、物理的に低抵抗領域３０、３１を実現することができる。
第１〜第３、第６，第７の実施の形態の記憶素子３は、電極層１９の一部が、スピンバリア層１８に対して膜厚方向に進入するように形成されていることで、当該進入部分の膜厚値が、設定膜厚値よりも小さい値となるように形成されている。これによりスピンバリア層の一部を電極層１９からみて薄膜の低抵抗領域として形成できる。
第１〜第３の実施の形態の記憶素子３は、第２電極層１９Ｂの一部が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８に対して膜厚方向に進入するように形成されている。この場合、エッチングで第１電極層１９Ａの一部を除去し、さらにスピンバリア層１８の一部を薄膜化したうえで第２電極層を充填するという手法で、電極層１９がスピンバリア層１８に進入する層構造を容易に実現することができる。
第４，第５，第８，第９の実施の形態の記憶素子３は、電極層１９の一部が、スピンバリア層１８を膜厚方向に通過して記憶層１７に接するように形成されていることで、当該通過部分の膜厚値が、設定膜厚値よりも小さい値の低抵抗領域３１とされている。
つまり電極層１９の一部がスピンバリア層１８を通過して記憶層に接するように形成することで、スピンバリア層１８の一部を除去し、スピンバリア層１８による抵抗をきわめて小さくできる。
つまり電極層１９の一部がスピンバリア層１８を通過して記憶層に接するように形成することで、スピンバリア層１８の一部を除去し、スピンバリア層１８による抵抗をきわめて小さくできる。
第４，第５の実施の形態の記憶素子３は、第２電極層１９Ｂの一部が第１電極層１９Ａを膜厚方向に通過したうえでスピンバリア層１８を膜厚方向に通過して記憶層１７に接するように形成されている。この場合、エッチングで第１電極層１９Ａの一部を除去し、さらにスピンバリア層１８の一部を除去したうえで第２電極層１９Ｂを充填するという手法で、電極層１９がスピンバリア層１８を通過して記憶層１７に接する層構造を容易に実現することができる。
第１〜第９の実施の形態の記憶素子３は、スピンバリア層１８が、膜面の中央領域又は周縁領域の一方又は両方において、膜厚値が設定膜厚値よりも小さい値となるように形成されて低抵抗領域３０（又は３１）とされている。
膜面の中央領域、又は周縁領域は、例えば斜め方向からのエッチング等により薄膜化が容易に実現でき、低抵抗領域３０、３１を備えた記憶素子３の製造に適している。
膜面の中央領域、又は周縁領域は、例えば斜め方向からのエッチング等により薄膜化が容易に実現でき、低抵抗領域３０、３１を備えた記憶素子３の製造に適している。
第１０〜第１２の実施の形態の記憶素子３は、スピンバリア層１８の一部領域の酸化物が還元されて低抵抗領域３２が形成されている。スピンバリア層１８を構成する酸化物の一部を還元させることで抵抗値の小さい領域を生成でき、物理的な薄膜化によらない方法でも低抵抗領域３２を形成することができる。
第１０〜第１２の実施の形態の記憶素子３は、第２電極層１９Ｂは第１電極層１９Ａよりも酸化物との反応性が高い材料とされ、第２電極層１９Ｂの一部が第１電極層１９Ａを膜厚方向に通過又は進入してスピンバリア層１８に接触又は近接することで、スピンバリア層１８における一部領域の酸化物が還元されて低抵抗領域３２が形成されている。
第２電極層１９Ｂをイオン化傾向が高い材料など、酸化物との反応性が高い材料とし、スピンバリア層１８の一部に接触又は近接するようにすれば、スピンバリア層１８の一部領域を酸化物が還元された低抵抗領域３２Ａとすることができ、低抵抗領域３２を有する記憶素子３の製造に適している。
第２電極層１９Ｂをイオン化傾向が高い材料など、酸化物との反応性が高い材料とし、スピンバリア層１８の一部に接触又は近接するようにすれば、スピンバリア層１８の一部領域を酸化物が還元された低抵抗領域３２Ａとすることができ、低抵抗領域３２を有する記憶素子３の製造に適している。
第１０〜第１２の実施の形態の記憶素子３は、第１電極層１９ＡはＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯのうちの少なくとも１種を用いて形成され、第２電極層１９ＢはＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙのうちの少なくとも１種を用いて形成されている。これらの材料により、スピンバリア層１８において第１電極層１９Ａに接する部分は酸化物が還元されにくく、第２電極層１９Ｂに接触又は近接する部分で酸化物が還元されて低抵抗領域３２を形成できる。
第１〜第１２の実施の形態の記憶素子３は、スピンバリア層１８は、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2の少なくとも１種を用いて形成されている。これにより記憶層１７との間で界面磁気異方性効果を良好に得ることができる。
第１〜第１２の実施の形態の記憶素子３は、スピンバリア層１８の設定膜厚値は０．６ｎｍ以上、０．７ｎｍ以下とされる。これにより面抵抗が小さく保磁力の良好な記憶素子３を実現できる。
第１〜第１２の実施の形態の記憶素子３は、記憶層１７がＦｅＣｏＢ，ＦｅＮｉＢ，ＦｅＣｏＣ，ＦｅＣｏＳｉＢ，ＦｅＡｌＳｉ，ＣｏＭｎＳｉ，ＭｎＡｌのうち少なくとも１種を用いて形成されている。これらの材料が記憶層１７の垂直磁化型に好適である。
実施の形態の記憶装置は、情報を磁性体の磁化状態により保持する上述の記憶素子３と、互いに交差する２種類の配線（１、６）とを備える。そして２種類の配線（１、６）の間に記憶素子３が配置され、２種類の配線（１、６）を通じて、記憶素子３に積層方向の電流が流れる構成である。
上述の通り記憶素子３が保磁特性に優れ、少ない電圧、電流で動作可能な不揮発メモリとされている。従って、実施の形態の記憶装置は、書き込み電流を低減して、記憶素子３に書き込みを行う際の消費電力を低減することが可能になる。また記憶素子３によりメモリセルを構成した、メモリ全体の消費電力を低減することが可能になる。
これらのことから、情報保持特性が優れ、低消費電力で安定して動作する信頼性の高い記憶装置を実現できる。
また、第１〜第１２の実施の形態として説明した記憶素子３を備え、図１に示した構成の記憶装置は、一般の半導体ＭＯＳ形成プロセスを適用して製造できるという利点を有している。本実施の形態の記憶装置を、汎用メモリとして適用することにも好適である。
上述の通り記憶素子３が保磁特性に優れ、少ない電圧、電流で動作可能な不揮発メモリとされている。従って、実施の形態の記憶装置は、書き込み電流を低減して、記憶素子３に書き込みを行う際の消費電力を低減することが可能になる。また記憶素子３によりメモリセルを構成した、メモリ全体の消費電力を低減することが可能になる。
これらのことから、情報保持特性が優れ、低消費電力で安定して動作する信頼性の高い記憶装置を実現できる。
また、第１〜第１２の実施の形態として説明した記憶素子３を備え、図１に示した構成の記憶装置は、一般の半導体ＭＯＳ形成プロセスを適用して製造できるという利点を有している。本実施の形態の記憶装置を、汎用メモリとして適用することにも好適である。
第１３〜第１７の実施の形態の製造方法は、次の工程を有する。
・磁化固定層１５、トンネルバリア層１６、記憶層１７、スピンバリア層１８を順に積層する第１工程（図８Ａ、図９Ａ）
・スピンバリア層１８上に第１電極層１９Ａを積層する第２工程（図８Ａ、図９Ａ）
・以上の積層構造体の周囲に絶縁材２０を充填し、第１電極層１９Ａと絶縁材２０の上面が略平坦、もしくは絶縁材２０の上面が第１電極層１９Ａの上面よりも突出した状態に加工する第３工程（図８Ｂ〜図８Ｃ、図９Ｅ〜図９Ｆ）
・第１電極層１９Ａの一部を除去又は薄膜化する第４工程（図８Ｄ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ｄ）
・一部が除去又は薄膜化された第１電極層１９Ａ上に第２電極層１９Ｂを積層する第５工程（図８Ｅ〜図８Ｆ、図１０Ｂ〜図１０Ｃ、図１１Ｂ〜図１１Ｃ、図１２Ｃ〜図１２Ｄ、図１４Ｂ〜図１４Ｃ）
この場合、第４工程で第１電極層１９Ａの一部を加工した後、第５工程で第２電極層１９Ｂを積層することで第１〜第１２の実施の形態の記憶素子３の構造を比較的容易に製造できる。
・磁化固定層１５、トンネルバリア層１６、記憶層１７、スピンバリア層１８を順に積層する第１工程（図８Ａ、図９Ａ）
・スピンバリア層１８上に第１電極層１９Ａを積層する第２工程（図８Ａ、図９Ａ）
・以上の積層構造体の周囲に絶縁材２０を充填し、第１電極層１９Ａと絶縁材２０の上面が略平坦、もしくは絶縁材２０の上面が第１電極層１９Ａの上面よりも突出した状態に加工する第３工程（図８Ｂ〜図８Ｃ、図９Ｅ〜図９Ｆ）
・第１電極層１９Ａの一部を除去又は薄膜化する第４工程（図８Ｄ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ｄ）
・一部が除去又は薄膜化された第１電極層１９Ａ上に第２電極層１９Ｂを積層する第５工程（図８Ｅ〜図８Ｆ、図１０Ｂ〜図１０Ｃ、図１１Ｂ〜図１１Ｃ、図１２Ｃ〜図１２Ｄ、図１４Ｂ〜図１４Ｃ）
この場合、第４工程で第１電極層１９Ａの一部を加工した後、第５工程で第２電極層１９Ｂを積層することで第１〜第１２の実施の形態の記憶素子３の構造を比較的容易に製造できる。
また第４工程において、第１電極層１９Ａの一部を除去したうえで、さらにスピンバリア層１８の一部を薄膜化することで、スピンバリア層１８は、一部の膜厚値が設定膜厚値よりも小さい値とされて低抵抗領域３０（又は３１）が形成される。これにより電極層１９がスピンバリア層１８に進入する層構造を得ることができ、例えば第１〜第９の実施の形態の記憶素子３の製造に適している。
また第２電極層１９Ｂには第１電極層１９Ａよりも酸化物との反応性が高い材料を用い、第５工程で積層される第２電極層１９Ｂの一部が、第４工程で一部を除去又は薄膜化された第１電極層１９Ａを膜厚方向に通過又は進入してスピンバリア層１８に接触又は近接させ、スピンバリア層１８における一部領域の酸化物が還元されて低抵抗領域３２が形成されるようにすることができる。これにより、スピンバリア層１８の一部として抵抗値の小さい領域を生成でき、例えば第１０〜第１２の実施の形態の記憶素子３の製造に適している。
＜６．変形例＞
以上実施の形態について説明してきたが、本開示の技術は、上述の実施の形態で示した記憶素子３の層構成に限らず、様々な層構成を採用することが可能である。
例えば電極層１９を異なる材料による３層以上の構成としてもよい。
記憶層１７や磁化固定層１５は、例えばＦｅＣｏＢ等の強磁性体による単層としてもよいし、図１５の試料のように複層構造としてもよい。
また、下地層１４は、単一材料でも複数材料の積層構造でも良い。
以上実施の形態について説明してきたが、本開示の技術は、上述の実施の形態で示した記憶素子３の層構成に限らず、様々な層構成を採用することが可能である。
例えば電極層１９を異なる材料による３層以上の構成としてもよい。
記憶層１７や磁化固定層１５は、例えばＦｅＣｏＢ等の強磁性体による単層としてもよいし、図１５の試料のように複層構造としてもよい。
また、下地層１４は、単一材料でも複数材料の積層構造でも良い。
なお本開示の記憶素子３の構造は、ＴＭＲ（Tunneling Magneto Resistance）素子等の磁気抵抗効果素子の構成となるが、このＴＭＲ素子としての磁気抵抗効果素子は、上述の記憶装置のみならず、磁気ヘッド及びこの磁気ヘッドを搭載したハードディスクドライブ、集積回路チップ、さらにはパーソナルコンピュータ、携帯端末、携帯電話、磁気センサ機器をはじめとする各種電子機器、電気機器等に適用することが可能である。
一例として図１９Ａ、図１９Ｂに、上記記憶素子３の構造の磁気抵抗効果素子１０１を複合型磁気ヘッド１００に適用した例を示す。なお、図１９Ａは、複合型磁気ヘッド１００について、その内部構造が分かるように一部を切り欠いて示した斜視図であり、図１９Ｂは複合型磁気ヘッド１００の断面図である。
複合型磁気ヘッド１００は、ハードディスク装置等に用いられる磁気ヘッドであり、基板１２２上に、本開示の技術を適用した磁気抵抗効果型磁気ヘッドが形成されてなるとともに、当該磁気抵抗効果型磁気ヘッド上にインダクティブ型磁気ヘッドが積層形成されてなる。ここで、磁気抵抗効果型磁気ヘッドは、再生用ヘッドとして動作するものであり、インダクティブ型磁気ヘッドは、記録用ヘッドとして動作する。すなわち、この複合型磁気ヘッド１００は、再生用ヘッドと記録用ヘッドを複合して構成されている。
複合型磁気ヘッド１００は、ハードディスク装置等に用いられる磁気ヘッドであり、基板１２２上に、本開示の技術を適用した磁気抵抗効果型磁気ヘッドが形成されてなるとともに、当該磁気抵抗効果型磁気ヘッド上にインダクティブ型磁気ヘッドが積層形成されてなる。ここで、磁気抵抗効果型磁気ヘッドは、再生用ヘッドとして動作するものであり、インダクティブ型磁気ヘッドは、記録用ヘッドとして動作する。すなわち、この複合型磁気ヘッド１００は、再生用ヘッドと記録用ヘッドを複合して構成されている。
複合型磁気ヘッド１００に搭載されている磁気抵抗効果型磁気ヘッドは、いわゆるシールド型ＭＲヘッドであり、基板１２２上に絶縁層１２３を介して形成された第１の磁気シールド１２５と、第１の磁気シールド１２５上に絶縁層１２３を介して形成された磁気抵抗効果素子１０１と、磁気抵抗効果素子１０１上に絶縁層１２３を介して形成された第２の磁気シールド１２７とを備えている。絶縁層１２３は、Ａｌ2Ｏ3やＳｉＯ2等のような絶縁材料からなる。
第１の磁気シールド１２５は、磁気抵抗効果素子１０１の下層側を磁気的にシールドするためのものであり、Ｎｉ−Ｆｅ等のような軟磁性材からなる。この第１の磁気シールド１２５上に、絶縁層１２３を介して磁気抵抗効果素子１０１が形成されている。
第１の磁気シールド１２５は、磁気抵抗効果素子１０１の下層側を磁気的にシールドするためのものであり、Ｎｉ−Ｆｅ等のような軟磁性材からなる。この第１の磁気シールド１２５上に、絶縁層１２３を介して磁気抵抗効果素子１０１が形成されている。
磁気抵抗効果素子１０１は、この磁気抵抗効果型磁気ヘッドにおいて、磁気記録媒体からの磁気信号を検出する感磁素子として機能する。そして、この磁気抵抗効果素子１０１は、上述した記憶素子３と同様な膜構成とされる。
この磁気抵抗効果素子１０１は、略矩形状に形成されてなり、その一側面が磁気記録媒体対向面に露呈するようになされている。そして、この磁気抵抗効果素子１０１の両端にはバイアス層１２８，１２９が配されている。またバイアス層１２８，１２９と接続されている接続端子１３０，１３１が形成されている。接続端子１３０，１３１を介して磁気抵抗効果素子１０１にセンス電流が供給される。
さらにバイアス層１２８，１２９の上部には、絶縁層１２３を介して第２の磁気シールド層１２７が設けられている。
この磁気抵抗効果素子１０１は、略矩形状に形成されてなり、その一側面が磁気記録媒体対向面に露呈するようになされている。そして、この磁気抵抗効果素子１０１の両端にはバイアス層１２８，１２９が配されている。またバイアス層１２８，１２９と接続されている接続端子１３０，１３１が形成されている。接続端子１３０，１３１を介して磁気抵抗効果素子１０１にセンス電流が供給される。
さらにバイアス層１２８，１２９の上部には、絶縁層１２３を介して第２の磁気シールド層１２７が設けられている。
以上のような磁気抵抗効果型磁気ヘッドの上に積層形成されたインダクティブ型磁気ヘッドは、第２の磁気シールド１２７及び上層コア１３２によって構成される磁気コアと、当該磁気コアを巻回するように形成された薄膜コイル１３３とを備えている。
上層コア１３２は、第２の磁気シールド１２２と共に閉磁路を形成して、このインダクティブ型磁気ヘッドの磁気コアとなるものであり、Ｎｉ−Ｆｅ等のような軟磁性材からなる。ここで、第２の磁気シールド１２７及び上層コア１３２は、それらの前端部が磁気記録媒体対向面に露呈し、且つ、それらの後端部において第２の磁気シールド１２７及び上層コア１３２が互いに接するように形成されている。ここで、第２の磁気シールド１２７及び上層コア１３２の前端部は、磁気記録媒体対向面において、第２の磁気シールド１２７及び上層コア１３２が所定の間隙ｇをもって離間するように形成されている。
すなわち、この複合型磁気ヘッド１００において、第２の磁気シールド１２７は、磁気抵抗効果素子１２６の上層側を磁気的にシールドするだけでなく、インダクティブ型磁気ヘッドの磁気コアも兼ねており、第２の磁気シールド１２７と上層コア１３２によってインダクティブ型磁気ヘッドの磁気コアが構成されている。そして間隙ｇが、インダクティブ型磁気ヘッドの記録用磁気ギャップとなる。
上層コア１３２は、第２の磁気シールド１２２と共に閉磁路を形成して、このインダクティブ型磁気ヘッドの磁気コアとなるものであり、Ｎｉ−Ｆｅ等のような軟磁性材からなる。ここで、第２の磁気シールド１２７及び上層コア１３２は、それらの前端部が磁気記録媒体対向面に露呈し、且つ、それらの後端部において第２の磁気シールド１２７及び上層コア１３２が互いに接するように形成されている。ここで、第２の磁気シールド１２７及び上層コア１３２の前端部は、磁気記録媒体対向面において、第２の磁気シールド１２７及び上層コア１３２が所定の間隙ｇをもって離間するように形成されている。
すなわち、この複合型磁気ヘッド１００において、第２の磁気シールド１２７は、磁気抵抗効果素子１２６の上層側を磁気的にシールドするだけでなく、インダクティブ型磁気ヘッドの磁気コアも兼ねており、第２の磁気シールド１２７と上層コア１３２によってインダクティブ型磁気ヘッドの磁気コアが構成されている。そして間隙ｇが、インダクティブ型磁気ヘッドの記録用磁気ギャップとなる。
また、第２の磁気シールド１２７上には、絶縁層１２３に埋設された薄膜コイル１３３が形成されている。ここで、薄膜コイル１３３は、第２の磁気シールド１２７及び上層コア１３２からなる磁気コアを巻回するように形成されている。図示していないが、この薄膜コイル１３３の両端部は、外部に露呈するようになされ、薄膜コイル１３３の両端に形成された端子が、このインダクティブ型磁気ヘッドの外部接続用端子となる。すなわち、磁気記録媒体への磁気信号の記録時には、これらの外部接続用端子から薄膜コイル１３３に記録電流が供給されることとなる。
以上のような複合型磁気ヘッド１００は、再生用ヘッドとして磁気抵抗効果型磁気ヘッドを搭載しているが、当該磁気抵抗効果型磁気ヘッドは、磁気記録媒体からの磁気信号を検出する感磁素子として、本開示の技術を適用した磁気抵抗効果素子１０１を備えている。そして、本開示の技術を適用した磁気抵抗効果素子１０１は、上述したように非常に優れた特性を示すので、この磁気抵抗効果型磁気ヘッドは、磁気記録の更なる高記録密度化に対応することができる。
なお本技術は以下のような構成も採ることができる。
（１）膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている
記憶素子。
（２）前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値となるように形成されて前記低抵抗領域とされている
上記（１）に記載の記憶素子。
（３）前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層に対して膜厚方向に進入するように形成され、当該進入部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されている
上記（２）に記載の記憶素子。
（４）前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層に対して膜厚方向に進入するように形成されている
上記（３）に記載の記憶素子。
（５）前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成され、当該通過部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されている
上記（２）に記載の記憶素子。
（６）前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成されている
上記（５）に記載の記憶素子。
（７）前記スピンバリア層は、膜面の中央領域又は周縁領域の一方又は両方において、膜厚値が前記設定膜厚値よりも小さい値となるように形成されて前記低抵抗領域とされている
上記（２）乃至（６）のいずれかに記載の記憶素子。
（８）前記スピンバリア層は、その一部領域の酸化物が還元されて前記低抵抗領域が形成されている
上記（１）に記載の記憶素子。
（９）前記スピンバリア層の、前記記憶層に接する面とは反対の面側に、前記スピンバリア層側から順に異なる材料で積層される第１電極層と第２電極層を含む複数の層からなる電極層が設けられており、
前記第２電極層は前記第１電極層よりも酸化物との反応性が高い材料とされ、
前記第２電極層の一部が前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されている
上記（８）に記載の記憶素子。
（１０）前記第１電極層はＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯのうちの少なくとも１種を用いて形成され、
前記第２電極層はＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙのうちの少なくとも１種を用いて形成されている
上記（９）に記載の記憶素子。
（１１）前記スピンバリア層は、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2の少なくとも１種を用いて形成されている
上記（１）乃至（１０）のいずれかに記載の記憶素子。
（１２）前記設定膜厚値は０．６ｎｍ以上、０．７ｎｍ以下とされる
上記（１）乃至（１１）のいずれかに記載の記憶素子。
（１３）上記記憶層は、ＦｅＣｏＢ，ＦｅＮｉＢ，ＦｅＣｏＣ，ＦｅＣｏＳｉＢ，ＦｅＡｌＳｉ，ＣｏＭｎＳｉ，ＭｎＡｌのうち少なくとも１種を用いて形成されている
上記（１）乃至（１２）のいずれかに記載の記憶素子。
（１４）情報を磁性体の磁化状態により保持する記憶素子と、
互いに交差する２種類の配線とを備え、
前記記憶素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている構成とされており、
前記２種類の配線の間に前記記憶素子が配置され、
前記２種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる
記憶装置。
（１５）膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている記憶素子の製造方法として、
前記磁化固定層、前記トンネルバリア層、前記記憶層、前記スピンバリア層を順に積層する第１工程と、
前記スピンバリア層上に第１電極層を積層する第２工程と、
当該積層による構造体の周囲に絶縁材を充填し、前記第１電極層と前記絶縁材の上面が略平坦、もしくは前記絶縁材の上面が前記第１電極層の上面よりも突出した状態に加工する第３工程と、
前記第１電極層の一部を除去又は薄膜化する第４工程と、
一部が除去又は薄膜化された前記第１電極層上に第２電極層を積層する第５工程と、
を有する記憶素子の製造方法。
（１６）前記第４工程では、前記第１電極層の一部を除去したうえで、さらに前記スピンバリア層の一部を薄膜化又は除去することで、
前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値とされて前記低抵抗領域が形成されるようにした
上記（１５）に記載の記憶素子の製造方法。
（１７）前記第２電極層には前記第１電極層よりも酸化物との反応性が高い材料を用い、
前記第５工程で積層される前記第２電極層の一部が、前記第４工程で一部を除去又は薄膜化された前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されるようにした
上記（１５）に記載の記憶素子の製造方法。
（１８）記憶素子を有し、
上記記憶素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている
磁気ヘッド
（１）膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている
記憶素子。
（２）前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値となるように形成されて前記低抵抗領域とされている
上記（１）に記載の記憶素子。
（３）前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層に対して膜厚方向に進入するように形成され、当該進入部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されている
上記（２）に記載の記憶素子。
（４）前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層に対して膜厚方向に進入するように形成されている
上記（３）に記載の記憶素子。
（５）前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成され、当該通過部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されている
上記（２）に記載の記憶素子。
（６）前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成されている
上記（５）に記載の記憶素子。
（７）前記スピンバリア層は、膜面の中央領域又は周縁領域の一方又は両方において、膜厚値が前記設定膜厚値よりも小さい値となるように形成されて前記低抵抗領域とされている
上記（２）乃至（６）のいずれかに記載の記憶素子。
（８）前記スピンバリア層は、その一部領域の酸化物が還元されて前記低抵抗領域が形成されている
上記（１）に記載の記憶素子。
（９）前記スピンバリア層の、前記記憶層に接する面とは反対の面側に、前記スピンバリア層側から順に異なる材料で積層される第１電極層と第２電極層を含む複数の層からなる電極層が設けられており、
前記第２電極層は前記第１電極層よりも酸化物との反応性が高い材料とされ、
前記第２電極層の一部が前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されている
上記（８）に記載の記憶素子。
（１０）前記第１電極層はＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯのうちの少なくとも１種を用いて形成され、
前記第２電極層はＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙのうちの少なくとも１種を用いて形成されている
上記（９）に記載の記憶素子。
（１１）前記スピンバリア層は、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2の少なくとも１種を用いて形成されている
上記（１）乃至（１０）のいずれかに記載の記憶素子。
（１２）前記設定膜厚値は０．６ｎｍ以上、０．７ｎｍ以下とされる
上記（１）乃至（１１）のいずれかに記載の記憶素子。
（１３）上記記憶層は、ＦｅＣｏＢ，ＦｅＮｉＢ，ＦｅＣｏＣ，ＦｅＣｏＳｉＢ，ＦｅＡｌＳｉ，ＣｏＭｎＳｉ，ＭｎＡｌのうち少なくとも１種を用いて形成されている
上記（１）乃至（１２）のいずれかに記載の記憶素子。
（１４）情報を磁性体の磁化状態により保持する記憶素子と、
互いに交差する２種類の配線とを備え、
前記記憶素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている構成とされており、
前記２種類の配線の間に前記記憶素子が配置され、
前記２種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる
記憶装置。
（１５）膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている記憶素子の製造方法として、
前記磁化固定層、前記トンネルバリア層、前記記憶層、前記スピンバリア層を順に積層する第１工程と、
前記スピンバリア層上に第１電極層を積層する第２工程と、
当該積層による構造体の周囲に絶縁材を充填し、前記第１電極層と前記絶縁材の上面が略平坦、もしくは前記絶縁材の上面が前記第１電極層の上面よりも突出した状態に加工する第３工程と、
前記第１電極層の一部を除去又は薄膜化する第４工程と、
一部が除去又は薄膜化された前記第１電極層上に第２電極層を積層する第５工程と、
を有する記憶素子の製造方法。
（１６）前記第４工程では、前記第１電極層の一部を除去したうえで、さらに前記スピンバリア層の一部を薄膜化又は除去することで、
前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値とされて前記低抵抗領域が形成されるようにした
上記（１５）に記載の記憶素子の製造方法。
（１７）前記第２電極層には前記第１電極層よりも酸化物との反応性が高い材料を用い、
前記第５工程で積層される前記第２電極層の一部が、前記第４工程で一部を除去又は薄膜化された前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されるようにした
上記（１５）に記載の記憶素子の製造方法。
（１８）記憶素子を有し、
上記記憶素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている
磁気ヘッド
３…記憶素子、１４…下地層、１５…磁化固定層、１６…トンネルバリア層、１７…記憶層、１８…スピンバリア層、１９…電極層、１９Ａ…第１電極層、１９Ｂ…第２電極層
Claims (17)
- 膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部領域の酸化物が還元されて低抵抗領域が形成されている
記憶素子。 - 前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値となるように形成されて前記低抵抗領域とされている
請求項１に記載の記憶素子。 - 前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層に対して膜厚方向に進入するように形成され、当該進入部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されている
請求項２に記載の記憶素子。 - 前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層に対して膜厚方向に進入するように形成されている
請求項３に記載の記憶素子。 - 前記スピンバリア層の、前記記憶層に接する面とは反対の面側に電極層が設けられており、前記電極層の一部が、前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成され、当該通過部分の前記スピンバリア層の膜厚値が、前記設定膜厚値よりも小さい値となるように形成されている
請求項２に記載の記憶素子。 - 前記電極層は、前記スピンバリア層側から順に積層される第１電極層と第２電極層を含む複数の層で形成されており、前記第２電極層の一部が前記第１電極層を膜厚方向に通過したうえで前記スピンバリア層を膜厚方向に通過して前記記憶層に接するように形成されている
請求項５に記載の記憶素子。 - 前記スピンバリア層は、膜面の中央領域又は周縁領域の一方又は両方において、膜厚値が前記設定膜厚値よりも小さい値となるように形成されて前記低抵抗領域とされている
請求項２に記載の記憶素子。 - 前記スピンバリア層の、前記記憶層に接する面とは反対の面側に、前記スピンバリア層側から順に異なる材料で積層される第１電極層と第２電極層を含む複数の層からなる電極層が設けられており、
前記第２電極層は前記第１電極層よりも酸化物との反応性が高い材料とされ、
前記第２電極層の一部が前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されている
請求項１に記載の記憶素子。 - 前記第１電極層はＲｕ，Ｃｕ，Ｗ，Ｐｔ，Ｐｄ，Ｃｒ，ＴｉＮ，ＴａＮ，ＴｉＣ，ＩＴＯのうちの少なくとも１種を用いて形成され、
前記第２電極層はＴｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｙのうちの少なくとも１種を用いて形成されている
請求項８に記載の記憶素子。 - 前記スピンバリア層は、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2の少なくとも１種を用いて形成されている
請求項１に記載の記憶素子。 - 前記設定膜厚値は０．６ｎｍ以上、０．７ｎｍ以下とされる
請求項１に記載の記憶素子。 - 上記記憶層は、ＦｅＣｏＢ，ＦｅＮｉＢ，ＦｅＣｏＣ，ＦｅＣｏＳｉＢ，ＦｅＡｌＳｉ，ＣｏＭｎＳｉ，ＭｎＡｌのうち少なくとも１種を用いて形成されている
請求項１に記載の記憶素子。 - 情報を磁性体の磁化状態により保持する記憶素子と、
互いに交差する２種類の配線とを備え、
前記記憶素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部領域の酸化物が還元されて低抵抗領域が形成されている構成とされており、
前記２種類の配線の間に前記記憶素子が配置され、
前記２種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる
記憶装置。 - 膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
前記層構造の積層方向に電流を流すことで前記記憶層の磁化の向きが変化して前記記憶層に情報の記憶が行われるとともに、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部に低抵抗領域が形成されている記憶素子の製造方法として、
前記磁化固定層、前記トンネルバリア層、前記記憶層、前記スピンバリア層を順に積層する第１工程と、
前記スピンバリア層上に第１電極層を積層する第２工程と、
当該積層による構造体の周囲に絶縁材を充填し、前記第１電極層と前記絶縁材の上面が略平坦、もしくは前記絶縁材の上面が前記第１電極層の上面よりも突出した状態に加工する第３工程と、
前記第１電極層の一部を除去又は薄膜化する第４工程と、
一部が除去又は薄膜化された前記第１電極層上に第２電極層を積層する第５工程と、
を有する記憶素子の製造方法。 - 前記第４工程では、前記第１電極層の一部を除去したうえで、さらに前記スピンバリア層の一部を薄膜化又は除去することで、
前記スピンバリア層は、一部の膜厚値が前記設定膜厚値よりも小さい値とされて前記低抵抗領域が形成されるようにした
請求項１４に記載の記憶素子の製造方法。 - 前記第２電極層には前記第１電極層よりも酸化物との反応性が高い材料を用い、
前記第５工程で積層される前記第２電極層の一部が、前記第４工程で一部を除去又は薄膜化された前記第１電極層を膜厚方向に通過又は進入して前記スピンバリア層に接触又は近接することで、前記スピンバリア層における一部領域の酸化物が還元されて前記低抵抗領域が形成されるようにした
請求項１４に記載の記憶素子の製造方法。 - 記憶素子を有し、
上記記憶素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
前記記憶層に記憶された情報の基準となる、膜面に垂直な磁化を有する磁化固定層と、
前記記憶層と前記磁化固定層の間に設けられる酸化物によるトンネルバリア層と、
前記記憶層の、前記トンネルバリア層に接する面とは反対側の面に接して設けられる酸化物によるスピンバリア層と、
を有する層構造を備え、
所定の設定膜厚値で形成される前記スピンバリア層内には、その一部領域の酸化物が還元されて低抵抗領域が形成されている
磁気ヘッド
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