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JP6176062B2 - 固体撮像装置およびその駆動方法、並びに電子機器 - Google Patents

固体撮像装置およびその駆動方法、並びに電子機器 Download PDF

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Description

本技術は、固体撮像装置およびその駆動方法、並びに電子機器に関し、特に、AF速度とAF精度の向上を図ることができるようにする固体撮像装置およびその駆動方法、並びに電子機器に関する。
画素アレイ部に、撮像画素とともに位相差検出画素を設け、一対の位相差検出画素によって出力される信号のずれ量に基づいてAF（Auto Focus）を行う、いわゆる位相差検出方式によるAFを行う固体撮像装置が知られている。
このような固体撮像装置の中には、１画素内に２つの光電変換部を設けることで、位相差検出画素の数を増やし、AF精度を向上させるようにしたものがある（例えば、特許文献１，２参照）。
特開２０１２−１６５０７０号公報 特開２００７−２４３７４４号公報
しかしながら、特許文献１の位相差検出画素においては、２つの光電変換部が１つの増幅トランジスタを共有しているため、２つの光電変換部それぞれの露光、読み出しを同時に行うことができず、動きの速い被写体に対するAFの追従が不十分となってしまう。
一方、特許文献２の位相差検出画素においては、２つの光電変換部それぞれについて、電荷を蓄積する電荷格納部を設けることで、２つの光電変換部それぞれの露光、読み出しを同時に行うことが可能とされる。
しかしながら、電荷格納部を設けることで光電変換部の面積が小さくなって、位相差検出画素の感度が低下し、AF精度が下がってしまう。
本技術は、このような状況に鑑みてなされたものであり、AF速度とAF精度の向上を図ることができるようにするものである。
本技術の一側面の固体撮像装置は、複数の画素として、撮像画像を生成するための撮像画素と、位相差検出を行うための位相差検出画素とが配置された画素アレイ部を備え、前記位相差検出画素は、第１および第２の光電変換部と、前記第１および第２の光電変換部それぞれに蓄積された電荷を電圧に変換する２つのFD（フローティングディフュージョン）と、前記FDそれぞれの電圧を増幅する２つの増幅トランジスタとを有し、前記第１の光電変換部は、前記位相差検出画素に隣接する第１の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、前記第２の光電変換部は、前記位相差検出画素に隣接する、前記第１の撮像画素とは異なる第２の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、前記位相差検出画素と前記第１の撮像画素とは、１つの画素共有単位に含まれ、前記第２の撮像画素は他の画素共有単位に含まれ、前記増幅トランジスタを含む画素トランジスタは、前記画素共有単位を構成する画素同士の間に配置される。
本技術の一側面の固体撮像装置の駆動方法は、複数の画素として、撮像画像を生成するための撮像画素と、位相差検出を行うための位相差検出画素とが配置された画素アレイ部を備え、前記位相差検出画素が、第１および第２の光電変換部と、前記第１および第２の光電変換部それぞれに蓄積された電荷を電圧に変換する２つのFD（フローティングディフュージョン）と、前記FDそれぞれの電圧を増幅する２つの増幅トランジスタとを有し、前記第１の光電変換部は、前記位相差検出画素に隣接する第１の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、前記第２の光電変換部は、前記位相差検出画素に隣接する、前記第１の撮像画素とは異なる第２の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、前記位相差検出画素と前記第１の撮像画素とは、１つの画素共有単位に含まれ、前記第２の撮像画素は他の画素共有単位に含まれ、前記増幅トランジスタを含む画素トランジスタは、前記画素共有単位を構成する画素同士の間に配置される固体撮像装置の駆動方法であって、前記固体撮像装置が、前記位相差検出画素において、前記第１および第２の光電変換部における電荷の蓄積、および、前記第１および第２の光電変換部に蓄積された電荷に対応する信号の読み出しを、それぞれ同時に行うステップを含む。
本技術の一側面の電子機器は、複数の画素として、撮像画像を生成するための撮像画素と、位相差検出を行うための位相差検出画素とが配置された画素アレイ部を備え、前記位相差検出画素は、第１および第２の光電変換部と、前記第１および第２の光電変換部それぞれに蓄積された電荷を電圧に変換する２つのFD（フローティングディフュージョン）と、前記FDそれぞれの電圧を増幅する２つの増幅トランジスタとを有し、前記第１の光電変換部は、前記位相差検出画素に隣接する第１の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、前記第２の光電変換部は、前記位相差検出画素に隣接する、前記第１の撮像画素とは異なる第２の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、前記位相差検出画素と前記第１の撮像画素とは、１つの画素共有単位に含まれ、前記第２の撮像画素は他の画素共有単位に含まれ、前記増幅トランジスタを含む画素トランジスタは、前記画素共有単位を構成する画素同士の間に配置される固体撮像装置を備える。
本技術の一側面においては、位相差検出画素において、２つのFDによって、第１および第２の光電変換部それぞれに蓄積された電荷が電圧に変換され、２つの増幅トランジスタによって、FDそれぞれの電圧が増幅される。第１の光電変換部において、位相差検出画素に隣接する第１の撮像画素と、FDおよび増幅トランジスタが共有され、第２の光電変換部において、位相差検出画素に隣接する、第１の撮像画素とは異なる第２の撮像画素と、FDおよび増幅トランジスタが共有され、位相差検出画素と第１の撮像画素とは、１つの画素共有単位に含まれ、第２の撮像画素は他の画素共有単位に含まれ、増幅トランジスタを含む画素トランジスタは、画素共有単位を構成する画素同士の間に配置される。
本技術の一側面によれば、AF速度とAF精度の向上を図ることが可能となる。
本技術を適用した固体撮像装置を備える電子機器の構成例を示すブロック図である。 画素配置について説明する図である。 FDおよび増幅トランジスタの共有について説明する図である。 本技術の第１の実施の形態の画素の構成例を示す平面図である。 本技術の第１の実施の形態の画素の構成例を示す回路図である。 本技術の第１の実施の形態の画素の他の構成例を示す平面図である。 本技術の第１の実施の形態の画素の他の構成例を示す回路図である。 本技術の第２の実施の形態の画素の構成例を示す平面図である。 本技術の第２の実施の形態の画素の構成例を示す回路図である。 FDの構成について説明するフローチャートである。 FDの構成について説明するフローチャートである。 本技術の第３の実施の形態の画素の構成例を示す平面図である。 本技術の第３の実施の形態の画素の構成例を示す回路図である。 本技術の第３の実施の形態の画素の他の構成例を示す平面図である。 本技術の第３の実施の形態の画素の他の構成例を示す回路図である。
以下、本技術の実施の形態について図を参照して説明する。
＜電子機器の機能構成例＞
図１は、本技術を適用した固体撮像装置を備える電子機器の一実施の形態を示すブロック図である。
図１の電子機器１は、デジタルカメラや撮像機能を有する携帯端末等として構成され、AF（Auto Focus）機能により、被写体を撮像して撮像画像を生成し、静止画像または動画像として記録する。以下においては、主に静止画像が記録されるものとする。
電子機器１は、レンズ部１１、操作部１２、制御部１３、イメージセンサ１４、信号処理部１５、記憶部１６、表示部１７、合焦判定部１８、および駆動部１９から構成される。
レンズ部１１は、被写体からの光（被写体光）を集光する。レンズ部１１により集光された被写体光は、イメージセンサ１４に入射される。
レンズ部１１は、ズームレンズ２１、絞り２２、フォーカスレンズ２３を備えている。
ズームレンズ２１は、駆動部１９の駆動により光軸方向に移動することにより焦点距離を変動させて、撮像画像に含まれる被写体の倍率を調整する。絞り２２は、駆動部１９の駆動により開口の度合いを変化させて、イメージセンサ１４に入射する被写体光の光量を調整する。フォーカスレンズ２３は、駆動部１９の駆動により光軸方向に移動することによりフォーカスを調整する。
操作部１２は、ユーザからの操作を受け付ける。操作部１２は、例えば、シャッターボタン（図示せず）が押下された場合、その旨の操作信号を制御部１３に供給する。
制御部１３は、電子機器１の各部の動作を制御する。
例えば、制御部１３は、シャッターボタンが押下された旨の操作信号を受け付けた場合、静止画像の記録の指示を、信号処理部１５に供給する。また、制御部１３は、表示部１７に、被写体のリアルタイムな画像であるライブビュー画像を表示する場合、ライブビュー画像の生成の指示を、信号処理部１５に供給する。
また、制御部１３は、位相差検出方式によりフォーカスの合焦判定を行う場合、合焦判定を行う動作（位相差検出動作）の指示を、信号処理部１５に供給する。位相差検出方式とは、撮像レンズを通過した光を瞳分割して一対の像を形成し、形成された像の間隔（像の間のずれ量）を計測（位相差を検出）することによって合焦の度合いを検出する焦点検出方法である。
イメージセンサ１４は、受光した被写体光を電気信号に光電変換する固体撮像装置である。
例えば、イメージセンサ１４は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）イメージセンサ等により実現される。イメージセンサ１４がCMOSイメージセンサである場合、表面照射型であってもよいし、裏面照射型であってもよい。また、イメージセンサ１４が裏面照射型のCMOSイメージセンサである場合、画素アレイ部を含む半導体基板とロジック回路を含む半導体基板とを貼り合わせた、積層型のCMOSイメージセンサとして構成されるようにしてもよい。
イメージセンサ１４は、複数の画素として、受光した被写体光に基づいて撮像画像を生成するための信号を生成する画素（撮像画素）と、位相差検出を行うための信号を生成する画素（位相差検出画素）とが配置される画素アレイ部を備える。イメージセンサ１４は、光電変換により発生した電気信号を信号処理部１５に供給する。
信号処理部１５は、イメージセンサ１４から供給された電気信号に対して各種の信号処理を施す。
例えば、信号処理部１５は、制御部１３から静止画像の記録の指示が供給されている場合、静止画像のデータ（静止画像データ）を生成し、記憶部１６に供給する。また、信号処理部１５は、制御部１３からライブビュー画像の生成の指示が供給されている場合、イメージセンサ１４における撮像画素からの出力信号に基づいて、ライブビュー画像のデータ（ライブビュー画像データ）を生成し、表示部１７に供給する。
また、信号処理部１５は、制御部１３から位相差検出動作の指示が供給されている場合、イメージセンサ１４における位相差検出画素からの出力信号に基づいて、位相差を検出するためのデータ（位相差検出用データ）を生成し、合焦判定部１８に供給する。
記憶部１６は、信号処理部１５から供給された画像データを記録する。記憶部１６は、例えば、DVD（Digital Versatile Disk）等のディスクやメモリカード等の半導体メモリ等、１または複数のリムーバブルな記録媒体として構成される。これらの記録媒体は、電子機器１に内蔵されるようにしてもよいし、電子機器１から着脱可能とするようにしてもよい。
表示部１７は、信号処理部１５から供給された画像データに基づいて、画像を表示する。例えば、表示部１７は、信号処理部１５からライブビュー画像データが供給された場合、ライブビュー画像を表示する。表示部１７は、例えば、LCD（Liquid Crystal Display）や有機EL（Electro-Luminescence）ディスプレイ等により実現される。
合焦判定部１８は、信号処理部１５から供給された位相差検出用データに基づいて、フォーカスを合わせる対象の物体（合焦対象物）に対してフォーカスが合っているか否かを判定する。合焦判定部１８は、フォーカスエリアにおける物体にフォーカスが合っている場合、合焦していることを示す情報を合焦判定結果として、駆動部１９に供給する。また、合焦判定部１８は、合焦対象物にフォーカスが合っていない場合、フォーカスのずれの量（デフォーカス量）を算出し、その算出したデフォーカス量を示す情報を合焦判定結果として、駆動部１９に供給する。
駆動部１９は、ズームレンズ２１、絞り２２、およびフォーカスレンズ２３を駆動させる。例えば、駆動部１９は、合焦判定部１８から供給された合焦判定結果に基づいて、フォーカスレンズ２３の駆動量を算出し、その算出した駆動量に応じてフォーカスレンズ２３を移動させる。
具体的には、駆動部１９は、フォーカスが合っている場合には、フォーカスレンズ２３の現在の位置を維持させる。また、駆動部１９は、フォーカスが合っていない場合には、デフォーカス量を示す合焦判定結果およびフォーカスレンズ２３の位置に基づいて駆動量（移動距離）を算出し、その駆動量に応じてフォーカスレンズ２３を移動させる。
＜画素アレイ部の画素配列について＞
次に、図２を参照して、イメージセンサ１４の画素アレイ部の画素配置について説明する。
図２に示されるように、イメージセンサ１４の画素アレイ部には、黒色の正方形で示される複数の撮像画素３１が行列状に２次元配置されている。撮像画素３１は、Ｒ画素、Ｇ画素、およびＢ画素からなり、これらは、ベイヤ配列に従い規則的に配置されている。
また、イメージセンサ１４の画素アレイ部には、行列状に２次元配置される複数の撮像画素３１の中に、白色の正方形で示される複数の位相差検出画素３２が散在して配置されている。具体的には、位相差検出画素３２は、イメージセンサ１４の画素アレイ部において、撮像画素３１の一部を置き換えることで、特定のパターンで規則的に配置されている。なお、イメージセンサ１４における撮像画素３１および位相差検出画素３２の配置は、これに限られるものではなく、他のパターンで配置されるようにしてもよい。
＜画素の詳細な構成例＞
図３は、画素アレイ部に配置される撮像画素３１および位相差検出画素３２のより詳細な構成例を示している。
図３Ａ，Ｂに示されるように、撮像画素３１は、１つの光電変換部（フォトダイオード）４１を備えている。撮像画素３１においては、受光した被写体光が光電変換部４１により光電変換されることで生じる電荷に基づいて、撮像画像を生成するための信号が生成される。
また、図示はしないが、撮像画素３１は、光電変換部４１に蓄積された電荷を転送する転送トランジスタ、光電変換部４１から転送された電荷を蓄積し電圧に変換するFD（フローティングディフュージョン）、FDに蓄積されている電荷を排出（リセット）するリセットトランジスタ、FDの電圧を増幅し垂直信号線に出力する増幅トランジスタを、少なくとも備えている。なお、増幅トランジスタと垂直信号線との間に、増幅トランジスタの電圧の垂直信号線への出力をオン／オフする選択トランジスタが設けられるようにしてもよい。
一方、位相差検出画素３２は、２つの光電変換部４２Ａ，４２Ｂを備えている。位相差検出画素３２においては、受光した被写体光が光電変換部４２Ａ，４２Ｂそれぞれにより光電変換されることで生じる電荷に基づいて、位相差検出を行うための信号が生成される。
また、図示はしないが、位相差検出画素３２は、光電変換部４２Ａ，４２Ｂそれぞれに対応して、転送トランジスタ、FD、リセットトランジスタ、増幅トランジスタを２ずつ有している。
具体的には、光電変換部４２Ａ，４２Ｂは、それぞれ、位相差検出画素３２に隣接する撮像画素３１の光電変換部４１と、FD、リセットトランジスタ、および増幅トランジスタを共有している。
例えば、図３Ａにおいて、光電変換部４２Ａは、破線ａで示されるように、位相差検出画素３２の下側に隣接する撮像画素３１の光電変換部４１と、FD、リセットトランジスタ、および増幅トランジスタを共有する一方、光電変換部４２Ｂは、破線ｂで示されるように、位相差検出画素３２の右側に隣接する撮像画素３１の光電変換部４１と、FD、リセットトランジスタ、および増幅トランジスタを共有するようにできる。
また、図３Ｂにおいて、光電変換部４２Ａは、破線ｃで示されるように、位相差検出画素３２の下側に隣接する撮像画素３１の光電変換部４１と、FD、リセットトランジスタ、および増幅トランジスタを共有する一方、光電変換部４２Ｂは、破線ｄで示されるように、位相差検出画素３２の上側に隣接する撮像画素３１の光電変換部４１と、FD、リセットトランジスタ、および増幅トランジスタを共有するようにしてもよい。
このように、位相差検出画素３２において、２つの光電変換部４２Ａ，４２Ｂが、それぞれ異なる隣接画素のFDおよび増幅トランジスタを共有しているので、イメージセンサ１４は、２つの光電変換部４２Ａ，４２Ｂそれぞれの露光（電荷の蓄積）、および、蓄積された電荷に対応する信号の読み出しを同時に行うようになる。
以下、光電変換部４２Ａ，４２Ｂが、隣接する撮像画素３１の光電変換部４１と、FD、リセットトランジスタ、および増幅トランジスタを共有する実施の形態について説明する。
＜第１の実施の形態の構成例＞
まず、図４および図５を参照して、本技術の第１の実施の形態の撮像画素および位相差検出画素の構成例について説明する。図４は、撮像画素および位相差検出画素の構成例を示す平面図であり、図５は、撮像画素および位相差検出画素の構成例を示す回路図である。
図４および図５には、３つの撮像画素３１Ｇｒ，３１Ｇｂ，３１Ｒと、１つの位相差検出画素３２が示されている。
この例では、位相差検出画素３２と撮像画素３１Ｇｒ、撮像画素３１Ｇｂと撮像画素３１Ｒが、それぞれ縦２画素共有の構成をなしている。
撮像画素３１Ｇｒ，３１Ｇｂ，３１Ｒはそれぞれ、光電変換部４１、転送トランジスタ５１、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、選択トランジスタ５５、および、光電変換部４１に蓄積されている電荷を排出するオーバーフロー制御トランジスタ５６を有している。
撮像画素３１Ｇｒ，３１Ｇｂ，３１Ｒにオーバーフロー制御トランジスタ５６を設けることにより、画素間の光学対称性が保たれ、撮像特性の差を低減することができる。また、オーバーフロー制御トランジスタ５６をオンすることで、隣接する画素のブルーミングを抑制することができる。
また、位相差検出画素３２は、光電変換部４２Ａ，４２Ｂと、光電変換部４２Ａ，４２Ｂそれぞれに対応する転送トランジスタ５１、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、および選択トランジスタ５５を有している。
なお、光電変換部４２Ｂに対応するFD５２は、撮像画素３１Ｇｂの光電変換部４１と共有されている。
さらに、図４に示されるように、位相差検出画素３２において光電変換部４２Ａに対応するFD５２と、撮像画素３１ＧｒのFD５２とは、それぞれ配線FDLによって、増幅トランジスタ５４のゲート電極に接続されている。これにより、光電変換部４２Ａは、撮像画素３１Ｇｒの光電変換部４１と、FD５２、増幅トランジスタ５４、および選択トランジスタ５５を共有するようになる。
また、位相差検出画素３２において光電変換部４２Ｂに対応するFD５２（すなわち、撮像画素３１ＧｂのFD５２）と、撮像画素３１ＲのFD５２は、それぞれ配線FDLによって、増幅トランジスタ５４のゲート電極に接続されている。これにより、光電変換部４２Ｂは、撮像画素３１Ｇｂ，３１Ｒの光電変換部４１と、FD５２、増幅トランジスタ５４、および選択トランジスタ５５を共有するようになる。
以上の構成によれば、位相差検出画素において、２つの光電変換部が、それぞれ異なる隣接画素のFDおよび増幅トランジスタを共有しているので、電荷格納部を設けることなく、２つの光電変換部それぞれの露光、読み出しを同時に行うことができ、AF速度とAF精度の向上を図ることが可能となる。
＜第１の実施の形態の他の構成例＞
次に、図６および図７を参照して、本技術の第１の実施の形態の撮像画素および位相差検出画素の他の構成例について説明する。図６は、撮像画素および位相差検出画素の構成例を示す平面図であり、図７は、撮像画素および位相差検出画素の構成例を示す回路図である。
なお、図６および図７に示される撮像画素３１Ｇｂ，Ｇｒ，Ｒ、および位相差検出画素３２と、図４および図５に示される撮像画素３１Ｇｂ，Ｇｒ，Ｒ、および位相差検出画素３２とで、同様にして形成される部分については、その説明を省略する。
すなわち、図６および図７に示される撮像画素３１Ｇｒ，３１Ｇｂ，３１Ｒ、および位相差検出画素３２は、図４および図５に示される構成に加え、画素共有単位で、変換効率切替トランジスタ５８を２つずつ有している。具体的には、撮像画素３１Ｇｒ，３１Ｇｂ，３１Ｒ、および位相差検出画素３２におけるFD５２に、それぞれ変換効率切替トランジスタ５８が接続されている。
画素共有単位（例えば、位相差検出画素３２と撮像画素３１Ｇｒの２画素）において、２つの変換効率切替トランジスタ５８のうちのいずれか一方がオンされると、その変換効率切替トランジスタ５８とFD５２とが電気的に結合され、FD５２の浮遊拡散領域が拡大し、FD５２の容量が増え、変換効率が下げられる。また、２つの変換効率切替トランジスタ５８の両方がオンされると、FD５２の浮遊拡散領域がさらに拡大し、変換効率がさらに下げられる。
このように、変換効率切替トランジスタ５８のオン／オフによって、FD５２の変換効率を切り替えることができるので、低照度下では、２つの変換効率切替トランジスタ５８の両方をオフし、変換効率を上げることで、S/N（Signal to Noise）比を良くするとともに、高照度下では、変換効率切替トランジスタ５８をオンすることで、光電変換部４１（４２Ａ，４２Ｂ）からの飽和信号量をFD５２が全て受けることが可能となる。
＜第２の実施の形態の構成例＞
次に、図８および図９を参照して、本技術の第２の実施の形態の撮像画素および位相差検出画素の構成例について説明する。図８は、撮像画素および位相差検出画素の構成例を示す平面図であり、図９は、撮像画素および位相差検出画素の構成例を示す回路図である。
図８および図９には、１つの撮像画素３１と、１つの位相差検出画素３２が示されている。
この例では、位相差検出画素３２と撮像画素３１が縦２画素共有の構成をなしている。
撮像画素３１は、光電変換部４１、転送トランジスタ５１，５１Ｄ、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、および選択トランジスタ５５を有している。ここで、転送トランジスタ５１Ｄは、画素構造の対称性を保つために設けられており、転送トランジスタ５１と異なり、光電変換部４１の電荷を転送する等の機能を有しない。なお、撮像画素３１において、光電変換部４１に蓄積されている電荷を排出するオーバーフロー制御トランジスタを設けるようにしてもよい。
また、位相差検出画素３２は、光電変換部４２Ａ，４２Ｂと、光電変換部４２Ａ，４２Ｂそれぞれに対応する転送トランジスタ５１、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、および選択トランジスタ５５を有している。
なお、光電変換部４２Ｂに対応するFDは、位相差検出画素３２に隣接する図示せぬ撮像画素の光電変換部と共有されている。
さらに、図８に示されるように、位相差検出画素３２において光電変換部４２Ａに対応するFD５２と、撮像画素３１のFD５２とは、それぞれ配線FDLによって、増幅トランジスタ５４のゲート電極に接続されている。これにより、光電変換部４２Ａは、撮像画素３１の光電変換部４１と、FD５２、増幅トランジスタ５４、および選択トランジスタ５５を共有するようになる。
また、位相差検出画素３２において光電変換部４２Ｂに対応するFD５２と、図示せぬ撮像画素のFDは、それぞれ図示せぬ配線FDLによって、図示せぬ撮像画素の増幅トランジスタのゲート電極に接続される。これにより、光電変換部４２Ｂは、図示せぬ撮像画素の光電変換部と、FD、増幅トランジスタ、および選択トランジスタを共有するようになる。
以上の構成によれば、位相差検出画素において、２つの光電変換部が、それぞれ異なる隣接画素のFDおよび増幅トランジスタを共有しているので、電荷格納部を設けることなく、２つの光電変換部それぞれの露光、読み出しを同時に行うことができ、AF速度とAF精度の向上を図ることが可能となる。
なお、この例では、画素共有単位を構成する画素同士（撮像画素３１および位相差検出画素３２）の間に、増幅トランジスタ５４を含む画素トランジスタが配置されている。このような構成により、図８の破線ｅで囲まれる部分を拡大した図１０に示されるように、それぞれの画素におけるFD５２と、増幅トランジスタ５４とが互いに隣接する位置に配置されるようになるので、FD５２と増幅トランジスタ５４とを接続する配線FDLの配線長を短く設計することができ、変換効率を上げることができる。
さらに、この例では、撮像画素３１および位相差検出画素３２それぞれのリセットトランジスタ５３のソースは、画素それぞれのFD５２に接続されている。これにより、FD５２の容量を減らすことができ、変換効率を上げることができる。
さらにまた、この例では、撮像画素３１および位相差検出画素３２それぞれのリセットトランジスタ５３のドレインは、それぞれ変換効率切替トランジスタ６１のソースに接続されている。このような構成により、画素それぞれのリセットトランジスタ５３のオン／オフによってFD５２の容量を変化させることができ、変換効率を設定することができる。
具体的には、撮像画素３１および位相差検出画素３２それぞれの転送トランジスタ５１がオンされた状態で、撮像画素３１および位相差検出画素３２それぞれのリセットトランジスタ５３をオフするとともに、変換効率切替トランジスタ６１をオフした場合、画素共有単位におけるFDの容量は、撮像画素３１のFD５２の容量と、位相差検出画素３２のFD５２の容量との合計となる。
また、撮像画素３１および位相差検出画素３２それぞれの転送トランジスタ５１がオンされた状態で、撮像画素３１および位相差検出画素３２のいずれかのリセットトランジスタ５３をオンするとともに、変換効率切替トランジスタ６１をオフした場合、画素共有単位におけるFDの容量は、撮像画素３１のFD５２の容量と、位相差検出画素３２のFD５２の容量に、オンされたリセットトランジスタ５３のゲート容量とドレイン部分の容量とが加算された容量となる。これにより、上述した場合より、変換効率を下げることができる。
さらに、撮像画素３１および位相差検出画素３２それぞれの転送トランジスタ５１がオンされた状態で、撮像画素３１および位相差検出画素３２それぞれのリセットトランジスタ５３をオンするとともに、変換効率切替トランジスタ６１をオフした場合、画素共有単位におけるFDの容量は、撮像画素３１のFD５２の容量と、位相差検出画素３２のFD５２の容量に、撮像画素３１および位相差検出画素３２それぞれのリセットトランジスタ５３のゲート容量とドレイン部分の容量とが加算された容量となる。これにより、上述した場合より、変換効率をさらに下げることができる。
なお、撮像画素３１および位相差検出画素３２それぞれのリセットトランジスタ５３をオンするとともに、変換効率切替トランジスタ６１をオンした場合、FD５２に蓄積された電荷はリセットされる。
また、この例では、FD５２（リセットトランジスタ５３のソース）は、STI（Shallow Trench Isolation）による素子分離領域に囲まれて形成されている。
図１１は、図１０における両矢印ａ−ａ'でのFD５２部分の断面図を示している。
図１１に示されるように、FD５２の周囲を、SiO2等よりなる、STIによる素子分離領域６２に囲まれて形成されるようにする。これにより、FD５２の拡散を素子分離領域６２で抑制することができ、FD線幅を素子分離領域６２間の幅で規定することができる。したがって、FD５２の容量減少による変換効率の向上だけでなく、生産ばらつき（具体的には、FD５２形成の際のチャネルインプラント工程における、レジストに対する線幅のばらつきや重ね合わせのばらつき）を抑制することができる。
さらに、この例では、図８に示されるように、各画素の転送トランジスタ５１は、矩形状に形成される、各画素の光電変換部の角部に形成されている。このような構成により、１画素セル内における素子分離面積が小さくなり、光電変換部の面積を拡大することができる。したがって、位相差検出画素３２のように、１画素セル内で光電変換部が２つに分けられた場合でも、飽和電荷量Qsの観点で有利に設計を行うことができる。
＜第３の実施の形態の構成例＞
次に、図１２および図１３を参照して、本技術の第３の実施の形態の撮像画素および位相差検出画素の構成例について説明する。図１２は、撮像画素および位相差検出画素の構成例を示す平面図であり、図１３は、撮像画素および位相差検出画素の構成例を示す回路図である。
図１２および図１３には、３つの撮像画素３１−１乃至３１−３と、１つの位相差検出画素３２が示されている。
この例では、撮像画素３１−１と撮像画素３１−２、位相差検出画素３２と撮像画素３１−３が、それぞれ縦２画素共有の構成をなしている。また、それぞれの画素共有単位は、互いに隣接する行に配置されている。
撮像画素３１−１，３１−２はそれぞれ、光電変換部４１および転送トランジスタ５１を有し、それぞれの光電変換部４１は、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、および選択トランジスタ５５を共有している。
撮像画素３１−３もまた、光電変換部４１および転送トランジスタ５１を有し、位相差検出画素３２は、光電変換部４２Ａ，４２Ｂと、それぞれに対応する転送トランジスタ５１を有している。そして、撮像画素３１−３の光電変換部４１と、位相差検出画素３２の光電変換部４２Ｂとは、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、および選択トランジスタ５５を共有している。
また、位相差検出画素３２において光電変換部４２Ａに対応する転送トランジスタ５１は、隣接するFD５２および配線FDLを介して、読み出し用トランジスタ７１に接続されている。
読み出し用トランジスタ７１は、光電変換部４２Ａに対応するFD５２と、撮像画素３１−１，３１−２に共有されているFD５２との間に形成されており、読み出し用トランジスタ７１がオンされることで、光電変換部４２Ａは、撮像画素３１−１，３１−２それぞれ（すなわち、隣接行の画素）と、FD５２、増幅トランジスタ５４、および選択トランジスタ５５を共有するようになる。
以上の構成によれば、位相差検出画素において、２つの光電変換部が、それぞれ異なる隣接画素のFDおよび増幅トランジスタを共有しているので、電荷格納部を設けることなく、２つの光電変換部それぞれの露光、読み出しを同時に行うことができ、AF速度とAF精度の向上を図ることが可能となる。
なお、図１２において、撮像画素３１−１，３１−２で構成される画素共有単位と、その上側の隣接行の画素トランジスタとを接続する配線FDL'は、光電変換部４２Ａに対応する転送トランジスタ５１と、撮像画素３１−１，３１−２で構成される画素共有単位の画素トランジスタとを接続する配線FDLとの対称性を保つために設けられている。
以上の構成においては、位相差検出のための信号の読み出しの際に、読み出し用トランジスタ７１がオンされることで、光電変換部４２Ａに蓄積された電荷に対応する信号は、撮像画素３１−１，３１−２から構成される画素共有単位の画素トランジスタから読み出され、光電変換部４２Ｂに蓄積された電荷に対応する信号は、撮像画素３１−３および位相差検出画素３２から構成される画素共有単位の画素トランジスタから読み出される。このとき、それぞれの画素トランジスタに含まれる読み出し用トランジスタ７１がオンされるようにすることで、光電変換部４２Ａ，４２Ｂそれぞれについて読み出される信号の変換効率を同じにすることができる。
一方、撮像画像のための信号の読み出しの際には、読み出し用トランジスタ７１をオフさせることで、撮像画素の変換効率を高く保て、特性の悪化を避けることができる。また、飽和信号量がFDのレンジで擦り切れるような場合には、読み出し用トランジスタ７１をオンさせることで変換効率を低くすることができ、FDにおける電荷の擦り切れを回避することができる。すなわち、この場合、読み出し用トランジスタ７１は、変換効率切替トランジスタとして機能するようになる。
さらに、この例でも、図１２に示されるように、各画素の転送トランジスタ５１は、矩形状に形成される、各画素の光電変換部の角部に形成されている。このような構成により、１画素セル内における素子分離面積が小さくなり、光電変換部の面積を拡大することができる。したがって、位相差検出画素３２のように、１画素セル内で光電変換部が２つに分けられた場合でも、飽和電荷量Qsの観点で有利に設計を行うことができる。
＜第３の実施の形態の他の構成例＞
次に、図１４および図１５を参照して、本技術の第３の実施の形態の撮像画素および位相差検出画素の他の構成例について説明する。図１４は、撮像画素および位相差検出画素の構成例を示す平面図であり、図１５は、撮像画素および位相差検出画素の構成例を示す回路図である。
図１４および図１５には、７つの撮像画素３１−１乃至３１−７と、１つの位相差検出画素３２が示されている。
この例では、撮像画素３１−１乃至３１−４、位相差検出画素３２および撮像画素３１−５乃至３１−７が、それぞれ２×２画素共有の構成をなしている。また、それぞれの画素共有単位は、互いに隣接する行に配置されている。
撮像画素３１−１乃至３１−４はそれぞれ、光電変換部４１および転送トランジスタ５１を有し、それぞれの光電変換部４１は、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、および選択トランジスタ５５を共有している。
撮像画素３１−５乃至３１−７もまた、光電変換部４１および転送トランジスタ５１を有し、位相差検出画素３２は、光電変換部４２Ａ，４２Ｂと、それぞれに対応する転送トランジスタ５１を有している。そして、撮像画素３１−５乃至３１−７の光電変換部４１と、位相差検出画素３２の光電変換部４２Ｂとは、FD５２、リセットトランジスタ５３、増幅トランジスタ５４、および選択トランジスタ５５を共有している。
また、位相差検出画素３２において光電変換部４２Ａに対応する転送トランジスタ５１は、隣接するFD５２および配線FDLを介して、読み出し用トランジスタ７１に接続されている。
読み出し用トランジスタ７１は、光電変換部４２Ａに対応するFD５２と、撮像画素３１−１乃至３１−４に共有されているFD５２との間に形成されており、読み出し用トランジスタ７１がオンされることで、光電変換部４２Ａは、撮像画素３１−１乃至３１−４それぞれ（すなわち、隣接行の画素）と、FD５２、増幅トランジスタ５４、および選択トランジスタ５５を共有するようになる。
以上の構成においても、位相差検出画素において、２つの光電変換部が、それぞれ異なる隣接画素のFDおよび増幅トランジスタを共有しているので、電荷格納部を設けることなく、２つの光電変換部それぞれの露光、読み出しを同時に行うことができ、AF速度とAF精度の向上を図ることが可能となる。
なお、図１４において、撮像画素３１−１乃至３１−４で構成される画素共有単位と、その上側の隣接行の画素トランジスタとを接続する配線FDL'は、光電変換部４２Ａに対応する転送トランジスタ５１と、撮像画素３１−１乃至３１−４で構成される画素共有単位の画素トランジスタとを接続する配線FDLとの対称性を保つために設けられている。
なお、上述した実施の形態においては、位相差検出画素は２つの光電変換部を有するものとしたが、２つに限らず、３つ以上の光電変換部を有するようにしてもよい。
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
１ 電子機器， １４ イメージセンサ， ３１ 撮像画素， ３２ 位相差検出画素， ４１ 光電変換部， ４２Ａ，４２Ｂ 光電変換部， ５１ 転送トランジスタ， ５２ FD， ５３ リセットトランジスタ， ５４ 増幅トランジスタ， ５５ 選択トランジスタ， ５６ オーバーフロー制御トランジスタ， ５８ 変換効率切替トランジスタ， ６１ 変換効率切替トランジスタ， ７１ 読み出し用トランジスタ

Claims (11)

  1. 複数の画素として、撮像画像を生成するための撮像画素と、位相差検出を行うための位相差検出画素とが配置された画素アレイ部を備え、
    前記位相差検出画素は、
    第１および第２の光電変換部と、
    前記第１および第２の光電変換部それぞれに蓄積された電荷を電圧に変換する２つのFD（フローティングディフュージョン）と、
    前記FDそれぞれの電圧を増幅する２つの増幅トランジスタと
    を有し、
    前記第１の光電変換部は、前記位相差検出画素に隣接する第１の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、
    前記第２の光電変換部は、前記位相差検出画素に隣接する、前記第１の撮像画素とは異なる第２の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、
    前記位相差検出画素と前記第１の撮像画素とは、１つの画素共有単位に含まれ、
    前記第２の撮像画素は他の画素共有単位に含まれ、
    前記増幅トランジスタを含む画素トランジスタは、前記画素共有単位を構成する画素同士の間に配置される
    固体撮像装置。
  2. 前記画素共有単位は、
    前記画素共有単位を構成する画素それぞれの前記FDに蓄積されている電荷を排出するリセットトランジスタと、
    前記リセットトランジスタそれぞれに接続され、前記画素共有単位を構成する画素それぞれの前記FDの容量を変化させる変換効率切替トランジスタとを有する
    請求項１に記載の固体撮像装置。
  3. 前記リセットトランジスタそれぞれのソースは、前記画素共有単位を構成する画素それぞれの前記FDに接続され、
    前記リセットトランジスタそれぞれのドレインは、前記変換効率切替トランジスタのソースに接続される
    請求項２に記載の固体撮像装置。
  4. 前記FDは、STI（Shallow Trench Isolation）による素子分離領域に囲まれて形成され
    る
    請求項１乃至３のいずれかに記載の固体撮像装置。
  5. 前記第２の撮像画素を含む前記画素共有単位は、前記位相差検出画素と前記第１の撮像画素とを含む前記画素共有単位の隣接行に配置される
    請求項１に記載の固体撮像装置。
  6. 前記第２の光電変換部に対応する前記FDと、前記第２の撮像画素の前記FDとの間に、前記第２の光電変換部に蓄積された電荷を読み出すための読み出し用トランジスタが形成される
    請求項５に記載の固体撮像装置。
  7. 前記画素はそれぞれ、前記光電変換部に蓄積された電荷を前記FDに転送する転送トランジスタを有し、
    前記転送トランジスタは、矩形状に形成される前記光電変換部の角部に形成される
    請求項１乃至６のいずれかに記載の固体撮像装置。
  8. 前記画素共有単位は、縦２画素共有で構成される
    請求項１乃至７のいずれかに記載の固体撮像装置。
  9. 前記画素共有単位は、２×２画素共有で構成される
    請求項１乃至７のいずれかに記載の固体撮像装置。
  10. 複数の画素として、撮像画像を生成するための撮像画素と、位相差検出を行うための位相差検出画素とが配置された画素アレイ部を備え、
    前記位相差検出画素が、第１および第２の光電変換部と、前記第１および第２の光電変換部それぞれに蓄積された電荷を電圧に変換する２つのFD（フローティングディフュージョン）と、前記FDそれぞれの電圧を増幅する２つの増幅トランジスタとを有し、
    前記第１の光電変換部は、前記位相差検出画素に隣接する第１の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、
    前記第２の光電変換部は、前記位相差検出画素に隣接する、前記第１の撮像画素とは異なる第２の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、
    前記位相差検出画素と前記第１の撮像画素とは、１つの画素共有単位に含まれ、
    前記第２の撮像画素は他の画素共有単位に含まれ、
    前記増幅トランジスタを含む画素トランジスタは、前記画素共有単位を構成する画素同士の間に配置される固体撮像装置の駆動方法であって、
    前記固体撮像装置が、
    前記位相差検出画素において、前記第１および第２の光電変換部における電荷の蓄積、および、前記第１および第２の光電変換部に蓄積された電荷に対応する信号の読み出しを、それぞれ同時に行う
    ステップを含む固体撮像装置の駆動方法。
  11. 複数の画素として、撮像画像を生成するための撮像画素と、位相差検出を行うための位相差検出画素とが配置された画素アレイ部を備え、
    前記位相差検出画素は、
    第１および第２の光電変換部と、
    前記第１および第２の光電変換部それぞれに蓄積された電荷を電圧に変換する２つのFD（フローティングディフュージョン）と、
    前記FDそれぞれの電圧を増幅する２つの増幅トランジスタと
    を有し、
    前記第１の光電変換部は、前記位相差検出画素に隣接する第１の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、
    前記第２の光電変換部は、前記位相差検出画素に隣接する、前記第１の撮像画素とは異なる第２の撮像画素と、前記FDおよび前記増幅トランジスタを共有し、
    前記位相差検出画素と前記第１の撮像画素とは、１つの画素共有単位に含まれ、
    前記第２の撮像画素は他の画素共有単位に含まれ、
    前記増幅トランジスタを含む画素トランジスタは、前記画素共有単位を構成する画素同士の間に配置される固体撮像装置
    を備える電子機器。
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