JP6171498B2 - 情報処理装置 - Google Patents
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Description
図1は、本実施形態の画像処理装置100の構成例を示すブロック図である。図1に示すように、画像処理装置100は、コントローラ101と、操作パネル114と、データ記憶部119と、画像読取部120と、画像形成部121と、FAX122と、電力供給部(PSU:Power Supply Unit)130と、を備える。
次に、第2実施形態について説明する。図6は、第2実施形態に係る画像処理装置200の構成例を示すブロック図である。画像処理装置200は、ユーザの認証を行う機能をさらに備える点で上述の第1実施形態と相違する。なお、上述の第1実施形態と共通する部分については適宜に説明を省略する。
サブCPU107は、過去においてユーザの認証に用いられる認証機器(例えばカードリーダ113)が接続されていたものの、現在は認証機器が接続されていない場合は、操作部CPU115に警告表示を行わせることもできる。より具体的には以下のとおりである。なお、この例では、NVRAM140には、画像処理装置200に認証機器が接続されていたかどうかを表す接続情報(例えばフラグ)が記憶されている。
また、例えばサブCPU107は、省エネモードS2からスタンバイモードS1への復帰要因として、認証要求を検知した場合、まずはユーザの認証処理を行ってもよい。その認証処理によってユーザの認証が成功すると、サブCPU107は、メインCPU103および操作部CPU115のうちの操作部CPU115のみが動作可能な状態となるよう、操作部CPU115に対して供給する電力を制御する。そして、操作パネル114が動作可能な状態になった場合、操作部CPU115は、操作パネル114以外の複数の機能(例えば画像読取部120の機能、画像形成部121の機能、FAX122の機能など)の中から、ユーザが使用する機能の選択を促す情報を表示する制御を行う。そして、サブCPU107は、ユーザによる機能の選択入力を受け付けた場合、メインCPU103が動作可能な状態となるよう、メインCPU103に対して電力を供給する制御を行うとともに、選択された機能に応じて、操作パネル114以外の画像処理装置200の各部(例えば画像読取部120、画像形成部121、FAX122等)に電力を供給する制御を行う。
例えば図16に示すように、サブCPU107は、前述のEthernet(登録商標)用PHY106の代わりに、PHSリンクモジュール150に接続される形態であってもよい。図16の例では、サブCPU107は、PHS回線を経由して、外部のサーバ装置123と通信することになる。
例えば省エネモードS2においては、メインCPU103および操作部CPU115の各々が、STR(Suspend To RAM)モードになる形態であってもよい。より具体的には、省エネモードS2の場合、サブCPU107(電源制御部)は、メインCPU103および操作部CPU115に対する電力の供給を停止する制御を行う一方、メインCPU103により展開されたプログラムをそのまま保持する主メモリ102、および、操作部CPU115により展開されたプログラムをそのまま保持するメモリ116に対して電力を供給する制御を行う形態であってもよい。この形態によれば、主メモリ102およびメモリ116の各々にプログラムを展開したままの状態が保持されるので、省エネモードS2からの復帰時間を短縮できる。
上述の実施形態では、省エネモードS2からスタンバイモードS1へ復帰する途中の状態として、操作のみ可能モードS3が設けられているが、これに限らず、例えば操作のみ可能モードS3が単独で設けられる形態であってもよい。この形態において、例えば省エネモードS2から操作のみ可能モードS3への遷移条件としては、例えばユーザの操作パネル114の操作による、操作のみ可能モードS3を選択(指定)する入力を受け付けたこと、不図示のタイマーから、操作のみ可能モードS3に遷移する時刻に到達したことを示す情報を受け付けたことなどが挙げられる。省エネモードS2から操作のみ可能モードS3へ遷移する条件が成立した場合、サブCPU107は、操作パネル114が動作可能となるよう、操作パネル114に供給される電力を制御する一方、画像処理装置100のうち操作パネル114以外の各部に供給される電力を、省エネモードS2と同じ状態に制御することもできる。
例えばメインCPU103と操作部CPU115は、マルチプロセッサで構成される形態であってもよい。従来、AMP(Asymmetric Multiple Processor:非対称型マルチプロセッサ)という技術が知られている。AMPでは、物理的にはひとつのCPUデバイスの中にCPUコアを複数有し、それぞれ別々のOS(オペレーティングシステム)を動作させることができる技術であるが、このAMP技術を、本実施形態のメインCPU103および操作部CPU115に対して適用することで、メインCPU103および操作部CPU115を、物理的にひとつのCPUで実現することができるとともに、メインCPU103用のメモリと操作部CPU115用のメモリとを物理的にひとつのメモリで共用することができる。この構成例を図17に示す。図17の例では、メインCPU103と操作部CPU115は、コントローラ101に搭載されるひとつのCPU126で実現され、主メモリ127は、メインCPU103と操作部CPU115の共用のメモリとなる。この場合、メインCPU103の機能を実現するCPUコアが、請求項の「第2プロセッサ」に対応し、操作部CPU115の機能を実現するCPUコアが、請求項の「第1プロセッサ」に対応すると捉えることができる。要するに、第1プロセッサと第2プロセッサは、マルチプロセッサで構成される形態であってもよい。また、この形態においては、第1プロセッサが実行するプログラム、および、第2プロセッサが実行するプログラムを記憶する第3記憶部(この例では「主メモリ127」)をさらに備えていてもよい。なお、マルチプロセッサの形態のひとつとして、特定回路を含むSoC(システムオンチップ)などが挙げられる。図17の例では、CPU126は、SoCで実現される形態であってもよい。
例えば操作部CPU115が搭載された操作パネル114は、無線通信を介して、メインCPU103と接続される形態であってもよい。図18の例では、画像処理装置100は、メインCPU103側に設けられる無線通信部136と、操作部CPU115側に設けられる無線通信部137とを備え、メインCPU103と操作部CPU115(操作パネル114)との間の通信を無線通信とすることで、内部データ配線が不要となるので、コスト削減、重量削減を達成できる。なお、無線接続方式としては、無線LAN、Bluetooth(登録商標)、Zigbee(登録商標)などが挙げられる。要するに、第1プロセッサが搭載された被制御部は、無線通信を介して、第2プロセッサと接続される形態とすることもできる。
101 コントローラ
102 主メモリ
103 メインCPU
104 周辺回路
105 周辺回路
107 サブCPU
108 ソフトスイッチ
109 不揮発メモリ
110 主電源スイッチ
111 電源生成部
114 操作パネル
115 操作部CPU
116 メモリ
117 表示部
118 キー
119 データ記憶部
120 画像読取部
121 画像形成部
123 外部装置
124 充電回路
125 バッテリ
127 主メモリ
130 電力供給部
136 無線通信部
137 無線通信部
200 画像処理装置
Claims (7)
- 所定の被制御部の動作を制御する第1プロセッサと、
前記所定の被制御部以外の動作を制御する第2プロセッサと、
前記第1プロセッサ及び前記第2プロセッサの各々に電源からの電力を供給する電力供給部と、
前記第1プロセッサがプログラムを実行する際の作業領域を有する第1記憶部と、
前記第2プロセッサがプログラムを実行する際の作業領域を有する第2記憶部と、
前記第1プロセッサ、前記第2プロセッサ、前記第1記憶部、及び、前記第2記憶部の各々に対する前記電力供給部からの電力の供給を制御するサブ制御部と、を備え、
前記第1プロセッサ及び前記第2プロセッサの各々が動作可能な第1モードに比べて、前記第1プロセッサ及び前記第2プロセッサの各々に供給される電力が少ない第2モードにおいて、前記第1プロセッサ及び前記第2プロセッサの各々に供給される電力が前記第1モードと前記第2モードの間の電力で、少なくとも前記所定の被制御部が動作可能な第3モードに移行するまでは、前記第1プロセッサは、前記第2プロセッサに係る処理よりも当該第1プロセッサに係る処理を優先させ、
前記第2モードの場合、前記サブ制御部は、前記第1プロセッサ及び前記第2プロセッサに対する電力の供給を停止する制御を行う一方、展開されたプログラムを保持する前記第1記憶部及び前記第2記憶部に対して電力を供給する制御を行う、
情報処理装置。 - 所定の被制御部の動作を制御する第1プロセッサと、
前記所定の被制御部以外の動作を制御する第2プロセッサと、
前記第1プロセッサ及び前記第2プロセッサの各々に電源からの電力を供給する電力供給部と、
前記第1プロセッサ及び前記第2プロセッサに対する前記電力供給部からの電力の供給を制御するサブ制御部と、を備え、
前記第1プロセッサ及び前記第2プロセッサの各々が動作可能な第1モードに比べて、前記第1プロセッサ及び前記第2プロセッサの各々に供給される電力が少ない第2モードにおいて、前記第1プロセッサ及び前記第2プロセッサの各々に供給される電力が前記第1モードと前記第2モードの間の電力で、少なくとも前記所定の被制御部が動作可能な第3モードに移行するまでは、前記第1プロセッサは、前記第2プロセッサに係る処理よりも当該第1プロセッサに係る処理を優先させ、
前記サブ制御部は、
前記第2モードから前記第1モードへの復帰要因として、ユーザの認証を要求する認証要求を検知した場合、前記第1プロセッサ及び前記第2プロセッサの各々が動作可能な状態となるよう、前記第1プロセッサ及び前記第2プロセッサの各々に対して供給する電力を制御するとともに、前記ユーザの認証処理を行い、
前記第2モードから前記第1モードへの復帰要因として、前記認証要求以外の要因を検知した場合、前記第1プロセッサ及び前記第2プロセッサのうち前記第1プロセッサのみが動作可能な状態となるよう、前記第1プロセッサに対して供給する電力を制御し、
過去において前記ユーザの認証に用いられる認証機器が接続されていたものの、現在は前記認証機器が接続されていない場合は、前記第1プロセッサに警告表示を行わせる、
情報処理装置。 - 前記第3モードの場合、前記サブ制御部は、前記第2プロセッサに対する電力の供給を停止する、
請求項1または2の情報処理装置。 - 前記所定の被制御部が動作可能な状態になった場合、前記第1プロセッサは、前記ユーザの認証を促す情報を表示する制御を行う、
請求項1または2の報処理装置。 - モードへの復帰要因として、ユーザの認証を要求する認証要求を検知した場合、前記ユーザの認証処理を行い、その認証処理によって前記ユーザの認証が成功すると、前記第1プロセッサ及び前記第2プロセッサのうち前記第1プロセッサのみが動作可能な状態となるよう、前記第1プロセッサに対して供給する電力を制御し、
前記所定の被制御部が動作可能な状態になった場合、前記第1プロセッサは、前記所定の被制御部以外の複数の機能の中から、ユーザが使用する機能の選択を促す情報を表示する制御を行う、
請求項1または2の情報処理装置。 - 前記サブ制御部は、ユーザによる機能の選択入力を受け付けた場合、前記第2プロセッサが動作可能な状態となるよう、前記第2プロセッサに対して電力を供給する制御を行うとともに、選択された機能に応じて、前記所定の被制御部以外に電力を供給する制御を行う、
請求項5の情報処理装置。 - 前記所定の被制御部以外の複数の機能のうち、優先的に復帰させる機能を指定する指定情報を記憶する不揮発性メモリをさらに備え、
前記サブ制御部は、
前記第2モードから前記第1モードへの復帰要因として、ユーザの認証を要求する認証要求を検知した場合、前記ユーザの認証処理を行い、その認証処理によって前記ユーザの認証が成功すると、前記第1プロセッサ及び前記第2プロセッサの各々が動作可能な状態となるよう、前記第1プロセッサ及び前記第2プロセッサの各々に対して供給する電力を制御し、前記指定情報に応じて、前記所定の被制御部以外に電力を供給する制御を行う、
請求項1または2の情報処理装置。
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