JP6164183B2 - 電流制御回路 - Google Patents

Description

本発明は、電流制御回路に関する。

特許文献１には、ＩＧＢＴのゲートの電位を制御する回路が開示されている。この回路は、ＩＧＢＴのゲートと駆動電源の間に直列に接続されたｐＭＯＳと抵抗を有している。ｐＭＯＳのゲートには、オペアンプが接続されている。オペアンプによって、ｐＭＯＳのドレイン電圧が一定となるように、ｐＭＯＳが制御される。これによって、ＩＧＢＴのゲートの電位が所定値まで上昇される。

国際公開ＷＯ２０１２／０１４３１４号公報

特許文献１の技術では、ＩＧＢＴのゲート電位の上昇速度が、オペアンプのスルーレートによって定まる。オペアンプのスルーレートのばらつきが大きいため、特許文献１の電流制御回路では、ＩＧＢＴのゲート電位の上昇速度にばらつきが生じ、各ＩＧＢＴがオンするタイミングにばらつきが生じる。したがって、オペアンプのスルーレートによる影響を抑制しながらオペアンプによってスイッチング素子のゲート電位を制御することができる電流制御回路を提供する。

本願発明者らは、制御対象の駆動用スイッチング素子（上記の例ではＩＧＢＴ）のゲートを充電する際に、ゲート電位の上昇速度を正確に制御して駆動用スイッチング素子がオンするタイミングを正確に制御することを検討した。その過程で、駆動用スイッチング素子に電流が流れ始めた後は、ゲート電位をなるべく速く上昇させることで、駆動用スイッチング素子のスイッチング損失を低減することができること発見した。

したがって、本明細書が開示する第１の電流制御回路は、第１駆動用スイッチング素子と、ゲート電源と、前記第１駆動用スイッチング素子のゲートと前記ゲート電源の間に直列に接続された制御用スイッチング素子及び第１抵抗と、出力が前記制御用スイッチング素子のゲートに接続されており、反転入力に参照電位が入力されるオペアンプと、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が閾値以下の場合に、前記オペアンプの非反転入力に前記第１抵抗の両端の電位差に基づく値を入力し、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が前記閾値より大きい場合に、前記非反転入力に前記制御用スイッチング素子と前記第１駆動用スイッチング素子の前記ゲートとの間の経路上の電位に基づく値を入力する切り換え回路を有する。

なお、第１抵抗の両端の電位差に基づく値は、第１抵抗の両端の電位差に基づいて算出した値を採用することができる。例えば、第１抵抗の両端の電位差を定数倍した値を用いてもよい。また、制御用スイッチング素子と第１駆動用スイッチング素子のゲートとの間の経路上の電位は、この経路上のいずれの点の電位であってもよい。また、この経路上の電位に基づく値は、この経路上の電位に基づいて算出した値を採用することができる。例えば、この経路上の電位を定数倍した値を用いてもよい。

この電流制御回路では、第１駆動用スイッチング素子のゲートを充電する際に、オペアンプによって制御用スイッチング素子が制御される。オペアンプは、第１駆動用スイッチング素子に流れる電流が閾値以下の場合に、第１抵抗の両端の電位差に基づく値が参照電位と一致するように制御用スイッチング素子を制御する。すなわち、オペアンプは、第１駆動用スイッチング素子のゲート電流が略一定となるように、制御用スイッチング素子を制御する。このため、ゲート電位の上昇速度が略一定となり、第１駆動用スイッチング素子に電流が流れ始めるタイミング（すなわち、オンするタイミング）を正確に制御することができる。駆動用スイッチング素子に電流が流れ始めて、第１駆動用スイッチング素子に流れる電流が閾値より大きくなると、オペアンプは、制御用スイッチング素子と第１駆動用スイッチング素子のゲートとの間の経路上の電位が参照電位と一致するように制御用スイッチング素子を制御する。すなわち、オペアンプは、第１駆動用スイッチング素子のゲート電位が参照電位まで上昇するように、制御用スイッチング素子を制御する。このとき、オペアンプは、スルーレートに従う速い速度でゲート電位を上昇させる。このため、第１駆動用スイッチング素子で生じるスイッチング損失を低減することができる。また、オペアンプのスルーレートのばらつきが大きいため、このときのゲート電位の上昇速度のばらつきは大きい。しかしながら、既に駆動用スイッチング素子が実質的にオン状態（すなわち、電流が流れる状態）となっているため、ゲート電位の上昇速度にばらつきがあってもほとんど問題は生じない。このように、この電流制御回路によれば、駆動用スイッチング素子がオンするタイミングを正確に制御することができると共に、駆動用スイッチング素子で生じるスイッチング損失を低減することができる。

本明細書が開示する第２の電流制御回路は、第１駆動用スイッチング素子と、ゲート電源と、前記第１駆動用スイッチング素子のゲートと前記ゲート電源の間に接続された制御用スイッチング素子と、前記第１駆動用スイッチング素子のゲートと前記制御用スイッチング素子の間に接続された第１抵抗と、出力が前記制御用スイッチング素子のゲートに接続されており、非反転入力に前記制御用スイッチング素子の前記第１駆動用スイッチング素子側の端子の電位が入力されるオペアンプと、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が閾値以下の場合に、前記オペアンプの反転入力に前記第１抵抗の前記第１駆動用スイッチング素子側の端子の電位に第１参照電位を加算した電位を入力し、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が前記閾値より大きい場合に、前記反転入力に第２参照電位を入力する切り換え回路を有する。

この電流制御回路でも、第１駆動用スイッチング素子のゲートを充電する際において第１駆動用スイッチング素子に流れる電流が閾値以下の場合には、ゲート電位の上昇速度が所定値に制御される。第１駆動用スイッチング素子に流れる電流が閾値より大きくなると、スルーレートに従う速い速度でゲート電位が上昇する。したがって、この電流制御回路によれば、駆動用スイッチング素子がオンするタイミングを正確に制御することができると共に、駆動用スイッチング素子で生じるスイッチング損失を低減することができる。

本明細書が開示する第３の電流制御回路は、第１駆動用スイッチング素子と、ゲート電源と、前記第１駆動用スイッチング素子のゲートと前記ゲート電源の間に直列に接続された制御用スイッチング素子及び第１抵抗と、出力が前記制御用スイッチング素子のゲートに接続されており、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が閾値以下の場合に、前記第１抵抗の両端の電位差が第１基準値を超えないように前記制御用スイッチング素子の前記ゲートの電位を制御し、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が閾値より大きい場合に、前記制御用スイッチング素子と前記第１駆動用スイッチング素子の前記ゲートとの間の経路上の電位が第２基準値まで変化するように前記制御用スイッチング素子の前記ゲートの電位を制御するオペアンプを有する。

この電流制御回路でも、第１駆動用スイッチング素子のゲートを充電する際において第１駆動用スイッチング素子に流れる電流が閾値以下の場合には、ゲート電位の上昇速度が所定値に制御される。第１駆動用スイッチング素子に流れる電流が閾値より大きくなると、スルーレートに従う速い速度でゲート電位が上昇する。したがって、この電流制御回路によれば、駆動用スイッチング素子がオンするタイミングを正確に制御することができると共に、駆動用スイッチング素子で生じるスイッチング損失を低減することができる。

実施例１の電流制御回路１０ａの回路図。 実施例１でＩＧＢＴ１２をオンさせる際の各値の変化を示すグラフ。 実施例２の電流制御回路１０ｂの回路図。 実施例３の電流制御回路１０ｃの回路図。 実施例３でＩＧＢＴ１２をオンさせる際の各値の変化を示すグラフ。 第１変形例の電流制御回路の回路図。 第２変形例の電流制御回路の回路図。

図１に示す実施例１の電流制御回路１０ａは、ＩＧＢＴ１２、ダイオード１４、ＩＧＢＴ１６及びダイオード１８を有する。ＩＧＢＴ１２、ダイオード１４、ＩＧＢＴ１６及びダイオード１８は、三相のインバータ回路の一部である。ダイオード１４は、ＩＧＢＴ１２に対して逆並列に接続されている。すなわち、ダイオード１４のアノードがＩＧＢＴ１２のエミッタ１２ｂに接続されており、ダイオード１４のカソードがＩＧＢＴ１２のコレクタに接続されている。ダイオード１８は、ＩＧＢＴ１６に対して逆並列に接続されている。すなわち、ダイオード１８のアノードがＩＧＢＴ１６のエミッタに接続されており、ダイオード１８のカソードがＩＧＢＴ１６のコレクタに接続されている。ＩＧＢＴ１６のコレクタは、インバータ回路の高電位配線５０に接続されている。ＩＧＢＴ１６のエミッタは、ＩＧＢＴ１２のコレクタに接続されている。ＩＧＢＴ１２のエミッタ１２ｂは、グランドに接続されている。ＩＧＢＴ１６のエミッタとＩＧＢＴ１２のコレクタの間には、モータ配線５２が接続されている。モータ配線５２の他端は、図示しない三相モータに接続されている。すなわち、ＩＧＢＴ１２、ダイオード１４、ＩＧＢＴ１６及びダイオード１８によって、三相インバータの一相分の電流制御回路が構成されている。ＩＧＢＴ１６及びダイオード１８が上アームのスイッチング素子であり、ＩＧＢＴ１２及びダイオード１４が下アームのスイッチング素子である。また、ＩＧＢＴ１２は、エミッタ１２ｂの他に、センスエミッタ１２ｃを備えている。センスエミッタ１２ｃは、エミッタ１２ｂに比べて小さい電流であって、エミッタ１２ｂに流れる電流に対して略一定の比率を有する電流が流れるエミッタである。センスエミッタ１２ｃは、抵抗５４を介して、グランドに接続されている。ＩＧＢＴ１２のゲート１２ａは、ゲート電位制御回路１１に接続されている。ＩＧＢＴ１６のゲートは、図示しないゲート電位制御回路に接続されている。

ゲート電位制御回路１１は、ＩＧＢＴ１２のゲート１２ａの電位を制御する。ゲート電位制御回路１１は、ゲート充電回路２０と、ゲート放電回路４０と、絶縁電源６０と、制御装置７０を有している。

絶縁電源６０は、出力端子６０ａに電位Ｖｏｕｔを出力する。電位Ｖｏｕｔは、ゲート電位制御回路１１の中で最も高い電位である。

ゲート充電回路２０は、ＩＧＢＴ１２のゲート１２ａに電荷を供給することで、ＩＧＢＴ１２をオンさせるための回路である。ゲート充電回路２０は、ｐＭＯＳ２２と、抵抗２４と、減算器２６と、増幅器２８と、参照電源３０と、オペアンプＩＣ３２と、スイッチ３４と、遮断素子３３と、オペアンプ３８と、参照電源３９を有している。

ｐＭＯＳ２２と抵抗２４は、ＩＧＢＴ１２のゲート１２ａと絶縁電源６０の出力端子６０ａの間に直列に接続されている。ｐＭＯＳ２２は、抵抗２４よりも絶縁電源６０側に接続されている。ｐＭＯＳ２２のソース２２ｂは、絶縁電源６０の出力端子６０ａに接続されている。ｐＭＯＳ２２のドレイン２２ａは、抵抗２４の端子２４ａに接続されている。抵抗２４の端子２４ｂは、ＩＧＢＴ１２のゲート１２ａに接続されている。なお、図１に示す電位Ｖａは、抵抗２４の端子２４ａの電位であり、ｐＭＯＳ２２のドレイン２２ａの電位と等しい。また、図１に示す電位Ｖｂは、抵抗２４の端子２４ｂの電位であり、ＩＧＢＴ１２のゲート１２ａの電位と等しい。

減算器２６のプラス端子は、抵抗２４の端子２４ａに接続されている。減算器２６のマイナス端子は、抵抗２４の端子２４ｂに接続されている。減算器２６の出力端子は、増幅器２８に接続されている。減算器２６は、端子２４ａの電位Ｖａから端子２４ｂの電位Ｖｂを減算した電位Ｖａ−Ｖｂ（すなわち、抵抗２４の両端の電位差）を出力端子に出力する。

増幅器２８の入力端子は、減算器２６の出力端子に接続されている。増幅器２８の出力端子は、遮断素子３３に接続されている。増幅器２８は、減算器２６の出力電位Ｖａ−ＶｂをＡ倍した電位を出力する。なお、Ａは１より大きい定数である。増幅器２８の出力電位Ａ（Ｖａ−Ｖｂ）は、遮断素子３３に入力される。

遮断素子３３は、２つの入力端子と１つの出力端子を有している。遮断素子３３の第１入力端子は、増幅器２８の出力端子に接続されている。遮断素子３３の第２入力端子は、グランドに接続されている。遮断素子３３の出力端子は、オペアンプＩＣ３２に接続されている。遮断素子３３は、オペアンプ３８からの信号に基づいて、接続状態を切り換える。遮断素子３３は、第１入力端子と出力端子が接続されると共に第２入力端子が出力端子から遮断された第１状態と、第２入力端子と出力端子が接続されると共に第１入力端子が出力端子から遮断された第２状態との間で接続状態を切り換える。第１状態では、増幅器２８の出力電位Ａ（Ｖａ‐Ｖｂ）が遮断素子３３からオペアンプＩＣ３２に入力される。第２状態では、グランド電位（０Ｖ）が遮断素子３３からオペアンプＩＣ３２に入力される。

参照電源３０の正極は、オペアンプＩＣ３２に接続されている。参照電源３０の負極は、グランドに接続されている。参照電源３０は、参照電位Ｖｒｅｆ１を出力する。なお、本明細書において、参照電位は、固定電位を意味する。

オペアンプＩＣ３２は、オペアンプ３２ａと選択器３２ｂを有するＩＣである。選択器３２ｂには、抵抗２４の端子２４ａの電位Ｖａと、遮断素子３３の出力電位が入力される。上述したように、遮断素子３３の出力電位は、電位Ａ（Ｖａ−Ｖｂ）とグランド電位の何れかである。選択器３２ｂは、電位Ｖａと遮断素子３３の出力電位のうちの高い方の電位を出力する。

オペアンプ３２ａの非反転入力には、選択器３２ｂの出力電位（すなわち、電位Ｖａと遮断素子３３の出力電位のうちの高い方の電位）が入力される。オペアンプ３２ａの反転入力には、参照電位Ｖｒｅｆ１が入力される。オペアンプ３２ａの出力は、ｐＭＯＳ２２のゲート２２ｃに接続されている。オペアンプ３２ａは、非反転入力の電位が反転入力の電位よりも高いときはプラスの電位を出力し、反転入力の電位が非反転入力の電位よりも高いときはマイナスの電位を出力する。これによって、オペアンプ３２ａは、非反転入力に入力される電位と反転入力に入力される電位が一致するようにｐＭＯＳ２２のゲート２２ｃの電位を制御する。

スイッチ３４は、ｐＭＯＳ２２のソース２２ｂとゲート２２ｃの間に接続されている。スイッチ３４は、ソース２２ｂとゲート２２ｃの間を導通状態と遮断状態とに切り替える。スイッチ３４は、制御装置７０からの信号によって制御される。

オペアンプ３８の非反転入力は、ＩＧＢＴ１２のセンスエミッタ１２ｃ（すなわち、抵抗５４の高電位側の配線）に接続されている。抵抗５４の他端がグランドに接続されているので、オペアンプ３８の非反転入力に入力される電位Ｖｒは、抵抗５４に流れる電流に比例する。抵抗５４に流れる電流は、ＩＧＢＴ１２のセンスエミッタ１２ｃに流れる電流と等しい。上記の通り、センスエミッタ１２ｃに流れる電流は、ＩＧＢＴ１２のエミッタ１２ｂに流れる電流に対して略一定の比率を有する。したがって、オペアンプ３８の非反転入力に入力される電位Ｖｒは、ＩＧＢＴ１２のコレクタ‐エミッタ間に流れる電流に略比例する。オペアンプ３８の反転入力は、参照電源３９に接続されている。参照電源３９は、参照電位Ｖｒｅｆ２を出力する。オペアンプ３８は、非反転入力に入力される電位Ｖｒが反転入力に入力される電位Ｖｒｅｆ２より低いときは、遮断素子３３を第１状態に制御し、電位Ｖｒが電位ｒｅｆ２より高いときは、遮断素子３３を第２状態に制御する。すなわち、オペアンプ３８は、ＩＧＢＴ１２に流れる電流が参照電位Ｖｒｅｆに対応する閾値より低いときは、遮断素子３３を第１状態に制御し、ＩＧＢＴ１２に流れる電流が閾値より低いときは、遮断素子３３を第２状態に制御する。

ゲート放電回路４０は、抵抗４４と、ｎＭＯＳ４２を有している。抵抗４４とｎＭＯＳ４２は、ＩＧＢＴ１２のゲート１２ａとグランド８０の間に直列に接続されている。ｎＭＯＳ４２は、抵抗４４よりもグランド８０側に接続されている。ｎＭＯＳ４２のソース４２ｂは、グランド８０に接続されている。ｎＭＯＳ４２のドレイン４２ａは、抵抗４４の端子４４ａに接続されている。ｎＭＯＳ４２のゲート４２ｃは、制御装置７０に接続されている。ｎＭＯＳ４２は、制御装置７０からの信号に応じてスイッチングする。抵抗４４の端子４４ｂは、ＩＧＢＴ１２のゲート１２ａに接続されている。制御装置７０がｎＭＯＳ４２をオンさせると、ＩＧＢＴ１２のゲート１２ａがグランド８０に接続され、ＩＧＢＴ１２がオフする。

制御装置７０は、スイッチ３４とｎＭＯＳ４２ｃを制御する。

次に、電流制御回路１０ａの動作について説明する。下アームのＩＧＢＴ１２がオフしている状態において、上アームのＩＧＢＴ１６がオンからオフに切り換わると、ダイオード１８がオンし、モータ配線５２から高電位配線５０に向かって電流が流れる。その後、下アームのＩＧＢＴ１２がオフからオンに切り換えられる。この場合、ゲート電位制御回路１１が、以下のように動作する。

図２は、ＩＧＢＴ１２がオフ状態からオン状態に切り替わる際における電位Ｖａ、Ｖｂ、電位差Ｖａ‐Ｖｂ、ＩＧＢＴ１２のコレクタ電流Ｉｃ、ＩＧＢＴ１２のコレクタ‐エミッタ間電圧Ｖｃｅ１、ＩＧＢＴ１２で生じる損失Ｗ、及び、ＩＧＢＴ１６のコレクタ‐エミッタ間電圧Ｖｃｅ２を示している。電位差Ｖａ−ＶｂはＩＧＢＴ１２のゲート電流に比例するため、電位差Ｖａ−ＶｂのグラフはＩＧＢＴ１２のゲート電流の変化を表している。また、図２では、比較例の値を点線のグラフで示している。

ＩＧＢＴ１２がオフしている状態（すなわち、期間Ｔ０）では、ｎＭＯＳ４２がオンしており、スイッチ３４はオンしている（すなわち、ｐＭＯＳ２２はオフしている）。このため、ＩＧＢＴ１２のゲート１２ａにはグランド電位（０Ｖ）が印加されている。したがって、電位Ｖａ、Ｖｂは共に０Ｖとなっている。ＩＧＢＴ１２がオフしているので、ＩＧＢＴ１２のセンスエミッタ１２ｃに接続されている抵抗５４には電流は流れていない。このため、電位Ｖｒは略０Ｖとなっている。オペアンプ３８は、電位Ｖｒ（＝０Ｖ）が参照電位Ｖｒｅｆ２よりも低いので、遮断素子３３を第１状態（増幅器２８の出力端子が選択器３２ｂに接続された状態）に制御している。

制御装置７０は、図２の時刻ｔ１において、ｎＭＯＳ４２をオフさせるとともに、スイッチ３４をオフさせる。スイッチ３４がオフすると、ｐＭＯＳ２２のゲート２２ｃの電位は、オペアンプ３２ａによって制御されるようになる。時刻ｔ１では、電位Ｖａと電位Ａ（Ｖａ−Ｖｂ）が共に略０Ｖ（グランド電位）であるので、選択器３２ｂは略０Ｖを出力する。したがって、オペアンプ３２ａの非反転入力には略０Ｖが入力される。反転入力（Ｖｒｅｆ１）が非反転入力（０Ｖ）よりも高いので、オペアンプ３２ａは、出力（すなわち、ｐＭＯＳ２２のゲート２２ｃ）の電位を低下させる。これにより、ｐＭＯＳ２２がオンし、絶縁電源６０から、ｐＭＯＳ２２と抵抗２４を経由して、ＩＧＢＴ１２のゲート１２ａに向かってゲート電流が流れる。時刻ｔ１でｐＭＯＳ２２がオンすると、その後の期間Ｔ１でゲート電流が増加するため、電位差Ｖａ−Ｖｂが増加する。また、ゲート電流が流れるのに伴ってゲート１２ａに電荷が蓄積されるため、ゲート１２ａの電位が徐々に上昇する。このため、期間Ｔ１では、電位Ｖａ、Ｖｂが上昇する。また、期間Ｔ１では、オペアンプ３２ａの非反転入力に入力される電位が低いため、オペアンプ３２ａは、出力電位（すなわち、ゲート２２ｃの電位）をそのスルーレートに従って低下させる。このため、期間Ｔ１では、電位Ｖａ、Ｖｂが上昇する傾きは、オペアンプ３２ａのスルーレートに従った傾きとなっている。増幅器２８の定数Ａは、期間Ｔ１において、電位Ａ（Ｖａ−Ｖｂ）が電位Ｖａよりも速く上昇するように設定されている。したがって、期間Ｔ１の間は、電位Ａ（Ｖａ−Ｖｂ）がオペアンプ３２ａの非反転入力に入力され続ける。

期間Ｔ１でゲート電流が上昇すると、時刻ｔ２において、電位差Ｖａ−Ｖｂが値Ｖｒｅｆ１／Ａに達する。すなわち、時刻ｔ２の時点で、Ａ（Ｖａ−Ｖｂ）＝Ｖｒｅｆ１が満たされる。すると、オペアンプ３２ａが、Ａ（Ｖａ−Ｖｂ）＝Ｖｒｅｆ１を維持するように、ゲート２２ｃの電位を制御する。したがって、時刻ｔ２の後の期間Ｔ２では、電位差Ｖａ−ＶｂがＶｒｅｆ１／Ａで略一定となる。すなわち、ゲート電流が略一定となる。このため、時刻ｔ２の後の期間Ｔ２では、一定のゲート電流に応じた傾きで電位Ｖａ、Ｖｂが上昇する。このときの電位Ｖａ、Ｖｂの上昇速度は、オペアンプ３２ａのスルーレートに従った速度よりも遅い速度である。電位Ｖａ、Ｖｂは、時刻ｔ３の後の期間Ｔ３になると略一定の電位で推移するようになるが、これは、ＩＧＢＴ１２のミラー容量に電荷が充電されるためである。期間Ｔ３でも、ゲート電流（すなわち、電位差Ｖａ−Ｖｂ）は略一定である。

時刻ｔ３においてＩＧＢＴ１２のミラー容量に電荷が充電され始めると、ＩＧＢＴ１２のコレクタ‐エミッタ間電圧Ｖｃｅ１が低下し始めるとともに、ＩＧＢＴ１２にコレクタ電流Ｉｃが流れ始める。期間Ｔ３では、ミラー容量への電荷の充電が進むにしたがって、電圧Ｖｃｅ１が低下し、コレクタ電流Ｉｃが増加する。上述したように、ＩＧＢＴ１２のセンスエミッタ１２ｃに接続された抵抗５４に流れる電流は、ＩＧＢＴ１２のコレクタ電流Ｉｃに略比例する。したがって、コレクタ電流Ｉｃが上昇すると、電位Ｖｒも上昇する。図２のコレクタ電流Ｉｃのグラフに示すように、時刻ｔ４において、コレクタ電流ＩｃはＶｒ＝Ｖｒｅｆ２となる電流値を超える。電位Ｖｒが参照電位Ｖｒｅｆ２を超えると、オペアンプ３８は、遮断素子３３を第２状態に切り換える。これによって、増幅器２８の出力端子が、オペアンプＩＣ３２の選択器３２ｂから切断される。遮断素子３３は、第２端子に接続されているグランド電位を選択器３２ｂに入力するようになる。すると、電位Ｖａがグランド電位よりも高いので、選択器３２ｂは電位Ｖａをオペアンプ３２ａの非反転入力に入力するようになる。

時刻ｔ４においてオペアンプ３２ａの非反転入力に電位Ｖａが入力されると、オペアンプ３２ａは、電位Ｖａを参照電位Ｖｒｅｆ１まで上昇させるように、ゲート２２ｃの電位を制御する。これによって、時刻ｔ４の後の期間Ｔ４では、ゲート電流（すなわち、電位差Ｖａ‐Ｖｂ）が増加し、ＩＧＢＴ１２のゲート１２ａがより急速に充電される。このため、期間Ｔ４では、急速に電圧Ｖｃｅ１が低下する。このように、急速に電圧Ｖｃｅ１が低下するため、期間Ｔ４においてＩＧＢＴ１２で生じるスイッチング損失Ｗが低減される。

時刻ｔ５において電位Ｖａが参照電位Ｖｒｅｆ１に達すると、その後の期間Ｔ５では、オペアンプ３２ａは、電位Ｖａが参照電位Ｖｒｅｆ１と一致するようにｐＭＯＳ２２を制御する。したがって、期間Ｔ５の間に徐々にゲート電流が低下し、電位Ｖｂが参照電位Ｖｒｅｆ１と一致する電位まで上昇した時刻ｔ６でゲート電流（すなわち、電位差Ｖａ−Ｖｂ）が略ゼロとなる。その後は、オペアンプ３２ａは、電位Ｖａ、Ｖｂが参照電位Ｖｒｅｆ１と一致する状態を維持する。

以上に説明したように、この電流制御回路１０ａでは、ＩＧＢＴ１２のコレクタ電流Ｉｃが閾値（Ｖｒ＝Ｖｒｅｆ１となる電流値）よりも低い期間（すなわち、上記の期間Ｔ２、Ｔ３）では、オペアンプ３２ａによって、ＩＧＢＴ１２のゲート電流が略一定値に制御される。すなわち、オペアンプ３２ａによって、ゲート１２ａの充電速度が略一定に制御される。期間Ｔ２、Ｔ３における充電速度は、オペアンプ３２ａのスルーレートよりも低い速度であるため、オペアンプ３２ａのスルーレートの影響をほとんど受けない。このため、使用されるオペアンプ３２ａのスルーレートにばらつきがあったとしても、期間Ｔ２、Ｔ３におけるゲート１２ａの充電速度を正確に制御することができる。したがって、ＩＧＢＴ１２に実質的に電流が流れるタイミング（すなわち、図２の時刻ｔ４）を正確に制御することができる。すなわち、ＩＧＢＴ１２がオンするタイミングを正確に制御することができる。また、コレクタ電流Ｉｃが閾値（Ｖｒ＝Ｖｒｅｆ２となる電流値）を超えた後の期間Ｔ４では、オペアンプ３２ａは電位Ｖａを参照電位Ｖｒｅｆ１まで上昇させる。このときの充電速度は、オペアンプ３２ａのスルーレートに従った速度となる。すなわち、オペアンプ３２ａのスルーレートのばらつきによって、期間Ｔ４における充電速度にもばらつきが生じる。しかしながら、期間Ｔ４では、既にＩＧＢＴ１２が実質的にオンした状態にあるので、スルーレートの差によって充電速度にばらつきが生じても、回路の動作にはほとんど影響はない。また、ＩＧＢＴ１２のコレクタ電流Ｉｃが閾値に達した後は、オペアンプ３２ａのスルーレートに従ってできる限り速くゲート１２ａを充電することで、ＩＧＢＴ１２の電圧Ｖｃｅ１をより速く低下させることができる。このように、急速に電圧Ｖｃｅ１を低下させることで、ＩＧＢＴ１２で生じるスイッチング損失Ｗを低減することができる。

上述したように、図２中の点線で示される各グラフは、比較例の電流制御回路の動作を示している。比較例の電流制御回路では、遮断素子３３が設けられておらず、増幅器２８の出力電位Ａ（Ｖａ‐Ｖｂ）が常に選択器３２ｂに入力される。比較例の電流制御回路は、期間Ｔ０〜Ｔ２においては、実施例１の電流制御回路１０ａと同様に動作する。比較例の電流制御回路は遮断素子３３を有していないので、ＩＧＢＴ１２のコレクタ電流Ｉｃが閾値（Ｖｒ＝Ｖｒｅｆ２となる電流値）に達しても、選択器３２ｂに増幅器２８の出力電位Ａ（Ｖａ‐Ｖｂ）が入力され続ける。このため、その後の期間Ｔ４、Ｔ５でもゲート電流（すなわち、Ｖａ‐Ｖｂ）が一定となる。このため、比較例の電流制御回路では、期間Ｔ４においてＩＧＢＴ１２の電圧Ｖｃｅ１の低下速度が遅い。したがって、期間Ｔ４において生じるスイッチング損失Ｗも大きい。このように、比較例の電流制御回路では、実施例１の電流制御回路１０ａに比べて、ＩＧＢＴ１２で生じるスイッチング損失が大きい。

以上に説明したように、実施例１の電流制御回路１０ａでは、オペアンプ３２ａのスルーレートの影響をほとんど受けることなく、ＩＧＢＴ１２がオンするタイミングを正確に制御することができる。また、ＩＧＢＴ１２のコレクタ電流Ｉｃが閾値を超えた後では、オペアンプ３２ａのスルーレートに従ってＩＧＢＴ１２のゲート電圧が急速に上昇する。このため、ＩＧＢＴ１２で生じるスイッチング損失Ｗを低減することができる。このように、電流制御回路１０ａによれば、ＩＧＢＴ１２のオンタイミングの正確な制御と、ＩＧＢＴ１２でのスイッチング損失の低減を実現することができる。

なお、下アームのＩＧＢＴ１２がオンすると、上アームのダイオード１８がリカバリ動作を実行する。これによって、上アームのＩＧＢＴ１６にサージ電圧が印加される。すなわち、図２に示すように、サージ電圧Ｖｓによって、ＩＧＢＴ１２がオンした直後にＩＧＢＴ１６の電圧Ｖｃｅ２が瞬間的に上昇する。このサージ電圧Ｖｓは、ＩＧＢＴ１２のスイッチング速度が速いほど大きくなる。上記の通り、ＩＧＢＴ１２が実質的にオンするまでの期間Ｔ２、Ｔ３では、ＩＧＢＴ１２のゲート電流は略一定値に抑えられる。これによって、高いサージ電圧Ｖｓが生じることが防止されている。より詳細には、ＩＧＢＴ１２のゲート電流Ｉｇは、抵抗２４の電気抵抗をＲ２４とすると、Ｉｇ＝（Ｖａ‐Ｖｂ）／Ｒ２４を満たす。図２に示すように、期間Ｔ２、Ｔ３においては、Ｖａ‐Ｖｂ＝Ｖｒｅｆ１／Ａである。したがって、期間Ｔ２、Ｔ３におけるゲート電流Ｉｇは、Ｉｇ＝Ｖｒｅｆ１／Ａ・Ｒ２４を満たす。実施例１の電流制御回路１０ａでは、サージ電圧ＶｓがＩＧＢＴ１６とダイオード１８の定格値を超えないように、参照電位Ｖｒｅｆ１、定数Ａ及び電気抵抗Ｒ２４が設定されている。これによって、サージ電圧Ｖｓからの保護が実現されている。

上述した実施例１の構成と請求項の構成との関係について、説明する。実施例のＩＧＢＴ１２は、請求項の第１駆動用スイッチング素子の一例である。実施例のｐＭＯＳ２２は、請求項の制御用スイッチング素子の一例である。実施例の抵抗２４は、請求項の第１抵抗の一例である。実施例のオペアンプ３２ａは、請求項のオペアンプの一例である。実施例の抵抗５４、オペアンプ３８、参照電源３９、遮断素子３３及び選択器３２ｂは、請求項の切り換え回路の一例である。実施例の電位Ａ（Ｖａ‐Ｖｂ）は、請求項の第１抵抗の両端の電位差に基づく値の一例である。実施例の電位Ｖａは、請求項の制御用スイッチング素子と第１駆動用スイッチング素子のゲートとの間の経路上の電位に基づく値の一例である。

実施例２の電流制御回路１０ｂでは、ＩＧＢＴ１２に流れるコレクタ電流Ｉｃを検出する回路が実施例１の電流制御回路１０ａと異なる。実施例２の電流制御回路１０ｂのその他の構成は、実施例１の電流制御回路１０ａと等しい。

実施例２の電流制御回路１０ｂは、抵抗５６と、ダイオード５８と、参照電源５９を有している。抵抗５６の一端は、絶縁電源６０の出力端子６０ａに接続されている。抵抗５６の他端は、オペアンプ３８の反転入力に接続されている。ダイオード５８のアノードは、オペアンプ３８の反転入力に接続されている。ダイオード５８のカソードは、モータ配線５２に接続されている。参照電源５９は、参照電位Ｖｒｅｆ３を出力する。参照電源５９の正極は、オペアンプ３８の非反転入力に接続されている。参照電源５９の負極は、グランドに接続されている。

実施例２の電流制御回路１０ｂでは、ＩＧＢＴ１２のコレクタ‐エミッタ間電圧Ｖｃｅ１が高い場合（すなわち、ＩＧＢＴ１２がオフしている場合）は、ダイオード５８のカソードが高電位となり、ダイオード５８はオフしている。この場合、絶縁電源６０の出力電位Ｖｏｕｔがオペアンプの反転入力に入力される。電位Ｖｏｕｔは参照電位Ｖｒｅｆ３よりも高い。オペアンプ３８は、反転入力への入力値が非反転入力への入力値よりも高いので、遮断素子３３を第１状態（増幅器２８が選択器３２ｂに接続された状態）に制御する。ＩＧＢＴ１２のゲート電位が上昇し、ＩＧＢＴ１２にコレクタ電流Ｉｃが流れ始めると、ＩＧＢＴ１２のコレクタ‐エミッタ間電圧Ｖｃｅ１が低下する。電圧Ｖｃｅ１が所定値よりも低下すると、ダイオード５８がオンする。すると、オペアンプ３８の反転入力に低電位が入力される。オペアンプ３８は、反転入力への入力値が非反転入力への入力値よりも低いので、遮断素子３３を第２状態（増幅器２８が選択器３２ｂから切断された状態）に制御する。このように、実施例２の電流制御回路１０ｂでは、ＩＧＢＴ１２の電圧Ｖｃｅ１に応じてダイオード５８がオンし、これによってオペアンプ３８の反転入力への入力値が変化する。すなわち、実施例２の電流制御回路１０ｂは、ＩＧＢＴ１２の電圧Ｖｃｅ１に応じて、遮断素子３３を制御する。ＩＧＢＴ１２の電圧Ｖｃｅ１はＩＧＢＴ１２のコレクタ電流Ｉｃに応じて変化するので、このような構成でも、ＩＧＢＴ１２のコレクタ電流Ｉｃに応じて遮断素子３３を制御することができる。

なお、実施例２の電流制御回路１０ｂでＩＧＢＴ１２をオンさせる際も、実施例１の電流制御回路１０ａと同様に、図２に示すように各値が変化する。

上述した実施例２の構成と請求項の構成との関係について、説明する。実施例２のダイオード５８、抵抗５６、オペアンプ３８、参照電源５９、遮断素子３３及び選択器３２ｂは、請求項の切り換え回路の一例である。

なお、上述した実施例１、２においては、抵抗２４がｐＭＯＳ２２のドレイン２２ａとＩＧＢＴ１２のゲート１２ａの間に接続されていた。しかしながら、抵抗２４がｐＭＯＳ２２のソース２２ｂと絶縁電源６０の出力端子６０ａの間に接続されていてもよい。この場合も、抵抗２４の両端の電位差を定数倍した電位と、ｐＭＯＳ２２のドレイン２２ａの電位を、選択器３２ｂに入力することで、実施例１、２と同様の動作が可能である。

また、上述した実施例１、２においては、ｐＭＯＳ２２のドレイン２２ａの電位Ｖａを選択器３２ｂに入力したが、電位Ｖａに代えて、ＩＧＢＴ１２のゲート１２ａの電位を選択器３２ｂに入力してもよい。すなわち、ｐＭＯＳ２２のドレイン２２ａからＩＧＢＴ１２のゲート１２ａに至る電流経路上のいずれの点の電位を電位Ｖａに代えて選択器３２ｂに入力してもよい。

図４に示す実施例３の電流制御回路１０ｃでは、ゲート充電回路２０が実施例１の回路とは異なる。電流制御回路１０ｃのその他の構成は、実施例１の電流制御回路１０ａと等しい。

実施例３では、ゲート充電回路２０が、ｐＭＯＳ２２と、抵抗２４と、加算器３５と、参照電源３６と、遮断素子３３と、参照電源３７と、オペアンプＩＣ３２と、スイッチ３４と、オペアンプ３８と、参照電源３９を有している。

ｐＭＯＳ２２と抵抗２４は、実施例１と同様に、ＩＧＢＴ１２のゲート１２ａと絶縁電源６０の出力端子６０ａの間に直列に接続されている。なお、図４に示す電位Ｖｄは、抵抗２４の端子２４ａの電位であり、ｐＭＯＳ２２のドレイン２２ａの電位と等しい。また、図４に示す電位Ｖｅは、抵抗２４の端子２４ｂの電位であり、ＩＧＢＴ１２のゲート１２ａの電位と等しい。

参照電源３６の正極は、加算器３５に接続されている。参照電源３６の負極は、グランドに接続されている。参照電源３６は、参照電位Ｖｒｅｆ３を出力する。

加算器３５の１つの入力端子は、抵抗２４の端子２４ｂに接続されている。加算器３５の他の入力端子は、参照電源３６の正極に接続されている。加算器３５の出力端子は、遮断素子３３の第１入力端子に接続されている。加算器３５は、端子２４ｂの電位Ｖｅに参照電位Ｖｒｅｆ３を加算した電位Ｖｅ＋Ｖｒｅｆ３を出力端子に出力する。

参照電源３７の正極は、選択器３２ｂと遮断素子３３の第２端子に接続されている。参照電源３７の負極は、グランドに接続されている。参照電源３７は、参照電位Ｖｒｅｆ４を出力する。参照電位Ｖｒｅｆ４は、参照電位Ｖｒｅｆ３よりも大きい。

遮断素子３３の出力端子は、選択器３２ｂに接続されている。遮断素子３３は、オペアンプ３８からの信号に基づいて、接続状態を第１状態と第２状態とに切り換える。第１状態では、加算器３５の出力電位Ｖｅ＋Ｖｒｅｆ３が遮断素子３３から選択器３２ｂに入力される。第２状態では、参照電位Ｖｒｅｆ４が遮断素子３３から選択器３２ｂに入力される。

選択器３２ｂには、遮断素子３３が出力する電位と参照電源３７が出力する参照電位Ｖｒｅｆ４とが入力される。実施例１、２とは異なり、実施例３では、選択器３２ｂは、遮断素子３３が出力する電位と参照電位Ｖｒｅｆ４のうちの低い方の電位を出力する。

オペアンプ３２ａの反転入力には、選択器３２ｂの出力電位が入力される。オペアンプ３２ａの非反転入力には、電位Ｖｄが入力される。オペアンプ３２ａの出力は、ｐＭＯＳ２２のゲート２２ｃに接続されている。オペアンプ３２ａは、非反転入力の電位が反転入力の電位よりも高いときはプラスの電位を出力し、反転入力の電位が非反転入力の電位よりも高いときはマイナスの電位を出力する。これによって、オペアンプ３２ａは、非反転入力に入力される電位と反転入力に入力される電位が一致するようにｐＭＯＳ２２のゲート２２ｃの電位を制御する。

スイッチ３４は、ｐＭＯＳ２２のソース２２ｂとゲート２２ｃの間に接続されている。スイッチ３４は、ソース２２ｂとゲート２２ｃの間を導通状態と遮断状態とに切り替える。スイッチ３４は、制御装置７０からの信号によって制御される。

実施例３のオペアンプ３８と参照電源３９は、実施例１と同様に構成されている。

次に、電流制御回路１０ｃの動作について説明する。実施例３の電流制御回路１０ｃでは、図５に示すように各値が推移する。

ＩＧＢＴ１２がオフしている状態（すなわち、期間Ｔ０）では、ｎＭＯＳ４２がオンしており、スイッチ３４はオンしている（すなわち、ｐＭＯＳ２２はオフしている）。ＩＧＢＴ１２のセンスエミッタ１２ｃに電流が流れていないので、オペアンプ３８は、遮断素子３３を第１状態（加算器３５の出力端子が選択器３２ｂに接続された状態）に制御している。

制御装置７０は、図５の時刻ｔ１において、ｎＭＯＳ４２をオフさせるとともに、スイッチ３４をオフさせる。スイッチ３４がオフすると、ｐＭＯＳ２２のゲート２２ｃの電位は、オペアンプ３２ａによって制御されるようになる。時刻ｔ１では、電位Ｖｅが略０Ｖであるので、加算器３５の出力電位Ｖｅ＋Ｖｒｅｆ３は、参照電位Ｖｒｅｆ３と等しい。参照電位Ｖｒｅｆ３が参照電位Ｖｒｅｆ４よりも低いので、選択器３２ｂは参照電位Ｖｒｅｆ３をオペアンプ３２ａの反転入力に入力する。反転入力（Ｖｒｅｆ３）が非反転入力（Ｖｄ＝０Ｖ）よりも高いので、オペアンプ３２ａは、出力（すなわち、ｐＭＯＳ２２のゲート２２ｃ）の電位を低下させる。これにより、ｐＭＯＳ２２がオンし、絶縁電源６０から、ｐＭＯＳ２２と抵抗２４を経由して、ＩＧＢＴ１２のゲート１２ａに向かってゲート電流が流れる。時刻ｔ１でｐＭＯＳ２２がオンすると、その後の期間Ｔ１でゲート電流が増加するため、電位差Ｖｄ−Ｖｅが増加する。また、ゲート電流が流れるのに伴ってゲート１２ａに電荷が蓄積されるため、ゲート１２ａの電位が徐々に上昇する。このため、期間Ｔ１では、電位Ｖｄ、Ｖｅが上昇する。また、期間Ｔ１では、オペアンプ３２ａの非反転入力に入力される電位Ｖｄが低いため、オペアンプ３２ａは、出力電位（すなわち、ゲート２２ｃの電位）をそのスルーレートに従って低下させる。このため、期間Ｔ１では、電位Ｖｄ、Ｖｅが上昇する傾きは、オペアンプ３２ａのスルーレートに従った傾きとなっている。その後も、電位Ｖｅ＋Ｖｒｅｆ３が参照電位Ｖｒｅｆ４よりも低いので、電位Ｖｅ＋Ｖｒｅｆ３がオペアンプ３２ａの反転入力に入力され続ける。

期間Ｔ１でゲート電流が上昇すると、時刻ｔ２において、電位差Ｖｄ−Ｖｅが第３参照電位Ｖｒｅｆ３に達する。すなわち、時刻ｔ２の時点で、Ｖｄ＝Ｖｅ＋Ｖｒｅｆ３が満たされる。すなわち、オペアンプ３２ａの反転入力の電位と非反転入力の電位が略一致する。すると、オペアンプ３２ａが、Ｖｄ＝Ｖｅ＋Ｖｒｅｆ３の関係を維持するように、ゲート２２ｃの電位を制御する。したがって、時刻ｔ２の後の期間Ｔ２では、電位差Ｖｄ−Ｖｅが参照電位Ｖｒｅｆ３で略一定となる。すなわち、ゲート電流が略一定となる。このため、時刻ｔ２の後の期間Ｔ２では、一定のゲート電流に応じた傾きで電位Ｖｄ、Ｖｅが上昇する。電位Ｖｄ、Ｖｅは、時刻ｔ３の後の期間Ｔ３になると略一定の電位で推移するようになるが、これは、ＩＧＢＴ１２のミラー容量に電荷が充電されるためである。期間Ｔ３でも、ゲート電流（すなわち、電位差Ｖｄ−Ｖｅ）は略一定である。

時刻ｔ３においてＩＧＢＴ１２のミラー容量に電荷が充電され始めると、ＩＧＢＴ１２のコレクタ‐エミッタ間電圧Ｖｃｅ１が低下し始めるとともに、ＩＧＢＴ１２にコレクタ電流Ｉｃが流れ始める。期間Ｔ３では、ミラー容量への電荷の充電が進むにしたがって、電圧Ｖｃｅ１が低下し、コレクタ電流Ｉｃが増加する。すると、抵抗５４の電位Ｖｒが上昇する。図５のコレクタ電流Ｉｃのグラフに示すように、時刻ｔ４において、コレクタ電流ＩｃはＶｒ＝Ｖｒｅｆ２となる電流値を超える。電位Ｖｒが参照電位Ｖｒｅｆ２を超えると、オペアンプ３８は、遮断素子３３を第２状態に切り換える。これによって、加算器３５の出力端子が、オペアンプＩＣ３２の選択器３２ｂから切断される。遮断素子３３は、第２端子に接続されている参照電位Ｖｒｅｆ４を選択器３２ｂに入力するようになる。すると、選択器３２ｂの２つの入力に同じ参照電位Ｖｒｅｆ４が入力されるので、選択器３２ｂは参照電位Ｖｒｅｆ４をオペアンプ３２ａの反転入力に入力するようになる。

時刻ｔ４においてオペアンプ３２ａの反転入力に電位Ｖｒｅｆ４が入力されると、オペアンプ３２ａは、電位Ｖｄを参照電位Ｖｒｅｆ４まで上昇させるように、ゲート２２ｃの電位を制御する。これによって、時刻ｔ４の後の期間Ｔ４では、ゲート電流（すなわち、電位差Ｖｄ‐Ｖｅ）が増加し、ＩＧＢＴ１２のゲート１２ａがより急速に充電される。このため、期間Ｔ４では、急速に電圧Ｖｃｅ１が低下する。このように、急速に電圧Ｖｃｅ１が低下するため、期間Ｔ４においてＩＧＢＴ１２で生じるスイッチング損失が低減される。

時刻ｔ５において電位Ｖｄが参照電位Ｖｒｅｆ４に達すると、その後の期間Ｔ５では、オペアンプ３２ａは、電位Ｖｄが参照電位Ｖｒｅｆ４と一致するようにｐＭＯＳ２２を制御する。したがって、期間Ｔ５の間に徐々にゲート電流が低下し、電位Ｖｅが参照電位Ｖｒｅｆ４と一致する電位まで上昇した時刻ｔ６でゲート電流（すなわち、電位差Ｖｄ−Ｖｅ）が略ゼロとなる。その後は、オペアンプ３２ａは、電位Ｖｄ、Ｖｅが参照電位Ｖｒｅｆ４と一致する状態を維持する。

以上に説明したように、実施例３の電流制御回路１０ａでは、ＩＧＢＴ１２のコレクタ電流Ｉｃが閾値に達するまでの期間（すなわち、上記の期間Ｔ２、Ｔ３）では、オペアンプ３２ａによって、ＩＧＢＴ１２のゲート電流が略一定値に制御される。これによって、オペアンプ３２ａのスルーレートの影響を受けることなく、ＩＧＢＴ１２がオンするタイミングを正確に制御することができる。また、ＩＧＢＴ１２のコレクタ電流Ｉｃが閾値を超えた後の期間Ｔ４では、オペアンプ３２ａのスルーレートに従って急速にゲート１２ａが充電される。これによって、ＩＧＢＴ１２で生じるスイッチング損失Ｗが低減される。

また、実施例３においても、実施例１と同様に、下アームのＩＧＢＴ１２がオンするとサージ電圧Ｖｓが生じる。実施例３でも、ＩＧＢＴ１２が実質的にオンするまでの期間Ｔ２、Ｔ３でゲート電流が略一定値に抑えられているので、サージ電圧Ｖｓを抑制することができる。

上述した実施例３の構成と請求項の構成との関係について、説明する。実施例のＩＧＢＴ１２は、請求項の第１駆動用スイッチング素子の一例である。実施例のｐＭＯＳ２２は、請求項の制御用スイッチング素子の一例である。実施例の抵抗２４は、請求項の第１抵抗の一例である。実施例のオペアンプ３２ａは、請求項のオペアンプの一例である。実施例の抵抗５４、オペアンプ３８、参照電源３９、遮断素子３３及び選択器３２ｂは、請求項の切り換え回路の一例である。実施例の電位Ｖｄは、請求項の制御用スイッチング素子の第１駆動用スイッチング素子側の端子の電位の一例である。実施例の電位Ｖｅ＋Ｖｒｅｆ３は、請求項の第１抵抗の第１駆動用スイッチング素子側の端子の電位に第１参照電位を加算した電位の一例である。実施例の電位Ｖｒｅｆ４は、請求項の第２参照電位の一例である。

なお、上述した実施例３において、実施例２で説明した電流検出回路を採用してもよい。

また、上述した実施例１では、ｐＭＯＳ２２のドレイン２２ａとＩＧＢＴ１２のゲート１２ａの間に１つの抵抗２４が接続されていた。しかしながら、図６、７に示すように、これらの間にさらに抵抗１０１、１０２を追加してもよい。また、実施例２、３において、抵抗１０１、１０２を追加してもよい。このような構成によれば、抵抗１０１、１０２の両端の電位差がオペアンプに入力されないので、抵抗１０１、１０２の抵抗値を変更しても、オペアンプの動作にほとんど影響を与えることがない。したがって、抵抗１０１、１０２を交換することで、オペアンプの動作にほとんど影響を与えることなく、ゲート抵抗を調整することができる。これによって、設計の自由度が向上する。

また、上述した実施例１〜３のいずれかのゲート電位制御回路１１を、上アームのＩＧＢＴ１６のゲート電位の制御に用いてもよい。

また、上述した実施例１〜３のＩＧＢＴ１２、１６は、ＭＯＳＦＥＴ等の他のスイッチング素子であってもよい。

本明細書が開示する一例の構成は、第１駆動用スイッチング素子に直列に接続された第２駆動用スイッチング素子と、第２駆動用スイッチング素子に逆並列に接続されたダイオードを有する。このような構成によれば、ダイオードの逆回復動作によるサージ電圧を抑制することができる。

本明細書が開示する一例の構成は、第１駆動用スイッチング素子のゲートと制御用スイッチング素子との間に接続された第２抵抗をさらに有する。このような構成によれば、オペアンプの動作に影響することなく、ゲート抵抗を調整することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０ａ：電流制御回路
１１：ゲート電位制御回路
１２、１６：ＩＧＢＴ
１４、１８：ダイオード
２０：ゲート充電回路
２２：ｐＭＯＳ
２４：抵抗
２６：減算器
２８：増幅器
３２ａ：オペアンプ
３２ｂ：選択器
３３：遮断素子
３４：スイッチ
３８：オペアンプ
４０：ゲート放電回路
４２：ｎＭＯＳ
４４：抵抗
５０：高電位配線
５２：モータ配線
６０：絶縁電源
７０：制御装置

Claims (5)

1. 第１駆動用スイッチング素子と、
   ゲート電源と、
   前記第１駆動用スイッチング素子のゲートと前記ゲート電源の間に直列に接続された制御用スイッチング素子及び第１抵抗と、
   出力が前記制御用スイッチング素子のゲートに接続されており、反転入力に参照電位が入力されるオペアンプと、
   前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が閾値以下の場合に、前記オペアンプの非反転入力に前記第１抵抗の両端の電位差に基づく値を入力し、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が前記閾値より大きい場合に、前記非反転入力に前記制御用スイッチング素子と前記第１駆動用スイッチング素子の前記ゲートとの間の経路上の電位または当該電位を定数倍した値を入力する切り換え回路、
   を有する電流制御回路。
2. 前記第１抵抗の両端の電位差に基づく前記値が、前記第１抵抗の両端の電位差または当該電位差を定数倍した値である請求項１の電流制御回路。
3. 第１駆動用スイッチング素子と、
   ゲート電源と、
   前記第１駆動用スイッチング素子のゲートと前記ゲート電源の間に接続された制御用スイッチング素子と、
   前記第１駆動用スイッチング素子のゲートと前記制御用スイッチング素子の間に接続された第１抵抗と、
   出力が前記制御用スイッチング素子のゲートに接続されており、非反転入力に前記制御用スイッチング素子の前記第１駆動用スイッチング素子側の端子の電位が入力されるオペアンプと、
   前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が閾値以下の場合に、前記オペアンプの反転入力に前記第１抵抗の前記第１駆動用スイッチング素子側の端子の電位に第１参照電位を加算した電位を入力し、前記第１駆動用スイッチング素子の前記ゲートを充電する際において前記第１駆動用スイッチング素子に流れる電流が前記閾値より大きい場合に、前記反転入力に第２参照電位を入力する切り換え回路、
   を有する電流制御回路。
4. 前記第１駆動用スイッチング素子に直列に接続された第２駆動用スイッチング素子と、
   前記第２駆動用スイッチング素子に逆並列に接続されたダイオード、
   を有する請求項１〜３のいずれか一項の電流制御回路。
5. 前記第１駆動用スイッチング素子の前記ゲートと前記制御用スイッチング素子との間に接続された第２抵抗をさらに有する請求項１〜４のいずれか一項の電流制御回路。

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