JP6095039B2 - 内蔵型容量性積層体 - Google Patents

Description

本特許出願は、２００７年３月１０日に出願され参照することにより明示的に本書に盛り込まれている「Ｅｍｂｅｄｄｅｄ Ｃａｐａｃｉｔｉｖｅ Ｓｔａｃｋ」と題される仮特許出願第６０／８９４１９８号の優先権を主張する。

本発明の様々な実施例は、回路基板基板、チップパッケージ基板、バックプレーン、フレックス及び硬質回路、及び電子モジュールに関するものである。本発明の少なくとも１の実施例は、多層回路基板の内蔵型容量性積層体に関する。

電子回路デバイスが、一般にデジタル及びアナログ回路の双方で使用されている。デジタル信号処理では、信号があるバイナリーレベルから別のバイナリーレベルに切り変わる。このような信号は、多くの場合、回路基板上のその経路に沿った抵抗、静電容量、及び／又はインダクタンスにより歪んでしまう。さらに、あるバイナリーレベルから別のバイナリーレベルに切り変えると、多くの場合、さらに他の歪み及び例えばノイズといったスプリアス信号、及び回路基板の他の電気経路上に誘導信号を生じる。回路設計及び回路基板の製造の分野では、電磁的干渉を減らし、信号を減結合し、共振を減少又は減衰させ、電流／電圧ノイズを抑え、信号の質を改善し、信号をフィルタリングし、さらなるいくつかのこのような目的及び／又は機能のために、コンデンサが一般に採用されている。

歴史的に、高周波の減結合（例えば、共振の減衰、ノイズの抑制、等）のために特定のアクティブデバイスでディスクリートのバイパスコンデンサを使用しており、設計者がスペースの制約に直面しない場合に現在でも採用されている。しかしながら、回路の複雑さが増し電子製品のサイズが小さくなると、回路基板の表面のスペースが多くの場合限定され、表面実装される多くの減結合コンデンサのための余地が無くなる。さらに、ディスクリートのコンデンサによって要する電気ビアは、高周波において望ましくない寄生インダクタンスを引き起こしてしまう。このため、基板に実装される各集積回路の近くに取り付けられるバイパスコンデンサの必要性を無くすよう、内蔵型減結合コンデンサ（又は埋込型コンデンサ）が一般に使用される。

内蔵型の減結合コンデンサを提供する試みが当技術分野で知られている。例えば、Ｈｏｗａｒｄらの米国特許番号第５，０７９，０６９号で、２枚の導電材料に挟まれた１枚の誘電材料を具えている集積内蔵型コンデンサが提供されている。このように、Ｈｏｗａｒｄは、デバイスのランダムな動作に応じて、個別のデバイスに比例した一部のコンデンサ層及びコンデンサ層の他の部分から借りた静電容量によって各個別のデバイスに静電容量を提供するプリント回路基板（ＰＣＢ）を開示している。

Ｈｏｗａｒｄらによって開示された集積容量層を使用するＰＣＢは、デバイスに静電容量を与える点で一般に成功している一方、特定の適用例では、このような集積容量層によって与えられる静電容量が限られ又は不十分である。例えば、それらの干渉及びノイズの可能性のため、特定の高出力、高切替スピードの集積回路（ＩＣ）デバイスが、多くの場合、Ｈｏｗａｒｄらによって開示されたのと同じ集積容量層によって与えられ得るのを超える減結合コンデンサを必要とする。このような環境では、回路設計者は、ＩＣＥデバイスのための十分な減結合静電容量を与えるよう、局在の表面実装されたさらなるコンデンサを採用する。しかしながら、このような局在の表面実装されたコンデンサは、上述した理由のために望ましくない。

また、従来技術のコンデンサは、電子デバイスが全て同じ内蔵型容量層に結合されていることでデバイス間に潜在的な干渉を引き起こすという点で、さらなる欠点に悩まされている。例えば、高出力、高切替スピードのＩＣデバイスは、相当な電圧及び／又は電流変化、又は容量層に結合する回路基板上の他の低ノイズのデバイスと干渉する可能性のあるノイズを引き起こす。

高出力、高切替スピードのＩＣの静電容量を増やす必要性に対処するために、静電容量を増やした集積容量層が開発されており、いくつかの層が積層され平行に結合されている。例えば、Ｌａｕｆｆｅｒらによる米国特許番号第６，７３９，０２７号は、第１の導電フォイルを採用し誘電層で両面をコーティングすることによって製造される容量性ＰＣＢを開示している。また、第２及び第３の導電フォイルの片側が誘電体でコーティングされており、各フォイルが第２の及び第３のフォイルのコーティングしていない側によって第１の誘電体に取り付けられている。そして、第２及び第３のフォイルを、互いに平行に結合されるトータルで４つの容量面を形成する回路化したコアにそれぞれ積層することで、容量密度を増やす。

このように、Ｌａｕｆｆｅｒらは、Ｈｏｗａｒｄらと同様に、個別のデバイスに比例する一部のコンデンサ層によって各個別のデバイスに静電容量を与え、デバイスの偶発的なファイヤリングに応じて容量層の他の部分から借りた静電容量を与えるＰＣＢを提供している。Ｌａｕｆｆｅｒらは容量密度を増やしているが、デバイスは依然として同じ容量層を共有している。このため、低ノイズのデバイスが、上記のような高出力、高切り替えスピードのＩＣデバイスによって発生するノイズの干渉の影響を継続的に受け易くなる。

粉末の樹脂材料でできた薄い誘電層又は充填樹脂系の使用が、容量密度を増やし得るその高い誘電率のために当技術分野で知られている。Ｌａｕｆｆｅｒらは、薄い未硬化（Ｂ−ステージ）の誘電体の使用を組み込んだＰＣＢを開示している。しかしながら、Ｌａｕｆｆｅｒらによって開示された積層集積容量層の製造プロセスは、これらの薄い誘電体を使用する場合に難しくなっている。薄い誘電体へのナノ粉末の充填は非常に脆く、実質的には特別な対処及び処理無しには製造することが不可能である。さらに、薄い誘電体を使用すると、誘電体を挟んでいる導電フォイルに電気的な完全性を落とす介在物又は欠陥が導入される可能性が高くなり、コンデンサ内での短絡又は発火のリスクが発生する。積層容量性素子が完成するまで短絡の検査は不可能である。欠陥が発見される場合、ＰＣＢ全体を廃棄しなければならず、高い金銭上のロスの可能性につながる。

このため、当技術分野において、平行に結合して容量密度を増やし得る、又は代替的にノイズを発するデバイス及び静かなデバイスに別々の静電容量を与え得る、回路基板にナノ充填することで、積層集積又は内蔵型コンデンサに薄い誘電厚さ及び高いＤｋを提供する長年にわたる必要性がある。また、次のコア層又は回路層を加える前に積層容量コアにおいて不具合及び欠陥を特定する長年にわたる必要性がある。

一態様が、高い容量密度を備えた容量性積層体を製造するための方法を提供する。第１の導電層及び第２の導電層間に挟まれた第１の誘電コア層を有する平らなコア容量性基板が形成される。コア容量性基板は、さらなる導電層及び誘電層を結合するための構造的剛性を与える。第１の導電フォイルを、所望の誘電率を達成するよう選択されるナノ粉末が詰まっている未硬化又は半硬化誘電材料を有する第２の誘電層でコーティングする。第２の誘電層の露出面を第１の導電層に結合し、その後で第２の誘電層の誘電材料を硬化させる。

第１の導電層に１又はそれ以上のクリアランスのパターンを形成する。第２の誘電層を第１の導電層に結合する前に、第１の導電層の１又はそれ以上のクリアランスにエポキシを充填する。第２の誘電層を第１の導電層に結合する前にエポキシを硬化させる。第２の誘電層を第１の導電層に結合する前にエポキシを平らにする。

さらに、第２の導電フォイルを、所望の誘電率を達成するよう選択されるナノ粉末が詰まっている未硬化又は半硬化誘電材料を有する第３の誘電層でコーティングする。第３の誘電層の露出面を第２の導電層に結合し、第３の誘電層の誘電材料を硬化させる。

第１の導電フォイル及び第１の導電層が第１の容量性素子を規定し、第２の導電フォイル及び第２の導電層が第２の容量性素子を規定する。第１の導電層と第２の導電フォイルとの間に第１の導電ビアを形成する。同様に、第２の導電層と第１の導電フォイルとの間に第２の導電ビアを形成する。容量密度が高い容量性素子を、第１の導電層及び第２の導電フォイル間並びに第２の導電層及び第１の導電フォイル間に形成する。

別の実施例では、第１の導電層と第１の導電フォイルとの間に第１の絶縁容量性素子を形成する。第２の導電層と第２の導電フォイルとの間に第２の絶縁容量性素子を形成する。同様に、第１の導電層と第２の導電層との間に第３の絶縁容量性素子を形成する。

一態様によれば、コア容量性基板の少なくとも一方の側に、１又はそれ以上の交互に並ぶ導電フォイル及び誘電層を結合する。コア容量性基板の上に誘電層を積層する際に、誘電層の完全性を検査する。

ある実施例では、第２の誘電層が誘電膜を有しており、第２の誘電層で前記第１の導電フォイルをコーティングするステップが、第１の導電フォイルの上に誘電膜を積層するステップを有している。

ある実施例によれば、第２の誘電層の厚さが第１の誘電層の厚さよりも薄い。第２の誘電層を、約０．００４ミル（ｍｉｌ）及び１．２５ミル間の厚さにコーティングしてもよい。一実施例では、第２の誘電層を、約０．３ミル（ｍｉｌ）以下の厚さにコーティングしてもよい。第１の導電フォイル及び第２の導電フォイルが、０．１２ミル及び４ミル間の厚さを有する超薄膜でもよい。コア容量性基板が、約０．２５及び４ミル間の厚さを有している。第２の誘電層が、１平方インチ当たり５ナノファラッドと６０ナノファラッドとの間の容量密度を与える。

別の実施例によれば、第１の導電フォイルに、第１の導電フォイルの残りの部分から電気的に絶縁された第１の領域を形成する。第１の領域及び第１の導電層が、第１の導電フォイルの残りの部分及び第１の導電層から分離した容量性素子を形成する。第１の領域の大きさ及び第２の誘電層の容量密度が、所望の容量値を達成するよう選択される。

結果的に、（ａ）第１の導電層及び第２の導電層間に挟まれた第１のコア誘電層を有する平らなコア容量性基板であって、さらなる導電層及び誘電層を結合するための構造的剛性を与えるコア容量性基板と；（ｂ）第１の導電層に結合された第１の平面を有する第２の誘電層であって、第１のコア誘電層よりも薄く、所望の誘電率を達成するよう選択されたナノ粉末が詰まっている誘電材料を有する第２の誘電層と；（ｃ）第２の誘電層の第２の平面に結合された第１の導電フォイルであって、第２の誘電層の厚さが、第１の誘電層の厚さよりも薄い第１の導電フォイルと；及び／又は（ｄ）容量性コア基板の少なくとも一方の側に結合された１又はそれ以上の交互に並ぶ導電フォイル及び誘電層と；を具えた高い容量密度を具えた容量性積層体が提供される。第１及び第２の導電層並びに第１の導電フォイルが、交互に並んだ電力面及び接地面である。第１及び第２の導電層の少なくとも一方が、１又はそれ以上のクリアランスのパターンを有している。一実施例では、第２の誘電層が、約０．００４ミル及び１．２５ミル間の厚さにコーティングされている。別の実施例では、第１の導電膜が、１ミル及び４ミル間の厚さ又は０．１２ミル及び１ミル間の厚さを有する超薄膜である。第２の誘電層が、１平方インチ当たり５ナノファラッド及び６０ナノファラッド間の容量密度を与える。

また、多層の内蔵型容量性積層体を製造するための方法が提供されている。第１の導電層及び第２の導電層間に挟まれた第１の誘電コア層を有する平らなコア容量性基板を形成する。コア容量性基板は、さらなる導電層及び誘電層のための構造的剛性を与える。第１の導電フォイルを、未硬化又は半硬化誘電材料でコーティングして、第２の誘電層を形成する。未硬化又は半硬化誘電材料には、所望の誘電率を達成するよう選択されるナノ粉末が詰まっている。第１の導電層に第２の誘電層を結合して、第２の誘電層の完全性を検査する。第２の誘電層に欠陥が見付かった場合に容量性積層体を廃棄する。第１の導電層及び第１の導電フォイルが電気的に結合される場合に、第２の誘電層が欠陥を有する。また、第１の導電層及び第１の導電フォイル間のインピーダンスが所望の閾値よりも小さい場合に、第２の誘電層が欠陥を有する。第１の導電層に第２の誘電層の露出面を結合するステップが、前記第２の誘電層及び第１の導電フォイル間にエポキシ層を使用する。第１の導電フォイルの上に追加層を結合する前に、第２の誘電層の完全性が検査される。

追加的に、未硬化又は半硬化誘電材料で第２の導電フォイルをコーティングして、第３の誘電層を形成する。第３の誘電層の露出面を前記第２の導電層に結合し、第３の誘電層の完全性を検査する。第３の誘電層の露出面が、第２の誘電層の露出面が第１の導電層に結合されるのと同時に、前記第２の導電層に結合される。第２の誘電層及び第３の誘電層の完全性が同時に検査される。

同様に、コア容量性基板の少なくとも一方の側に、１又はそれ以上の交互に並ぶ導電フォイル及び誘電層を加える。容量性積層体に誘電層が加えられる際に、各誘電層の完全性を検査する。

多層の内蔵型容量性積層体を製造するための別の代替的な方法では、第１の導電層及び第２の導電層間に挟まれた第１の誘電コア層を有する平らなコア容量性基板であって、さらなる導電層及び誘電層のための構造的剛性を与えるコア容量性基板を形成する。第１の導電層を、所望の誘電率を達成するよう選択されたナノ粉末が詰まっている未硬化又は半硬化誘電材料でコーティングして、第２の誘電層を形成する。第２の誘電層の露出面の上に第１の導電フォイルを結合し、第２の誘電層の完全性を検査する。

結果として、（ａ）第１の導電層及び第２の導電層間に挟まれた第１の誘電層を有する平らなコア容量性基板であって、第１の誘電層がさらなる導電層及び誘電層のための構造的剛性を与える平らなコア容量性基板と；（ｂ）第１の導電フォイル及び第１の導電層間に挟まれた第２の誘電層であって、第１の誘電層よりも薄く、ナノ粉末が詰まっている誘電材料を有している第２の誘電層と；（ｃ）第１の導電層及び第２の導電層間に規定される第１の絶縁容量性素子と；（ｄ）第１の導電フォイル及び第１の導電層間に規定される第２の絶縁容量性素子と；（ｅ）第２の導電層及び第２の導電フォイル間に挟まれた第３の誘電層と；及び／又は（ｆ）第２の導電層及び第２の導電フォイル間に規定される第３の絶縁容量性素子と、を具えた容量性積層体が提供される。第１の導電ビアを、第１の導電層及び第２の導電フォイル間に結合し、第２の導電ビアを、第２の導電層及び第１の導電フォイル間に結合して、容量密度の高い容量性素子を、第１の導電層及び第２の導電フォイル間並びに第２の導電層及び第１の導電フォイル間に形成する。

第１の導電層及び第２の導電フォイルが電力層として機能する一方、第２の導電層及び第１の導電フォイルが接地層として機能する。

一実施例では、第２の誘電層の厚さが、第１の誘電層の厚さよりも薄い。例えば、第１の誘電層は、約０．５及び４ミル間の厚さであり、第１及び第２の導電層が、それぞれ約０．５及び６ミル間の厚さであり、第２の誘電層が、約０．０８及び１．２５ミル間（又は０．００４及び１ミル間又は約０．３ミル以下）の厚さであり、第１の導電フォイルが約０．２５及び１．５ミル間（又は１及び４ミル間又は０．１２及び１ミル間）の厚さである。第１の導電フォイルが、第１の導電フォイルから電気的に絶縁された第１の領域を有しており、第１の領域及び第１の導電層が、第１のディスクリート型容量性素子を規定する。第１の領域の第１の部分が、第１のディスクリート型容量性素子について所望の容量値を得るよう選択される。

また、電子的相互接続プラットフォームを製造するための方法が提供されており、この方法は、（ａ）平らな内蔵型容量性積層体を形成するステップと、（ｂ）内蔵型容量性積層体の少なくとも一方の側に１又はそれ以上の信号層を結合するステップと、を具えている。容量性積層体は、（ａ）第１の導電層及び第２の導電層間に挟まれた第１の誘電層を有し、さらなる導電層及びより薄い誘電層のための構造的剛性を与える平らなコア容量性基板と；（ｂ）平らなコア容量性基板の少なくとも一方の側に結合された１又はそれ以上の交互に並ぶ誘電層及び導電フォイルであって、１又はそれ以上の誘電層が、ナノ粉末が詰まっている誘電材料を有し、第１の誘電層よりも薄い誘電層及び導電フォイルと；を有しており；（ｃ）第１、及び第２の導電層並びに１又はそれ以上の交互に並ぶ誘電層及び導電フォイルが、分離した容量性素子として機能するよう構成される。１又はそれ以上の導電フォイルの中の第１の導電フォイルに、第３の導電フォイルから電気的に絶縁された第１の領域を形成する。第１の領域及び隣接する導電層が、第１の導電フォイルの残りの部分から電気的に分けられた第１の分離した容量性素子を規定する。また、本方法を使用して、平らな内蔵型容量性積層体及び１又はそれ以上の信号層を収容するチップスケールパッケージを形成してもよい。

結果的に、平らな内蔵型容量性積層体及び内蔵型容量性積層体の少なくとも一方の側に結合された１又はそれ以上の信号層を具える電子的相互接続プラットフォームが提供される。内蔵型容量性積層体は、（ａ）第１の導電層及び第２の導電層間に挟まれた第１の誘電層であって、さらなる導電層及び誘電層のための構造的剛性を与える第１の誘電層を有する平らなコア容量性基板と；（ｂ）平らなコア容量性基板の少なくとも一方の側に結合された１又はそれ以上の交互に並ぶ誘電層及び導電フォイルとを有しており、１又はそれ以上の誘電層が、ナノ粉末が詰まっている誘電材料を有しており；及び／又は（ｃ）第１及び第２の導電層並びに１又はそれ以上の交互に並ぶ誘電層及び導電フォイルが、分離した容量性素子として機能するよう構成可能である。

また、電子的相互接続プラットフォームは、外部の信号層に結合され、内蔵型容量性積層体の第１の導電フォイル及び第１の導電層間に形成された第１の分離した容量性素子に電気的に結合された、第１の回路部品を具えている。さらに、第１の回路部品を、内蔵型容量性積層体の第１の導電層及び第２の導電フォイル間に形成された第２の分離した容量性素子であって、第１の分離した容量性素子とは別個の第２の分離した容量性素子に結合してもよい。さらに、電子的相互接続プラットフォームは、平らな内蔵型容量性積層体、１又はそれ以上の信号層、及び第１の回路部品を収容するチップスケールパッケージを具えている。追加的に、１又はそれ以上の導電フォイルの中の第３の導電フォイルの第１の領域が、第３の導電フォイルから電気的に絶縁されており、第１の領域及び隣接する導電フォイルが、第３の導電フォイルの残りの部分から電気的に絶縁された第１のディスクリート型コンデンサを規定する。

本発明の他の態様及び利点が、添付図面及び実施例とともに本発明の好適な実施例の以下の詳細な説明で明らかとなろう。

図１は、本発明に係る積層コンデンサの部分として使用されるコア容量性素子の構成を示す。 図２は、コア容量性素子に容量層を追加して容量密度が増加した本発明に係る容量性積層体を形成することを示す。 図３は、本発明に係る内蔵型コア容量性積層体を製造するための方法を示す。 図４は、本発明に係る内蔵型コア容量性積層体を製造するための方法を示す。 図５は、コア容量性素子の下部の１つの容量性素子及びコア容量性素子の上部に２つの容量性素子を有する容量性積層体を示す。 図６は、コア容量性積層体を構成して本発明に係る高い容量密度を有する平らな容量性素子を与える方法を示す。 図７は、容量性積層体を構成して本発明に係る複数の分離した平らな容量性素子を与える方法を示す。 図８は、容量性積層体を構成して電子部品を減結合するための複数の分離したバイパスコンデンサを形成する別の実施例を示す。 図９は、容量性積層体を構成して電子部品を減結合するための複数の別々のバイパスコンデンサを形成する別の実施例を示す。 図１０は、容量性積層体を構成して両面回路基板に対して電子部品を減結合するための複数の別々のバイパスコンデンサを形成するさらに別の実施例を示す。 図１１は、本発明に係る容量性積層体に分離した減結合容量性素子を形成するための方法を示す。 図１２は、容量性積層体の１又はそれ以上の層を分割して、１又はそれ以上の回路部品にさらなる減結合静電容量を与える一実施例を示す。 図１３は、同じ導電層の他の領域から電気的に絶縁された異なる部分又は領域に容量性積層体の１又はそれ以上の導電層を分割するさらに別の実施例を示す。 図１４は、一実施例に係る内蔵型積層コンデンサを有する回路基板を製造するための方法を示す。 図１５は、チップスケールパッケージの中で容量性積層体を使用して、半導体デバイスに局在的な静電容量を与える一実施例を示す。

以下の説明において、多くの特定事項が本発明の深い理解を与えるよう説明されている。しかしながら、当業者は、本発明をこれらの特定事項なしに実施してもよいことを認識するであろう。他の例では、既知の方法、手順、及び／又は構成要素が、本発明の態様を不必要にわかりにくくしないように詳細に説明されている。

以下の説明において、特定の用語を使用して本発明の１又はそれ以上の実施例の特定の態様を説明する。例えば、「コア」は１又はそれ以上の層を機械的に支持する基板に関する。「コア」は、１又はそれ以上の回路基板層が一方又は双方の側に取り付けられる１又はそれ以上のベース層を含んでもよい。「内蔵型」という用語は、プリント回路基板の表面の下方の場所に関する。「フォイル」という用語は、金属及び／又は導電材料の薄い（例えば、構造的な剛性が無い）柔軟性のある層に関する。「電子相互接続プラットフォーム」という用語は、電子部品に取付及び／又はこれを形成するためのベースを与える、絶縁材料及び／又は導電トレース及び／又はビアを具えた導電材料の１又はそれ以上の層を含む、プリント回路基板、ＰＣＢ、回路基板、基板、チップモジュール、及び／又はマルチチップに関する。これらの用語は、特に、従来の多層基板、シリコン基板、チップスケールデバイス、チップスケールパッケージ、半導体デバイスを含む、様々な適用例で使用される全てのサイズ及び寸法の導電層及び／又は誘電層を含んでいる。

第１の新規の態様は、コア容量性基板上に容量性素子（例えば、交互に並ぶ誘電層及び導電フォイル）の薄膜を積層することによってコア容量性積層体の容量密度を増やすための方法を提供する。導電フォイル層間にナノ粉末が詰まっている（樹脂）誘電層を使用することによって、容量性素子の誘電率を修正又は調整し、コア容量性積層体の容量密度を増やしてもよい。誘電層及び導電フォイルの使用により容量密度を増やし得る一方、容量性積層体の全体の厚さを制限する。

第２の新規の態様は、容量性積層体を製造するための方法を提供するもので、容量層を容量性積層体に加えたときに又は複合材料にしたときに、容量層の欠陥を検査し得る。２つの導電層／フォイル間に挟まれた誘電層を有するコア基板を形成する。コア基板が半硬質又は硬質となり、柔軟な導電フォイルを積層する構造を与えるように、誘電層を硬化させる（Ｃ−ステージ）。そして、導電フォイルを未硬化又は部分的に硬化したナノ粉末が詰まっている誘電材料（Ｂ−ステージの樹脂）でコーティングし、未硬化又は半硬化の誘電材料がコア基板の導電層に隣接した状態で、コア基板のいずれかの側に積層する。多層回路基板を製造した際に、未硬化のナノ粉末が詰まっている誘電材料でコーティングした追加の導電フォイルを、積層、硬化、及び検査してもよい。このような積層、硬化、及び検査により、積層したコンデンサに関する問題の早期の発見が可能となる。

第３の新規な態様は、回路基板、マルチチップモジュール、及び／又は半導体パッケージの１又はそれ以上のデバイスに個別のデバイスに特有な減結合静電容量を提供するよう構成された容量性積層体を有するプリント回路基板を提供する。このため、ＰＣＢ上の全ての電子デバイスを共有された内蔵型静電容量で減結合する代わりに、このような態様は異なる電子デバイスに結合し得る複数の分離した容量性素子を提供する。

第４の新規な態様は、１又はそれ以上の回路部品及び／又は半導体パッケージに局在減結合静電容量を与えるよう多層回路基板の中で使用されるコア容量性積層体に内蔵型の１又はそれ以上のディスクリートのコンデンサを提供する。コア容量性積層体の中に形成される１又はそれ以上のコンデンサを、１又はそれ以上の回路部品及び／又は半導体デバイスの容量の必要性を満足する様々な値を有するような大きさにしてもよい。また、追加的に、ディスクリートのコンデンサは、様々な部品のための電力の隔離を与える。積層体に誘電層及び導電フォイルを加える際に、回路基板の中に積層体を内蔵する前に、積層したコンデンサの信頼性を構成及び検査してもよい。

第５の新規な態様は、チップスケールパッケージの中の容量性積層体の使用して、減結合静電容量を１つのソースに近付けることで、高い動作周波数での望ましくない寄生インダクタンスを減らすことを提供する。

コア容量性積層体の容量密度の増加
従来技術では、１つの容量性の平らなコアを使用して、回路基板に減結合静電容量を提供している。しかしながら、より高い周波数に適合するために容量性コアの容量密度が増加すると、一般に容量性コアの厚さを大幅に減らすことが必要となる。これは、回路基板の厚さを増加させてより高い周波数での寄生インダクタンスを増やすため容量性コアの厚さが増加することが望ましくないためである。

従来技術の欠点を扱うために、１つの態様が、コアベース基板上に容量性素子（例えば、交互に並んだ誘電層及び導電層）の薄膜を積層することによってコア容量性積層体の容量密度を増加させる。導電層の間のナノ粉末（樹脂）が詰まっている誘電層を使用して、コア容量性積層体の容量密度を増やすることによって、容量性素子の誘電率を修正又は調整してもよい。

図１は、一実施例に係る内蔵型容量性積層体の部分として使用してもよいコア容量性基板１００の構成を示す。コア容量性基板１００は、第１の導電層又はフォイル１０２及び第２の導電層又はフォイル１０６に挟まれたコア誘電層１０４を有している。コア誘電層１０４は、硬化又はＣ−ステージの誘電材料でできている。コア容量性基板１００にＣ−ステージの誘電層を使用することで、積層コンデンサの次の層の剛性を増加させる。様々な実施例では、コア誘電層１０４が、ポリイミド、テフロン（登録商標）、エポキシ、樹脂、及び／又は薄膜でよい（これらを有してよい）。このように、コア容量性基板１００が、さらなる誘電及び導電層を加えてさらなる容量性素子を形成するベースとして機能する。コア誘電層１０４に結合する前後に第１の導電層１０２及び第２の導電フォイル１０６にパターンを形成して、例えば容量性積層体の２又はそれ以上の導電層に電気的に接続するよう使用する又は回路の１又はそれ以上の電機部品に結合するよう使用する接地及び／又は電力クリアランス又は分離部１０８を形成してもよい。ある実施例では、クリアランス１０８を、例えばエッチングといった導電層１０２及び／又は１０６の化学的又は機械的処理で形成してもよい。

コア容量性基板１００は、より薄くて処理しにくい誘電層及び／又は導電層を交互に又は相互接続するよう積層して容量密度を増やす硬質又は半硬質の平らな構造体又は基板として機能する。

ある実施例及び実施形態によれば、誘電層１０４が、ほぼ０．５乃至４ミル（ｍｉｌ）間の厚さであり、各導電層１０２及び１０６が０．２５乃至６ミル間の厚さである。

ある実施例では、エポキシ又は他の充填ペースト（例えば、非導電又は誘電材料）の層１１０及び１１２を、第１の導電層／フォイル１０２及び／又は１０６の平らな面に加えて、空洞、欠陥、及び／又はクリアランス１０８を埋める。これらの空洞、欠陥、及び／又はクリアランス１０８を埋めることで、コア容量性基板に積層及び結合される次の薄膜の変形を防ぎ易くなる。例えば、コーティング又は浸すことによって、導電層１０２及び１０６の空洞、欠陥、及び／又はクリアランス１０８を埋めるよう十分に厚いエポキシ又は充填ペースト（例えば、誘電体ペースト、エポキシインク、等）を適用してもよいことに留意されたい。埋まったクリアランスを符号１０８′で示す。

そして、エポキシ又は充填剤１１０及び１１２を硬化又は半硬化させ、（例えば、平らに研磨することによって又は他の化学的又は機械的プロセスによって）その後で平らにして余分なエポキシ又は充填ペーストを除去しほぼ平らな面を形成する。導電層１０２及び／又は１０６が露出するように、クリアランス１０８′のエポキシ又は充填ペースト以外の完全に又は部分的に余分なエポキシ又は充填ペーストを平坦化により除去してよい。

図２は、コア容量性基板１００にさらなる容量層を加えて、容量密度が増加した一実施例に係る容量性積層体２００を形成することを示す。容量性積層体２００は、第３の導電フォイル２０２及び薄い第１の誘電層２０４をコア容量性基板１００の一方の側に結合することによって形成する。第１の誘電層２０４の露出面を第１の導電フォイル１０２の露出面に結合して容量性素子２１０を形成する。同様に、第４の導電フォイル２０８及び薄い第２の誘電層２０６をコア容量性基板１００の反対側に結合してもよい。第２の誘電層２０６の露出面を第２の導電フォイル１０６の露出面に結合して、別の容量性素子２１２を形成する。ある実施例では、第３の導電フォイル２０２及び第１の誘電層２０４及び第４の導電フォイル２０８及び第２の誘電層２０６を、同時にコア容量性基板１００に結合又は加える。

例えば、コア誘電層１０４に結合した後に第３の導電フォイル２０２及び第４の導電フォイル２０８にパターンを形成して、例えば電力及び／又は接地クリアランス又は分離部２１４及び２２４を規定又は形成してもよい。このようなクリアランス２１４及び２２４により、１又はそれ以上の容量性積層体２００に及び／又はこれらを通して後で適切な電気的接続を形成し得る。ある実施例では、さらなる層を第３の導電フォイル２０２及び第４の導電フォイル２０８に結合する前に、クリアランス２１４及び２２４をエポキシ又は充填ペースト（２１４′及び２２４′で示す）で埋めてもよい。他の実施例では、第３導電フォイル２０２及び第４の導電フォイル２０８が十分に薄い場合、後で加えられる誘電層の未硬化の誘電材料によって簡単に埋めてもよい。

誘電層２０４及び２０６はナノ粉末を充填した誘電材料を有している。様々な実施例では、誘電層２０４及び２０６が、ローラー、ラミネート加工、スクリーン印刷、粉末又はカーテン式塗布、スプレー、蒸着、及び／又は浸漬といった当技術分野で既知の手段によって、導電フォイル（例えば、クーパーフォイル）２０２及び２０８にそれぞれコーティング、積層及び又は結合されている。これら又は他の既知の方法を、導電フォイルへの薄い均一な誘電膜／層の形成に使用してもよい。ある実施例では、誘電層２０４及び／又は２０６は、コア容量性基板１００に結合し得る未硬化又は半硬化状態のポリマー、ゾル−ゲル、薄膜である。誘電層２０４及び又は２０６で使用される材料に応じて、コア容量性基板１００へのより良好な接着のために、さらなる薄い接着層を加えてもよいことに留意されたい。一実施例では、誘電層２０４及び／又は２０６及び／又は導電フォイル２０２及び／又は２０６は十分に薄く、容量性積層体２００及び／又はそれを使用するプリント回路基板の全体の厚さを減らす。例えば、誘電層２０４及び２０６は、それぞれ、０．１乃至２４マイクロメートル（ミクロン）である一方、導電フォイル２０２及び／又は２０６は、それぞれ、１／８オンス及び６オンスのフォイルである。できる限り薄い容量性積層体２００及び／又はプリント回路基板を作製することが、高周波で容量性積層体１００に関する寄生インダクタンスを減らす点で望ましい。所望の誘電率（Ｄｋ）のナノ粉末が詰まっている材料を使用することによって、容量性積層体２００の容量密度が増減する。例えば、ナノ粉末が詰まっている樹脂（例えば、Ｏａｋ ＭＣ８ＴＲ）を使用して、１平行インチ当たり２２ナノファラッドを達成する。さらに、容量性積層体における容量層の数を増やして、その容量密度を増やす。一例として、複数の容量層を組み合わせて使用することによって、（例えば、各層が１平方インチ当たり２２ナノファラッドを与える）２つの誘電層２０４及び／又は２０６を使用することによって、１平方インチ当たり４４ナノファラッド（又はそれ以上）のトータルの静電容量を達成する。適切な誘電材料を選択することによって、又は誘電層及び導電層の数を増やすことによって、より大きな容量密度を達成する。

一般に、ナノ粉末を詰めた誘電材料の薄膜は非常に脆く、多層回路基板を製造する際に扱いにくい。しかしながら、ほぼ硬いコア容量性基板１００の上に未硬化又は部分的に硬化した形式で薄い誘電層２０４及び２０６を蒸着又は結合することによって、薄い誘電層２０４及び２０６の完全性が維持されることで、これらの導電フォイルの高い降伏過程が可能となる。コア容量性基板１００が構造上のコアとして機能するため、次の誘電層及び導電層を非常に薄い膜又は超薄膜にすることが可能となり、従来の製造方法よりも薄いこのような容量性積層体を内蔵した容量性積層体及び又は多層回路基板が作製される。

コア容量性基板１００に結合する際に熱及び／又は圧力によって誘電層２０４及び２０６を硬化させてもよい。実質的に硬いコア容量性基板１００に結合した後に薄い誘電層２０４及び／又は２０６が硬化するため、誘電層の脆さによる誘電層２０４及び／又は２０６における欠陥のリスクが減少する。

導電フォイルは、各容量性素子２１０、１００、及び２１２が誘電層によって分けられた少なくとも１の電力面及び１の接地面を含む限り、電力面又は接地面のいずれかである。このため、一実施例では、導電フォイル２０２及び１０６が接地面である一方、導電フォイル１０２及び２０８が電力面である。代替的に、導電フォイル１０２及び２０８が接地面である一方、導電フォイル２０２及び１０６が電力面でもよい。導電フォイルは構造的に硬いシート又はあまり硬くない又は全く硬くない薄い紙状の導電層である。例えば、導電フォイル２０２及び／又は２０８及び／又は未硬化又は半硬化の誘電層２０４及び／又は２０６は、コア容量性基板１００に結合する前は柔軟性がある（非剛性の層である）。コア容量性基板１００に結合した後に、誘電層２０４及び／又は２０６を硬化し、より硬く及び／又は脆くしてもよい。

ある実施例では、エッチング又は他の機械的又は化学的プロセスによって、導電フォイル２０２及び２０８の一方又は双方にさらなるクリアランス２１４のパターンを形成してもよい。

さらなる誘電層２１６及び２１８及び／又は導電フォイル２２０及び２２２を、元の導電フォイル２０２及び２０８にそれぞれ同じように結合して、容量性積層体２００の容量密度を増やしてもよい。また、これらの追加の導電フォイル２２０及び２２２のそれぞれにクリアランスをパターン形成してもよい。ある実施例では、導電フォイルにエポキシ又充填ペーストを加えて次の誘電層／導電フォイルを結合する前にクリアランスを埋めてもよいことに留意されたい。さらに別の実施例では、誘電層２１６は、誘電層が積層及び結合される導電フォイルのクリアランス２１４を埋めるように未硬化又は半硬化状態である。

図３は、高い容量密度を具えた容量性積層体を製造するための方法を示す。第１の導電層と第２の導電層との間に挟まれた第１の誘電コア層を含む平らなコア容量性基板を形成するが、このコア容量性基板は、さらなる導電層及び誘電層を結合するための構造的剛性を与える（ステップ３０２）。１又はそれ以上のクリアランスのパターンを、第１の導電層及び／又は第２の導電層に形成する（ステップ３０４）。第１の導電層の１又はそれ以上のクリアランスに、エポキシ又は充填ペーストを充填する（ステップ３０６）。そして、エポキシを硬化させる（ステップ３０８）。その後、エポキシを平らにして、第１の導電層の表面が露出されるように余分なエポキシ又は充填ペーストを完全に又は実質的に除去する（ステップ３１０）。

第１の導電フォイルを、所望の誘電率を達成するよう選択されたナノ粉末が詰まっている未硬化又は半硬化の誘電材料を有する第２の誘電層でコーティングする（ステップ３１２）。そして、第２の誘電層の露出面を第１の導電層に結合し（ステップ３１４）、第２の誘電層の誘電材料を硬化させる（ステップ３１６）。ある実施例では、さらなるパターン（例えば、電力／接地面のクリアランス、ディスクリートの容量領域の表現等）を形成してもよい。このようなパターンにエポキシ及び／又は充填ペーストを充填し、平らにすることによって余分なエポキシ又はペーストを除去する。

同様に、第２の導電フォイルを、所望の誘電率を達成するよう選択されたナノ粉末が詰まっている未硬化又は半硬化の誘電材料を有する第３の誘電層でコーティングする（ステップ３１８）。第３の誘電層の露出面を第２の導電層に結合し（ステップ３２０）、第３の誘電層の誘電材料を硬化させる（ステップ３２２）。第２の誘電層及び第３の誘電層を、それぞれ第１の導電層及び第２の導電層に同時に結合して硬化させてもよいことに留意されたい。誘電体及び導電フォイルが交互に並ぶ追加層を、コア容量性基板の上に結合してもよい（ステップ３２４）。

ある実施例によれば、コア誘電層１０４は、０．５乃至４ミル間の厚さ（又は好適には０．５乃至２．０ミル間である）である一方、第１及び／又は第２の導電層１０２及び１０６は、それぞれ０．５乃至６ミル間の厚さである。組み合わせた容量性コア（例えば、誘電層１０２及び第１及び第２の導電層１０２及び１０６）の厚さは、約１．５乃至１６ミル間である。第２及び／又は第３の誘電層２０４及び２０６は、それぞれ第１のコア誘電層１０４の厚さよりも小さい。例えば、第２又は第３の誘電層２０４及び２０６を、それぞれ約０．０８乃至１．５ミル間の厚さにコーティングしてもよい。ある実施例では、（例えば）０．００４ミルの厚さの誘電層２０４及び２０６を、薄膜及び／又は蒸着プロセスを用いて形成してもよい。一実施例では、第２又は第３の誘電層２０４及び２０６が、それぞれ約１ミル以下の厚さを有している。導電フォイル２０２、２０８、２２０、及び２２２は、それぞれ０．１２乃至６ミル間の厚さを有している。また、追加の導電フォイル（例えば、０．１２乃至６ミル厚）及び追加の誘電層（例えば、０．００４乃至１．５ミル厚）を、容量性積層体の一方又は双方の側に結合してもよいことに留意されたい。

他の実施例では、コア誘電層１０４が、約０．７５ミル厚又はそれ以上である一方、第１及び／又は第２の導電層１０２及び１０６がそれぞれ１乃至４ミル間の厚さである。第２及び／又は第３の誘電層２０４及び２０６は、それぞれ第１のコア誘電層１０４の厚さよりも薄い。例えば、第２又は第３の誘電層２０４及び２０６を、それぞれ約０．３ミル以下の厚さにコーティングしてもよい。導電フォイル２０２、２０８、２２０、及び２２２は、それぞれ０．１２乃至１ミル間の厚さを有している。

本方法は、適度に硬い容量性コアの上に積層された超薄膜容量層を有する高い歩留まり及び／又は高いボリュームの容量性積層体の製造を提供することに留意されたい。従来技術の方法では、容量性積層体の部分としてのこのような薄い容量層を実現していない。これは、誘電層２０４及び２０６の超薄膜が非常に脆くそれらを扱うのが難しいためである。さらに、本書に記載されている技術により、従来技術の容量性積層体よりも１平方インチ当たりにおいてより大きな静電容量を有する容量性積層体を形成し得る。例えば、超薄膜の容量層により、１平方インチ当たり数ナノファラッド（例えば、５ナノファラッド）乃至（ｍｕｌｔｉｐｌｅ）マイクロファラッドまでの容量密度を実現し得る。

容量性積層体の製造及び検査方法
図２を参照すると、誘電層２０４及び／又は２０６を薄膜又は超薄膜（例えば、４乃至２４ミクロン厚）にすることで、誘電層の両側の導電層／フォイル間でのアーク放電又は短絡の原因となる可能性のある介在物及び／又は欠陥が導入される可能性が増える。従来技術では、回路基板が完成するまで、又はさらに悪いことには動作するまで内部層の欠陥が特定されない可能性があった。すなわち、多層回路基板を製造する従来の方法は、一般に基板の全ての層を一度に結合する。しかしながら、ある層の欠陥により回路基板全体が廃棄されることで、材料を浪費してしまう。

このような問題を扱うために、一態様がコア容量性基板１００への一連の追加層を提供し、それが追加され時点で各誘電層の完全性が検査される。本方法は、コア容量性基板１００の一方又は双方の側に１又はそれ以上の容量層（すなわち、誘電層及び導電層）を加え、容量層を加えた時点で各容量層の完全性及び／又は電気的特性を検査することによって容量性積層体２００を形成することで、欠陥を早期に発見する。容量層を加えた際に各容量層の検査を行い易くするために、加えた導電又は誘電層にテストホール又はクリアランスを形成して、覆われた／隠された層を調査又はこれらにアクセスし得るようにしてもよい。誘電層及び導電フォイルをコア容量性基板の両側に同時に加え、それらの完全性を同時に検査できることに留意されたい。

例えば、第３の導電フォイル２０２及び第１の誘電層２０４を通して第１のテストホール２１６を形成し、第１の導電フォイル１０２にアクセスする。第１のテストホール２１６により、積層体２００の完全性を落とす第１の誘電層２０４の欠陥（例えば、介在物又はボイド）を検査し得る。導電フォイル１０２及び２０２間に抵抗試験又は高圧試験を実施してもよい。導電層２０２のひとつに比較的高い電圧を加えてもよく、他の導電層１０２における対応する電圧を測定する。第１のテストホール２１４は、第１の導電層１０２にプローブを結合して高圧試験の際にその電圧を印加及び／又は測定するよう機能する。誘電層２０４に欠陥がある場合（すなわち、２つの導電層１０２及び２０２間で電気的な短絡が存在する場合）、電流が導電層１０２及び２０２間を流れ又はアーク放電し、対応する電圧を他の導電層１０２で検出する。このような欠陥を検出する場合、追加の材料を使用せずに及び／又はリソースを製造せずに容量性積層体２００を廃棄してもよい。

同様に、第４の導電フォイル２０８及び第２の誘電層２０６を通る第２のテストホール２２４を形成してもよく、これを第２の誘電層２０６での欠陥（例えば、介在物又はボイド）検査に使用し得る。

一実施例では、コア容量性基板１００に誘電層２０４及び／又は２０６及び導電フォイル２０２及び／又は２０８を結合した後にテストホール２１４及び／又は２２４を形成する。コア容量性基板１００に結合した時点で、例えば、レーザ、ドリル、及び／又は他の手段を使用することによってテストホール２１４及び／又は２２４を形成する。

さらに他の実施例では、コア容量性基板１００に誘電層２０４及び／又は２０６及び導電フォイル２０２及び／又は２０８を結合する前にテストホール２１６及び２１８を形成する。

他の実施例では、覆われた導電フォイル又は層にアクセス又はこれらを探査するようテストホールを使用する代わりに、導電層のエッジをオフセット又はシフトさせて異なる層にアクセスする。代替的に、導電層が容量性積層体の側面を通って突出するタブを有しており、個々の導電層を探査し得るようになっている。

図４は、一実施例に係る内蔵型コア容量性積層体を製造するための方法を示す。第１のコア誘電層に結合された第１の導電層及び第２の導電層を有する構造的に硬いコア容量性基板（例えば、図１のコア容量性基板１００）を形成する（ステップ４０２）。コア容量性基板（例えば、Ｆａｒａｄｆｌｅｘ ＢＣ２４）は、第１の誘電層に硬化した誘電材料を含むことによって硬く又は実質的に硬い。第１及び第２の導電フォイルに結合する前後に第１の誘電層を硬化させてもよい。第１の導電層に電力面のパターンを形成する（ステップ４０４）。同様に、第２の導電層に接地面のパターンを形成する（ステップ４０６）。接地及び／又は電力面のパターンを、第１のコア誘電層に第１及び第２の導電フォイルを結合する前後に既知の方法（例えば、エッチング等）で形成する。接地及び／又は電力面のパターンは、次の電気経路及び／又はビアのためのクリアランスを形成する。

第１のコア誘電層を検査して欠陥があるかどうかを判定する（ステップ４０８）。例えば、第１及び／又は第２の導電層間で高圧試験を実行して、第１のコア誘電層に何らかの欠陥（例えば、介在物及び／又はボイド）があるかどうかを判定する。例えば、第１及び第２の導電層が短絡しているといった何らかの欠陥が見つかった場合、さらなる材料、時間、及び又は労働を消費する前にコア容量性基板を廃棄する（ステップ４１０）。

そして、電力面及び／又は接地面のパターン（例えば、クリアランス）をエポキシ又は充填ペーストで充填する。いくつかの実施例では、余分なエポキシ及び／又は充填ペーストを平らにするか又は除去する。

それぞれ未硬化又は部分的に硬化した誘電層（例えば、４乃至２４ミクロン厚）でコーティングした薄い導電フォイル（例えば、１／８オンス乃至４オンス）を、パターンを形成したコア容量性基板のいずれかの側に積層又は結合して容量性積層体を形成してもよい。各導電フォイルの誘電層にナノ粉末を充填して誘電率を大きくしてもよい。それらをコア容量性基板に（コア容量性基板の一方又は双方の面に）加える際に、（例えば、誘電層のいずれかの側の導電層間に短絡又はアーク放電を引き起こす）容量性積層体全体の電気的な完全性を落とす誘電層の欠陥（例えば、介在物又はボイド）を検査する。

その後、例えば第１の導電フォイルを、第２の誘電層を形成するナノ粉末が詰まっている未硬化又は半硬化の誘電材料でコーティングする（ステップ４１２）。第１の導電フォイル及び第２の誘電層が、第１の導電層の上に積層される（ステップ４１４）。例えば、第１の導電フォイル及び第２の誘電層をコア容量性基板に温度及び／又は圧力の下で積層する。コア容量性基板に第１の導電フォイル及び第２の誘電層を結合する際に、熱及び／又は圧力が第２の誘電層を硬化させるよう作用する。また、第１の導電フォイルの上に接地／電力面を形成して、所望の電力／接地形態を実現する（ステップ４１６）。電気的パターンとともに、第１の導電フォイル及び第２の誘電層を通る見えないテストホールを形成する。このようなテストホールを（例えば、回路パターン領域の外の）周囲領域に沿って配置し、第１の導電層の探査が可能となる。一実施例では、導電フォイル及び／又は誘電層を通るテストホール又はクリアランスを紫外線（ＵＶ）ＹＡＧ又はＣＯ２レーザによって形成する。

代替的な実施例では、ナノ粉末が詰まっている未硬化又は半硬化の誘電材料で第１の導電層をコーティングして第２の誘電層を形成し、その後で第２の誘電層に第１の導電フォイルを結合する（例えば、積層する）。さらに別の実施例では、第１の導電層及び第１の導電フォイルを誘電材料でコーティングし、２つの誘電性のコーティングの表面を結合する（例えば、積層する）。

そして、第２の誘電層を検査又は検証して、例えば、第２の誘電層に欠陥があるかどうかといった、その電気的な完全性を確認する（ステップ４１８）。例えば、第１の導電フォイルと第１の導電層との間で高圧試験を実施して、それらが電気的に絶縁されているかどうかを判定する。例えば、プローブを第１の導電層に電気的に接触させて、ある導電フォイル／層に印加した電圧が他の導電フォイル／層で測定されるかどうかを判断する。検査が第２の誘電層の欠陥を示す場合、容量性積層体を廃棄する（ステップ４２０）。容量性積層体に層を加える際にこのようなプレ検査を実施してもよいため、欠陥のある又は信頼性の無い容量性積層体がその製造工程の早期に特定される。

また同様に、第２の導電フォイルをナノ粉末が詰まっている未硬化又は半硬化誘電材料でコーティングして、第３の誘電層を形成する（ステップ４２２）。そして、第３の誘電層の露出面を第２の導電層に結合して第３の容量性素子を形成する（ステップ４２４）。代替的な実施例では、第２の導電層をナノ粉末が詰まっている未硬化又は半硬化誘電材料でコーティングして、第３の誘電層を形成し、その後で第３の誘電層の露出面に第２の導電フォイルを結合する（例えば、積層する）。さらに別の実施例では、第２の導電フォイル及び第２の導電層の双方を未硬化又は半硬化誘電材料でコーティングして２つの誘電性のコーティングの露出面を結合する。

そして、第３の誘電層の欠陥を同じように検査する（ステップ４２６）。例えば、第２の導電フォイルと第２の導電層間で高圧試験を実施して、それらが電気的に絶縁されているかどうかを確認してもよい。検査が第３の誘電素子の欠陥を示す場合、容量性積層体を廃棄する（ステップ４２８）。

第１及び第２の導電フォイル及び第２及び第３の誘電層を、同時に容量性積層体に加えてもよい。また、第２及び第３の誘電層を同時に検査してもよい。

容量性積層体に１又はそれ以上の容量性素子（例えば、導電フォイル及び誘電層）を加え、それを容量性積層体に加える際に各容量性素子の欠陥を検査する（ステップ４３０）。

追加的に、導電フォイルにパターンを形成して、個別の容量性素子として使用される１又はそれ以上の分離領域を規定してもよい。これらの分離領域のそれぞれを検査して（上述のように）対応する誘電層に欠陥があるかどうかを確認する。

第１のコア容量性基板５０２の上部及び／又は下部に任意の数の容量層を加え、それらを加える際に検査する。例えば、図５は、一方の側に誘電／導電層のペア５０４（すなわち、誘電層５０４ａ及び導電フォイル５０４ｂ）を具え、反対側に２の誘電導電層のペア（すなわち、誘電層５０６ｂ及び導電フォイル５０６ａ及び誘電層５０８ｂ及び導電フォイル５０８ａ）を具えたコア容量性素子５０２（導電層／フォイル５０２ａ及び５０２ｃ、及び誘電層５０２ｂ）を有する容量性積層体５００を示す。

絶縁された平らな容量性素子を具えた容量性積層体
別の新規な態様が、高い容量密度を有する平行で平らな容量性素子又は複数の分離したデバイスに特有な減結合容量性素子を与えるよう構成可能なコア容量性積層体を有するプリント回路基板を提供する。このように、実施例に応じて特定の値を具えた高い静電容量又は複数の分離した内蔵型の平らなコンデンサ又はディスクリートの値のコンデンサを与えるよう容量性積層体を選択的に構成する。

図６は、コア容量性積層体６００を構成して本発明に係る高容量密度を有する平らな容量性素子を与える方法を示す。容量性積層体６００は、コア容量性素子６０２、第１の容量性素子６０４、及び第２の容量性素子６０６を有している。コア容量性素子６０２は、第１及び第２の導電層（フォイル）６１０及び６１４間に挟まれた硬化した誘電層６１２を有している。第２の誘電層６１８でコーティングされた（又は結合された）第３の導電層６１６で第１の容量性素子６０４を形成する。同様に、第２の容量性素子６０６を第３の誘電層６２２でコーティングされた第４の導電層６２０で形成する。

第１の導電ビア６２４が、第３の導電層６１６及び第２の導電層６１４に結合されており、これら双方の層は平行な接地層である。クリアランス６２６は、第１の導電層６１０からビア６２４を電気的に絶縁している。第２のクリアランス６２８は、第４の導電層６２０からビア６２４を電気的に絶縁している。

第２の導電ビア６３０は、第１の導電層６１０及び第４の導電層６２０に結合されており、これら双方の層が平行な電力層である。第３のクリアランス６３４が、第２の導電層６１４からビア６３０を電気的に絶縁している。第４のクリアランス６３２が、第３の導電層６１６からビア６３０を電気的に絶縁している。

本実施例では、高い容量密度を有する内蔵型の平らなコンデンサが、（平行に結合されている）第２及び第３の導電層６１４及び６１６及び（平行に結合されている）第１及び第４の導電層６１０及び６２０を電気的に結合することによって形成される。このように、第２及び第３の導電層６１４及び６１６及び第１及び第４の導電層６１０及び６２０の組み合わせの間に形成されたこのような多層の内蔵型の平らなコンデンサにデバイスを結合する。

複数レベルの平行層を内蔵型容量性積層体６００に加えて非常に高い容量密度を構築してもよく、これにより、競合する他のものよりも１平方インチ当たりにおいて潜在的に非常に高い静電容量を実現する。

一実施例では、誘電層６１２が、約２４ミクロンの厚さの誘電材料（例えば、Ｆａｒａｄｆｌｅｘ ２４，Ｄｕｐｏｎｔ Ｈｋ，等）である（又はこれを有する）。誘電層６１８及び６２２は、それぞれナノ粉末が詰まっている２乃至２４ミクロンの厚さの誘電材料である。容量性積層体６００のトータルの厚さは、４乃至８インチ（ミル）である。ナノ粉末は、例えばチタン酸バリウムといった焼成又はプリ焼成材料である。誘電材料及び／又はナノ粉末材料の特性を調整して異なるレベルの性能を達成し得ることに留意されたい。

ある容量性積層体６００は、回路基板上の１又はそれ以上のデバイスに複数の分離したデバイスに特有な減結合容量性素子を与えるよう構成可能である。このため、共有内蔵型静電容量を具えたＰＣＢ上の全ての電子デバイスを減結合する代わりに、このような態様が様々な電子デバイスに結合し得る複数の絶縁された容量性素子を与える。さらに、１つの電子デバイスが、容量性積層体６００の異なる容量性素子に結合された異なるリード線を有してもよい。

図７は、容量性積層体５００を構成して一実施例に係る複数の分離した平らな容量性素子を与える方法を示す。本実施例では、第１の容量性素子７０２を第１の導電層６１０と第３の導電層６１６との間に形成する。ビア７０６を第１の導電層６１０及び第１のクリアランス７０８に結合して、第１の導電層６１０及び第３の導電層６１６間で電子デバイスを減結合し得る。

第２の容量性素子７０４を、第２の導電層６１４及び第４の導電層６２０間で同じように形成する。ビア７１０を第２の導電層６１４に結合してクリアランス７１２を通すことで電子デバイスを第２の導電層６１４及び第４の導電層６２０間で減結合し得る。

コア容量性基板６０２によって（すなわち、第１の導電層６１０及び第２の導電層６１４間に）第３の容量性素子６０２を同様に形成する。第２の導電層６１４にビア７１０を結合しクリアランス７１４及び７１６に通すことで、（ビア７１０を通して）第２の導電層６１４及び（ビア７０６を通して）第１の導電層６１０間で電子デバイスを減結合し得る。

このような方法では、４つの導電層から成る容量性積層体６００を、３つの分離した平らなコンデンサ７０２、７０４、及び６０２を与えるよう構成する。これにより、雑音のある部品（デバイス）をより静かな通電を要する他の部品（デバイス）から分けることが可能となる。

１又はそれ以上の所望の容量性素子を与えるよう容量性積層体を構成するこのような概念を、積層体において利用可能な導電層の数及び回路部品の減結合の要請に応じて拡張してもよい。

図８は、容量性積層体８００を構成して電子部品を減結合するための複数の分離した容量面を与える実施例を示す。容量性積層体８００は、間に誘電層を具えた複数の導電フォイル８１２、８１４、８１６、及び８１８によって形成された複数の交互に並ぶ接地層及び電力層を有している。容量性積層体８００は、内蔵され又は多層基板のさらなる回路層８３８及び８４２のためのコアとして機能する。これらの追加の回路層８３８を、容量性積層体８００の一方又は双方の平らな面に結合する。このように、容量性積層体８００を追加の回路層の間に挟む。積層体８００は、回路層８３８及び８４２及び／又は回路部品８０８及び８１０に関する１又はそれ以上の電圧の１又はそれ以上の電力面及び／又は接地面を与える。また、接地面８００は、回路部品８０８及び８１０に１又はそれ以上の減結合容量性素子を与える。

第１の部品Ａ８０８（例えば、集積回路デバイス、等）の第１の脚部８３０が、ビア８４０を通して第１の導電フォイル８１２に電気的に接続されている。第１の部品Ａ８０８の第２の脚部８３２が、ビア８０２によって第２の導電フォイル８１４に電気的に接続されている。ビア８０２は、クリアランス８２０によって第１の導電フォイル８１２から電気的に絶縁されている。第１の容量性素子８１３が、第１の部品Ａ８０８にバイパスフィルタリングを与える第１及び第２の導電フォイル８１２及び８１４間に形成されている。

第２の部品Ｂ８１０は、ビア８０４によって第３の導電フォイル８１６に電気的に接続された第１の脚部８３４を有している。ビア８０４は、クリアランス８２２によって第１の導電フォイル８１２から電気的に絶縁されており、ギャップ及び／又はクリアランス８２５によって第２の導電フォイル８１４から絶縁されている。第２の部品Ｂ８１０の第２の脚部８３６は、ビア８０６によって第４の導電フォイル８１８に電気的に接続されている。ビア８０６は、クリアランス８２４、８２６、及び８２８によって他の導電フォイル８１２、８１４、及び８１６から電気的に絶縁されている。第３の導電フォイル８１６と第４の導電フォイル８１８間に、第２の部品Ｂ８１０にバイパスフィルタリングを与える第２の容量性素子８１５を形成する。

図示及び説明した方法で第１の部品Ａ８０８及び第２の部品Ｂ８１０を容量性積層体８００に結合することによって、第２の部品Ｂ８１０を減結合するよう使用される第２の容量性素子８１５から分かれている第１の容量性素子８１３により第１の部品Ａ８０８を減結合する。このため、第１の部品Ａ８０８が高いノイズ部品である場合、その減結合容量性素子８１３を動作で干渉しないように他のデバイスから分離し得る。このような方法では、異なる内蔵型減結合容量性素子を有することによって回路基板上の様々な電子デバイスを互いに分離する。実際に、異なる内蔵型容量性素子によって１つの電子部品についての異なる脚部を減結合する。さらに、図８の実施例では、第２の導電フォイル８１４及び第３の導電フォイル８１６間に第３の容量性素子を形成する。

第１の容量性素子８１３が、第１の部品Ａ８０８に第１の電圧レベルで電力を供給する一方、第２の容量性素子８１５が、第２の部品Ｂ８１０に第２の電圧レベルで電力を供給することに留意されたい。様々な実施例では、第１及び第２の電圧レベルが同じであるか又はそれらが異なっていてもよい。

図９は、容量性積層体９００を構成して電子部品を減結合するための複数の別々のバイパスコンデンサを形成する別の実施例を示す。容量性積層体９００は、間に誘電層を具えた導電フォイル９１２、９１４、９１６、９１８、及び９２０によって形成された複数の交互に並ぶ接地及び電力層を有している。容量性積層体９００は、図１、２、３及び／又は図４の容量性積層体と同じような方法で構成されている。容量性積層体９００は、内蔵されており、又は多層基板の追加の回路層９４２及び／又は９４４のコアとして機能する。これらの追加の回路層９４２及び／又は９４４を、容量性積層体９００の平らな面の一方又は双方に結合する。このため、容量性積層体９００が容量性積層体９００のいずれかの側の回路層９４２及び９４４間に挟まれる。

第１の部品Ａ９０２（例えば、集積回路デバイス）の第１の脚部９３２を、ビア９０６によって第２及び第４のファイル９１４及び９１８に電気的に接続する。ビア９０６をクリアランス９２４、９２２によって第１及び第３の導電フォイル９１２及び９１６から電気的に絶縁する。第１の部品Ａ９０２の第２の脚部９３４をビア９０８によって第３及び第４の導電フォイル９１６及び９２０に電気的に接続する。クリアランス９３０、９２６及び９２８によって導電フォイル９１２、９１４、及び９１８からビア９０８を電気的に絶縁する。これにより、第１の部品Ａ９０２が、平行な複数の容量性素子を有する第１の容量性素子９１７に電気的に接続される。第１の部品Ａ９０２を平行な複数の容量性素子に結合するこれによって、第１の部品Ａ９０２への減結合静電容量が、回路基板アッセンブリに表面実装されるさらなるディスクリートのコンデンサを必要とせずに増加する。

第２の部品Ｂ９０４は、導電ビア９４４によって第１の導電フォイル９１２に電気的に接続された第１の脚部９３６を有している。第２の部品Ｂ９０４の第２の脚部９３８は、ビア９１０によって第２の導電フォイル９１４に電気的に接続されている。クリアランス９４０によって導電フォイル９１２からビア９１０を電気的に絶縁する。このように、第２の部品Ｂ９０４は、第１の部品Ａ９０２の第１の容量性素子９１７から分離された第２の容量性素子９１５に結合されている。第１の部品Ａ９０２がより大きな静電容量を要する高いノイズデバイスの場合には、このような構成により静電容量が増加し、第１の部品Ａ９０２のバイパスする第１の容量性素子９１７を、第２の部品Ｂ９０４の第２の容量性素子９１５から分離する。このため、第１の部品Ａ９０２によって発生するノイズが第２の部品Ｂ９０４と干渉しない。

図８及び図９で説明した実施例は、容量性積層体８００及び９００の一方の側に配置された電子部品を示すが、部品を容量性積層体の両側に結合してもよい。

図１０は、容量性積層体１０００を構成して両面回路基板に対して電子部品を減結合するための複数の別々のバイパスコンデンサを形成するさらに別の実施例を示す。容量性積層体１０００は、間に誘電層を具えた複数の導電フォイル１０１２、１０１４、１０１６、及び１０１８によって形成された複数の交互に並ぶ接地及び電力層を有している。容量性積層体１０００は、内蔵されており、又は追加の回路又は多層基板の一つの層１０３８及び１０３９のためのコアとして機能する。このため、容量性積層体１０００は、追加の回路又は単一層１０３８及び１０３９間に挟まれ又は内蔵されている。

第１の部品Ａ１００８は、第１の回路層１０３８に実装されている。第１の部品Ａ９１００８（例えば、集積回路デバイス、等）の第１の脚部１０３０が、導電ビア１０４０を介して第１の導電フォイル１０１２に電気的に接続されている。第１の部品Ａ１００８の第２の脚部１０３２がビア１００２によって第２の導電フォイル１０１４に電気的に接続されている。ビア１００２は、クリアランス１０２０によって第１の導電フォイル１０１２から電気的に絶縁されている。第１の部品Ａ１００８にバイパスフィルタリングを与える第１の容量性素子１０１３を第１及び第２の導電フォイル１０１２及び１０１４間に形成する。同様に、部品Ａ１００８の第３の脚部１０３４をビア１００４によって第３の導電フォイル１０１６に電気的に接続する。ビア１００４は、クリアランス１０２２によって第１の導電フォイル１０１２から電気的に絶縁されており、クリアランス１０２５によって第２の導電フォイル１０１４から分離されている。第１の部品Ａ１００８の第４の脚部１０３６が、ビア１００６によって第４の導電フォイル１０１８に電気的に結合されている。ビア１００６をクリアランス１０２４、１０２６及び１０２８によって他の導電フォイル１０１２、１０１４、及び１０１６から電気的に絶縁する。第３の導電フォイル１０１６及び第４の導電フォイル１０１８間に、第１の部品Ａ１０１０にバイパスフィルタリングを与える第２の容量性素子１０１５を形成する。

第２の回路部品Ｂ１０１０を第２の回路層９３９に実装する。第１の脚部９４２をビア１０４６によって第３の導電フォイル１０１６に電気的に接続する。ビア９４２は、クリアランス１０５０によって第４の導電フォイル９１８から電気的に絶縁されている。第２の回路部品Ｂ１０１０の第２の脚部１０４４をビア１０４８によって第２の導電フォイル１０１４に電気的に接続する。ビア１０４８は、クリアランス１０５２及び１０５４によって他の導電フォイル１０１６及び１０１８から電気的に絶縁されている。第２の導電フォイル１０１４及び第３の導電フォイル１０１６間に、第２の回路部品Ｂ１０１０にバイパスフィルタリングを与える第２の容量性素子１０５６を形成する。

図１０に示す実施例により、回路部品Ａ１００８を２つの分離した容量性素子１０１３及び１０１５に結合し得る一方、回路基板Ｂ１０１０を別の分離した容量性素子１０５６に結合し得る。

導電フォイルを容量性積層体に結合する前、導電フォイルを容量性積層体に加えた直後、及び／又は全ての導電フォイルを容量性積層体に加えた後、といった製造時のいつでも、各導電層にクリアランスの絶縁ギャップを形成する。ドリル、パンチ、レーザ、及び／又はエッチング技術といった、当技術分野で既知の方法を用いてクリアランス及び又は絶縁ギャップを形成する。

図１１は、容量性積層体に絶縁された減結合容量性素子を形成するための一実施例に係る方法を示す。多数の電気的に絶縁された容量層を有する平らな容量性積層体を形成する（ステップ１１０２）。このような容量性積層体を、例えば図１、２、及び又は図３で説明され図示されるよう形成する。そして、第１の所望の容量密度を有する第１の容量性素子を、容量性積層体の２つの導電層間に形成する（ステップ１１０４）。第１の回路部品を第１の容量性素子に結合する（ステップ１１０６）。一実施例では、第１の容量性素子の第１の容量密度を、第１の回路部品の電気的特性及び／又は必要性に従ってバイパス静電容量を与えるよう選択する。第２の所望の容量密度を有する第２の容量性素子を、容量性積層体の２つの導電層間に形成し、これにより、第２の容量性素子が第１の容量性素子から電気的に絶縁される（ステップ１１０８）。第２の回路部品は、第２の容量性素子でよい（ステップ１１１０）。第１の回路部品の電気的特性及び／又は必要性に従ってバイパス静電容量を与えるよう第２の容量密度を選択する。ある実施例では、第１の容量密度及び第２の容量密度が同じである。他の実施例では、第１及び第２の容量密度が異なる。

さらなる容量性素子を、容量性積層体の２又はそれ以上の導電層間に同じように形成してもよく、これにより、追加の容量性素子が第１及び第２の容量性素子から互いに電気的に絶縁される（ステップ１１１２）。追加の回路部品を追加の容量性素子に結合してもよい（ステップ１１１４）。

各容量性素子を形成するために、各層を容量性積層体に加える際又は容量性積層体に複数の層を加えた後に、容量性積層体の１又はそれ以上の層にクリアランスを形成する。

ある実施例では、図１１に示す平らな容量性積層体を図１、２、３、及び／又は図４に示す方法によって形成する。

内蔵型のディスクリートのコンデンサ
さらに別の新規な態様が、多層プリント回路基板で使用され１又はそれ以上のデバイスに局在減結合静電容量を与える内蔵型容量性積層体の中にディスクリートのコンデンサを形成することを提供する。例えば、サブアッセンブリとして容量性積層体を構成し、回路基板の中に内蔵する前に欠陥を検査する。容量性積層体の導電層の部分又は領域と絶縁することによって、ディスクリートの積層コンデンサを形成する。誘電層の所定の容量密度のために適切に大きさを決めた部分又は領域によって、所望の容量値を得る。

図１２は、容量性積層体１２００の１又はそれ以上の層を分割して、１又はそれ以上の回路部品にさらなる減結合静電容量を与える一実施例を示す。容量性積層体１２００を、例えば、図１、２、３、４、５、６、７、８、９、１０及び／又は１１に示すよう形成する。例えば、導電層１２０４及び１２０６間に挟まれた誘電層１２０２を有するコア容量性要素１２１４が、さらなる誘電層１２０８及び１２１０及び導電層１２０６及び１２１２を結合させるためのベースとして機能する。容量性積層体１２００は、複数の導電層及び誘電層、さらに製造又は修正なしに使用される１又はそれ以上の容量性素子を規定するクリアランスの電力／接地パターンを有している。

１又はそれ以上の導電層にパターンを形成して、別々の容量領域を規定する。例えば、第１の導電層１２０６に、パターンを形成し、エッチングし、又はそうでなければ第１の導電層１２０６の残りの部分から電気的に絶縁された領域１２１６、１２１７及び１２１８を規定するよう加工してもよい。容量性積層体１２００を形成及び／又はその欠陥の検査した後に、それを大規模なプリント回路基板に内蔵する。

第１の導電層１２０６によって与えられる静電容量とは独立して、電気的に絶縁された領域１２１６、１２１７及び／又は１２１８もまた、１又はそれ以上の電子デバイスを独立して減結合するよう機能する。絶縁領域１２１６、１２１７、及び１２１８及び対応する対向する層（例えば、導電層１２０４）間にディスクリートのコンデンサを形成する。絶縁領域１２１６、１２１７及び１２１８によって与えられる静電容量の大きさを、各領域（例えば、長さ×幅）の部分及び誘電層（例えば、誘電層１２０８）の容量領域によって規定する。このような方法では、電子デバイスを絶縁領域によって規定される所望の容量値に合わせる。

また、隣接する導電層にクリアランス（例えば、穴）を作成し、絶縁領域１２１６、１２１７、及び１２１８と短絡があるかどうかを判定することによって、各層を容量性積層体に加えた後に絶縁領域１２１６、１２１７、及び１２１８の信頼性を検査してもよい。

各導電層／フォイルを容量性積層体に加える際に、エッチング又は他の機械的又は化学的プロセスによって、内蔵型ディスクリートのコンデンサの絶縁領域を規定してもよいことに留意されたい。本書に記載の方法により、導電層／フォイル上にいかなる形状及び／又は大きさのコンデンサを形成し得ることで、表面実装されるコンデンサの必要性を減らし、結果的に小さな表面積の回路基板が潜在的に可能となる。

図１３は、同じ導電層の他の領域から電気的に絶縁された異なる部分又は領域に容量性積層体１３０２の１又はそれ以上の導電層を分割するさらに別の実施例を示す。本実施例では、容量性積層体１３０２の導電層１３００を、複数の領域１３０４、１３０６，１３０８、及び１３１０に分割する。多層回路基板又は半導体パッケージに中に内蔵される際に、これらの分離領域１３０４、１３０６、１３０８、及び１３１０は、異なる電圧で動作する。

図１４は、一実施例に係る内蔵型積層コンデンサを有する回路基板を製造するための方法を示す。１又はそれ以上の平らな容量性素子を規定する多数の導電層を有する容量性積層体を形成する（ステップ１４０２）。一実施例では、（例えば、図１、２、３、４、５、６、７、８、９、１０、１１、１２、及び／又は図１３に示すように）容量性積層体を形成する。このような容量性積層体は、容量性積層体のいずれかの側に回路層を結合させるコアとして機能する。容量性積層体の第１の導電層の中に第１の電気的に絶縁された領域を規定する（ステップ１４０４）。この電気的に絶縁された領域を、容量性積層体の上に第１の導電層を積層するプロセスの間に、形成又は規定してもよい。１又はそれ以上の回路基板層を容量性積層体に結合する（ステップ１４０６）。回路基板の最外層から容量性積層体の第１の導電層に延びる第１の導電ビアを形成する（ステップ１４０８）。回路基板の最外層から第１の導電層の第１の絶縁領域に延びる第２の導電ビアを形成する（ステップ１４１０）。回路基板の最外層から容量性積層体の第２の導電層に延びる第３の導電ビアを形成する（ステップ１４１２）。第１及び第２の導電層間に第１のバイパスコンデンサを規定し、第１の絶縁領域及び第２の導電層によって第２のバイパスコンデンサを規定する（ステップ１４１４）。第１及び第３のビア間で第１の回路部品を結合して、第１の回路部品の第１のバイパスコンデンサを与える（ステップ１４１６）。同様に、第２及び第３のビア間で第２の回路部品を結合して、第２の回路部品の第２のバイパスコンデンサを与える（ステップ１４１８）。ある実施例では、１つの回路部品の異なる電気的脚部を、第１及び第２のバイパス静電容量によって減結合してもよい。第１の電気的に絶縁された領域の部分を所望の静電容量を得るよう選択してもよい。

チップスケール包装のための内蔵型容量性積層体
図６、７、８、９及び／又は図１０に示すように、本開示に係る容量性積層体は、回路基板又は電子プラットフォームのコア基板の中に複数のバイパス容量層を内蔵していることで、寄生インダクタンスを減らす。すなわち、表面実装されるディスクリートのコンデンサの代わりに内蔵型コンデンサを使用することで、信号が伝送される経路長を減らし、これにより寄生インダクタンスを減らす。結果として、開示されている容量性積層体の様々な実施例は、容量性素子を回路部品の近くに移動させることによって、信号の経路長を減らす。

従来技術では、半導体デバイスは一般に、半導体パッケージが結合される回路基板上に配置された別々のディスクリートのコンデンサによって減結合される。

本発明の容量性積層体の一実施例では、容量性積層体が半導体パッケージの中に内蔵される。上記の方法により非常に薄い容量性積層体を作製することが可能となるため、回路基板上ではなく半導体パッケージの中に容量性素子を内蔵することが可能となる。

図１５は、チップスケールパッケージ１５００の中で容量性積層体を使用して、半導体デバイス１５０２に局在的な静電容量を与える一実施例を示す。チップスケールパッケージ１５００は、コア容量性素子１５０４を具えている容量性積層体を有している（すなわち、誘電層１５１４が導電層１５２０及び１５２２及び複数の誘電層１５１２及び１５１６及び導電フォイル１５１０及び１５１４の間に挟まれている）。本実施例では、容量性積層体が１又はそれ以上の回路層１５０６及び１５０８間に挟まれている。半導体回路１５０２を第１の回路層１５０６に結合してもよい。第１の回路層１５０６にパターンを形成して導電ビア１５２６、１５２８、１５３０、及び１５３４が半導体回路１５０２の異なる脚部に結合し得る。

本実施例では、半導体回路１５０２が容量性積層体の２つの異なった容量性素子に結合されている。第２の導電層１５１０及び第１の導電フォイル１５２０に挟まれた第１の誘電層１５１２によって第１の容量性素子１５４２を形成する。第２の導電フォイル１５２２及び第３の導電フォイル１５２４間に挟まれた第２の誘電層１５１６によって第２の容量性素子１５４４を形成する。第１のビア１５２８及び第２のビア１５３０が、半導体回路１５０２の２つの異なる脚部を第１の容量性素子１５４２に結合する。第３及び第４のビア１５２６及び１５３４が、半導体回路１５０２の２つの異なる脚部を第２の容量性素子１５４４に結合する。このような方法では、半導体回路１５０２のためのバイパス静電容量を、チップスケールパッケージ１５００の中に収容してもよい。

そして、チップスケールパッケージ１５００を回路基板１５３６に結合する。例えば、ボールグリッドアレイを使用して、チップスケールパッケージ１５００の複数のバンプ１５３８を回路基板１５３６上の対応するパッド１５４０に結合してもよい。

ここに記載した態様を様々な大きさ及び／又は材質の回路層上で実施してもよいことが、明らかに理解できるであろう。例えば、（ａ）容量性積層体を製造及び検査する方法、（ｂ）複数の分離した平らな容量性素子を提供する方法、及び／又は（ｃ）内蔵型積層コンデンサ（又は容量性積層体）を、多層基板、シリコン基板、半導体デバイス、チップスケールパッケージ等でそれぞれ実施してもよい。ある実施例では、電子デバイスを結合する多層回路基板の部分として容量性積層体を実施する。他の実施例では、集積回路及び／又はマイクロ電子デバイスを結合又は形成する半導体のシリコン基板（例えば、ウェハー）の部分として容量性積層体を実施してもよい。

図１乃至１５に示す１又はそれ以上の構成要素、ステップ、及び／又は機能を、本発明から逸脱せずに、１つの構成要素、ステップ、及び／又は機能の中に再構成及び／又は結合してもよく、又はいくつかの構成要素、ステップ、及び／又は機能に分けてもよい。また、さらなる要素、構成要素、ステップ、及び／又は機能を本発明から逸脱せずに加えてもよい。

特定の典型的な実施例を説明及び添付図面で図示したが、これらの実施例は本発明の単なる具体例であって本発明の範囲を限定するものではなく、様々な他の変更が可能であるため本発明は図示及び説明される特定の構成及び配置に限定されないことに留意されたい。当業者は、説明した好適な実施例の様々な適合及び変更を本発明の範囲及び精神から逸脱することなしに構成し得ることを理解するであろう。このため、添付の特許請求の範囲内で、本書に特に記載した以外のようにして本発明を実施し得ることに留意されたい。

Claims (18)

1. 高い容量密度を具えた容量性積層体を製造するための方法であって、
   第１の導電層及び第２の導電層間に挟まれた、０．５乃至４ミル（ｍｉｌ）の厚さを有する第１の誘電コア層を有する実質的に硬質で平らなコア容量性基板であって、さらなる導電層及び誘電層を結合するための構造的剛性を与える実質的に硬質なコア容量性基板を形成するステップと；
   ０．１２乃至１ミルの厚さを有する第１の導電フォイルを、所望の誘電率を達成するよう選択されたナノ粉末が詰まっている未硬化又は半硬化誘電材料を有し、厚さが前記第１の誘電コア層の厚さよりも薄い第２の誘電層でコーティングするステップであって、前記第２の誘電層は１平方インチ当たり５乃至６０ナノファラッドの容量密度を提供し、且つ０．８乃至１ミルの厚さを有する、ステップと；
   前記第１の導電層に１又はそれ以上のクリアランスのパターンを形成するステップと；
   前記第２の誘電層を前記第１の導電層に結合する前に、前記第１の導電層の前記１又はそれ以上のクリアランスにエポキシを充填するステップと；
   前記第２の誘電層の露出面を前記第１の導電層に結合するステップと；
   前記第２の誘電層の前記誘電材料を硬化させるステップと；
   前記コア容量性基板の上にそれぞれの誘電層を積層して形成する際に、前記第２の誘電層および次の誘電層の完全性を順次検査するステップと；
   を具えていることを特徴とする方法。
2. さらに、前記第２の誘電層を前記第１の導電層に結合する前に前記エポキシを硬化させるステップを具えていることを特徴とする請求項１に記載の方法。
3. さらに、前記第２の誘電層を前記第１の導電層に結合する前に前記エポキシを平らにするステップを具えていることを特徴とする請求項１に記載の方法。
4. さらに、第２の導電フォイルを、所望の誘電率を達成するよう選択されたナノ粉末が詰まっている未硬化又は半硬化誘電材料を有する第３の誘電層でコーティングするステップと；
   前記第３の誘電層の露出面を前記第２の導電層に結合するステップと；
   前記第３の誘電層の前記誘電材料を硬化させるステップと；
   を具えていることを特徴とする請求項１に記載の方法。
5. 前記第１の導電フォイル及び第１の導電層が第１の容量性素子を規定し、
   前記第２の導電フォイル及び第２の導電層が第２の容量性素子を規定することを特徴とする請求項４に記載の方法。
6. さらに、前記第１の導電層と第２の導電フォイルとの間に第１の導電ビアを形成するステップと；
   前記第２の導電層と第１の導電フォイルとの間に第２の導電ビアを形成するステップと；
   を具えており、
   容量密度が高い容量性素子を、前記第１の導電層及び第２の導電フォイル間並びに前記第２の導電層及び第１の導電フォイル間に形成することを特徴とする請求項４に記載の方法。
7. さらに、前記第１の導電層と前記第１の導電フォイルとの間に第１の絶縁容量性素子を形成するステップと；
   前記第２の導電層と前記第２の導電フォイルとの間に第２の絶縁容量性素子を形成するステップと；
   前記第１の導電層と前記第２の導電層との間に第３の絶縁容量性素子を形成するステップと；
   を具えていることを特徴とする請求項４に記載の方法。
8. 前記第２の誘電層が誘電膜を有しており、
   前記第２の誘電層で前記第１の導電フォイルをコーティングするステップが、前記第１の導電フォイルの上に前記誘電膜を積層するステップを有していることを特徴とする請求項１に記載の方法。
9. さらに、前記第１の導電フォイルに、前記第１の導電フォイルの残りの部分から電気的に絶縁された第１の領域を形成するステップを具えており、
   前記第１の領域及び前記第１の導電層が、前記第１の導電フォイルの残りの部分及び前記第１の導電層から分離した容量性素子を形成することを特徴とする請求項１に記載の方法。
10. 前記第１の領域の大きさ及び前記第２の誘電層の容量密度が、所望の１平方インチ当たり約２２ナノファラッドの容量値を達成するよう選択されることを特徴とする請求項９に記載の方法。
11. 多層の内蔵型容量性積層体を製造するための方法であって、
    第１の導電層及び第２の導電層間に挟まれた第１の誘電コア層を有する実質的に硬質で平らなコア容量性基板であって、さらなる導電フォイル及び誘電層のための構造的剛性を与える実質的に硬質なコア容量性基板を形成するステップと；
    ０．１２乃至１ミルの厚さを有する第１の導電フォイルを、所望の誘電率を達成するよう選択されたナノ粉末が詰まっている未硬化又は半硬化誘電材料でコーティングして、厚さが前記第１の誘電コア層の厚さよりも薄い第２の誘電層を形成するステップであって、前記第２の誘電層は０．８乃至１ミルの厚さを有する、ステップと；
    前記第１の導電層に１又はそれ以上のクリアランスのパターンを形成するステップと；
    前記第２の誘電層を前記第１の導電層に結合する前に、前記第１の導電層の前記１又はそれ以上のクリアランスにエポキシを充填するステップと；
    前記第１の導電層に前記第２の誘電層を結合するステップと；
    前記コア容量性基板の上にそれぞれの誘電層を積層して形成する際に、前記第２の誘電層および次の誘電層の完全性を順次検査するステップと；
    順次検査された誘電層のいずれかに欠陥が見付かった場合に前記容量性積層体を廃棄するステップと；
    を具えていることを特徴とする方法。
12. 前記第１の導電層及び前記第１の導電フォイルが電気的に結合される場合に、前記第２の誘電層が欠陥を有することを特徴とする請求項１１に記載の方法。
13. 前記第１の導電層及び前記第１の導電フォイル間のインピーダンスが所望の閾値よりも小さい場合に、前記第２の誘電層が欠陥を有することを特徴とする請求項１１に記載の方法。
14. 前記第１の導電層に前記第２の誘電層の露出面を結合するステップが、前記第２の誘電層及び前記第１の導電フォイル間にエポキシ層を使用するステップを有していることを特徴とする請求項１１に記載の方法。
15. 前記第１の導電フォイルの上に追加層を結合する前に、前記第２の誘電層の完全性が検査されることを特徴とする請求項１１に記載の方法。
16. 電子的相互接続プラットフォームを製造する方法であって、
    電子的相互接続プラットフォームが、平らな容量性積層体と、第１の回路部品と、を具えており、当該製造方法において、
    前記容量性積層体が請求項１に記載された方法を用いて製造され、第１及び第２の導電層並びに１又はそれ以上の交互に並ぶ誘電層及び導電フォイルが、分離した容量性素子として機能するよう構成可能であり、
    前記容量性積層体の少なくとも一方の側に、１又はそれ以上の信号層が結合され、
    前記第１の回路部品が、前記容量性積層体の１又はそれ以上の導電フォイルの中の第１の導電フォイルと第１の導電層との間に形成された第１の分離した容量性素子に電気的に結合されることを特徴とする方法。
17. 前記第１の回路部品が、さらに、前記容量性積層体の前記第２の導電層と１又はそれ以上の導電フォイルの中の第２の導電フォイルとの間に形成された第２の分離した容量性素子であって、前記第１の分離した容量性素子とは別個の第２の分離した容量性素子に結合されることを特徴とする請求項１６に記載の方法。
18. 前記電子的相互接続プラットフォームがさらに、前記平らな容量性積層体、前記１又はそれ以上の信号層、及び前記第１の回路部品を収容するチップスケールパッケージを具えていることを特徴とする請求項１６に記載の方法。

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