JP6094159B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、例えば高周波の動作周波数で動作するＨＦＥＴ（ｈｅｔｅｒｏ−ＦＥＴ）やＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の製造方法に関する。

特許文献１には、基板上のＳｉＯ_２層に開口を形成し、この開口に露出した基板に対してゲート電極を形成する技術が開示されている。ＳｉＯ_２層の開口は、パターニングされたレジストのパターンどおりに形成される。従ってレジストパターンの幅とゲート電極の幅が等しくなる。

特開平２−０１２８３８号公報

半導体層上にゲート電極を形成するプロセスは、半導体層表面へのダメージを低減しつつ、ゲート長を短くできるものであることが好ましい。ゲート長を短くするためにはゲート電極の幅を短くしなければならない。この場合、ゲート電極を形成するための絶縁層パターンをドライエッチングで形成することが一般的である。

しかしながら、ドライエッチングに伴うプラズマにより半導体層表面にダメージを与えてしまう問題があった。他方、ゲート電極を形成するための絶縁層パターンをウェットエッチングで形成しようとすると、半導体層表面へのダメージは低減できるが微細加工が困難となる問題があった。

特許文献１に開示の技術では、レジストパターンの幅とゲート電極の幅が等しくなるので、ゲート電極の幅を短くするためには高性能の露光装置が必要となる問題があった。

本発明は、上述のような課題を解決するためになされたもので、簡単な方法で半導体層表面へのダメージを低減しつつ、電極の幅を短くできる半導体装置の製造方法を提供することを目的とする。

本願の発明に係る半導体装置の製造方法は、基板に形成された半導体層上に第１層を形成する工程と、該第１層上に第２層を形成する工程と、該第２層の上方にパターニングされたマスクを形成する工程と、該第２層の該マスクに覆われていない部分をエッチングする工程と、該第１層をウェットエッチングして該第１層の幅を該マスクの幅よりも短くするウェットエッチング工程と、該マスクを除去する工程と、該ウェットエッチング工程の後に該半導体層の上と該第２層の上に、該半導体層の上の絶縁層と該第２層の上の絶縁層がつながらないように絶縁層を形成する工程と、該第１層と該第２層を除去し、該絶縁層に開口を形成する工程と、該半導体層の表面のうち、該開口により露出した部分に電極を形成する工程と、を備える。そして、該第１層は該第２層より該ウェットエッチング工程におけるエッチングレートが高いことを特徴とする。

本発明によれば、電極を形成するための絶縁層パターンをウェットエッチングで形成するので、簡単な方法で半導体層表面へのダメージを低減しつつ、電極の幅を短くできる。

本発明の実施の形態１において、半導体層表面に第１層と第２層を形成したことを示す断面図である。 マスクを形成したことを示す断面図である。 第２層のマスクに覆われていない部分をエッチングしたことを示す断面図である。 ウェットエッチング工程後の半導体装置の断面図である。 マスクを除去したことを示す断面図である。 絶縁層を形成したことを示す断面図である。 絶縁層に開口を形成したことを示す断面図である。 電極形成方法の一例を示す断面図である。 電極形成方法の一例を示す断面図である。 本発明の実施の形態２において、Ｓｉ酸化物を形成したことを示す断面図である。 パターニングされたマスクを形成したことを示す断面図である。 Ｓｉ酸化物にアッシング処理を施したことを示す断面図である。 マスクを除去したことを示す断面図である。 ウェットエッチング工程後の半導体装置の断面図である。 絶縁層を形成したことを示す断面図である。 Ｓｉ酸化物と酸素リッチ部を除去したことを示す断面図である。 電極形成方法の一例を示す断面図である。 電極形成方法の一例を示す断面図である。

本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について図を参照して説明する。まず、半導体層上に絶縁膜を成膜する。図１は、基板１０に絶縁膜から成る第１層と第２層を形成したことを示す断面図である。基板１０は、例えばＳｉＣで形成されている。基板１０の表面側には、例えばＧａＮ又はＡｌＧａＮ等から成る半導体層１０ａがエピ成長されている。そして、半導体層１０ａ上にＳｉＯの第１層１２を形成する。その後、第１層１２上にＳｉＮの第２層１４を形成する。

次いで、第２層１４の上方にパターニングされたマスクを形成する。図２は、マスクを形成したことを示す断面図である。マスク１６は、レジストマスク又はメタルマスクで形成する。マスク１６の幅はＷ１である。

次いで、第２層１４のマスク１６に覆われていない部分をエッチングする。図３は、第２層のマスクに覆われていない部分をエッチングしたことを示す断面図である。このエッチングにより第２層１４は、マスク１６の幅Ｗ１と同じ幅を有する第２層１４Ａとなる。このエッチングは、ウェットエッチでもドライエッチでもよいが、例えばフッ素ラジカルによるドライエッチングを用いる。

次いで、第１層１２をウェットエッチングして第１層１２の幅をマスク１６の幅よりも短くする。この工程をウェットエッチング工程という。図４は、ウェットエッチング工程後の半導体装置の断面図である。ウェットエッチング工程では、フッ酸を含む薬液を用いて第１層１２のエッチングを進める。

ここで、ＳｉＯで形成された第１層１２はＳｉＮで形成された第２層１４Ａよりもウェットエッチング工程におけるエッチングレートが高い。そのため、第２層１４Ａよりも第１層１２のエッチングが早く進む。ウェットエッチング工程後の第１層１２Ａの幅は、最終的にはゲート電極の幅となるので、第１層１２Ａの幅が十分短くなるまでウェットエッチングを実施する。具体的には、ウェットエッチング工程後の第１層１２Ａの幅Ｗ２は、マスク１６の幅Ｗ１よりも短くする。

次いで、マスク１６を除去する。図５は、マスクを除去したことを示す断面図である。次いで、半導体層１０ａ、及び第２層１４Ａの上に絶縁層を形成する。図６は、絶縁層を形成したことを示す断面図である。絶縁層２０は例えばＳｉＮで形成する。

次いで、第１層１２Ａと第２層１４Ａを除去し、絶縁層２０に開口を形成する。図７は、絶縁層に開口を形成したことを示す断面図である。第１層１２Ａと第２層１４Ａは、フッ酸を含む薬液を用いたウェットエッチングで除去する。これにより、絶縁層２０に、幅Ｗ２の開口２０Ａを形成する。

次いで、半導体層１０ａの表面のうち、開口２０Ａにより露出した部分にゲート電極を形成する。ゲート電極は、例えば蒸着リフトオフ法により形成する。図８、９を参照して、蒸着リフトオフ法でゲート電極を形成する場合について説明する。この場合、図８に示すように、ゲート電極形成部分が開口したレジストパターン２１を形成する。その後、当該開口部分の下の半導体層１０ａ、及び絶縁層２０の上、並びにレジストパターン２１の上に電極材料２２を形成する。電極材料２２を形成した後、レジストパターン２１を除去することで、図９に示すゲート長がＷ２のゲート電極２２Ａを形成する。なお、ゲート電極２２Ａの形成は上記の方法に限定されない。例えば絶縁層２０は必要に応じて除去してもよい。

化合物半導体を用いたＨＦＥＴやＨＥＭＴなどの半導体装置において、動作周波数を高周波化するために、ゲート長を短くしてゲート容量を低減することがある。この場合、ゲート電極の幅を短くする。しかしながら、基板上に形成された絶縁層の不要部分を除去しゲート電極を形成するための開口部を得る「パターン抜き」のプロセスでゲート電極の幅を短くしようとすると、高性能な露光装置を要する。また、ドライエッチングでは半導体層表面にダメージを与えてしまうこともあった。

本発明の実施の形態１に係る半導体装置の製造方法によれば、ゲート電極を形成する部分に第１層１２Ａを形成することによりこの部分に絶縁層を形成しない「パターン残し」のプロセスを用いる。つまり、ゲート電極２２Ａの幅は第１層１２Ａの幅で決まる。そして、第１層１２Ａの幅はウェットエッチング工程で短くするので、ウェットエッチング条件を調整することで第１層１２Ａの幅Ｗ２を所望程度まで短くできる。よって、ゲート電極２２Ａの幅を短くできる。

しかも、本発明の実施の形態１に係る半導体装置の製造方法では、半導体層表面に接する層（第１層１２、絶縁層２０）を除去する際にウェットエッチングを利用するので、ドライエッチングの場合と比較して半導体層表面へのダメージを抑制できる。従って、簡単な方法で半導体層表面へのダメージを低減しつつ、ゲート電極の幅を短くすることができる。

ここで、マスクの下に２層の絶縁膜（第１層１２と第２層１４）を形成する意義を説明する。絶縁層２０を形成するときに基板１０上の絶縁層２０と第２層１４Ａ上の絶縁層２０がつながると第１層１２Ａのウェットエッチングができなくなる。これを避けるために、第１層１２と第２層１４の厚さの和を一定以上（所定厚さという）としなければならない。ところで、ウェットエッチング工程では第１層１２をエッチングできればよく、第２層１４Ａはエッチングする必要がない。本発明の実施の形態１に係る半導体装置の製造方法のウェットエッチング工程では第２層１４Ａはほとんどエッチングされず実質的にマスクとして機能する。よって、無駄なエッチングを避けて効率的な処理が可能となる。

本発明の実施の形態１に係る半導体装置の製造方法ではゲート電極２２Ａを形成したが、この方法は他の電極の製造にも応用できる。なお、この変形は以下の実施の形態においても可能である。

また、半導体層１０ａの上に第１層１２と第２層１４を形成したが、更に多くの層を有する複合層を基板の上に形成しても良い。複合層のうち基板に接する層は、複合層の中で最もウェットエッチング工程におけるエッチングレートが高くなるようにする。

実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について図を参照して説明する。まず、半導体層１０ａの上にＳｉ酸化物を形成する。図１０は、Ｓｉ酸化物を形成したことを示す断面図である。Ｓｉ酸化物５０はＳｉＯで形成する。

次いで、Ｓｉ酸化物５０の上にパターニングされたマスクを形成する。図１１は、パターニングされたマスクを形成したことを示す断面図である。マスク５２は幅Ｗ３の開口を有するように形成する。

次いで、Ｓｉ酸化物５０にアッシング処理を施す。図１２は、Ｓｉ酸化物にアッシング処理を施したことを示す断面図である。この工程では、マスク５２から露出したＳｉ酸化物５０にアッシング処理を施す。アッシング処理とは、処理対象を酸化する灰化処理のことである。これによりＳｉ酸化物５０の中に酸素リッチ部５０Ａを形成する。酸素リッチ部５０ＡはＳｉ酸化物５０の底面に至らないようにする。すなわち、酸素リッチ部５０Ａの下方にＳｉ酸化物５０が残るようにする。

次いで、マスク５２を除去する。図１３は、マスクを除去したことを示す断面図である。次いで、ウェットエッチング工程を実施する。図１４は、ウェットエッチング工程後の半導体装置の断面図である。ウェットエッチング工程ではフッ酸を含む薬液を用いる。Ｓｉ酸化物５０はＳｉＯで形成されているので酸素リッチ部５０Ａよりもエッチングが進みやすい性質を利用して、酸素リッチ部５０Ａを残しつつＳｉ酸化物５０のウェットエッチングを進める。そして、酸素リッチ部５０Ａの直下のＳｉ酸化物５０Ｂの幅Ｗ４を酸素リッチ部５０Ａの幅Ｗ３よりも短くする。

次いで、半導体層１０ａの上に絶縁層を形成する。図１５は、絶縁層を形成したことを示す断面図である。絶縁層５４は例えばＳｉＮで形成する。次いで、フッ酸を含む薬液を用いたウェットエッチングでＳｉ酸化物５０Ｂと酸素リッチ部５０Ａを除去する。図１６は、Ｓｉ酸化物と酸素リッチ部を除去したことを示す断面図である。この工程により、絶縁層５４に、幅Ｗ４の開口５４Ａを形成する。

次いで、半導体層１０ａの表面のうち、開口５４Ａにより露出した部分にゲート電極を形成する。ゲート電極は、例えば蒸着リフトオフ法により形成する。図１７、１８を参照して、蒸着リフトオフ法でゲート電極を形成する場合について説明する。この場合、図１７に示すように、ゲート電極形成部分が開口したレジストパターン５５を形成する。その後、当該開口部分の下の半導体層１０ａ、及び絶縁層５４の上、並びにレジストパターン５５の上に電極材料６０を形成する。電極材料６０を形成した後、レジストパターン５５を除去することで、図１８に示すゲート長がＷ４のゲート電極６０Ａを形成する。なお、ゲート電極６０Ａの形成は上記の方法に限定されない。例えば絶縁層５４は必要に応じて除去してもよい。

本発明の実施の形態２に係る半導体装置の製造方法によれば、ウェットエッチング工程により、Ｓｉ酸化物５０Ｂの幅を酸素リッチ部５０Ａの幅よりも短くすることが可能である。そしてウェットエッチング工程の処理内容を調整することでＳｉ酸化物５０Ｂの幅を非常に短くすることが可能である。よって、ゲート電極の幅を短くできる。

また、プロセス中に半導体層表面上と接するように形成された層（Ｓｉ酸化物５０、絶縁層５４）はウェットエッチングされるので、ドライエッチングと比較して半導体層表面へのダメージを抑制できる。また、本発明の実施の形態２に係る半導体装置の製造方法は、実施の形態１と異なり、半導体層の上に複数の層を形成する必要がない。

本発明の実施の形態２に係る半導体装置の製造方法では、Ｓｉ酸化物５０はＳｉＯで形成したが、アッシング処理により酸素リッチ部を形成でき、かつウェット処理で除去可能であればＳｉＯに限定されない。

１０ 基板、 １０ａ 半導体層、 １２、１２Ａ 第１層、 １４，１４Ａ 第２層、 １６ マスク、 ２０ 絶縁層、 ２０Ａ 開口、 ２２ 電極材料、 ２２Ａ ゲート電極、 ５０ Ｓｉ酸化物、 ５０Ａ 酸素リッチ部、 ５０Ｂ Ｓｉ酸化物、 ５２ マスク、 ５４ 絶縁層、 ５４Ａ 開口、 ６０ 電極材料、 ６０Ａ ゲート電極

Claims (4)

1. 基板に形成された半導体層上に第１層を形成する工程と、
   前記第１層上に第２層を形成する工程と、
   前記第２層の上方にパターニングされたマスクを形成する工程と、
   前記第２層の前記マスクに覆われていない部分をエッチングする工程と、
   前記第１層をウェットエッチングして前記第１層の幅を前記マスクの幅よりも短くするウェットエッチング工程と、
   前記マスクを除去する工程と、
   前記マスクを除去する工程の後に前記半導体層の上と前記第２層の上に、前記半導体層の上の絶縁層と前記第２層の上の絶縁層がつながらないように絶縁層を形成する工程と、
   前記第１層と前記第２層を除去し、前記絶縁層に開口を形成する工程と、
   前記半導体層の表面のうち、前記開口により露出した部分に電極を形成する工程と、を備え、
   前記第１層は前記第２層より前記ウェットエッチング工程におけるエッチングレートが高いことを特徴とする半導体装置の製造方法。
2. 前記第１層はＳｉＯで形成され、
   前記第２層はＳｉＮで形成され、
   前記ウェットエッチング工程では、フッ酸を含む薬液を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体層が形成された基板上に、Ｓｉ酸化物を形成する工程と、
   前記Ｓｉ酸化物の上にパターニングされたマスクを形成する工程と、
   前記マスクから露出した前記Ｓｉ酸化物にアッシング処理を施し、前記Ｓｉ酸化物の中に前記Ｓｉ酸化物の底面に至らないように酸素リッチ部を形成する工程と、
   前記酸素リッチ部を形成した後に前記マスクを除去する工程と、
   前記酸素リッチ部を残しつつ前記Ｓｉ酸化物をウェットエッチングして、前記酸素リッチ部の直下の前記Ｓｉ酸化物の幅を前記酸素リッチ部の幅よりも短くするウェットエッチング工程と、
   前記ウェットエッチング工程の後に前記半導体層の上に絶縁層を形成する工程と、
   前記Ｓｉ酸化物と前記酸素リッチ部を除去し、前記絶縁層に開口を形成する工程と、
   前記半導体層の表面のうち、前記開口により露出した部分に電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
4. 前記Ｓｉ酸化物はＳｉＯで形成され、
   前記ウェットエッチング工程では、フッ酸を含む薬液を用いることを特徴とする請求項３に記載の半導体装置の製造方法。

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