JPH0212838A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はショットキーゲート型電界効果トランジスタの
製造方法に関し、特にそのゲート電極の形成方法に関す
る。

〔従来の技術〕

従来、ショットキーゲート型電界効果トランジスタのゲ
ート電極は直接半導体基板上でドライエツチングして形
成していた為、半導体基板表面が直接エツチングプラズ
マに曝される。この為、このプラズマダメージがトラン
ジスタ自身又は集積回路の特性を劣化させる原因の一つ
となっていた。リフトオフ法によるゲート形成方法はこ
のようなダメージの心配はないが、ゲート長の制御性の
点から、微細なゲート電極の形成方法として適していな
い。第３図は、このようなエツチングプラズマに曝され
る領域が比較的小さい従来のゲート形成方法を説明する
為の工程順に並べた半導体チップの縦断面図である。

まずｎ型動作層２．ソース側ｎ＋活性層５ｓ及びドレイ
ン側ｎ＋活性層５ｄを形成したＧａＡｓ基板１の上にＳ
ｉＯ２膜８を被膜する（第３図（ａ））。次に、ドライ
エツチング法によりゲート電極形成部９のＳｉｇｈ膜８
を選択的に除去する（第３図（ｂ））。その後、ゲート
電極金属７でゲート開口部９を埋め込み（第３図（ｃ）
）、不要なゲート電極金属をフォトレジストを用いたド
ライエツチングにより除去することでゲート電極７′を
形成する（第３図（ｄ））。

この方法はＧａＡｓ基板１の表面が直接エツチングプラ
ズマに曝される領域はゲート開口部９のみであるが、こ
の下には動作層２がある為、プラズマダメージはトラン
ジスタのしきい値電圧をばらつかせる原因となる。また
このゲート開口部をウェットエツチングにより形成した
場合、ダメージの心配はなくなるが、サイドエッチの為
、ゲート長がばらつき、トランジスタの特性をばらつか
せる原因となる。

〔発明が解決しようとする課題〕

上述した従来のショットキーゲート型電界効果トランジ
スタのゲート電極形成方法は、半導体基板表面の一部が
直接エツチングプラズマに曝される為、トランジスタ自
身や集積回路の特性が劣化するという欠点がある。また
、ウェットエツチングにより加工した場合ゲート長の制
御性が悪くなり、トランジスタの特性がばらつくという
欠点がある。

〔課題を解決するための手段〕

本発明のショットキーゲート型電界効果トランジスタの
ゲート電極形成方法は、（ａ）イオン注入法等により選
択的に動作層が形成されている半導体基板上に５ｉｆ２
膜等の絶縁膜な被着させる工程と、（ｂ）その絶縁体被
膜を所望のゲート電極形状のフォトレジストパターンを
用いてドライエ。

チングすることにより非ゲート電極形成部の絶縁体被膜
を薄く加工する工程と、（ｃ）フォトレジストを全面に
塗布した後エッチバックして非ゲート電極形成部の薄い
絶縁体被膜のみをフォトレジストで覆いゲート電極形成
部の絶縁体被膜の上部を露出させる工程と、（ｄ）非ゲ
ート電極形成部のフォトレジストをマスクとしてゲート
電極形成部の絶縁体被膜をウェットエツチングにより選
択的に除去する工程と、（ｅ）スパッタリングによりゲ
ート電極金属をゲート電極形成部に埋め込んだ後、フォ
トレジストを用いてドライエツチングすることにより非
ゲート電極形成部の不要なゲート電極金属を除去する工
程と、（ｒ）　０２アッシャ−により非ゲート電極形成
部上のフォトレジストを除去した後、その下の薄い絶縁
体被膜をウェットエツチングにより除去する工程とを有
している。

本発明によれば、半導体基板表面が直接エツチングプラ
ズマに曝されることがなく、かつゲート長の制御性も劣
化させないという効果を有する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
る為の工程順に示した半導体チップの断面図である。

まず、イオン注入法により選択的に動作層２が形成され
ているガリウム砒素基板１上に５ｉＯｚ膜３を被着させ
る（第１図（ａ））。次に、ゲート電極形状パターンの
フォトレジスト層４を用いてドライエツチングすること
により非ゲート電極形成部の５ｉｎ２膜３″を薄く加工
する（第１図（ｂ））。

次に、ゲート電極部のＳｉＯ２膜３′全３′クとしてセ
ルファライン的にソース側ｎ＋活性層５ｓとドレイン側
ｎ＋活性層５ｄをイオン注入で形成し、このままアニー
ルして活性層２，５ｓ、５ｄを活性化させる（第１図（
ｃ））。その後、フォトレジスト６を全面に塗布して平
坦化し、エッチバックしてゲート電極形成部のＳｉ○２
膜３′の上部を露出させる（第１図（ｄ））。更に、非
ゲート形成部のフォトレジスト６をマスクとしてゲート
形成部のＳ　ｉ　Ｏ２膜３′を選択的に除去した後、ゲ
ート電極金属のＷＳｉをスパッタリングにより全面に堆
積させてゲート電極形成部を埋める（第１図（ｅ））。

その後、フォトレジストを用いた選択エツチングにより
、不要な非ゲート電極形成部のゲート電極金属を除去し
、その下のフォトレジスト６を０２アッシャ−で更にそ
の下の５ｉｆ２膜をウェットエツチングにより除去して
ゲート電極を完成させる。

第２図（ａ）〜（ｄ）は本発明の第２の実施例を説明す
る為の工程順に示した半導体チップの断面図である。

非ゲート電極形成部の５ｉ０２３″を薄く加工する工程
までは、第１の実施例の場合と同じである（第２図（ａ
））。第１の実施例ではここでソース側及びドレイン側
のｎ＋活性層を注入して活性化アニールを行なったが、
ここではそれらを行なわないでゲート電極部Ｓ　ｉ　Ｏ
２膜３′の頭出しく第２図（ｂ））　、ゲート電極部５
ｉＯ２３’のウェットエッチ、ゲート電極金属の埋め込
み、加工（第２図（ｃ））を行なう。そしてフォトレジ
スト６及び５ｉＯ２３“を除去した後、ゲート電極７′
をマスクにしてソース側ｎ＋活性層５ｓ及びドレイン側
ｎ＋活性層５ｄを形成しここでアニールを行なう。

この実施例ではソース及びドレイン領域のｎ＋活性層が
ゲートに対して距離を置いて形成される為、ゲート耐圧
が向上するという利点がある。

〔発明の効果〕

以上説明したように本発明はシミツトキーゲート型電界
効果トランジスタの形成工程において、半導体基板表面
がゲート加工時のエツチングプラズマ雰囲気に直接曝さ
れることがないので、プラズマダメージの影響によるト
ランジスタ又は集積回路の特性劣化を抑制することがで
きる効果がある。

また、ゲート形成に用いるフォトレジストパターンは微
細ゲート加工精度に劣るゲート開ロバターンではなく、
従来のゲート残しパターンである為、ゲート長の制御性
も劣化しない。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）および第２図（ａ）〜（ｄ）は各
々本発明の第１および第２の実施例を説明するための工
程順に示した半導体チップの縦断面図、第３図（ａ）〜
（ｄ）は従来の半導体装置の製造方法を説明する為の工
程順に示した半導体チップの縦断面図である。 １・・・・・・ガリウム砒素基板、２・・・・・・ｎ型
動作層、３・・・・・・Ｓｉｇｈ膜（３゛・・・・・・
ゲート電極形成部、３″・・・・・・非ゲート電極形成
部）、４・・・・・・フォトレジス）　（Ｐ　Ｒ）層、
５ｓ・・・・・・ソース側ｎ＋活性層、５ｄ・・・・・
・ドレイン側ｎ＋活性層、６・・・・・・フォトレジス
ト（Ｐ　Ｒ）層、７・・・・・・ゲート金属層（７′・
・・・・・ゲート電極）、８・・・・・・Ｓ　ｉ　Ｏ２
膜、９・・・・・・ゲート開口部。 代理人　弁理士　　内　原　　　晋 茅 ！ 厘 チレ 回 華 回

Claims (1)

【特許請求の範囲】
1. ショットキーゲート型電界効果トランジスタの製造工程
   におけるゲート電極形成工程において、（ａ）イオン注
   入法等により選択的に動作層が形成されている半導体基
   板上にＳｉＯ＿２膜等の絶縁膜を被着させる工程と、（
   ｂ）その絶縁体被膜を所望のゲート電極形状のフォトレ
   ジストパターンを用いてドライエッチングすることによ
   り非ゲート電極形成部の絶縁体被膜を薄く加工する工程
   と、（ｃ）フォトレジストを全面に塗布した後エッチバ
   ックして非ゲート電極形成部の薄い絶縁体被膜上のみを
   フォトレジストで覆いゲート電極形成部の絶縁体被膜の
   上部を露出させる工程と、（ｄ）非ゲート電極形成部の
   フォトレジストをマスクとしてゲート電極形成部の絶縁
   体被膜をウェットエッチングにより選択的に除去する工
   程と、（ｅ）スパッタリングによりゲート電極金属をゲ
   ート電極形成部に埋め込んだ後フォトレジストを用いて
   ドライエッチングすることにより非ゲート電極形成部の
   不要なゲート電極金属を除去する工程と、（ｆ）Ｏ＿２
   アッシャーにより非ゲート電極形成部上のフォトレジス
   トを除去した後その下の薄い絶縁体被膜をウェットエッ
   チングにより除去する工程とを含むことを特徴とする半
   導体装置の製造方法。