JP6077291B2 - 不揮発性メモリ回路 - Google Patents

Description

本発明は、電気的書き込み、読み出し可能な、不揮発性メモリ回路に関する。

ヒューズではなく、メモリによって抵抗値をトリミングすることが可能なブリーダー抵抗回路を備えた半導体集積回路が知られている。従来、ブリーダー抵抗の調整は、ブリーダー抵抗に並列して形成されたヒューズを、レーザー光等で機械的に切断する手法が用いられている。そのため、ブリーダー抵抗のトリミングは、パッケージに組み立てる前にしか行うことができない。一方、ブリーダー抵抗のトリミングにメモリを用いると、組み立て後であっても電気的にトリミングすることが可能となり、下記に示す２点が代表的な効果として挙げられる。
（１）パッケージの状態でトリミングを行い、そのまま出荷することができるので、客先の短納期の要求に対応することが可能である。
（２）パッケージ組み立て時のストレスにより生じる電気特性の変動であるパッケージシフトも含んだ状態でトリミングができるので、高精度化が可能である。

通常、ブリーダー抵抗のトリミングは一度トリミングすれば、その後に蓄積された電荷によって表される情報を書き換える必要がないので、トリミング用のメモリとして、紫外線消去型不揮発性ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を用いたＯＴＰ（One Time Programmable）メモリを使用することができる。

従来の、紫外線消去型不揮発性ＥＰＲＯＭとしては、ホットキャリアを用いて情報である電荷の書き込みを行う不揮発性ＥＰＲＯＭが知られている。ホットキャリアを用いて情報の書き込みを行う従来の不揮発性ＥＰＲＯＭの構造を、図４を例に説明する。

素子分離領域１７が選択的に形成されたＰ型半導体基板１５の一主面に沿って、Ｐ型ウェル１６が形成されている。上記Ｐ型ウェル１６内に、高濃度のＮ型導電体不純物を拡散させることによって、ソース領域１８、及び、ドレイン領域１９が形成されている。上記ソース領域１８、及び、上記ドレイン領域１９が形成された、半導体基板上にゲート酸化膜２０を介して、フローティングゲート２１が形成されている。上記フローティングゲート２１上に、第二の絶縁膜２２を介してコントロールゲート２３が形成され、従来の不揮発性ＥＰＲＯＭは構成されている。電極配線以降(金属配線や保護膜)の構造は、一般的な半導体装置と同様であるので、詳細な説明は割愛する。

次に、従来の不揮発性ＥＰＲＯＭの動作方法について、説明する。
データを書きこむ場合は、ソース−ドレイン間と、コントロールゲートに電圧を印加することで、ホットキャリアを発生させ、ホットキャリアであるホットエレクトロンをフローティングゲートに注入することによって、閾値電圧を変動させる。この閾値電圧の変動前後のデータをデジタル情報の“０”または“１”に対応させる。

データを読み出す場合は、ソース−ドレイン間に電位をかけ、書き込みの有無によって異なる閾値に対応した電流の大小をモニターすることで、“０”または“１”の判定を行う。

しかし、従来の不揮発性ＥＰＲＯＭの場合、このデータの読み出し時にはソース−ドレイン間に電位が印加され、電流が流れるので、ソース−ドレイン間を電子が移動し、その電子の一部が、僅かであるがホットキャリアとなり、フローティングゲートに注入されることによって、閾値が変動してしまう。そのため、読み出し動作を繰り返し行うと、データが書き換わってしまう誤書き込みが問題となる。従って、従来の不揮発性ＥＰＲＯＭには、誤書き込みによる閾値変動の低減が求められている。

特許文献１では、誤書き込みによる閾値変動を低減する為に、下記手法をとっている。図５に、特許文献１記載の発明の概略図を示す。特許文献１では、異なる閾値電圧を持つ不揮発性メモリ（図５のＰＭ１、及び、ＰＭ２）と、上記二つの不揮発性メモリの各フローティングゲートをゲート電圧として持ち、不揮発性メモリの電荷の状態によってスイッチ状態を採れる読み出し用の二つのトランジスタ（図５のＤＭ１、及び、ＤＭ２）を有している。上記二つの読み出し用トランジスタによって、読み出し時には、不揮発性メモリに、電流を流さないようにすることができ、誤書き込みによる閾値変動を防いでいる。

特開２００１−２５７３２４号公報

しかし、特許文献１記載の手法では、誤書き込みによる閾値変動は防ぐことができるが、一つのメモリセルには、閾値の異なる二つの不揮発性半導体メモリに加え、二つの読み出し用トランジスタも必要となる為、メモリセルの面積が大きくなってしまい、コスト面でも不利となる。

そこで本発明の目的は、書き込み特性を犠牲にすることなく誤書き込み防止可能な半導体不揮発性メモリ回路を提供することにある。

本発明では、上記目的を達成するために、次の手段を用いた。
片側ロコスオフセット構造の不揮発性メモリトランジスタを不揮発性メモリ素子として使用し、不揮発性メモリ素子に並列して接続された２組のスイッチトランジスタを制御することで、書き込み時は、非ロコスオフセット側をドレインに、読み出し時は、ロコスオフセット側をドレインとする。定常状態（電源投入されているが、書き込みあるいは読み出しではない状態）時は、不揮発性メモリ素子のソース−ドレイン間に電位がかからないようにする。

上記手法によって、書き込み時は、ドレイン側が、非ロコスオフセット構造なので、ドレイン端近傍で発生するホットキャリアが注入されやすく、従来のロコスオフセット構造ではないメモリトランジスタと同等の書き込み特性が得られ、かつ、読み出し時には、ドレインがロコスオフセット構造になっている為、ドレイン端近傍の電界が緩和され閾値変動の原因となるホットキャリアが発生しづらくなるので、誤書き込みによる閾値変動を小さくすることが可能となる。また、保持状態では、不揮発性メモリ素子のソース−ドレイン間に電位を印加させないので、誤書き込みを防止することができ、書き込み効率を維持しながら、誤書き込みを防止することが可能な不揮発性メモリ回路を提供することができる。

本発明によれば、片側ロコスオフセット構造の不揮発性メモリトランジスタを不揮発性メモリ素子として使用し、上記不揮発性メモリ素子に並列して接続された２組のスイッチトランジスタを制御することで、書き込み時は、非ロコスオフセット側をドレインにすることで従来の非ロコスオフセット型不揮発性メモリ素子と同等の書き込み特性を維持し、読み出し時は、ロコスオフセット側をドレインに、定常状態（電源投入されていて、かつ、書き込み、及び、読み出し以外の状態）時は、不揮発性メモリ素子のソース−ドレイン間に電位がかからないようにすることで、誤書き込みを防止でき、書き込み効率を維持しながら、誤書き込みを防止することが可能な不揮発性メモリ回路を提供すること可能となる。

本発明の実施形態で使用する不揮発性メモリの構造を示す断面図。 本発明の実施形態である不揮発性メモリ回路の概要を示す概略図。 ＳＷ１、ＳＷ２、Ｖ１、Ｖ２の各電位の関係を示す概略図。 従来のNチャネル型不揮発性メモリの構造を示す断面図。 特許文献１記載の発明の概要を示す概略図。 本発明の他の実施形態で使用する不揮発性メモリの構造を示す断面図。

以下、本発明の実施の形態について詳細に説明する。
図１は、本発明の不揮発性メモリ素子の構造を示す断面図である。素子分離領域に用いるのと同様のロコス酸化膜３が選択的に形成されたＰ型半導体基板１の一主面に沿ってＮ型ウェル２が形成されている。Ｎ型ウェル２の形成された半導体基板１の表面の一部にはゲート酸化膜８およびロコス酸化膜３を介してフローティングゲート９が設けられている。ゲート酸化膜８の端部はロコス酸化膜３の一端と接触し、フローティングゲート９の一端はゲート酸化膜８を介して半導体基板１上に位置するが、フローティングゲート９の他端はロコス酸化膜３を介して半導体基板１上に位置する。

フローティングゲート９の一端の半導体基板１表面にはＰ型の不純物が拡散された第一の低濃度領域４が形成され、さらに第一の低濃度領域４のフローティングゲート９との反対側で接触するようにＰ型の不純物が高濃度に拡散された第一のソース兼ドレイン領域６が形成されており、オフセット構造となっている。第一のソース兼ドレイン領域６は、その直近のフローティングゲート９の下に位置するゲート酸化膜が一様な厚さを有しており、膜厚が厚いロコス酸化膜からなる部分を含んでいないオフセット構造であり、非ロコスオフセット構造となっている。

一方、フローティングゲート９の他端に下に位置するロコス酸化膜３の下面には、Ｐ型の不純物を拡散した第二の低濃度領域５が配置され、第二の低濃度領域５及びロコス酸化膜３の他端と接触してＰ型の不純物が高濃度に拡散された第二のソース兼ドレイン領域７が形成されており、同様にオフセット構造となっている。ただし、フローティングゲート９の下に位置するゲート酸化膜の一部がロコス酸化膜３からなっているので、第二のソース兼ドレイン領域７はロコスオフセット構造となっている。ロコス酸化膜３の上に位置するフローティングゲート９の一部には容量結合用酸化膜１０が設けられ、容量結合用酸化膜１０を介して容量的に結合したコントロールゲート１１が設けられている。

第一のソース兼ドレイン領域６、及び、第二のソース兼ドレイン領域７の形成された基板表面と、コントロールゲート１１上には、所望の電位を印加する為の電極配線がコンタクトを介して形成され、本実施の形態で使用するＰチャネル型不揮発性メモリが構成されている。ここで、コンタクト以降の金属配線や保護膜の構造は、一般的な半導体装置と同様であるので、詳細な説明は割愛する。

本実施の形態で使用する、不揮発性メモリの最大の特徴は、片側ロコスオフセット構造であることである。本実施の形態では、Ｐ型基板上のＮウェル領域に形成されたＰチャネル型不揮発性メモリを例に説明したが、Ｎチャネル型不揮発性メモリでも同様な効果が得られる。また、本実施の形態では、非ロコスオフセット側をマスクにより設定されるオフセット構造にしているが、コンベンショナル構造、ＬＤＤ構造、あるいはＤＤＤ構造でも同様の効果が得られる。

次に、図２を用いて、本実施の形態の不揮発性メモリ回路について、Ｐチャネル型不揮発性メモリを使用した場合を例に説明する。第一のソース兼ドレイン領域６の電位をＶ１、第二のソース兼ドレイン領域７の電位をＶ２、コントロールゲート１１の電位をＶｃｇとする。本実施の形態の不揮発性メモリ回路では、Ｐチャネル型不揮発性メモリ素子１２の第一のソース兼ドレイン領域６と並列にスイッチ回路１３が接続され、また、第二のソース兼ドレイン領域７と並列にスイッチ回路１４が接続されている。スイッチ回路１３の入力電位をＳＷ１、スイッチ回路１４の入力電位をＳＷ２とする。この例ではスイッチ回路１３およびスイッチ回路１４はともにＶｄｄ−Ｖｓｓ間に接続されたインバータであり、ＳＷ１、ＳＷ２をそれぞれ入力としている。

まず、書き込み時の動作について説明する。書き込み時は上記スイッチ回路１３の入力電位ＳＷ１を『Ｈｉｇｈ』、上記スイッチ回路１４の入力電位ＳＷ２を『Ｌｏｗ』に制御することによって、非ロコスオフセット構造側の第一のソース兼ドレイン領域６がＶ１＝Ｖｓｓとなりドレインの役割になり、ロコスオフセット構造側の第二のソース兼ドレイン領域７がＶ２＝Ｖｄｄになりソースの役割となる。これによって書き込み時は、非ロコスオフセット側の第一のソース兼ドレイン領域６がドレインとなるので、コントロールゲート１１の電位Ｖｃｇを適切に与えることで、ドレイン端近傍で発生するホットキャリアが注入され、書き込まれる。本実施形態のＰチャネル型不揮発性メモリではコントロールゲート１１の電位Ｖｃｇを電源電圧ＶｄｄとＶｓｓとの間に設定することが可能である。

次に、読み出し時は上記スイッチ回路１３の入力電位ＳＷ１を『Ｌｏｗ』に、上記スイッチ回路１４の入力電位ＳＷ２を『Ｈｉｇｈ』に制御することにより、ロコスオフセット構造側の第二のソース兼ドレイン領域７がＶ２＝Ｖｓｓとなり、ドレインの役割を、非ロコスオフセット構造側の、第一のソース兼ドレイン領域６がＶ１＝Ｖｄｄとなりソースの役割となる。これによって、読み出し時は、ロコスオフセット構造側の第二のソース兼ドレイン領域７がドレインとなるので、ドレイン端近傍の電界が緩和され閾値変動の原因となるホットキャリアが発生しづらくなるので、誤書き込みによる閾値変動を小さくすることが可能となる。

次に、保持状態（回路の電源は投入されているが、書き込みあるいは読み出しはされていない状態）では、スイッチ回路１３の入力電位ＳＷ１を『Ｈｉｇｈ』に、スイッチ回路１４の入力電位ＳＷ２を『Ｈｉｇｈ』に制御することにより、非ロコスオフセット構造側の第一のソース兼ドレイン領域６がＶ１＝Ｖｓｓ、ロコスオフセット構造側の第二のソース兼ドレイン領域７がＶ２＝Ｖｓｓとなる。Ｐチャネル型不揮発性メモリ１２の第一のソース兼ドレイン領域６および第二のソース兼ドレイン領域７に印加される電圧は等しいので、ソース・ドレイン間の電圧Ｖｄｓ＝０Ｖとなり、チャネル電流は流れないので、書き込みは起こらず誤書き込みを防止することが可能となる。

図３は、以上で説明した書き込み、読み出し、保持状態におけるＳＷ１、ＳＷ２、Ｖ１、およびＶ２の電位の関係を示したものである。

本実施の形態の最大の特徴は、ロコスオフセット構造の不揮発メモリ素子を使用することと、不揮発性メモリ素子のソース・ドレインに並列に接続されたスイッチ回路を制御することで、書き込み時、読み出し時、保持状態でのソース、及び、ドレインの電位を調整することである。

図６は本発明の不揮発性メモリ素子の構造であり、他の実施形態を示す断面図である。図１に示した実施形態と異なるのは、第一のソース兼ドレイン領域６とフローティングゲート９との間に第一の低濃度領域４がなく、Ｐ型の高濃度領域である第一のソース兼ドレイン領域６がフローティングゲート９の直下にまで広がっていることであり、いわゆるコンベンショナル構造となっていることである。こうした構造とすることで、メモリの書き込み時にドレインとなるのが高濃度領域の第一のソース兼ドレイン領域６であり、効果的にホットキャリアを発生させることが可能となる。

本実施の形態では、Ｐチャネル型不揮発性メモリを使用した場合を例に説明したが、Ｎチャネル型不揮発性メモリを使用した場合にも、書き込み時と読み出し時の電位を図３に示す関係にすることで、同様の効果が得られる。

以上に説明した本実施の形態により次のような効果を得ることができる。
本発明によれば、片側ロコスオフセット構造の不揮発性メモリトランジスタを不揮発性メモリ素子として使用し、上記不揮発性メモリ素子に並列して接続された２組のスイッチ回路を制御することで、書き込み時は、非ロコスオフセット側をドレインに、読み出し時は、ロコスオフセット側をドレインとする。定常状態（電源投入されていて、かつ、書き込み、及び、読み出し以外の状態）時は、不揮発性メモリ素子のソース−ドレイン間に電位がかからないようにする。

上記手法によって、書き込み時は、ドレイン側が、非ロコスオフセット構造なので、ドレイン端近傍で発生するホットキャリアが注入され、従来のロコスオフセット構造ではないメモリトランジスタと同等の書き込み特性が得られ、かつ、読み出し時には、ドレインがロコスオフセット構造になっているため、ドレイン端近傍の電界が緩和され閾値変動の原因となるホットキャリアが発生しづらくなるので、誤書き込みによる閾値変動を小さくすることが可能となる。また、保持状態では、不揮発性メモリ素子のソース−ドレイン間に電位を印加させないので、誤書き込みを防止することができるので、書き込み効率を維持しながら、誤書き込みを防止することが可能な不揮発性メモリ回路を提供することができる。

１ Ｐ型半導体基板
２ Ｎ型ウェル
３ 素子分離領域
４ 第一の低濃度領域
５ 第二の低濃度領域
６ 第一のソース兼ドレイン領域
７ 第二のソース兼ドレイン領域
８ ゲート酸化膜
９ フローティングゲート
１０ 容量結合用酸化膜
１１ コントロールゲート
１２ Ｐチャネル型不揮発性メモリ
１３、１４ スイッチ回路
Ｖ１ 第一のソース兼ドレイン領域６の電位
Ｖ２ 第二のソース兼ドレイン領域７の電位
ＳＷ１ スイッチ回路１３の入力電位
ＳＷ２ スイッチ回路１４の入力電位

Claims (4)

1. 半導体基板に設けられたＮ型ウェルに、フローティングゲートを挟んで設けられたロコスオフセット構造ではない非ロコスオフセット構造を有するＰ型の第一のソース兼ドレイン領域およびロコスオフセット構造を有するＰ型の第二のソース兼ドレイン領域と、前記フローティングゲートに設けられた容量結合用酸化膜を介して設けられたコントロールゲートとを備えた、片側ロコスオフセット構造のＰチャネル型不揮発性メモリと、
   前記第一のソース兼ドレイン領域および前記第二のソース兼ドレイン領域に印加される電圧を切り替えるために前記第一のソース兼ドレイン領域および前記第二のソース兼ドレイン領域にそれぞれ接続された電源電圧であるＶｄｄとＶｓｓを切り替えるスイッチ回路と、
   を有し、
   読み出し時は、前記第二のソース兼ドレイン領域をドレインとし、ソースである前記第一のソース兼ドレイン領域の電位を前記Ｖｄｄ、ドレインである前記第二のソース兼ドレイン領域を前記Ｖｓｓとし、
   書き込み時は、前記第一のソース兼ドレイン領域をドレインとし、ソースである前記第二のソース兼ドレイン領域の電位を前記Ｖｄｄ、ドレインである前記第一のソース兼ドレイン領域を前記Ｖｓｓとし、前記コントロールゲートの電位を前記電源電圧であるＶｄｄとＶｓｓとの間の電位とし、
   電源が投入されていても、書き込みあるいは読み出しはされていない時は、前記第一のソース兼ドレイン領域および前記第二のソース兼ドレイン領域に等しい電圧が印加されるように、前記スイッチ回路が制御されることを特徴とする不揮発性メモリ回路。
2. 前記第一のソース兼ドレイン領域は、前記フローティングゲートと接する部分に、マスクにより設定された、前記第一のソース兼ドレイン領域と同じ導電型の低濃度領域を備えている請求項１記載の不揮発性メモリ回路。
3. 前記第一のソース兼ドレイン領域は、高濃度領域のみからなるコンベンショナル構造である請求項１記載の不揮発性メモリ回路。
4. 前記スイッチ回路はインバータである請求項１記載の不揮発性メモリ回路。

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