JP6015421B2 - 擬似共振スイッチング電源装置 - Google Patents

Description

本発明は、負荷状態に応じてボトムスキップ制御を実行する擬似共振スイッチング電源装置に関する。

オン・オフ駆動されるスイッチング素子に直列に接続したインダクタンスと共振用キャパシタとの共振現象を利用した擬似共振スイッチング電源装置では、負荷が軽くなるに従ってスイッチング周波数が増加する。この為、軽負荷時での前記スイッチング素子の損失が増大し、該擬似共振スイッチング電源装置の変換効率が低下する。特に負荷が定格負荷の５０％を下回った場合、変換効率の低下が著しくなる。また前記スイッチング素子の損失の増大は、該スイッチング素子の過剰発熱の原因ともなる。

そこでＭＯＳ-ＦＥＴやＩＧＢＴ等のスイッチング素子のターンオフに伴う共振波形に着目し、負荷状態に応じて前記スイッチング素子のドレイン電圧（共振電圧）がボトムとなるタイミングをスキップして前記スイッチング素子をターンオンする、いわゆるボトムスキップ制御が注目されている（例えば特許文献１を参照）。このボトムスキップ制御によれば、軽負荷時におけるスイッチング周波数の増加を抑え、変換効率の低下を防ぐことができる。

ちなみに特許文献１に開示される手法は、スイッチング電流のピーク値から負荷の重さを検出し、重負荷時または通常負荷時には前記共振電圧の最初のボトムを検出したタイミングで前記スイッチング素子をターンオンする（ボトムスキップなし）。そして軽負荷時には前記共振電圧の最初のボトムをスキップし、その後のボトムの検出タイミングで前記スイッチング素子をターンオンする。このボトムスキップ数は軽負荷になるほど大きく設定され、これによって軽負荷時の前記スイッチング周波数の増大が抑制される。

また特許文献２には、擬似共振動作状態からボトムスキップ動作に移行させる際、負荷状態に応じてその移行動作を遅延させることで、スイッチング動作の安定化と前記スイッチング素子に流れるピーク電流の変化を滑らかにすることが開示されている。また特許文献３には、前記スイッチング素子のオン幅を予め設定した基準時間と比較して負荷の重さを判定し、この判定結果に応じて前記スイッチング周波数を負荷状態に応じて変化させることが開示されている。

国際公開第２００４／０２３６３４号 特開２０１０−４５９３９号公報 特開２００２−１７１７６１号公報

しかしながら特許文献１に記載のスイッチング電源装置は、スイッチング電流の検出回路が必要であり、構成が複雑化することが否めない。しかもスイッチング電流のピークを高精度に検出することが難しいので、ボトムスキップ数を決定する上でのヒステリシスが大きくなると言う問題がある。また特許文献２に記載の技術によれば、負荷状態に応じたボトムスキップ数を決定するまでに時間が掛かる。この為、負荷状態が急激に変動すると応答遅れに起因して、その出力電圧が大きく変動すると言う不具合が発生する。尚、特許文献３に記載の技術は、電圧制御型の発振器を制御してスイッチング周波数を変化させるものなので、擬似共振型スイッチング電源装置には適用することができない。

本発明はこのような事情を考慮してなされたもので、その目的は、負荷が急激に変化した場合であっても応答遅れを招くことなく、負荷状態に応じたボトムスキップ数を速やかに決定して適正なボトムスキップ制御を実現することのできる擬似共振スイッチング電源装置を提供することにある。

上述した目的を達成するべく本発明は、オン・オフ駆動されるスイッチング素子に直列に接続したインダクタンスと共振用キャパシタとの共振現象を利用して、共振電圧がボトムを呈するタイミングで前記スイッチング素子をターンオンさせる擬似共振スイッチング電源装置に係り、
前記スイッチング素子である例えばＭＯＳ-ＦＥＴやＩＧＢＴのターンオフに伴う前記共振電圧のボトムを検出するボトム検出回路と、
前記スイッチング素子の負荷に応じてボトムスキップ数を決定するボトムスキップ数決定回路と、
前記ボトム検出回路にて検出される前記ボトムの検出回数が前記ボトムスキップ数決定回路にて決定されたボトムスキップ数に達したときに前記スイッチング素子をターンオンするターンオン制御回路とを具備する。

特に前記ボトムスキップ数決定回路は、前記スイッチング素子の負荷に応じた電圧を前記スイッチング素子の１スイッチング周期に亘って保持するキャパシタを備え、
前記ボトムスキップ数を決定する複数の基準電圧と前記キャパシタに保持された電圧とを、前記スイッチング素子の１スイッチング周期内に順次に比較して、前記キャパシタに保持された電圧に応じたボトムスキップ数を決定することを特徴としている。

具体的には前記ボトムスキップ数を決定する複数の基準電圧は、前記スイッチング素子のターンオフ・タイミングからの遅延時間に相当する電圧からなる。そして前記ボトムスキップ数決定回路は、好ましくは
前記複数の基準電圧の中から選択して設定された上限電圧および下限電圧と前記キャパシタに保持された電圧との比較結果に応じて前記ボトムスキップ数を増減するアップダウンカウンタと、
このアップダウンカウンタに設定されたボトムスキップ数に応じて前記上限電圧および下限電圧としてそれぞれ設定する基準電圧を変更する基準電圧選択回路と、
この基準電圧選択回路による前記基準電圧の変更処理を前記スイッチング素子の１スイッチング周期内に複数回実行させて前記アップダウンカウンタに設定する前記ボトムスキップ数を収束させる選択動作制御回路と
を備えて構成される。

好ましくは前記ボトムスキップ数を決定する複数の基準電圧は、前記キャパシタに保持される電圧の範囲を、前記スイッチング素子の負荷の大きさに対応付けてＮ段階（Ｎは２以上の整数）に区分する（Ｎ＋１）個の互いに異なる電圧として与えられる。前記複数の基準電圧は、電源電圧および接地電位（０Ｖ）を含むものでも良い。そして前記基準電圧選択回路は、例えば前記ボトムスキップ数を示す前記アップダウンカウンタの値に応じて、前記キャパシタに保持される電圧の変動許容幅を特定する前記上限電圧および下限電圧を、前記複数の基準電圧の中から選定するように構成される。

ちなみに前記アップダウンカウンタは、前記キャパシタに保持された電圧が前記上限電圧を上回るときに前記ボトムスキップ数をデクリメント（−１）し、前記キャパシタに保持された電圧が前記下限電圧を下回るときに前記ボトムスキップ数をインクリメント（＋１）する処理を、前記選択動作制御回路によりトリガされて前記スイッチング素子の１スイッチング周期内に複数回繰り返し実行するように構成される。

また前記スイッチング素子の負荷に応じた電圧は、例えば前記スイッチング素子のターンオン・タイミングから該スイッチング素子のターンオフ後における前記共振電圧の最初のボトムが検出されるまでの時間に応じた電圧である。或いは前記スイッチング素子の負荷に応じた電圧は、前記スイッチング素子のオン時間に応じた電圧、若しくは前記スイッチング素子のターンオフ時に該スイッチング素子に流れる電流に応じた電圧である。

また前記キャパシタは、並列に設けられて前記スイッチング素子のスイッチング周期毎に交互に前記スイッチング素子の負荷に応じた電圧を充電し、充電した電圧を前記スイッチング素子の次の１スイッチング周期に亘って保持して前記ボトムスキップ数決定回路によるボトムスキップ数の決定に供する第１および第２のキャパシタからなる。

上記構成の擬似共振スイッチング電源装置によれば、前記スイッチング素子の１スイッチング周期内に、負荷状態に応じた適正なボトムスキップ数を決定することができる。従って負荷が急激に変動した場合であっても、ボトムスキップ制御の応答遅れを小さく抑えることができる。また負荷の変動に速やかに追従してボトムスキップ数を変更することができるので、出力電圧の変動を小さくすることができる。

また前記スイッチング素子の負荷に応じた電圧が前記スイッチング素子の１スイッチング周期に亘って前記キャパシタに保持される。このため該キャパシタに保持された電圧と前記基準電圧との比較と、その比較結果に基づくボトムスキップ数の変更処理を、前記スイッチング素子の１スイッチング周期内に複数回に亘って繰り返し実行することが可能である。従って本発明の擬似共振スイッチング電源装置は、負荷に応じたボトムスキップ数を容易に、しかも余裕を持って決定することができる。またその構成が簡単であり、実用的利点が多大である。

本発明の一実施形態に係る擬似共振スイッチング電源装置の概略構成図。 擬似共振スイッチング電源装置におけるボトムスキップ数決定回路とターンオン制御回路の概略構成図。 オン・オフに伴うスイッチング素子のドレイン電圧の変化と、オン幅、オフ幅およびオンオフ幅の関係を示す図。 ボトムスキップ数決定回路におけるカウンタ回路の一例を示す概略構成図。 ボトムスキップ数決定回路における基準電圧選択回路の一例を示す概略構成図。 ターンオン制御回路におけるカウンタ回路の一例を示す概略構成図。 基準電圧選択回路による負荷に応じた基準電圧の選択例を示す図。 出力電圧（負荷）Ｐoの変化に対するスイッチング周波数の変化と、ボトムスキップ数の変化の様子を示す図。 出力電圧（負荷）Ｐoの変化に対するオンオフ幅の変化と、ボトムスキップ数の変化の様子を示す図。 本発明に係る擬似共振スイッチング電源装置での、軽負荷状態から負荷が急激に重くなった場合の動作を示す図。 従来の擬似共振スイッチング電源装置での、軽負荷状態から負荷が急激に重くなった場合の動作を示す図。

以下、図面を参照して本発明の一実施形態に係る擬似共振スイッチング電源装置について説明する。

図１は実施形態に係る擬似共振スイッチング電源装置の概略構成図である。この擬似共振スイッチング電源装置は、入力端子Ｔiを介して入力した入力電圧Ｖiを、トランスＴ１の一次巻線Ｐ１を介してスイッチングするスイッチング素子（ＭＯＳ-ＦＥＴ）Ｑ１を備える。そして前記擬似共振スイッチング電源装置は、前記トランスＴ１の二次巻線Ｓ１に生起される交番電圧をダイオードＤを介して整流した後、出力コンデンサＣoにて平滑化して出力電圧Ｖoを得、出力端子Ｔoから負荷（図示せず）に供給するように構成される。また前記トランスＴ１の一次巻線Ｐ１には、共振用コンデンサＣrが直列に接続される。この共振用コンデンサＣrは、前記スイッチング素子Ｑ１がターンオフしたとき、トランスＴ１のインダクタンスとの間で共振回路を形成する。

尚、図中Ｃiは、前記入力電圧Ｖiを平滑化する入力コンデンサであり、またＲo1,Ｒo2は、前記出力電圧Ｖoを分圧して検出する分圧抵抗である。更にＲsは、前記スイッチング素子（ＭＯＳ-ＦＥＴ）Ｑ１に直列接続されて該スイッチング素子Ｑ１に流れる電流を検出する為のシャント抵抗である。このシャント抵抗Ｒsは、その両端間に前記スイッチング素子Ｑ１に流れる電流に応じた電圧を生成する。

さて前記スイッチング素子Ｑ１は、いわゆる電源ＩＣとして構築される制御回路１によってオン・オフ駆動される。この制御回路１は、概略的には前記トランスＴ１の補助巻線Ｐ２に生じる電圧から前記スイッチング素子Ｑ１をターンオフした際に生じる共振電圧のボトム（最小電圧）を検出し、このボトムの検出タイミングで前記スイッチング素子Ｑ１をターンオンする。

また前記制御回路１には、前記分圧抵抗Ｒo1,Ｒo2を介して検出された前記出力電圧Ｖoに応じたＦＢ信号が帰還回路２を介して入力されると共に、前記シャント抵抗Ｒsを介して検出された前記スイッチング素子Ｑ１に流れる電流を示すＩＳ信号が入力される。前記制御回路１は、前記ＦＢ信号と前記ＩＳ信号とに応じて前記スイッチング素子Ｑ１のオフタイミングを制御する。

詳しくは前記制御回路１は、ゼロ電圧検出（ＺＣＤ）用の端子を介して入力される前記補助巻線Ｐ２からの電圧から、前記スイッチング素子Ｑ１のターンオフに伴って生じる共振電圧のボトム（最小電圧）を検出するボトム検出回路１１を備える。また前記制御回路１は、後述するように負荷に応じたボトムスキップ数Ｍ（Ｍは０を含む自然数）を決定するボトムスキップ数決定回路１２を備える。このボトムスキップ数決定回路１２は、前記スイッチング素子Ｑ１のオン・オフを制御する駆動信号drvと、後述するセット信号setとに基づいて前記スイッチング素子Ｑ１の１スイッチング周期毎に前記ボトムスキップ数Ｍを決定する。

そしてターンオン制御回路１３は、前記ボトム検出回路１１にて検出されたボトム検出信号botから、前記スイッチング素子Ｑ１のターンオフ後における前記共振電圧のボトム検出回数をカウントする。そしてボトム検出回数が前記ボトムスキップ数Ｍに達したとき、次のボトム検出タイミングで前記スイッチング素子Ｑ１のターンオンを指示する信号bot_outを出力する。換言すれば前記ターンオン制御回路１３は、ボトム検出回数が（Ｍ＋１）となったとき、前記信号bot_outを出力する。

この信号bot_outは、オア回路１４を介してワンショット回路１５に与えられる。このワンショット回路１５は、前記信号bot_outの入力をトリガとして、例えばパルス幅３００ｎsecのセット信号setを生成する。このセット信号setは、前記ボトムスキップ数決定回路１２に与えられると共に、リセット優先型のＲＳ型のフリップフロップ１６のセットに用いられる。また前記セット信号setは、リスタート回路１７にも与えられる。

このリスタート回路１７は、前記セット信号setが入力してから所定時間（例えば３０μsec）以内に次のセット信号setが入力されないとき、つまり前記信号bot_outが途絶えたとき、リスタート信号を出力する。このリスタート信号は、前記オア回路１４を介して前記ワンショット回路１５に与えられ、これによって前記ワンショット回路１５が再起動される。

ここで前記フリップフロップ１６は、前記セット信号setによりセットされると共に、比較器１８から出力されるリセット信号resetを受けてリセットされて前記駆動信号drvを生成する。そして前記フリップフロップ１６から出力される前記駆動信号drvは、ドライブ回路（出力アンプ）１９を介して増幅され、前記スイッチング素子Ｑ１をオン・オフ駆動する出力信号ＯＵＴとして該スイッチング素子（ＭＯＳ-ＦＥＴ）Ｑ１のゲートに印加される。

尚、前記比較器１８は、前記帰還回路２を介して入力される前記ＦＢ信号と、前記シャント抵抗Ｒsを介して検出された前記ＩＳ信号とを比較し、該ＩＳ信号の電圧が前記ＦＢ信号の電圧を超えたときに前記リセット信号resetを出力する。従って前記フリップフロップ１６は、前記共振電圧のボトムが検出されて前記信号bot_outが出力されるタイミングでセットされ、前記ＩＳ信号（電圧）が前記ＦＢ信号（電圧）を超えたタイミングでリセットされる。

ちなみに前記ＩＳ信号が前記ＦＢ信号を超えるタイミングは、前記出力電圧Ｖoに応じて前記スイッチング素子Ｑ１のオン期間（オン幅）を規定するタイミングである。従って前記スイッチング素子Ｑ１は、前記ＦＢ信号に基づいて前記出力電圧Ｖoに応じたオン期間が経過したタイミングでターンオフされる。そして前記スイッチング素子Ｑ１のターンオフに伴って前記トランスＴの漏れインダクタンスと前記共振用コンデンサＣrとの間で生じる共振電圧がボトムとなるタイミングで前記スイッチング素子Ｑ１がターンオンされる。この結果、前記スイッチング素子Ｑ１での損失を抑えた擬似共振スイッチングが実現される。

ところで前記ボトムスキップ数決定回路１２および前記ターンオン制御回路１３は、例えば図２に示すように構成される。前記ボトムスキップ数決定回路１２は、前記スイッチング素子Ｑ１の負荷に応じた電圧を前記スイッチング素子Ｑ１の１スイッチング周期に亘って保持する第１および第２のキャパシタ（Ｃap１,Ｃap２）２１,２２を並列に備える。これらの第１および第２のキャパシタ２１,２２は、前記スイッチング素子Ｑ１の１スイッチング周期毎に該スイッチング素子Ｑ１の負荷に応じた電圧Ｖcap、例えば前記スイッチング素子Ｑ１のオン幅、或いはオンオフ幅に相当する電圧Ｖcapを蓄積する。

具体的には前記第１および第２のキャパシタ２１,２２は、相補的にオン・オフされる第１および第２のアナログスイッチ５１,５２を介して定電流源５３により一定電流で充電される。また前記キャパシタ２１,２２には、前記アナログスイッチ５１,５２を介してスイッチ素子（ＭＯＳ-ＦＥＴ）５４が並列に接続されている。このスイッチ素子５４は、前記スイッチ素子Ｑ１をターンオンするオントリガ信号ontrgを受けてオンし、前記キャパシタ２１,２２に充電された電荷を放電して該キャパシタ２１,２２の充電電圧Ｖcapを零（０Ｖ）に初期化する役割を担う。

従って前記キャパシタ２１,２２は、前記オントリガ信号ontrgによって零（０Ｖ）に初期化された後、該オントリガ信号ontrgの消滅に伴って前記定電流源５３からの一定電流を受けて充電される。そして前記定電流源５３により充電された前記各キャパシタ２１,２２の充電電圧Ｖcapは、相補的にオン・オフされる第３および第４のアナログスイッチ５５,５６を介して、後述する第１および第２の比較器（Ｃomp１,Ｃomp２）２３,２４に出力される。

ここで前記第１〜第４のアナログスイッチ５１,５２,５５,５６は、例えば前記スイッチング素子Ｑ１のオンオフ幅に相当するパルス幅のスイッチ信号φ１,φ２,φ３,φ４によってオン・オフされる。これらのスイッチ信号φ１,φ２,φ３,φ４は、フリップフロップ（ＦＦ４,ＦＦ５）６１,６２、アンド回路６３,６４、およびインバータ回路６５,６６とからなるタイミング回路６０によって生成される。

このタイミング回路６０における前記フリップフロップ（ＦＦ４）６１は、前記ボトム検出信号botによりセットされ、前記駆動信号drvによりリセットされる。これによって前記フリップフロップ６１は、前記共振電圧の最初のボトムが検出されたタイミングから、前記スイッチング素子Ｑ１がターンオンするまでの前記スイッチング素子Ｑのオン・オフ期間毎にＨレベルの信号を出力する。また前記フリップフロップ（ＦＦ５）６２は、電源投入時に生成される初期化信号i-resetによりリセット（初期化）され、前記スイッチング素子Ｑ１のオンタイミングを規定する、後述する信号bot_outが入力される都度、反転動作する。従って前記フリップフロップ６２の出力は、前記スイッチング素子Ｑ１の１スイッチング周期毎に反転する。

そして前記アンド回路６３は、前記フリップフロップ（ＦＦ４）６１の出力と前記フリップフロップ（ＦＦ５）６２の出力とをアンド処理し、また前記アンド回路６４は、前記フリップフロップ６１の出力と前記フリップフロップ６２の反転出力とをアンド処理する。従ってこれらのアンド回路６３,６４は、前記スイッチング素子Ｑ１の１スイッチング周期毎に交互に該スイッチング素子Ｑ１の前記オンオフ幅に相当する前記スイッチ信号φ１,φ３を出力する。更に前記インバータ回路６５,６６は、前記スイッチ信号φ１,φ３をそれぞれ反転することで、該スイッチ信号φ１,φ３と対をなす前記スイッチ信号φ２,φ４を生成する。

前記スイッチ信号φ１,φ３は、前記第１および第４のアナログスイッチ５１,５６のオン・オフに用いられ、また前記スイッチ信号φ２,φ４は、前記第２および第３のアナログスイッチ５２,５５のオン・オフに用いられる。従って前記第１および第４のアナログスイッチ５１,５６と第２および第３のアナログスイッチ５２,５５とは、相補的に前記スイッチング素子Ｑのスイッチング周期毎に交互にオン・オフされる。

この結果、前記キャパシタ２１,２２は、前記スイッチング素子Ｑ１の１スイッチング周期毎に交互に、前記第１または第２のアナログスイッチ５１,５２を介して前記定電流源５３に接続される。そして前記キャパシタ２１,２２は、該スイッチング素子Ｑ１のターンオン・タイミングから該スイッチング素子Ｑ１のターンオフに伴う共振電圧のボトム検出タイミングまでの期間に亘って充電される。従って前記キャパシタ２１,２２には、前記スイッチング素子Ｑ１のオンオフ幅に相当する電圧Ｖcapが交互に充電される。

そして前記キャパシタ２１,２２を充電した側の前記第１および第２のアナログスイッチ５１,５２は、次の１スイッチング周期にはオフ状態に保たれる。従って前記キャパシタ２１,２２に充電された電圧Ｖcapは、前記スイッチング素子Ｑ１の次の１スイッチング周期に亘って保持される。この次の１スイッチング周期には、前述したように前記キャパシタ２１,２２を充電した側の前記第３および第４のアナログスイッチ５５,５６がオンとなる。従って前記キャパシタ２１,２２に保持された前記電圧Ｖcapは、前記第３および第４のアナログスイッチ５５,５６を介して前記第１および第２の比較器（Ｃomp１,Ｃomp２）２３,２４にそれぞれ出力される。

尚、前記スイッチング素子Ｑ１のオン幅は、図３に示すように前記スイッチング素子Ｑ１がターンオンし、前記スイッチング素子（ＭＯＳ-ＦＥＴ）Ｑ１のドレイン電圧（前記一次巻線Ｔａの端子電圧）が接地電位Ｖ_ＧＮＤとなっている期間である。また前記スイッチング素子Ｑ１のオフ幅は、前記スイッチング素子Ｑ１のターンオフに伴って前記スイッチング素子Ｑ１のドレイン電圧が共振し、その共振電圧が最初にボトム（最小値）となるまでの期間である。そして前記スイッチング素子Ｑ１のオンオフ幅は、前記スイッチング素子Ｑ１がターンオンした後、該スイッチング素子Ｑ１のターンオフする前記共振電圧が最初にボトム（最小値）となるまでの期間（オン幅＋オフ幅）である。

これらのオン幅およびオンオフ幅は、いずれも負荷の大きさに応じて変化し、前記負荷が重い程（前記出力電圧Ｖoが高い程）、その時間幅が長くなる。また前記第１および第２のキャパシタ２１,２２は、前述したようにオンオフ幅の期間に亘って一定電流で充電される。従って前記第１および第２のキャパシタ２１,２２に充電されて保持される前記電圧Ｖcapは、負荷が重くなる程、つまり前記スイッチング素子Ｑ１のオン幅またはオンオフ幅が長くなる程、高くなる。

ところで並列に設けられた前記第１および第２の比較器（Ｃomp１,Ｃomp２）２３,２４は、後述する基準電圧選択回路２５により選択された比較基準電圧Ｖhigh,Ｖlowと、前記第１および第２のキャパシタ２１,２２に保持された電圧Ｖcapとを比較する。具体的には前記第１の比較器２３は、前記電圧Ｖcapが前記比較基準電圧Ｖhighを上回るときにその出力をＨレベルに反転する。また前記第２の比較器２４は、前記電圧Ｖcapが前記比較基準電圧Ｖlowを下回るときにその出力をＨレベルに反転する。

一方、第１および第２のＤ型のフリップフロップ（ＦＦ２,ＦＦ３）２６,２７は、選択動作制御回路３０が出力するクロック信号clkを受けてラッチ動作して前記第１および第２の比較器２３,２４の各出力をそれぞれ保持する。尚、前記選択動作制御回路３０は、前記駆動信号drvが入力されたときに前記ボトム検出信号botの検出周期よりも短い周期のパルス信号bot2を生成するパルス発生回路３１を備える。更に前記選択動作制御回路３０は、前記ボトム検出信号botによりリセットされ、前記パルス信号bot2を入力する毎に反転動作して前記クロック信号clkを生成するＴ型のフリップフロップ（ＦＦ１）３２を備えて構成される。

従って前記第１および第２のＤ型のフリップフロップ２６,２７は、前記駆動信号drvがＨレベルとなった後、前記ボトム検出信号botが検出されるまでの前記スイッチング素子Ｑ１のオンオフ幅の期間に動作する。そして前記各フリップフロップ２６,２７は、前記クロック信号clkを受けて複数回に亘って繰り返し前記第１および第２の比較器２３,２４の各出力をそれぞれ入力して、その出力を保持する。前記第１のフリップフロップ２６に保持された前記第１の比較器２３の出力は、カウンタ回路２８にアップカウント指示信号upとして与えられる。また前記第２のフリップフロップ２７に保持された前記第２の比較器２４の出力は、前記カウンタ回路２８にダウンカウント指示信号downとして与えられる。

ここで前記カウンタ回路２８は、例えば図４に示すようにバイナリ３ビットのアップダウンカウンタ２８ａを主体として構成される。このカウンタ回路２８（アップダウンカウンタ２８ａ）は、前記第１および第２のＤ型のフリップフロップ２６,２７と共に、電源投入時（起動時）に所定期間に亘って発せられる初期リセット信号i-resetによりリセット（初期化）される。このリセットにより前記カウンタ回路２８は、３ビットのバイナリ出力［Ｑ１,Ｑ２,Ｑ３］で示される計数値Ｍが［０］に初期設定される。

そして前記カウンタ回路２８は、前記選択動作制御回路３０から出力され、インバータ回路２９を介して反転されたクロック信号clkbが入力される都度、その計数値をインクリメント（＋１）またはデクリメント（−１）する。即ち、前記カウンタ回路２８は、前記アップカウント指示信号upまたは前記ダウンカウント指示信号downに従って、前記クロック信号clkが入力される都度、その計数値Ｍをインクリメントまたはデクリメントすることでアップダウンカウント動作する。

具体的には前記カウンタ回路２８は、３ビットのアップダウンカウンタ２８ａと、該アップダウンカウンタ２８ａのバイナリ出力［Ｑ１,Ｑ２,Ｑ３］に応じて、入力ゲート回路２８ｂ,２８ｃを制御するアンド回路２８ｄ,２８ｅを備える。また前記カウンタ回路２８に入力される前記アップカウント指示信号upおよび前記ダウンカウント指示信号downは、インバータ回路２８ｆ,２８ｇを介してそれぞれ反転された後、前記入力ゲート回路２８ｂ,２８ｃにそれぞれ与えられる。

前記アンド回路２８ｄは、前記アップダウンカウンタ２８ａのバイナリ出力［Ｑ１,Ｑ２,Ｑ３］が［１０１］のとき、前記入力ゲート回路２８ｄをディスイネーブルとする。このアンド回路２８ｄのゲート制御により前記アップダウンカウンタ２８ａの計数値Ｍが［５］、つまりバイナリ出力［１０１］の場合、前記インバータ回路２８ｆを介して反転された前記アップカウント指示信号upの前記アップダウンカウンタ２８ａへの入力が禁止される。

また前記アンド回路２８ｅは、前記アップダウンカウンタ２８ａのバイナリ出力［Ｑ１,Ｑ２,Ｑ３］が最小値［０００］のとき、前記入力ゲート回路２８ｄをディスイネーブルとする。このアンド回路２８ｅのゲート制御により前記アップダウンカウンタ２８ａの計数値Ｍが［０］、つまりバイナリ出力［０００］の場合、前記インバータ回路２８ｇを介して反転された前記ダウンカウント指示信号downの前記アップダウンカウンタ２８ａへの入力が禁止される。

従って前記アップダウンカウンタ２８ａは、その計数値Ｍが［０］から［５］の範囲でのみ、換言すればバイナリ出力［０００］からバイナリ出力［１０１］の範囲（６段階）でのみ、前記アップカウント指示信号upおよび前記ダウンカウント指示信号downに従って前記計数値Ｍをアップ・ダウンする。ちなみに上記６段階は、前述したボトムスキップ制御におけるボトムスキップ数の最大値［６］とした場合の例である。

さて前記基準電圧選択回路２５は、前記カウンタ回路２８の計数値Ｍである該カウンタ回路２８のバイナリ出力［Ｑ１,Ｑ２,Ｑ３］に応じて、予め設定された互いに異なる複数の基準電圧Ｖref1,Ｖref2〜Ｖref8、および電源電圧Ｖddと接地電圧Ｖ_ＧＮＤの内の２つを、前記比較基準電圧Ｖhigh,Ｖlowとして選択する。尚、前記基準電圧Ｖref1,Ｖref2〜Ｖref8は、例えば前記スイッチング素子Ｑ１のターンオフ・タイミングからの遅延時間に相当する電圧からなる。

ちなみに前記複数の基準電圧Ｖref1,Ｖref2〜Ｖref8は、例えば
Ｖdd＞Ｖref1＞Ｖref2＞ 〜 ＞Ｖref8＞Ｖ_ＧＮＤ（＝０Ｖ）
として定められている。具体的には前記基準電圧Ｖref1,Ｖref2〜Ｖref8は、例えば前記スイッチング素子Ｑ１のターンオフ・タイミングからの経過時間（１３.５μs,１２.０μs,１１.０μs,１０.０μs,９.０μs,８.０μs,７.０μs,６.０μs）に応じた前記第１および第２の比較器２３,２４の充電電圧Ｖcapとして定められている。

図５は前記基準電圧Ｖref1,Ｖref2〜Ｖref8の選択動作を実行する前記基準電圧選択回路２５の構成例を示している。この基準電圧選択回路２５は、前記カウンタ回路２８の出力［Ｑ１,Ｑ２,Ｑ３］を選択制御信号［Ｄ１,Ｄ２,Ｄ３］として入力する。また前記基準電圧選択回路２５は、その入力部に設けたノット回路２５ａ,２５ｂ,２５ｃにて前記選択制御信号［Ｄ１,Ｄ２,Ｄ３］をそれぞれ反転した制御信号［Ｄ１ｂ,Ｄ２ｂ,Ｄ３ｂ］を生成する。

そして前記基準電圧選択回路２５は、前記選択制御信号［Ｄ１,Ｄ２,Ｄ３］および前記反転制御信号［Ｄ１ｂ,Ｄ２ｂ,Ｄ３ｂ］に従って以下に示す複数のスイッチ素子（Ｑ00,Ｑ01〜Ｑ24）をそれぞれオン・オフ制御する。これらのスイッチ素子（Ｑ00,Ｑ01〜Ｑ24）のオン・オフ制御により、該基準電圧選択回路２５の出力端子ＯＵＴ１,ＯＵＴ２にそれぞれ出力する前記比較基準電圧Ｖhigh,Ｖlowが、前記基準電圧Ｖref1,Ｖref2〜Ｖref8、および電源電圧Ｖddと接地電位Ｖ_ＧＮＤの中から選択される。

具体的には前記基準電圧選択回路２５は、次のように構成されている。即ち、前記基準電圧選択回路２５の電源電圧Ｖddが印加されるＶdd端子と前記出力端子ＯＵＴ１との間には、３個のスイッチ素子Ｑ00,Ｑ10,Ｑ20が直列に介装されている。また前記基準電圧Ｖref1が印加されるＬ１端子と前記出力端子ＯＵＴ１との間には、３個のスイッチ素子Ｑ01,Ｑ11,Ｑ21が直列に介装されている。更に前記基準電圧Ｖref2が印加されるＬ２端子と前記スイッチ素子Ｑ11,Ｑ21の直列接続続点との間には、２個のスイッチ素子Ｑ02,Ｑ12が直列に介装されている。

また前記基準電圧Ｖref3が印加されるＬ３端子と前記スイッチ素子Ｑ02,Ｑ12の直列接続続点との間には、１個のスイッチ素子Ｑ03が介装されている。更に前記基準電圧Ｖref4が印加されるＬ４端子と前記出力端子ＯＵＴ１との間には、３個のスイッチ素子Ｑ04,Ｑ13,Ｑ22が直列に介装されている。また前記基準電圧Ｖref5が印加されるＬ５端子と前記スイッチ素子Ｑ04,Ｑ13の直列接続続点との間には、１個のスイッチ素子Ｑ05が介装されている。

また前記基準電圧Ｖref6が印加されるＬ６端子と前記出力端子ＯＵＴ２との間には、３個のスイッチ素子Ｑ06,Ｑ14,Ｑ23が直列に介装されている。更に前記基準電圧Ｖref7が印加されるＬ７端子と前記スイッチ素子Ｑ06,Ｑ14の直列接続続点との間には、１個のスイッチ素子Ｑ07が介装されている。また前記基準電圧Ｖref8が印加されるＬ８端子と前記出力端子ＯＵＴ２との間には、３個のスイッチ素子Ｑ08,Ｑ15,Ｑ24が直列に介装されている。更に接地電位Ｖ_ＧＮＤ（０Ｖ）が与えられるＧＮＤ端子と前記スイッチ素子Ｑ08,Ｑ15の直列接続続点との間には、１個のスイッチ素子Ｑ09が介装されている。

更に前記スイッチ素子Ｑ13,Ｑ22の直列接続続点と前記スイッチ素子Ｑ14,Ｑ23の直列接続続点との間は、相互に接続されている。これらのスイッチ素子Ｑ00,Ｑ01〜Ｑ24の内、前記スイッチ素子Ｑ00,Ｑ10,Ｑ20は、例えばｐチャネル型のＭＯＳ-ＦＥＴからなり、その他のスイッチ素子Ｑ01〜Ｑ09,Ｑ11〜Ｑ15,Ｑ21〜Ｑ24は、ｎチャネル型のＭＯＳ-ＦＥＴからなる。

そして前記スイッチ素子Ｑ00,Ｑ01,Ｑ03,Ｑ05,Ｑ07,Ｑ09は、前記選択制御信号Ｄ１によりオン・オフ制御され、また前記スイッチ素子Ｑ02,Ｑ04,Ｑ06,Ｑ08は、前記反転制御信号Ｄ１ｂによりオン・オフ制御される。更に前記スイッチ素子Ｑ10,Ｑ12,Ｑ14は、前記選択制御信号Ｄ２によりオン・オフ制御され、また前記スイッチ素子Ｑ11,Ｑ13,Ｑ15は、前記反転制御信号Ｄ２ｂによりオン・オフ制御される。更にまた前記スイッチ素子Ｑ20,Ｑ22,Ｑ24は、前記選択制御信号Ｄ３によりオン・オフ制御され、また前記スイッチ素子Ｑ21,Ｑ23は、前記反転制御信号Ｄ３ｂによりオン・オフ制御される。

このように構成された前記基準電圧選択回路２５は、前記カウンタ回路２８の計数値Ｍであるバイナリ出力［Ｑ１,Ｑ２,Ｑ３］、即ち、前記選択制御信号［Ｄ１,Ｄ２,Ｄ３］に応じて前記各端子（Ｌ１端子〜Ｌ８端子、電源端子および接地端子）にそれぞれ与えられる電圧を選択動作して、その出力端子ＯＵＴ１,ＯＵＴ２に選択出力する前記比較基準電圧Ｖhigh,Ｖlowを表１に示すように決定する。

この表１に示すように前記基準電圧選択回路２５は、前記カウンタ回路２８の計数値Ｍ［Ｄ１,Ｄ２,Ｄ３］に応じて、前記基準電圧Ｖref1,Ｖref2〜Ｖref8、および電源電圧Ｖddと接地電位Ｖ_ＧＮＤの中から、その電圧レベルが４段階異なる電圧を前記比較基準電圧Ｖhigh,Ｖlowとしてそれぞれ選択する。このような４段階異なる電圧レベルの前記比較基準電圧Ｖhigh,Ｖlowの設定は、該比較基準電圧Ｖhigh,Ｖlowを前記キャパシタ２１,２２の電圧Ｖcapとの比較処理に対してヒステリシスを持たせる為である。このようなヒステリシスを設定することで、前記負荷の僅かな変動に伴う前記ボトムスキップ数の過度の変更が防止される。

一方、図１に示した前記ターンオン制御回路１３は、例えば図２に示すように前記ボトム検出回路１１から出力される前記ボトム検出信号botを計数し、その計数値が前記カウンタ回路２８の出力［Ｑ１,Ｑ２,Ｑ３］に達したときに信号botＨを出力するカウンタ回路４０を備える。更に前記ターンオン制御回路１３は、前記ボトム検出信号botの入力タイミングで前記カウンタ回路４０の出力（信号botＨ）を前記信号bot_outとして出力するゲート回路５０とを備える。

前記カウンタ回路４０は、例えば図６に示すように、３段にカスケード接続され、ノット回路４１を介して前記ボトム検出信号botを入力して反転動作するＴ型のフリップフロップ４２,４３,４４を備える。これらのフリップフロップ４２,４３,４４は、前記駆動信号drvによりリセットされて前記ボトム検出信号botの入力回数を計数するカウンタ部を構成する。また前記カウンタ回路４０は、前記フリップフロップ４２,４３,４４の各出力と、前記カウンタ回路２８の出力［Ｑ１,Ｑ２,Ｑ３］である前記計数値Ｍ（Ｄ１,Ｄ２,Ｄ３）とをそれぞれ論理処理する排他的オア回路（ＥＸ-ＯＲ）４５ａ,４５ｂ,４５ｃを備える。

そして負論理入力型のアンド回路４６は、前記各排他的オア回路４５ａ,４５ｂ,４５ｃの出力を論理積することで、前記フリップフロップ４２,４３,４４の各出力（前記ボトム検出信号botの入力回数）と前記計数値Ｍ（Ｄ１,Ｄ２,Ｄ３）との一致を検出する役割を担う。このアンド回路４６の出力（一致検出信号）は、ノット回路４７を介して反転された後、アンド回路（ゲート回路）４８に与えられて前記ボトム検出信号botと論理積処理される。前記アンド回路（ゲート回路）４８は、前記駆動信号drvによりリセットされて初期化されるフリップフロップ４９を、前記ボトム検出信号botに同期させてセットする役割を担う。

そして前記フリップフロップ４９のセットにより、前記ボトム検出信号botの入力回数が前記計数値Ｍに達したタイミングで該フリップフロップ４９から前記信号botＨが出力される。この信号botＨは、前記スイッチング素子Ｑ１のターンオン・タイミングを規定する為の前記信号bot_outとして、前記ゲート回路５０を介して前記ボトム検出信号botの検出タイミングに同期して出力される。

以上のように構成された擬似共振スイッチング電源装置によれば、前記ボトムスキップ数決定回路１２は、前記スイッチング素子Ｑ１をオンオフ幅に応じて前記キャパシタ２１,２２に充電された電圧Ｖcapの変化、即ち、負荷の重さに応じた前記電圧Ｖcapの変化に基づいて前記ボトムスキップ数Ｍを最適に設定する。具体的には定常負荷状態から負荷が軽くなると、これに伴って前記スイッチング素子Ｑ１のオンオフ幅に相当する前記電圧Ｖcapが低下する。

すると前記カウンタ回路２８は、前記電圧Ｖcapが前記比較基準電圧Ｖhighを下回ったとき、図７に示すように前記計数値Ｍをインクリメント（＋１）し、前記比較基準電圧Ｖhighを１段階低く設定する。そして低く設定した前記比較基準電圧Ｖhighが前記電圧Ｖcapよりも高くなるまで前記計数値Ｍをインクリメントと前記比較基準電圧Ｖhighの変更処理を繰り返し実行する。尚、前記比較基準電圧Ｖhighの変更に伴い、先に表１に示したように前記比較基準電圧Ｖlowも変更される。

また逆に軽負荷状態から負荷が重くなり、前記電圧Ｖcapが前記比較基準電圧Ｖlowを上回ったときには、前記カウンタ回路２８は、図７に示すように前記計数値Ｍをデクリメント（−１）し、前記比較基準電圧Ｖlowを１段階高く設定する。そして高く設定した前記比較基準電圧Ｖlowが前記電圧Ｖcapよりも低くなるまで前記計数値Ｍのデクリメントと前記比較基準電圧Ｖlowの変更処理を繰り返し実行する。この場合も前記比較基準電圧Ｖlowの変更に伴って、先に表１に示したように前記比較基準電圧Ｖhighも変更される。

図８は、本擬似共振スイッチング電源装置における前述したボトムスキップ制御の下での出力電圧（負荷）Ｐoの変化に対するスイッチング周波数の変化と、ボトムスキップ数の変化の様子を示している。また図９は、前記ボトムスキップ制御の下での出力電圧（負荷）Ｐoの変化に対するオンオフ幅の変化と、ボトムスキップ数の変化の様子を示している。尚、図８および図９は、擬似共振周期が２μsの場合のスイッチング特性であり、実線ａは出力電圧Ｐoが増加する場合の特性、また点線ｂは出力電圧Ｐoが減少する場合の特性を示している。

これらの図８および図９に示す特性から明らかなように、本発明に係る擬似共振スイッチング電源装置によれば負荷が軽くなるに従って前記計数値Ｍで示されるボトムスキップ数を多く設定することができ、スイッチング周波数を低減することができる。また同時に前記スイッチング素子Ｑ１における前記オンオフ幅を小さく抑えることが可能となる。この結果、前記スイッチング素子Ｑ１での損失を極力小さく抑えることが可能となる。

特に本発明に係る擬似共振スイッチング電源装置においては、前述した前記比較基準電圧Ｖhigh,Ｖlowの変更を伴う前記計数値Ｍのインクリメントおよびデクリメントを、前記キャパシタ２１，２２に保持された電圧Ｖcapに基づいて前記スイッチング素子Ｑ１の１スイッチング周期内に複数回に亘って繰り返し実行する。従って負荷が急激に変動しても、変動した負荷の重さに応じた新たなボトムスキップ数（計数値Ｍ）が前記スイッチング素子Ｑ１の１スイッチング周期内で設定される。故に負荷変動に追従したボトムスキップ制御を応答性良く実行することができる。

即ち、図１０に軽負荷状態から負荷が急激に重くなった場合の動作チャートを例示するように、或るスイッチング周期Ｔsw１内において負荷が急激に重くなると、次のスイッチング周期Ｔsw２において上記変化した負荷の重さに応じたオンオフ幅に相当した電圧Ｖcapが前記キャパシタ２１（２２）に蓄積される。そして前記キャパシタ２１（２２）に蓄積された電圧Ｖcapは、更に次のスイッチング周期Ｔsw３において前記比較基準電圧Ｖhigh,Ｖlowと複数回に亘って繰り返し比較され、前記電圧Ｖcapに応じたボトムスキップ数が決定される。この結果、負荷の重さに応じた適切なボトムスキップ制御が速やかに（２スイッチング周期後）実行され、その出力電圧Ｖoがいち早く安定する。

ところで負荷状態に応じて前記カウンタ回路２８の計数値Ｍをアップ・ダウンする上で次のような手法が考えられる。即ち、前記スイッチング素子Ｑのスイッチング周期毎に、該スイッチング素子Ｑのターンオン・タイミングから前記キャパシタ２１（２２）の一定電流による充電を開始する。そして前記共振電圧の最初のボトムを検出したタイミングで前記キャパシタ２１（２２）の充電電圧Ｖcapを検出する。その上で前記キャパシタ２１の充電電圧Ｖcapを前記比較基準電圧Ｖhigh,Ｖlowと比較し、その比較結果に応じて前記比較基準電圧Ｖhigh,Ｖlowを１段階変更することが考えられる。

しかしながらこのような手法を採用した場合、新たに次の１スイッチング周期において前記スイッチング素子Ｑのオンオフ幅に相当する充電電圧Ｖcapを再度検出し、変更した前記比較基準電圧Ｖhigh,Ｖlowと比較することが必要となる。換言すれば前記スイッチング素子Ｑの１スイッチング周期において前記電圧Ｖcapと前記比較基準電圧Ｖhigh,Ｖlowとの比較を１回しか行うことができず、また前記比較基準電圧Ｖhigh,Ｖlowを１スイッチング周期毎に１段階しか変更することができない。これ故、負荷の変動幅が大きい場合、例えば図１１に示すようにボトムスキップ制御が収束するまでに、前記スイッチング素子Ｑ１のスイッチングが複数回繰り返し実行することが必要となる。換言すれば負荷に応じたボトムスキップ数を設定するまでに数スイッチング周期を要する。

この点、本発明に係る擬似共振スイッチング電源装置によれば、前述したように負荷が急激に大きく変動しても、その次の１スイッチング周期において負荷の大きさに応じたボトムスキップ数（計数値Ｍ）を決定することができる。故にボトムスキップ制御の応答性を高めることができ、その実用的利点が多大である。しかも前記スイッチング素子Ｑ１のオンオフ幅に相当する電圧Ｖcapを前記キャパシタ２１,２２に交互に蓄積し、該キャパシタ２１,２２に蓄積した電圧Ｖcapを次の１スイッチング周期に亘って保持すると言う簡単な構成である。そしてこの構成の下で、１スイッチング周期内における前記比較基準電圧Ｖhigh,Ｖlowとの複数回の比較処理と、前記計数値Ｍの更新を可能としている。従って簡易にして効果的にボトムスキップ制御の応答性を高めることができる。

尚、本発明は上述した実施形態に限定されるものではない。ここでは前記スイッチング素子Ｑ１のターンオン・タイミングから該スイッチング素子Ｑ１のターンオフ後における前記共振電圧の最初のボトムが検出されるまでの期間（オンオフ幅）に応じた電圧を前記キャパシタ２１,２２に充電した。しかし前記スイッチング素子Ｑ１のオン幅に相当する電圧を前記キャパシタ２１,２２に充電するようにしても良い。或いは前記スイッチング素子Ｑ１のターンオフ時に該スイッチング素子Ｑ１に流れる電流に応じた電圧を前記キャパシタ２１,２２に充電するようにしても良い。

ちなみに前記スイッチング素子Ｑ１のオン幅および該スイッチング素子Ｑ１のターンオフ時間は、一般的に前記スイッチング素子Ｑ１の１スイッチング周期に比較して短い。従って前記キャパシタ２１,２２に対する充電が終了した後、前記スイッチング素子Ｑ１のオン期間を利用して前記キャパシタ２１,２２の電圧Ｖcapを複数回に亘って前記比較基準電圧Ｖhigh,Ｖlowと比較して前記ボトムスキップ数を収束させることも可能である。

この場合、２つのキャパシタ２１,２２を１スイッチング周期毎に交互に用いることが不要となるので、その構成の簡素化を図ることかできる。しかしその反面、前記電圧Ｖcapと前記比較基準電圧Ｖhigh,Ｖlowとの比較と該比較基準電圧Ｖhigh,Ｖlowの変更処理を短時間に複数回実行することが必要となるので、より高速な処理回路が必要となる。従って前記スイッチング素子Ｑのオン幅、または前記スイッチング素子Ｑのターンオフ時の電流に相当する電圧を前記キャパシタ２１（２２）の電圧Ｖcapとして求める場合であっても、図２に示した構成を採用することが好ましい。

また実施形態では、ボトムスキップ数を最大６回とするボトムスキップ制御を例に説明したが、その最大ボトムスキップ数は特に限定されるものではなく、共振周期等の仕様に応じて定めれば十分である。またスイッチング素子ＱとしてＩＧＢＴを用いる場合でも同様に実施可能なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実行することができる。

Ｑ１ スイッチング素子（ＭＯＳ-ＦＥＴ）
Ｔ トランス
Ｃr 共振用コンデンサ
１ 制御回路（電源ＩＣ）
２ 帰還回路
１１ ボトム検出回路
１２ ボトムスキップ数決定回路
１３ ターンオン制御回路
１６ フリップフロップ
１８ 比較器
２１,２２ キャパシタ
２３,２４ 比較器
２５ 基準電圧選択回路
２５ａ,２５ｂ,２５ｃ ノット回路
Ｑ00,Ｑ01〜Ｑ24 スイッチ素子
２６,２７ フリップフロップ
２８ カウンタ回路
２８ａ アップダウンカウンタ
２８ｂ,２８ｃ 入力ゲート回路
２８ｄ,２８ｅ アンド回路
３０ 選択動作制御回路
３１ パルス発生回路
３２ フリップフロップ
４０ カウンタ回路
４１,４７ ノット回路
４２,４３,４４,４９ フリップフロップ
４５ａ,４５ｂ,４５ｃ 排他的オア回路（ＥＸ-ＯＲ）
４６,４８ アンド回路
５１,５２,５５,５６ アナログスイッチ
５３ 定電流源
５４ スイッチ素子（ＭＯＳ-ＦＥＴ）
６０ タイミング回路
６１,６２ フリップフロップ
６３,６４ アンド回路

Claims (7)

1. オン・オフ駆動されるスイッチング素子に直列に接続されたインダクタンスと共振用キャパシタとの共振現象を利用して、共振電圧がボトムを呈するタイミングで前記スイッチング素子をターンオンさせる擬似共振スイッチング電源装置であって、
   前記スイッチング素子のターンオフに伴う前記共振電圧のボトムを検出するボトム検出回路と、
   前記スイッチング素子の負荷に応じてボトムスキップ数を決定するボトムスキップ数決定回路と、
   前記ボトム検出回路にて検出される前記ボトムの検出回数が前記ボトムスキップ数決定回路にて決定されたボトムスキップ数に達したときに前記スイッチング素子をターンオンするターンオン制御回路とを具備し、
   前記ボトムスキップ数決定回路は、前記スイッチング素子のターンオン・タイミングから該スイッチング素子のターンオフ後における前記共振電圧の最初のボトムが検出されるまでの時間に応じた電圧を前記スイッチング素子の１スイッチング周期に亘って保持するキャパシタを備え、
   前記ボトムスキップ数を決定する複数の基準電圧と前記キャパシタに保持された電圧とを、前記スイッチング素子の１スイッチング周期内に順次に比較して、前記キャパシタに保持された電圧に応じたボトムスキップ数を決定することを特徴とする擬似共振スイッチング電源装置。
2. 前記キャパシタは、並列に設けられた第１および第２のキャパシタからなり、
   前記スイッチング素子のターンオン・タイミングから該スイッチング素子のターンオフ後における前記共振電圧の最初のボトムが検出されるまでの時間に応じた電圧は、前記スイッチング素子のスイッチング周期毎に前記第１および第２のキャパシタに交互に蓄積され、前記スイッチング素子の次の１スイッチング周期に亘って保持されて前記ボトムスキップ数決定回路によるボトムスキップ数の決定に供せられる請求項１に記載の擬似共振スイッチング電源装置。
3. オン・オフ駆動されるスイッチング素子に直列に接続されたインダクタンスと共振用キャパシタとの共振現象を利用して、共振電圧がボトムを呈するタイミングで前記スイッチング素子をターンオンさせる擬似共振スイッチング電源装置であって、
   前記スイッチング素子のターンオフに伴う前記共振電圧のボトムを検出するボトム検出回路と、
   前記スイッチング素子の負荷に応じてボトムスキップ数を決定するボトムスキップ数決定回路と、
   前記ボトム検出回路にて検出される前記ボトムの検出回数が前記ボトムスキップ数決定回路にて決定されたボトムスキップ数に達したときに前記スイッチング素子をターンオンするターンオン制御回路とを具備し、
   前記ボトムスキップ数決定回路は、前記スイッチング素子のオン時間に応じた電圧を前記スイッチング素子の１スイッチング周期に亘って保持するキャパシタを備え、
   前記ボトムスキップ数を決定する複数の基準電圧と前記キャパシタに保持された電圧とを、前記スイッチング素子の１スイッチング周期内に順次に比較して、前記キャパシタに保持された電圧に応じたボトムスキップ数を決定することを特徴とする擬似共振スイッチング電源装置。
4. オン・オフ駆動されるスイッチング素子に直列に接続されたインダクタンスと共振用キャパシタとの共振現象を利用して、共振電圧がボトムを呈するタイミングで前記スイッチング素子をターンオンさせる擬似共振スイッチング電源装置であって、
   前記スイッチング素子のターンオフに伴う前記共振電圧のボトムを検出するボトム検出回路と、
   前記スイッチング素子の負荷に応じてボトムスキップ数を決定するボトムスキップ数決定回路と、
   前記ボトム検出回路にて検出される前記ボトムの検出回数が前記ボトムスキップ数決定回路にて決定されたボトムスキップ数に達したときに前記スイッチング素子をターンオンするターンオン制御回路とを具備し、
   前記ボトムスキップ数決定回路は、前記スイッチング素子のターンオフ時に該スイッチング素子に流れる電流に応じた電圧を前記スイッチング素子の１スイッチング周期に亘って保持するキャパシタを備え、
   前記ボトムスキップ数を決定する複数の基準電圧と前記キャパシタに保持された電圧とを、前記スイッチング素子の１スイッチング周期内に順次に比較して、前記キャパシタに保持された電圧に応じたボトムスキップ数を決定することを特徴とする擬似共振スイッチング電源装置。
5. 前記ボトムスキップ数を決定する複数の基準電圧は、前記スイッチング素子のターンオフ・タイミングからの遅延時間に相当する電圧からなり、
   前記ボトムスキップ数決定回路は、前記複数の基準電圧の中から選択して設定された上限電圧および下限電圧と前記キャパシタに保持された電圧との比較結果に応じて前記ボトムスキップ数を増減するアップダウンカウンタと、
   このアップダウンカウンタに設定されたボトムスキップ数に応じて前記上限電圧および下限電圧として設定する基準電圧を変更する基準電圧選択回路と、
   この基準電圧選択回路による前記基準電圧の変更処理を前記スイッチング素子の１スイッチング周期内に複数回実行させて前記アップダウンカウンタに設定する前記ボトムスキップ数を収束させる選択動作制御回路と
   を備えたものである請求項１乃至４のいずれかに記載の擬似共振スイッチング電源装置。
6. 前記ボトムスキップ数を決定する複数の基準電圧は、前記キャパシタに保持される電圧の範囲を、前記スイッチング素子の負荷の大きさに対応付けてＮ段階（Ｎは２以上の整数）に区分する（Ｎ＋１）個の互いに異なる電圧であって、
   前記基準電圧選択回路は、前記ボトムスキップ数を示す前記アップダウンカウンタの値に応じて、前記キャパシタに保持される電圧の変動許容幅を特定する前記上限電圧および下限電圧を、前記複数の基準電圧の中から選定するものである請求項５に記載の擬似共振スイッチング電源装置。
7. 前記アップダウンカウンタは、前記キャパシタに保持された電圧が前記上限電圧を上回るときに前記ボトムスキップ数をデクリメントし、前記キャパシタに保持された電圧が前記下限電圧を下回るときに前記ボトムスキップ数をインクリメントする処理を、前記選択動作制御回路によりトリガされて前記スイッチング素子の１スイッチング周期内に複数回繰り返し実行するものである請求項５に記載の擬似共振スイッチング電源装置。

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