JP5998844B2

JP5998844B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP5998844B2
Application number: JP2012234281A
Authority: JP
Inventors: 佐次田　直也; 直也佐次田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-10-24
Filing date: 2012-10-24
Publication date: 2016-09-28
Anticipated expiration: 2032-10-24
Also published as: JP2014086561A

Description

本発明は、半導体装置およびその製造方法に関し、例えば、下部電極と上部電極との間に形成された強誘電体膜を備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, for example, a semiconductor device including a ferroelectric film formed between a lower electrode and an upper electrode and a manufacturing method thereof.

強誘電体のヒステリシス特性を利用する半導体装置が実用化されている。例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、強誘電体キャパシタのヒステリシス特性を利用し、情報を不揮発的に記憶する。 Semiconductor devices that utilize the hysteresis characteristics of ferroelectrics have been put into practical use. For example, a FeRAM (Ferroelectric Random Access Memory) uses a hysteresis characteristic of a ferroelectric capacitor to store information in a nonvolatile manner.

結晶体からなる強誘電体膜上にアモルファス体からなる強誘電体膜が形成されたキャパシタが知られている（例えば特許文献１）下部電極を覆うように下部電極の上面に開口を備える窒化シリコン膜が形成され、開口内に強誘電体膜が形成されたキャパシタが知られている（例えば特許文献２）。 A capacitor in which a ferroelectric film made of an amorphous material is formed on a ferroelectric film made of a crystal is known (for example, Patent Document 1). Silicon nitride having an opening on the upper surface of a lower electrode so as to cover the lower electrode A capacitor in which a film is formed and a ferroelectric film is formed in an opening is known (for example, Patent Document 2).

特開２０００−８２７９２号公報JP 2000-82792 A 特開２００２−１４１４８２号公報JP 2002-141482 A

半導体基板の上方に、異なる膜厚の強誘電体膜を備えるキャパシタを形成する場合がある。この場合、異なる特性を有する強誘電体膜を別々に形成すると製造工程が長くなってしまう。 In some cases, a capacitor including a ferroelectric film having a different film thickness is formed above a semiconductor substrate. In this case, if the ferroelectric films having different characteristics are formed separately, the manufacturing process becomes long.

本半導体装置およびその製造方法は、膜厚の異なるキャパシタの製造工程を簡略化することを目的とする。 An object of the present semiconductor device and its manufacturing method is to simplify the manufacturing process of capacitors having different film thicknesses.

半導体基板の上方に形成された第１下部電極および第２下部電極と、前記第１下部電極および前記第２下部電極上に形成された第１強誘電体膜と、前記第１下部電極上に第１開口を備え前記第２下部電極上に第２開口を備えるように前記第１強誘電体膜上に形成されたストッパ層と、前記第１開口内の前記第１強誘電体膜上に形成された第１上部電極と、前記第２開口内の前記第１強誘電体膜上に形成され、前記第１開口内に形成されていない第２強誘電体膜と、前記第２強誘電体膜上に形成された第２上部電極と、を具備することを特徴とする半導体装置を用いる。 A first lower electrode and a second lower electrode formed above a semiconductor substrate, a first ferroelectric film formed on the first lower electrode and the second lower electrode, and on the first lower electrode A stopper layer formed on the first ferroelectric film so as to have a first opening and a second opening on the second lower electrode; and on the first ferroelectric film in the first opening. A first upper electrode formed; a second ferroelectric film formed on the first ferroelectric film in the second opening and not formed in the first opening; and the second ferroelectric film. A semiconductor device comprising a second upper electrode formed on the body film is used.

半導体基板の上方に下部電極を形成し、前記下部電極上に第１強誘電体膜を形成し、前記第１強誘電体膜上にストッパ層を形成し、前記ストッパ層に第１開口を形成し、前記ストッパ層上に導電膜を形成し、前記導電膜が前記第１開口内に残存するように前記導電膜を前記ストッパ層まで選択的に除去することにより第１上部電極を形成し、前記ストッパ層に第２開口を形成し、前記第１強誘電体膜上に第２強誘電体膜を形成し、前記第２強誘電体膜上に第２上部電極を形成し、前記第２上部電極を形成した後、前記第２強誘電体膜が前記第２開口内に残存するように、前記第２強誘電体膜を前記ストッパ層まで選択的に除去することを特徴とする半導体装置の製造方法を用いる。 A lower electrode is formed above the semiconductor substrate, a first ferroelectric film is formed on the lower electrode, a stopper layer is formed on the first ferroelectric film, and a first opening is formed in the stopper layer Forming a conductive film on the stopper layer, and forming the first upper electrode by selectively removing the conductive film up to the stopper layer so that the conductive film remains in the first opening; A second opening is formed in the stopper layer; a second ferroelectric film is formed on the first ferroelectric film; a second upper electrode is formed on the second ferroelectric film; after forming the upper electrode, so that the second ferroelectric film remains within the second opening, and wherein a selectively removing the second ferroelectric layer to the stopper layer The manufacturing method is used.

本半導体装置およびその製造方法によれば、膜厚の異なるキャパシタの製造工程を簡略化することができる。 According to this semiconductor device and its manufacturing method, the manufacturing process of capacitors having different film thicknesses can be simplified.

図１（ａ）から図１（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。FIG. 1A to FIG. 1E are cross-sectional views (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図２（ａ）から図２（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。2A to 2E are cross-sectional views (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。3A to 3C are cross-sectional views (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その１）である。4A and 4B are cross-sectional views (part 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図５（ａ）および図５（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その２）である。5A and 5B are cross-sectional views (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図６（ａ）および図６（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その３）である。FIG. 6A and FIG. 6B are cross-sectional views (part 3) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図７は、図６（ｂ）におけるメモリ領域の平面図である。FIG. 7 is a plan view of the memory area in FIG. 図８（ａ）および図８（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その４）である。8A and 8B are cross-sectional views (part 4) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図９は、図８（ｂ）における周辺領域の平面図である。FIG. 9 is a plan view of the peripheral region in FIG. 図１０（ａ）および図１０（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その５）である。10A and 10B are cross-sectional views (part 5) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図１１（ａ）は、図１０（ｂ）におけるメモリ領域の平面図である。図１１（ｂ）は、図１０（ｂ）におけるメモリ領域のキャパシタ付近を拡大した断面図である。FIG. 11A is a plan view of the memory area in FIG. FIG. 11B is an enlarged cross-sectional view of the vicinity of the capacitor in the memory region in FIG. 図１２（ａ）および図１２（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その６）である。12A and 12B are cross-sectional views (part 6) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図１３は、図１２（ｂ）におけるメモリ領域の平面図である。FIG. 13 is a plan view of the memory area in FIG. 図１４は、実施例２に係る半導体装置の製造方法を示す断面図（その７）である。FIG. 14 is a sectional view (No. 7) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図１５は、実施例２に係る半導体装置の製造方法を示す断面図（その８）である。FIG. 15 is a cross-sectional view (No. 8) illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図１６（ａ）および図１６（ｂ）は、実施例３に係る半導体装置の製造方法を示す断面図（その１）である。FIG. 16A and FIG. 16B are cross-sectional views (part 1) illustrating the method for manufacturing the semiconductor device according to the third embodiment. 図１７は、実施例３に係る半導体装置の製造方法を示す断面図（その２）である。FIG. 17 is a second cross-sectional view illustrating the method for manufacturing the semiconductor device according to the third embodiment. 図１８は、実施例３に係る半導体装置の製造方法を示す断面図（その３）である。FIG. 18 is a sectional view (No. 3) illustrating the method for manufacturing the semiconductor device according to the third embodiment.

以下、図面を参照し実施例について説明する。 Hereinafter, embodiments will be described with reference to the drawings.

図１（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）から図３（ｃ）においては、不揮発性メモリが形成されるメモリ領域１００と周辺回路が形成される周辺領域１０２とを並べて図示する。図１（ａ）を参照し、シリコン基板等の半導体基板１０上に、酸化シリコン膜を含む絶縁膜１２を形成する。図１（ｂ）を参照し、絶縁膜１２上に白金（Ｐｔ）等の金属を含む下部電極１４を形成する。図１（ｃ）を参照し、下部電極１４上に、ＰＺＴ（チタン酸ジルコン酸鉛：ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）等を含むアモルファス状の強誘電体膜１６を形成する。熱処理することにより、強誘電体膜１６を結晶化する。図１（ｄ）を参照し、強誘電体膜１６上に酸化アルミニウムまたは酸化チタン等の絶縁膜を含むストッパ層１８を形成する。図１（ｅ）を参照し、メモリ領域１００内のストッパ層１８に開口３２を形成する。 FIG. 1A to FIG. 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment. In FIG. 1A to FIG. 3C, a memory region 100 in which a nonvolatile memory is formed and a peripheral region 102 in which a peripheral circuit is formed are shown side by side. Referring to FIG. 1A, an insulating film 12 including a silicon oxide film is formed on a semiconductor substrate 10 such as a silicon substrate. Referring to FIG. 1B, a lower electrode 14 containing a metal such as platinum (Pt) is formed on the insulating film 12. Referring to FIG. 1C, an amorphous ferroelectric film 16 containing PZT (lead zirconate titanate: PbZr _x Ti _1-x O ₃ ) or the like is formed on the lower electrode 14. By performing the heat treatment, the ferroelectric film 16 is crystallized. Referring to FIG. 1D, a stopper layer 18 including an insulating film such as aluminum oxide or titanium oxide is formed on the ferroelectric film 16. With reference to FIG. 1E, an opening 32 is formed in the stopper layer 18 in the memory region 100.

図２（ａ）を参照し、ストッパ層１８上および開口３２内の強誘電体膜１６上に、酸化イリジウム（ＩｒＯ_ｘ）等の導電膜を含む上部電極２０を形成する。図２（ｂ）を参照し、上部電極２０の所定領域（周辺領域１０２を含む）を除去する。このとき、ストッパ層１８はエッチングストッパとして機能する。図２（ｃ）を参照し、周辺領域１０２内のストッパ層１８に開口３４を形成する。図２（ｄ）を参照し、ストッパ層１８上および開口３４内の強誘電体膜１６上に、ＰＺＴ等のアモルファス状の強誘電体膜２２を形成する。熱処理することにより、強誘電体膜２２を結晶化する。図２（ｅ）を参照し、強誘電体膜２２上に酸化イリジウム等の導電膜を含む上部電極２４を形成する。 Referring to FIG. 2A, the upper electrode 20 including a conductive film such as iridium oxide (IrO _x ) is formed on the stopper layer 18 and the ferroelectric film 16 in the opening 32. Referring to FIG. 2B, a predetermined region (including the peripheral region 102) of the upper electrode 20 is removed. At this time, the stopper layer 18 functions as an etching stopper. With reference to FIG. 2C, an opening 34 is formed in the stopper layer 18 in the peripheral region 102. Referring to FIG. 2D, an amorphous ferroelectric film 22 such as PZT is formed on the stopper layer 18 and the ferroelectric film 16 in the opening 34. By performing the heat treatment, the ferroelectric film 22 is crystallized. Referring to FIG. 2E, an upper electrode 24 including a conductive film such as iridium oxide is formed on the ferroelectric film 22.

図３（ａ）を参照し、上部電極２４および強誘電体膜２２の所定領域（メモリ領域１００を含む）を除去する。このとき、ストッパ層１８はエッチングストッパとして機能する。図３（ｂ）を参照し、強誘電体膜１６および下部電極１４の所定領域を除去する。これにより、メモリ領域１００に下部電極１４（第１下部電極）、周辺領域１０２に下部電極１４（第２下部電極）が形成される。図３（ｃ）を参照し、メモリ領域１００において下部電極１４、強誘電体膜１６および上部電極２０を覆うように絶縁膜１２上に酸化シリコン膜を含む絶縁膜２６を形成する。周辺領域１０２において下部電極１４、強誘電体膜１６および２２および上部電極２４を覆うように絶縁膜１２上に酸化シリコン膜を含む絶縁膜２６を形成する。絶縁膜２６を貫通するコンタクトホールを形成する。コンタクトホール内にＷ（タングステン）等を含むプラグ金属２８を形成する。メモリ領域１００において、プラグ金属２８は、それぞれ下部電極１４および上部電極２０と電気的に接続されている。周辺領域１２０において、プラグ金属２８は、それぞれ下部電極１４および上部電極２４と電気的に接続されている。絶縁膜２６上にプラグ金属２８と電気的に接続する配線３０を形成する。これにより、メモリ領域１００において、下部電極１４、強誘電体膜１６および上部電極２０を含む強誘電体メモリ用のキャパシタ１０４（第１キャパシタ）が形成される。また、周辺領域１０２において、下部電極１４、強誘電体膜１６および２２および第２上部電極２４を含む周辺回路用のキャパシタ１０６（第２キャパシタ）が形成される。 Referring to FIG. 3A, predetermined regions (including memory region 100) of upper electrode 24 and ferroelectric film 22 are removed. At this time, the stopper layer 18 functions as an etching stopper. Referring to FIG. 3B, predetermined regions of the ferroelectric film 16 and the lower electrode 14 are removed. As a result, the lower electrode 14 (first lower electrode) is formed in the memory region 100 and the lower electrode 14 (second lower electrode) is formed in the peripheral region 102. With reference to FIG. 3C, an insulating film 26 including a silicon oxide film is formed on the insulating film 12 so as to cover the lower electrode 14, the ferroelectric film 16 and the upper electrode 20 in the memory region 100. An insulating film 26 including a silicon oxide film is formed on the insulating film 12 so as to cover the lower electrode 14, the ferroelectric films 16 and 22, and the upper electrode 24 in the peripheral region 102. A contact hole penetrating the insulating film 26 is formed. A plug metal 28 containing W (tungsten) or the like is formed in the contact hole. In the memory region 100, the plug metal 28 is electrically connected to the lower electrode 14 and the upper electrode 20, respectively. In the peripheral region 120, the plug metal 28 is electrically connected to the lower electrode 14 and the upper electrode 24, respectively. A wiring 30 electrically connected to the plug metal 28 is formed on the insulating film 26. Thereby, in the memory region 100, a ferroelectric memory capacitor 104 (first capacitor) including the lower electrode 14, the ferroelectric film 16, and the upper electrode 20 is formed. In the peripheral region 102, a peripheral circuit capacitor 106 (second capacitor) including the lower electrode 14, the ferroelectric films 16 and 22, and the second upper electrode 24 is formed.

実施例１によれば、図１（ｂ）のように、半導体基板１０の上方に下部電極１４を形成する。図１（ｃ）のように、下部電極１４上に強誘電体膜１６（第１強誘電体膜）を形成する。図１（ｄ）のように、強誘電体膜１６上にストッパ層１８を形成する。図１（ｅ）のように、ストッパ層１８に開口３２（第１開口）を形成する。図２（ａ）および図２（ｂ）のように、ストッパ層１８上に導電膜を形成し、導電膜が開口３２内に残存するように導電膜をストッパ層１８まで選択的に除去することにより上部電極２０（第１上部電極）を形成する。図２（ｃ）のように、ストッパ層１８に開口３４（第２開口）を形成する。図２（ｄ）のように、強誘電体膜１６上に強誘電体膜２２（第２強誘電体膜）を形成する。および図３（ａ）のように、強誘電体膜２２が開口３４内に残存するように、強誘電体膜２２をストッパ層１８まで選択的に除去する。図２（ｅ）のように、強誘電体膜２２上に上部電極２４（第２上部電極）を形成する。 According to the first embodiment, the lower electrode 14 is formed above the semiconductor substrate 10 as shown in FIG. As shown in FIG. 1C, a ferroelectric film 16 (first ferroelectric film) is formed on the lower electrode 14. As shown in FIG. 1D, a stopper layer 18 is formed on the ferroelectric film 16. As shown in FIG. 1E, an opening 32 (first opening) is formed in the stopper layer 18. 2A and 2B, a conductive film is formed on the stopper layer 18, and the conductive film is selectively removed up to the stopper layer 18 so that the conductive film remains in the opening 32. Thus, the upper electrode 20 (first upper electrode) is formed. As shown in FIG. 2C, an opening 34 (second opening) is formed in the stopper layer 18. As shown in FIG. 2D, a ferroelectric film 22 (second ferroelectric film) is formed on the ferroelectric film 16. As shown in FIG. 3A, the ferroelectric film 22 is selectively removed up to the stopper layer 18 so that the ferroelectric film 22 remains in the opening 34. As shown in FIG. 2E, the upper electrode 24 (second upper electrode) is formed on the ferroelectric film 22.

これにより、強誘電体膜の膜厚の異なるキャパシタを形成することができる。また、ストッパ層１８により、上部電極２０を形成する際、強誘電体膜２２を除去する際に、強誘電体膜１６に導入されるダメージを低減できる。さらに、強誘電体膜１６が薄くなることを抑制できる。キャパシタ１０４および１０６の強誘電体膜１６は同時に形成されるため、製造工数を削減することもできる。 Thereby, capacitors having different thicknesses of the ferroelectric film can be formed. Further, the stopper layer 18 can reduce damage introduced into the ferroelectric film 16 when forming the upper electrode 20 and removing the ferroelectric film 22. Further, it is possible to prevent the ferroelectric film 16 from being thinned. Since the ferroelectric films 16 of the capacitors 104 and 106 are formed simultaneously, the number of manufacturing steps can be reduced.

不揮発性メモリセルに用いるキャパシタは、低電圧化および微細化のため、強誘電体膜を薄くすることが好ましい。強誘電体膜が薄くなるとキャパシタのリーク電流が増加する。不揮発性メモリセルにおいては、アクセスする時間が短い。また、スタンバイ時にはキャパシタには電圧が加わらない。よって、メモリセル用のキャパシタは、リーク電流が流れても問題は少ない。一方、周辺回路に用いるキャパシタにおいては、例えば電源用の平滑キャパシタのように常時電圧が印加される場合がある。このため、キャパシタのリーク電流は大きな問題となる。実施例１によれば、キャパシタ１０６の強誘電体膜をキャパシタ１０４より厚くできる。これにより、メモリセル用のキャパシタ１０４は低電圧化および微細化が可能となり、かつ周辺回路用のキャパシタ１０６のリーク電流を抑制できる。 In a capacitor used in a nonvolatile memory cell, it is preferable to make the ferroelectric film thin in order to reduce the voltage and miniaturize it. As the ferroelectric film becomes thinner, the leakage current of the capacitor increases. In the nonvolatile memory cell, the access time is short. Further, no voltage is applied to the capacitor during standby. Therefore, the memory cell capacitor has few problems even when a leak current flows. On the other hand, in a capacitor used in a peripheral circuit, a voltage may be constantly applied like a smoothing capacitor for a power source, for example. For this reason, the leakage current of the capacitor becomes a big problem. According to the first embodiment, the ferroelectric film of the capacitor 106 can be made thicker than the capacitor 104. Thus, the voltage and miniaturization of the memory cell capacitor 104 can be reduced, and the leakage current of the peripheral circuit capacitor 106 can be suppressed.

また、実施例１によれば、図２（ｄ）のように、強誘電体膜２２を上部電極２０を覆うように形成する。図３（ａ）のように、強誘電体膜２２をストッパ層１８まで選択的に除去する際に上部電極２０を覆う強誘電体膜２２を除去する。このように、メモリ領域１００においてストッパ層１８が形成されているため、上部電極２０を覆う強誘電体膜２２を除去できる。 Further, according to the first embodiment, as shown in FIG. 2D, the ferroelectric film 22 is formed so as to cover the upper electrode 20. As shown in FIG. 3A, when the ferroelectric film 22 is selectively removed up to the stopper layer 18, the ferroelectric film 22 covering the upper electrode 20 is removed. Thus, since the stopper layer 18 is formed in the memory region 100, the ferroelectric film 22 covering the upper electrode 20 can be removed.

さらに、図２（ｂ）のように、上部電極２０の端部は、ストッパ層１８上に位置する。これにより、図３（ａ）において、メモリ領域１００の開口３２内の強誘電体膜１６がエッチングされることを抑制できる。 Further, as shown in FIG. 2B, the end portion of the upper electrode 20 is located on the stopper layer 18. Thereby, in FIG. 3A, the etching of the ferroelectric film 16 in the opening 32 of the memory region 100 can be suppressed.

さらに、図３（ａ）のように、強誘電体膜２２の端部は、ストッパ層１８上に位置する。これにより、図３（ａ）において、周辺領域１０２の開口３４内の強誘電体膜１６がエッチングされることを抑制できる。 Further, as shown in FIG. 3A, the end portion of the ferroelectric film 22 is located on the stopper layer 18. Thereby, in FIG. 3A, the etching of the ferroelectric film 16 in the opening 34 in the peripheral region 102 can be suppressed.

図４（ａ）から図１５は、実施例２に係る半導体装置の製造方法を示す図である。図４（ａ）を参照し、ｎ型またはｐ型シリコン半導体基板１０内に、トランジスタの活性領域を画定する素子分離絶縁膜１１を形成する。素子分離絶縁膜１１としては、ＳＴＩ（Shallow
Trench Isolation）絶縁膜を用いることができる。ＳＴＩ絶縁膜は、半導体基板１０の素子分離領域に溝を形成する。溝の中に酸化シリコン等の絶縁膜を埋め込むことにより形成できる。素子分離絶縁膜１１は、ＬＯＣＯＳ（Local
Oxidation of Silicon）法を用い形成した絶縁膜でもよい。 FIG. 4A to FIG. 15 are diagrams illustrating a method of manufacturing a semiconductor device according to the second embodiment. Referring to FIG. 4A, an element isolation insulating film 11 that defines an active region of a transistor is formed in an n-type or p-type silicon semiconductor substrate 10. As the element isolation insulating film 11, STI (Shallow
Trench Isolation) can be used. The STI insulating film forms a groove in the element isolation region of the semiconductor substrate 10. It can be formed by embedding an insulating film such as silicon oxide in the trench. The element isolation insulating film 11 is made of LOCOS (Local
An insulating film formed using an Oxidation of Silicon method may be used.

半導体基板１０に不純物をイオン注入することによりウエル１０ａを形成する。ウエル１０ａは例えばＰ型である。その後、半導体基板１０の上面を熱酸化してゲート絶縁膜４４を形成する。半導体基板１０の上面全面に非晶質または多結晶シリコン膜を形成する。フォトリソグラフィ法を用いウエル１０ａ上にゲート電極４５を形成する。２つのゲート電極４５は間隔をおいて半導体基板１０上を平行に延伸している。ゲート電極４５は、ワード線の一部となる。ゲート電極４５をマスクにウエル１０ａ内のゲート電極４５の両側に不純物をイオン注入する。これにより、例えばＮ型のエクステンション領域が形成される。 A well 10a is formed by ion implantation of impurities into the semiconductor substrate 10. The well 10a is, for example, P-type. Thereafter, the upper surface of the semiconductor substrate 10 is thermally oxidized to form a gate insulating film 44. An amorphous or polycrystalline silicon film is formed on the entire upper surface of the semiconductor substrate 10. A gate electrode 45 is formed on the well 10a using photolithography. The two gate electrodes 45 extend in parallel on the semiconductor substrate 10 with a gap therebetween. The gate electrode 45 becomes a part of the word line. Impurities are ion-implanted on both sides of the gate electrode 45 in the well 10a using the gate electrode 45 as a mask. Thereby, for example, an N-type extension region is formed.

半導体基板１０上にゲート電極４５を覆うように絶縁膜を形成する。絶縁膜は、例えばＣＶＤ（Chemical Vapor Deposition）法を用い形成された酸化シリコン膜である。絶縁膜をエッチバックすることにより、ゲート電極４５の両側にサイドウォール４３を形成する。サイドウォール４３とゲート電極４５とをマスクにウエル１０ａ内に不純物を注入する。これにより、例えばＮ型のソースまたはドレイン領域が形成される。エクステンション領域とソースまたはドレイン領域とにより領域４１が形成される。これにより、ウエル１０ａ、ゲート電極４５および領域４１を含むトランジスタ４０が形成される。 An insulating film is formed on the semiconductor substrate 10 so as to cover the gate electrode 45. The insulating film is a silicon oxide film formed using, for example, a CVD (Chemical Vapor Deposition) method. The sidewalls 43 are formed on both sides of the gate electrode 45 by etching back the insulating film. Impurities are implanted into the well 10a using the side wall 43 and the gate electrode 45 as a mask. Thereby, for example, an N-type source or drain region is formed. A region 41 is formed by the extension region and the source or drain region. Thereby, the transistor 40 including the well 10a, the gate electrode 45, and the region 41 is formed.

半導体基板１０、ゲート電極４５および素子分離絶縁膜１１上に金属膜を形成する。金属膜は、例えばコバルトを含む。熱処理することにより、金属膜とシリコンとを反応させる。これにより、領域４１上およびゲート電極４５上にそれぞれ金属シリサイドを含むシリサイド層４２および４６が形成される。残存している金属膜をウエットエッチング法を用い除去する。 A metal film is formed on the semiconductor substrate 10, the gate electrode 45, and the element isolation insulating film 11. The metal film includes, for example, cobalt. The metal film and silicon are reacted by heat treatment. Thereby, silicide layers 42 and 46 containing metal silicide are formed on the region 41 and the gate electrode 45, respectively. The remaining metal film is removed using a wet etching method.

トランジスタ４０を覆うように、半導体基板１０上に例えば酸化窒化シリコンを含むカバー膜１２ａをＣＶＤ法を用い形成する。カバー膜１２ａの膜厚は、例えば２００ｎｍである。カバー膜１２ａ上に例えば膜厚が１μｍの層間絶縁膜１２ｂを形成する。層間絶縁膜１２ｂは、例えばテトラエトキシラン（ＴＥＯＳ）を含有するガスを使用したプラズマＣＶＤ法を用い形成する。層間絶縁膜１２ｂの上面をＣＭＰ（Chemical
Mechanical Polishing）法を用い平坦化する。これにより、半導体基板１０の上面から層間絶縁膜１２ｂの上面までの高さは約７００ｎｍとなる。 A cover film 12a including, for example, silicon oxynitride is formed on the semiconductor substrate 10 so as to cover the transistor 40 by a CVD method. The film thickness of the cover film 12a is, for example, 200 nm. For example, an interlayer insulating film 12b having a thickness of 1 μm is formed on the cover film 12a. The interlayer insulating film 12b is formed using a plasma CVD method using a gas containing, for example, tetraethoxylane (TEOS). The upper surface of the interlayer insulating film 12b is subjected to CMP (Chemical
Planarization is performed using a mechanical polishing method. As a result, the height from the upper surface of the semiconductor substrate 10 to the upper surface of the interlayer insulating film 12b is about 700 nm.

フォトリソグラフィ法を用いフォトレジストをマスクに層間絶縁膜１２ｂおよびカバー膜１２ａをエッチングし、例えば直径が０．２５μｍのコンタクトホールを形成する。コンタクトホールによりシリサイド層４２の上面が露出する。コンタクトホール内に密着膜４８ａとして、例えば膜厚が３０ｎｍのチタン（Ｔｉ）膜および膜厚が２０ｎｍの窒化チタン（ＴｉＮ）膜を形成する。密着膜４８ａ上にタングステン（Ｗ）膜４８ｂをＣＶＤ法を用い形成する。層間絶縁膜１２ｂ上の密着膜４８ａおよびタングステン膜４８ｂをＣＭＰ法を用い除去する。コンタクトホール内に形成された密着膜４８ａおよびタングステン膜４８ｂによりプラグ金属４８が形成される。 The interlayer insulating film 12b and the cover film 12a are etched by using a photolithography method using a photoresist as a mask to form, for example, a contact hole having a diameter of 0.25 μm. The upper surface of the silicide layer 42 is exposed by the contact hole. As the adhesion film 48a in the contact hole, for example, a titanium (Ti) film having a thickness of 30 nm and a titanium nitride (TiN) film having a thickness of 20 nm are formed. A tungsten (W) film 48b is formed on the adhesion film 48a using a CVD method. The adhesion film 48a and the tungsten film 48b on the interlayer insulating film 12b are removed using a CMP method. A plug metal 48 is formed by the adhesion film 48a and the tungsten film 48b formed in the contact hole.

図４（ｂ）を参照し、層間絶縁膜１２ｂおよびプラグ金属４８上に酸化防止膜１２ｃとして、例えば膜厚が１００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法を用い形成する。酸化防止膜１２ｃ上に層間絶縁膜１２ｄとして、例えば膜厚が１３０ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを用いたＣＶＤ法で形成する。絶縁膜１２は、カバー膜１２ａ、層間絶縁膜１２ｂ、酸化防止膜１２ｃおよび層間絶縁膜１２ｄを含む。 Referring to FIG. 4B, a silicon oxynitride film having a thickness of 100 nm, for example, is formed as an antioxidant film 12c on the interlayer insulating film 12b and the plug metal 48 by using a plasma CVD method. A silicon oxide film having a thickness of 130 nm, for example, is formed as an interlayer insulating film 12d on the antioxidant film 12c by a CVD method using a TEOS-containing gas. The insulating film 12 includes a cover film 12a, an interlayer insulating film 12b, an antioxidant film 12c, and an interlayer insulating film 12d.

絶縁膜１２上に酸化防止膜５０として、例えば酸化アルミニウム膜をスパッタ法を用い、アルゴン（Ａｒ）雰囲気中、１Ｐａの圧力、２５℃から３５℃の基板温度の条件を用い形成する。酸化アルミニウム膜を、例えばＲＴＡ（Rapid
Thermal Anneal）法を用い、酸素雰囲気、基板温度が６４２℃および熱処理時間が６０秒の条件で熱処理する。これにより、この後成膜する下部電極１４のＰｔの配向性が向上する。 As the antioxidant film 50, for example, an aluminum oxide film is formed on the insulating film 12 using a sputtering method in an argon (Ar) atmosphere under a pressure of 1 Pa and a substrate temperature of 25 ° C. to 35 ° C. An aluminum oxide film is formed by, for example, RTA (Rapid
Thermal annealing is performed using an oxygen atmosphere, a substrate temperature of 642 ° C., and a heat treatment time of 60 seconds. This improves the Pt orientation of the lower electrode 14 to be subsequently formed.

酸化防止膜５０上に、下部電極１４として、例えば膜厚が１００ｎｍのＰｔ膜をスパッタ法を用い形成する。Ｐｔ膜は、例えばＡｒ雰囲気、圧力が１Ｐａ、基板温度が３５０℃、スパッタパワーが０．４ｋＷの条件で形成される。なお、下部電極１４として、イリジウム膜、ルテニウム膜、酸化ルテニウム膜または酸化ストロンチウム・ルテニウム膜等の単層膜、またはこれらの膜から少なくとも２層選択された積層膜を用いることもできる。下部電極１４を、例えばＲＴＡ法を用い、不活性ガス（例えばＡｒ）雰囲気、温度が６５０℃から７５０度、熱処理時間が６０秒の条件で熱処理する。これにより、下部電極１４の結晶性が向上することにより、酸化防止膜５０と下部電極１４との密着性が向上する。 On the antioxidant film 50, as the lower electrode 14, for example, a Pt film with a film thickness of 100 nm is formed by sputtering. The Pt film is formed, for example, under an Ar atmosphere, a pressure of 1 Pa, a substrate temperature of 350 ° C., and a sputtering power of 0.4 kW. As the lower electrode 14, a single layer film such as an iridium film, a ruthenium film, a ruthenium oxide film, or a strontium / ruthenium oxide film, or a laminated film selected from at least two layers of these films may be used. The lower electrode 14 is heat-treated using an RTA method, for example, under an inert gas (eg, Ar) atmosphere, a temperature of 650 ° C. to 750 ° C., and a heat treatment time of 60 seconds. Thereby, the crystallinity of the lower electrode 14 is improved, so that the adhesion between the antioxidant film 50 and the lower electrode 14 is improved.

下部電極１４上に、強誘電体膜１６として、例えばＲＦ（Radio Frequency）スパッタ法を用い膜厚が９０ｎｍの非晶質のＰＺＴ膜を形成する。非晶質のＰＺＴ膜を、例えばＲＴＡ法を用い、酸素含有雰囲気、基板温度が６００℃および熱処理時間が９０秒の条件で熱処理する。これにより、ＰＺＴ膜が結晶化する。なお、強誘電体膜１６は、例えばゾル・ゲル法、ＭＯＣＶＤ（Metal
Organic Chemical vapor Deposition）法を用いて形成してもよい。ＭＯＣＶＤ法を用い強誘電体膜１６を形成する場合は、結晶化のための熱処理は行なわなくてもよい。 On the lower electrode 14, an amorphous PZT film having a thickness of 90 nm is formed as the ferroelectric film 16 by using, for example, an RF (Radio Frequency) sputtering method. The amorphous PZT film is heat-treated using, for example, an RTA method under an oxygen-containing atmosphere, a substrate temperature of 600 ° C., and a heat treatment time of 90 seconds. Thereby, the PZT film is crystallized. The ferroelectric film 16 is formed by, for example, a sol-gel method, MOCVD (Metal
It may be formed by using an organic chemical vapor deposition method. When the ferroelectric film 16 is formed using the MOCVD method, the heat treatment for crystallization may not be performed.

強誘電体膜１６上にストッパ層１８として、例えば酸化アルミニウム膜または酸化チタン膜等の酸化金属膜を形成する。 A metal oxide film such as an aluminum oxide film or a titanium oxide film is formed as a stopper layer 18 on the ferroelectric film 16.

図５（ａ）を参照し、ストッパ膜１８上にフォトレジストを塗布し、露光現像を行なう。フォトレジストをマスクに、ストッパ膜１８をエッチングし、メモリ領域１００内に開口３２を形成する。開口３２を形成する前に、フォトレジストに紫外線を照射することにより、フォトレジストを硬化させる。これにより、フォトレジストの耐エッチング性が向上するとともに、開口３２の形状を安定化させることができる。かつ開口３２直下の強誘電体膜１６の結晶中の酸素原子を活性化させる。これにより、後述する強誘電体膜２２と強誘電体膜１６との結晶配向をスムーズに行なうことができる。 Referring to FIG. 5A, a photoresist is applied on stopper film 18 and exposure and development are performed. Using the photoresist as a mask, the stopper film 18 is etched to form an opening 32 in the memory region 100. Before the opening 32 is formed, the photoresist is cured by irradiating the photoresist with ultraviolet rays. Thereby, the etching resistance of the photoresist is improved, and the shape of the opening 32 can be stabilized. The oxygen atoms in the crystal of the ferroelectric film 16 immediately below the opening 32 are activated. Thereby, the crystal orientation of the ferroelectric film 22 and the ferroelectric film 16 described later can be smoothly performed.

フォトレジストを除去し、ストッパ層１８および開口３２内の強誘電体膜１６上に、強誘電体膜２０ａ（第３強誘電体膜）として、例えばＲＦスパッタ法を用い膜厚が１０ｎｍから３０ｎｍの非晶質のＰＺＴ膜を形成する。強誘電体膜２０ａ上に、導電膜２０ｂとして、例えばスパッタ法を用い膜厚が約２５ｎｍの結晶化した酸化イリジウム（ＩｒＯｘ）膜を形成する。酸化イリジウム膜は、例えば圧力が２Ｐａ、基板温度が３００℃、ターゲットがイリジウム、反応ガスとしてＡｒと酸素の流量比が１００対５６、スパッタパワーが１ｋＷから２ｋＷの条件を用い形成される。酸化イリジウム膜を、例えばＲＴＡ法を用い、雰囲気ガスＡｒと酸素の流量比が１００対１、基板温度が７２５度、熱処理時間が６０秒の条件を用い熱処理する。酸化イリジウム膜の熱処理により、酸化イリジウム膜中のイリジウムが強誘電体膜２０ａの非晶質なＰＺＴ膜内に拡散する。さらに非晶質なＰＺＴが強誘電体膜１６との界面から結晶配向が進み結晶化する。強誘電体膜２０ａは、導電性となる。 The photoresist is removed, and a film thickness of 10 nm to 30 nm is used as a ferroelectric film 20a (third ferroelectric film) on the stopper layer 18 and the ferroelectric film 16 in the opening 32 by using, for example, an RF sputtering method. An amorphous PZT film is formed. On the ferroelectric film 20a, a crystallized iridium oxide (IrOx) film having a film thickness of about 25 nm is formed as the conductive film 20b by using, for example, a sputtering method. The iridium oxide film is formed using, for example, the conditions of a pressure of 2 Pa, a substrate temperature of 300 ° C., a target of iridium, a flow ratio of Ar to oxygen as a reaction gas of 100: 56, and a sputtering power of 1 kW to 2 kW. The iridium oxide film is heat-treated using, for example, an RTA method, under the conditions where the flow rate ratio between the atmospheric gas Ar and oxygen is 100 to 1, the substrate temperature is 725 degrees, and the heat treatment time is 60 seconds. By the heat treatment of the iridium oxide film, iridium in the iridium oxide film diffuses into the amorphous PZT film of the ferroelectric film 20a. Further, the amorphous PZT crystallizes from the interface with the ferroelectric film 16 as the crystal orientation advances. The ferroelectric film 20a becomes conductive.

図５（ｂ）を参照し、導電膜２０ｂ上に、導電膜２０ｃとして、例えばスパッタ法を用い膜厚が５０ｎｍから１５０ｎｍの酸化イリジウム（ＩｒＯｙ）膜を形成する。酸化イリジウム膜は、例えば圧力が０．８Ｐａ、基板温度が１００℃以下、ターゲットがイリジウム、反応ガスとしてＡｒと酸素の流量比が１００対９０、スパッタパワーが１ｋＷの条件を用い形成される。例えば、４５秒間堆積すると酸化イリジウム膜の膜厚は１２５ｎｍとなる。導電膜２０ｃを成膜する際は、酸化イリジウム膜の異常成長を抑制するため基板温度が１００℃以下であることが好ましい。酸化イリジウム（ＩｒＯｙ）を化学量論的な組成（ＩｒＯ_２）とすることにより、この後の工程において、水素に対する触媒作用を抑制できる。よって、強誘電体膜１６が水素ラジカルにより還元されることを抑制できる。その後、半導体基板１０の背面を洗浄する。上部電極２０は、強誘電体膜２０ａ、導電膜２０ｂおよび導電膜２０ｃを含む。 Referring to FIG. 5B, an iridium oxide (IrOy) film having a thickness of 50 nm to 150 nm is formed on the conductive film 20b as the conductive film 20c using, for example, a sputtering method. The iridium oxide film is formed using, for example, conditions of a pressure of 0.8 Pa, a substrate temperature of 100 ° C. or less, a target of iridium, a flow rate ratio of Ar to oxygen as a reaction gas of 100/90, and a sputtering power of 1 kW. For example, when deposited for 45 seconds, the film thickness of the iridium oxide film becomes 125 nm. When the conductive film 20c is formed, the substrate temperature is preferably 100 ° C. or lower in order to suppress abnormal growth of the iridium oxide film. By setting iridium oxide (IrOy) to a stoichiometric composition (IrO ₂ ), the catalytic action on hydrogen can be suppressed in the subsequent steps. Therefore, it is possible to suppress the ferroelectric film 16 from being reduced by hydrogen radicals. Thereafter, the back surface of the semiconductor substrate 10 is cleaned. The upper electrode 20 includes a ferroelectric film 20a, a conductive film 20b, and a conductive film 20c.

導電膜２０ｃ上に、マスク層５２として、例えばスパッタ法を用い膜厚が２０ｎｍから５０ｎｍの窒化アルミニウムチタン膜を形成する。マスク層５２上にフォトレジスト５４を塗布し、露光現像することにより、上部電極２０を加工するためのパターンを形成する。 An aluminum titanium nitride film having a thickness of 20 nm to 50 nm is formed on the conductive film 20c as the mask layer 52 by using, for example, a sputtering method. A pattern for processing the upper electrode 20 is formed by applying a photoresist 54 on the mask layer 52 and performing exposure and development.

図６（ａ）を参照し、フォトレジスト５４をマスクにマスク層５２をエッチングする。窒化アルミニウムチタン膜のエッチングには、エッチングガスの塩素（Ｃｌ_２）およびＡｒの流量がいずれも８０ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが８００Ｗ、周波数４５０ｋＨｚのバイアスパワーが１００Ｗの条件を用いる。 Referring to FIG. 6A, the mask layer 52 is etched using the photoresist 54 as a mask. For etching the aluminum nitride titanium film, the flow rates of the etching gases chlorine (Cl ₂ ) and Ar are both 80 sccm, the pressure is 0.7 Pa, the frequency is 13.56 MHz, the source power is 800 W, and the frequency 450 kHz bias power is 100 W. The following conditions are used.

図６（ｂ）を参照し、マスク層５２をマスクに上部電極２０をエッチングする。マスク層２のエッチングには、エッチングガスの塩素およびＡｒの流量がそれぞれ８ｓｃｃｍおよび４８ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが２ｋＷ、周波数４５０ｋＨｚのバイアスパワーが１．５ｋＷの条件を用いる。なお、エッチング時には、半導体基板１０を加熱せず、例えば常温とする。ストッパ層１８に対する上部電極２０のエッチング速度が大きいため、エッチングは、ストッパ層１８において停止する。 Referring to FIG. 6B, the upper electrode 20 is etched using the mask layer 52 as a mask. Etching of the mask layer 2 is performed under the conditions that the flow rates of the etching gases chlorine and Ar are 8 sccm and 48 sccm, the pressure is 0.7 Pa, the frequency is 13.56 MHz, the source power is 2 kW, and the frequency 450 kHz bias power is 1.5 kW. Is used. During the etching, the semiconductor substrate 10 is not heated, for example, at room temperature. Since the etching rate of the upper electrode 20 with respect to the stopper layer 18 is high, the etching stops at the stopper layer 18.

エッチング後の上部電極２０の側面は例えば傾斜する。半導体基板１０の面方向に対する上部電極２０の側面の傾斜角度は例えば６０°から７５°である。上部電極２０のエッチングの際は、フォトレジスト５４の側面の後退により、露出するマスク層５２もエッチングされる。マスク層５２のエッチング時のエッチング生成物が上部電極２０の側面に付着すると、上部電極２０の側面のエッチングが抑制される。しかし、マスク層５２を２０ｎｍから５０ｎｍと薄くすることにより、マスク層５２のエッチングにより形成される生成物を少なくできる。これにより、フォトレジスト５４の後退速度と上部電極２０のエッチング速度から、上部電極２０の側面の傾斜角度を容易に制御できる。その後、フォトレジスト５４を除去する。 The side surface of the upper electrode 20 after the etching is inclined, for example. The inclination angle of the side surface of the upper electrode 20 with respect to the surface direction of the semiconductor substrate 10 is, for example, 60 ° to 75 °. When the upper electrode 20 is etched, the exposed mask layer 52 is also etched due to the receding side surfaces of the photoresist 54. If the etching product at the time of etching the mask layer 52 adheres to the side surface of the upper electrode 20, the etching of the side surface of the upper electrode 20 is suppressed. However, by reducing the thickness of the mask layer 52 from 20 nm to 50 nm, the products formed by etching the mask layer 52 can be reduced. Thereby, the inclination angle of the side surface of the upper electrode 20 can be easily controlled from the receding speed of the photoresist 54 and the etching speed of the upper electrode 20. Thereafter, the photoresist 54 is removed.

図７は、図６（ｂ）におけるメモリ領域の平面図である。図６(ｂ)のメモリ領域は図７のＡ−Ａ断面に相当する。上部電極２０の側面は、４方向とも実質的に同じ角度とすることができる。また、上部電極２０以外の強誘電体膜１６はストッパ層１８で覆われている。このため、強誘電体層１６がエッチングされることを抑制できる。また、周辺領域１０２においても強誘電体膜１６はストッパ層１８で覆われていため、強誘電体層１６がエッチングされることを抑制できる。 FIG. 7 is a plan view of the memory area in FIG. The memory area in FIG. 6B corresponds to the AA cross section in FIG. The side surface of the upper electrode 20 can have substantially the same angle in all four directions. Further, the ferroelectric film 16 other than the upper electrode 20 is covered with a stopper layer 18. For this reason, it can suppress that the ferroelectric layer 16 is etched. Further, since the ferroelectric film 16 is covered with the stopper layer 18 also in the peripheral region 102, the ferroelectric layer 16 can be prevented from being etched.

図８（ａ）を参照し、周辺領域内にストッパ層１８の開口３４を形成する。開口の形成方法は、開口３２の形成方法と同じであり説明を省略する。ストッパ層１８および開口３４内の強誘電体膜１６上に、強誘電体膜２２として、例えばＲＦスパッタ法を用い膜厚が１００ｎｍから２００ｎｍの非晶質のＰＺＴ膜を形成する。非晶質のＰＺＴ膜を、例えばＲＴＡ法を用い、酸素含有雰囲気、基板温度が６００℃および熱処理時間が９０秒の条件で熱処理する。これにより、ＰＺＴ膜が結晶化する。なお、強誘電体膜２２は、例えばゾル・ゲル法、ＭＯＣＶＤ（Metal
Organic Chemical vapor Deposition）法を用いて形成してもよい。ＭＯＣＶＤ法を用い強誘電体膜２２を形成する場合は、結晶化のための熱処理は行なわなくてもよい。 Referring to FIG. 8A, the opening 34 of the stopper layer 18 is formed in the peripheral region. The method for forming the opening is the same as the method for forming the opening 32, and a description thereof will be omitted. On the stopper layer 18 and the ferroelectric film 16 in the opening 34, an amorphous PZT film having a film thickness of 100 nm to 200 nm is formed as the ferroelectric film 22 by using, for example, RF sputtering. The amorphous PZT film is heat-treated using, for example, an RTA method under an oxygen-containing atmosphere, a substrate temperature of 600 ° C., and a heat treatment time of 90 seconds. Thereby, the PZT film is crystallized. The ferroelectric film 22 is formed by, for example, a sol-gel method, MOCVD (Metal
It may be formed by using an organic chemical vapor deposition method. When the ferroelectric film 22 is formed using the MOCVD method, the heat treatment for crystallization may not be performed.

強誘電体膜２２上に、上部電極２４として、例えばスパッタ法を用い膜厚が５０ｎｍから１５０ｎｍの酸化イリジウム（ＩｒＯｙ）膜を形成する。。酸化イリジウム膜は、例えば圧力が０．８Ｐａ、基板温度が１００℃以下、ターゲットがイリジウム、反応ガスとしてＡｒと酸素の流量比が１００対９０、スパッタパワーが１ｋＷの条件を用い形成される。例えば、４５秒間堆積すると酸化イリジウム膜の膜厚は１２５ｎｍとなる。 An iridium oxide (IrOy) film having a film thickness of 50 nm to 150 nm is formed on the ferroelectric film 22 as the upper electrode 24 by using, for example, a sputtering method. . The iridium oxide film is formed using, for example, conditions of a pressure of 0.8 Pa, a substrate temperature of 100 ° C. or less, a target of iridium, a flow rate ratio of Ar to oxygen as a reaction gas of 100/90, and a sputtering power of 1 kW. For example, when deposited for 45 seconds, the film thickness of the iridium oxide film becomes 125 nm.

図８（ｂ）を参照し、上部電極２４上に、マスク層５６として、例えばスパッタ法を用い膜厚が２０ｎｍから５０ｎｍの窒化アルミニウムチタン膜を形成する。マスク層５６上にフォトレジスト５８を塗布し、露光現像することにより、上部電極２０を加工するためのパターンを形成する。フォトレジスト５８をマスクにマスク層５６をエッチングする。窒化アルミニウムチタン膜のエッチングには、エッチングガスの塩素およびＡｒの流量がいずれも８０ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが８００Ｗ、周波数４５０ｋＨｚのバイアスパワーが１００Ｗの条件を用いる。 With reference to FIG. 8B, an aluminum titanium nitride film having a thickness of 20 nm to 50 nm is formed on the upper electrode 24 as the mask layer 56 by using, for example, a sputtering method. A photoresist 58 is applied on the mask layer 56 and exposed and developed to form a pattern for processing the upper electrode 20. The mask layer 56 is etched using the photoresist 58 as a mask. Etching of the aluminum titanium nitride film is performed under the conditions that the flow rates of etching gas chlorine and Ar are both 80 sccm, the pressure is 0.7 Pa, the frequency is 13.56 MHz, the source power is 800 W, and the frequency 450 kHz is bias power of 100 W. .

マスク層５６をマスクに上部電極２４をエッチングする。上部電極２４の酸化イリジウムのエッチングには、エッチングガスの塩素およびＡｒの流量がそれぞれ８ｓｃｃｍおよび４８ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが２ｋＷ、周波数４５０ｋＨｚのバイアスパワーが１．５ｋＷの条件を用いる。なお、エッチング時には、半導体基板１０を加熱せず、例えば常温とする。エッチングは、強誘電体膜２２において停止する。このとき、上部電極２０のエッチングと同様に、上部電極２４の側面の傾斜角度を容易に制御できる。半導体基板１０の面方向に対する上部電極２４の側面の傾斜角度は例えば６０°から７５°である。 The upper electrode 24 is etched using the mask layer 56 as a mask. For etching iridium oxide on the upper electrode 24, the flow rates of etching gas chlorine and Ar are 8 sccm and 48 sccm, the pressure is 0.7 Pa, the frequency is 13.56 MHz, the source power is 2 kW, and the bias power is 450 kHz. The condition of 5 kW is used. During the etching, the semiconductor substrate 10 is not heated, for example, at room temperature. Etching stops at the ferroelectric film 22. At this time, similarly to the etching of the upper electrode 20, the inclination angle of the side surface of the upper electrode 24 can be easily controlled. The inclination angle of the side surface of the upper electrode 24 with respect to the surface direction of the semiconductor substrate 10 is, for example, 60 ° to 75 °.

図９は、図８（ｂ）における周辺領域の平面図である。フォトレジスト５８は図示を省略している。図８(ｂ)の周辺領域は図９のＡ−Ａ断面に相当する。上部電極２４の側面は、４方向とも実質的に同じ角度とすることができる。メモリ領域１００においては、上部電極２４は残存しておらず、強誘電体膜２２が露出している。 FIG. 9 is a plan view of the peripheral region in FIG. The photoresist 58 is not shown. The peripheral region in FIG. 8B corresponds to the AA cross section in FIG. The side surface of the upper electrode 24 can have substantially the same angle in all four directions. In the memory region 100, the upper electrode 24 does not remain and the ferroelectric film 22 is exposed.

図１０（ａ）を参照し、上部電極２４および強誘電体膜２２上にフォトレジストを塗布する。フォトレジストを露光現像することにより、上部電極２４およびその周囲上にフォトレジストを残存させる。フォトレジストをマスクに、強誘電体膜２２をエッチングする。エッチング条件は、上部電極２０のエッチング条件と同じである。強誘電体膜２２のエッチングはストッパ層１８で停止する。メモリ領域１００においてもストッパ層１８により、エッチングが停止する。上部電極２０は、マスク層５２がマスクとなりほとんどエッチングされない。 Referring to FIG. 10A, a photoresist is applied on the upper electrode 24 and the ferroelectric film 22. By exposing and developing the photoresist, the photoresist remains on the upper electrode 24 and its periphery. Using the photoresist as a mask, the ferroelectric film 22 is etched. The etching conditions are the same as the etching conditions for the upper electrode 20. Etching of the ferroelectric film 22 stops at the stopper layer 18. Etching is also stopped in the memory region 100 by the stopper layer 18. The upper electrode 20 is hardly etched using the mask layer 52 as a mask.

図１０（ｂ）を参照し、ストッパ層１８、強誘電体膜２２および上部電極２０上にフォトレジスト６０を塗布する。露光現像することにより、残存した強誘電体膜２２および上部電極２０上に、フォトレジスト６０を残存させる。フォトレジスト６０をマスクにストッパ層１８をエッチングする。その後、フォトレジスト６０をマスクに強誘電体膜１６をエッチングする。エッチング条件は、上部電極２０のエッチング条件と同じである。 With reference to FIG. 10B, a photoresist 60 is applied on the stopper layer 18, the ferroelectric film 22 and the upper electrode 20. By exposing and developing, the photoresist 60 is left on the remaining ferroelectric film 22 and the upper electrode 20. The stopper layer 18 is etched using the photoresist 60 as a mask. Thereafter, the ferroelectric film 16 is etched using the photoresist 60 as a mask. The etching conditions are the same as the etching conditions for the upper electrode 20.

図１１（ａ）は、図１０（ｂ）におけるメモリ領域の平面図である。フォトレジスト６０は図示を省略している。図１０（ｂ）は、図１１（ａ）のＡ−Ａ断面に相当する。図１１（ａ）を参照し、強誘電体膜１６は、プレートライン領域に沿って形成されている。強誘電体膜１６上のプレートライン領域の長辺方向に複数の上部電極２０およびマスク層５での積層構造が形成されている。図１１（ｂ）は、図１０（ｂ）におけるメモリ領域のキャパシタ付近を拡大した断面図である。図１１（ｂ）を参照し、図１０（ａ）において強誘電体膜２２をエッチングする際に、強誘電体膜２０ａの側面を覆うように強誘電体膜２２のサイドウォールが形成される。図１０（ｂ）において、強誘電体膜１６をエッチングする際に、フォトレジスト６０が後退した場合であっても、強誘電体膜２２のサイドウォールにより強誘電体膜２０ａのプレートライン領域の長辺に沿った側面にダメージが導入されることを抑制できる。一方、プレートライン領域の短辺に沿った側面は、図１１（ａ）のように、強誘電体膜１６をエッチングしないため、強誘電体膜２０ａにダメージは導入されない。 FIG. 11A is a plan view of the memory area in FIG. The photoresist 60 is not shown. FIG. 10B corresponds to the AA cross section of FIG. Referring to FIG. 11A, the ferroelectric film 16 is formed along the plate line region. A stacked structure of a plurality of upper electrodes 20 and the mask layer 5 is formed in the long side direction of the plate line region on the ferroelectric film 16. FIG. 11B is an enlarged cross-sectional view of the vicinity of the capacitor in the memory region in FIG. Referring to FIG. 11B, when etching the ferroelectric film 22 in FIG. 10A, the sidewalls of the ferroelectric film 22 are formed so as to cover the side surfaces of the ferroelectric film 20a. In FIG. 10B, even when the photoresist 60 recedes when the ferroelectric film 16 is etched, the length of the plate line region of the ferroelectric film 20a is reduced by the sidewall of the ferroelectric film 22. It is possible to suppress the introduction of damage to the side surface along the side. On the other hand, since the side surface along the short side of the plate line region does not etch the ferroelectric film 16 as shown in FIG. 11A, no damage is introduced into the ferroelectric film 20a.

図１２（ａ）を参照し、下部電極１４上に、強誘電体膜１６からマスク層５６までの積層構造と、強誘電体膜１６からマスク層５２までの積層構造とを覆うように保護膜６２を形成する。保護膜６２は、例えばスパッタ法を用い形成された膜厚が５０ｎｍの酸化アルミニウム膜である。 Referring to FIG. 12A, a protective film is formed on lower electrode 14 so as to cover the laminated structure from ferroelectric film 16 to mask layer 56 and the laminated structure from ferroelectric film 16 to mask layer 52. 62 is formed. The protective film 62 is an aluminum oxide film having a film thickness of 50 nm formed by using, for example, a sputtering method.

図１２（ｂ）を参照し、保護膜６２上にフォトレジスト６４を塗布する。フォトレジスト６４を露光現像することにより、強誘電体膜１６からマスク層５６までの積層構造と、強誘電体膜１６からマスク層５２までの積層構造を覆うようにフォトレジスト６４を残存させる。フォトレジスト６４をマスクに保護膜３３をエッチングする。さらに、フォトレジスト６４をマスクに下部電極１４および酸化防止膜５０をエッチングする。これにより、メモリ領域１００に下部電極１４および周辺領域１０２に下部領域１４が形成される。 Referring to FIG. 12B, a photoresist 64 is applied on the protective film 62. By exposing and developing the photoresist 64, the photoresist 64 remains so as to cover the laminated structure from the ferroelectric film 16 to the mask layer 56 and the laminated structure from the ferroelectric film 16 to the mask layer 52. The protective film 33 is etched using the photoresist 64 as a mask. Further, the lower electrode 14 and the antioxidant film 50 are etched using the photoresist 64 as a mask. As a result, the lower electrode 14 is formed in the memory region 100 and the lower region 14 is formed in the peripheral region 102.

図１３は、図１２（ｂ）におけるメモリ領域の平面図である。保護膜３３は図示を省略している。図１２（ｂ）は、図１３のＡ−Ａ断面に相当する。下部電極１４はプレートライン領域に沿って形成されている。下部電極１４の上面が強誘電体膜１６に覆われていない領域において、以降の工程で配線とのコンタクトが形成される。 FIG. 13 is a plan view of the memory area in FIG. The protective film 33 is not shown. FIG. 12B corresponds to the AA cross section of FIG. The lower electrode 14 is formed along the plate line region. In a region where the upper surface of the lower electrode 14 is not covered with the ferroelectric film 16, a contact with the wiring is formed in the subsequent process.

図１４を参照し、絶縁膜１２上に、下部電極１４からマスク層５６までの積層構造と、下部電極１４からマスク層５２までの積層構造とを覆うように保護膜６６を形成する。保護膜６６は、例えばスパッタ法を用い形成された膜厚が５０ｎｍの酸化アルミニウム膜である。強誘電体膜１６および２２を、例えば酸素含有雰囲気、基板温度が５５０℃から７００℃の条件で熱処理する。例えば、強誘電体膜１６、２２がＰＺＴの場合、酸素雰囲気、基板温度が６５０℃、熱処理時間が６０分の条件を用い熱処理する。これにより、エッチング等により強誘電体膜１６および２２に導入されたダメージを回復させる。 Referring to FIG. 14, protective film 66 is formed on insulating film 12 so as to cover the laminated structure from lower electrode 14 to mask layer 56 and the laminated structure from lower electrode 14 to mask layer 52. The protective film 66 is an aluminum oxide film having a thickness of 50 nm formed by using, for example, a sputtering method. The ferroelectric films 16 and 22 are heat-treated, for example, under an oxygen-containing atmosphere and a substrate temperature of 550 to 700 ° C. For example, when the ferroelectric films 16 and 22 are PZT, heat treatment is performed using an oxygen atmosphere, a substrate temperature of 650 ° C., and a heat treatment time of 60 minutes. Thereby, the damage introduced into the ferroelectric films 16 and 22 by etching or the like is recovered.

図１５を参照し、保護膜６６上に例えば膜厚が１４００ｎｍの絶縁膜２６を形成する。絶縁膜２６は、例えばＴＥＯＳ、酸素およびヘリウムを含有するガスを使用したプラズマＣＶＤ法を用い形成する。絶縁膜２６として絶縁性の無機膜を用いてもよい。絶縁膜２６の上面をＣＭＰ法を用い平坦化する。例えばＮ_２ＯまたはＮ_２を含有する窒素含有ガスのプラズマ雰囲気において熱処理する。これにより、絶縁膜２６中の水分が除去される。また、絶縁膜２６が変質し、水分が浸入しにくくなる。 Referring to FIG. 15, an insulating film 26 having a film thickness of, for example, 1400 nm is formed on the protective film 66. The insulating film 26 is formed using a plasma CVD method using a gas containing, for example, TEOS, oxygen, and helium. An insulating inorganic film may be used as the insulating film 26. The upper surface of the insulating film 26 is planarized using a CMP method. For example, heat treatment is performed in a plasma atmosphere of a nitrogen-containing gas containing N ₂ O or N ₂ . Thereby, moisture in the insulating film 26 is removed. In addition, the insulating film 26 changes in quality so that moisture does not easily enter.

絶縁膜２６および１２を貫通するコンタクトホールを形成する。コンタクトホール内に例えばＴｉＮ膜またはＴｉ膜とＴｉＮ膜の積層膜を含む密着膜２８ａを形成する。密着膜２８ａ内にタングステン膜２８ｂを形成する。絶縁膜２６上のタングステン膜２８ｂおよび密着膜２８ａを除去する。プラグ金属２８は、密着膜２８ａおよびタングステン膜２８ｂを含む。プラグ金属２８は、上部電極２０、２４および下部電極１４と接続される。また、プラグ金属２８は、シリサイド層４２に接続される。絶縁膜２６およびプラグ金属２８上に配線３０を例えばスパッタ法を用い形成する。配線３０は、例えば絶縁膜２６側から、膜厚が６０ｎｍのＴｉ膜、膜厚が３０ｎｍのＴｉＷ膜、膜厚が３６０ｎｍのＡｌＣｕ合金膜、膜厚が５ｎｍのＴｉ膜および膜厚が７０ｎｍのＴｉＮ膜である。配線３０の所定領域をエッチングする。その後、層間絶縁膜および配線を１または複数積層させてもよい。 A contact hole penetrating the insulating films 26 and 12 is formed. An adhesion film 28a including, for example, a TiN film or a laminated film of a Ti film and a TiN film is formed in the contact hole. A tungsten film 28b is formed in the adhesion film 28a. The tungsten film 28b and the adhesion film 28a on the insulating film 26 are removed. The plug metal 28 includes an adhesion film 28a and a tungsten film 28b. The plug metal 28 is connected to the upper electrodes 20 and 24 and the lower electrode 14. The plug metal 28 is connected to the silicide layer 42. A wiring 30 is formed on the insulating film 26 and the plug metal 28 by using, for example, a sputtering method. For example, from the insulating film 26 side, the wiring 30 includes a Ti film having a thickness of 60 nm, a TiW film having a thickness of 30 nm, an AlCu alloy film having a thickness of 360 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 70 nm. It is a membrane. A predetermined region of the wiring 30 is etched. Thereafter, one or more interlayer insulating films and wirings may be stacked.

強誘電体膜１６、２０ａおよび２２は、例えばＣａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、ＩｒおよびＷの少なくとも１つが添加されたＰＺＴ膜でもよい。また、強誘電体膜１６、２０ａおよび２２は、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２、ＢｉＦｅＯ_３等のビスマス（Ｂｉ）層状構造化合物等であってもよい。 The ferroelectric films 16, 20a and 22 may be PZT films to which at least one of Ca (calcium), Sr (strontium), La (lanthanum), Nb (niobium), Ta (tantalum), Ir and W is added, for example. Good. Further, the ferroelectric films 16, 20a and 22 are formed of bismuth (Bi) layered structural compounds such as SrBi ₂ Ta ₂ O ₉ , SrBi ₄ Ti ₄ O ₁₅ , (Bi, La) ₄ Ti ₃ O ₁₂ , BiFeO ₃ , etc. It may be.

図１６（ａ）から図１８は、実施例３に係る半導体装置の製造方法を示す図である。図１６（ａ）を参照し、実施例２の図４（ｂ）において、絶縁膜１を形成した後、層間絶縁膜１２ｄおよび酸化防止膜１２ｃを貫通し、プラグ金属４８上に接続するプラグ金属８２を形成する。プラグ金属８２は、密着膜８２ａとタングステン膜８２ｂを含む。プラグ金属４８の上面は、絶縁膜１２の上面より低く形成される。これは、ＣＭＰ工程におけるディッシングの影響および／またはプラグ金属４８内に形成されるボイドの影響である。 FIG. 16A to FIG. 18 are diagrams illustrating a method of manufacturing a semiconductor device according to the third embodiment. Referring to FIG. 16A, in FIG. 4B of the second embodiment, after the insulating film 1 is formed, the plug metal that penetrates the interlayer insulating film 12d and the antioxidant film 12c and is connected to the plug metal 48 82 is formed. The plug metal 82 includes an adhesion film 82a and a tungsten film 82b. The upper surface of the plug metal 48 is formed lower than the upper surface of the insulating film 12. This is due to the effects of dishing and / or voids formed in the plug metal 48 in the CMP process.

図１６（ｂ）を参照し、絶縁膜１２上およびプラグ金属２８上に導電膜８４として例えばＴｉ膜を形成する。導電膜８４の上面をＣＭＰ法を用い平坦化する。導電膜８４上に導電膜８５として例えばＴｉ膜を形成する。導電膜８４および８５は、それぞれ窒素含有雰囲気中で熱処理することにより、膜厚方向に窒素濃度勾配が形成されていてもよい。 Referring to FIG. 16B, for example, a Ti film is formed as the conductive film 84 on the insulating film 12 and the plug metal 28. The upper surface of the conductive film 84 is planarized using a CMP method. For example, a Ti film is formed as the conductive film 85 on the conductive film 84. The conductive films 84 and 85 may each be formed with a nitrogen concentration gradient in the film thickness direction by heat treatment in a nitrogen-containing atmosphere.

図１７を参照し、導電膜８５上に、導電膜８６として例えば膜厚が１００ｎｍの窒化アルミニウムチタン膜またはＳｒＲｕＯ_３膜を形成する。導電膜８６は、酸素が拡散することを抑制するための膜である。導電膜８６上に、下部電極１５として、例えば膜厚が６０ｎｍから１００ｎｍのイリジウム膜を形成する。 Referring to FIG. 17, an aluminum titanium nitride film or a SrRuO ₃ film having a thickness of 100 nm, for example, is formed as a conductive film 86 on the conductive film 85. The conductive film 86 is a film for suppressing oxygen from diffusing. An iridium film having a film thickness of, for example, 60 nm to 100 nm is formed on the conductive film 86 as the lower electrode 15.

図１８を参照し、下部電極１５上に強誘電体膜１６を形成する。その後の工程は、実施例２と同じであり説明を省略する。実施例３によれば、下部電極１５に下側から接続するプラグ金属を形成できる。これにより、シリサイド層４２と下部電極１５とを実施例２より短い距離で接続できる。 Referring to FIG. 18, a ferroelectric film 16 is formed on the lower electrode 15. Subsequent steps are the same as those in the second embodiment, and a description thereof will be omitted. According to the third embodiment, the plug metal connected to the lower electrode 15 from below can be formed. As a result, the silicide layer 42 and the lower electrode 15 can be connected at a shorter distance than in the second embodiment.

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板の上方に形成された第１下部電極および第２下部電極と、前記第１下部電極および前記第２下部電極上に形成された第１強誘電体膜と、前記第１下部電極上に第１開口を備え前記第２下部電極上に第２開口を備えるように前記第１強誘電体膜上に形成されたストッパ層と、前記第１開口内の前記第１強誘電体膜上に形成された第１上部電極と、前記第２開口内の前記第１強誘電体膜上に形成され、前記第１開口内に形成されていない第２強誘電体膜と、前記第２強誘電体膜上に形成された第２上部電極と、を具備することを特徴とする半導体装置。
（付記２）前記第１上部電極は、前記第１強誘電体膜上に形成された第３強誘電体膜を含むことを特徴とする付記１記載の半導体装置。
（付記３）前記第１下部電極、前記第１強誘電体膜および前記第１上部電極を含む第１キャパシタを具備することを特徴とする付記１または２記載の半導体装置。
（付記４）前記第２下部電極、前記第１強誘電体膜、前記第２強誘電体膜および前記第２上部電極を含む第２キャパシタを具備することを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）前記第１上部電極の端部は、前記ストッパ層上に位置することを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）前記第２強誘電体膜の端部は、前記ストッパ層上に位置することを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）前記第１強誘電体膜および前記第２強誘電体膜は、ＰＺＴを含むことを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）半導体基板の上方に下部電極を形成し、前記下部電極上に第１強誘電体膜を形成し、前記第１強誘電体膜上にストッパ層を形成し、前記ストッパ層に第１開口を形成し、前記ストッパ層上に導電膜を形成し、前記導電膜が前記第１開口内に残存するように前記導電膜を前記ストッパ層まで選択的に除去することにより第１上部電極を形成し、前記ストッパ層に第２開口を形成し、前記第１強誘電体膜上に第２強誘電体膜を形成し、前記第２強誘電体膜が前記第２開口内に残存するように、前記第２誘電体膜を前記ストッパ層まで選択的に除去し、前記第２強誘電体膜上に第２上部電極を形成することを特徴とする半導体装置の製造方法。
（付記９）前記第２強誘電体膜が前記第１上部電極を覆うように形成し、前記第２強誘電体膜を前記ストッパ層まで選択的に除去する際に、前記第１上部電極を覆う前記第２強誘電体膜を除去することを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）前記下部電極、前記第１強誘電体膜および前記第１上部電極をから第１キャパシタが形成されることを特徴とする付記８または９記載の半導体装置の製造方法。
（付記１１）前記下部電極、前記第１強誘電体膜、前記第２強誘電体膜および前記第２上部電極から第２キャパシタが形成されることを特徴とする付記８から１０のいずれか一項記載の半導体装置の製造方法。 In addition, the following additional notes are disclosed regarding the above description.
(Supplementary Note 1) A first lower electrode and a second lower electrode formed above a semiconductor substrate, a first ferroelectric film formed on the first lower electrode and the second lower electrode, and the first A stopper layer formed on the first ferroelectric film so as to have a first opening on the lower electrode and a second opening on the second lower electrode, and the first ferroelectric in the first opening A first upper electrode formed on the body film; a second ferroelectric film formed on the first ferroelectric film in the second opening; and not formed in the first opening; And a second upper electrode formed on the second ferroelectric film.
(Supplementary note 2) The semiconductor device according to supplementary note 1, wherein the first upper electrode includes a third ferroelectric film formed on the first ferroelectric film.
(Supplementary note 3) The semiconductor device according to Supplementary note 1 or 2, further comprising a first capacitor including the first lower electrode, the first ferroelectric film, and the first upper electrode.
(Supplementary note 4) Any one of Supplementary notes 1 to 3, further comprising a second capacitor including the second lower electrode, the first ferroelectric film, the second ferroelectric film, and the second upper electrode. A semiconductor device according to claim 1.
(Supplementary note 5) The semiconductor device according to any one of supplementary notes 1 to 4, wherein an end portion of the first upper electrode is located on the stopper layer.
(Supplementary note 6) The semiconductor device according to any one of supplementary notes 1 to 5, wherein an end portion of the second ferroelectric film is located on the stopper layer.
(Supplementary note 7) The semiconductor device according to any one of supplementary notes 1 to 6, wherein the first ferroelectric film and the second ferroelectric film include PZT.
(Supplementary Note 8) A lower electrode is formed above the semiconductor substrate, a first ferroelectric film is formed on the lower electrode, a stopper layer is formed on the first ferroelectric film, and a first layer is formed on the stopper layer. A first upper electrode is formed by forming one opening, forming a conductive film on the stopper layer, and selectively removing the conductive film up to the stopper layer so that the conductive film remains in the first opening. A second opening is formed in the stopper layer, a second ferroelectric film is formed on the first ferroelectric film, and the second ferroelectric film remains in the second opening. As described above, the second dielectric film is selectively removed up to the stopper layer, and a second upper electrode is formed on the second ferroelectric film.
(Supplementary Note 9) When the second ferroelectric film is formed so as to cover the first upper electrode and the second ferroelectric film is selectively removed up to the stopper layer, the first upper electrode is 9. The method of manufacturing a semiconductor device according to appendix 8, wherein the second ferroelectric film is removed.
(Supplementary note 10) The method for manufacturing a semiconductor device according to supplementary note 8 or 9, wherein a first capacitor is formed from the lower electrode, the first ferroelectric film, and the first upper electrode.
(Supplementary Note 11) Any one of Supplementary Notes 8 to 10, wherein a second capacitor is formed from the lower electrode, the first ferroelectric film, the second ferroelectric film, and the second upper electrode. A method for manufacturing a semiconductor device according to item.

１０半導体基板
１４下部電極
１６、２０ａ、２２強誘電体膜
１８ストッパ層
２０、２４上部電極
３２、３４開口
２１、２２、２３強誘電体膜 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 14 Lower electrode 16, 20a, 22 Ferroelectric film 18 Stopper layer 20, 24 Upper electrode 32, 34 Opening 21, 22, 23 Ferroelectric film

Claims

A first lower electrode and a second lower electrode formed above the semiconductor substrate;
A first ferroelectric film formed on the first lower electrode and the second lower electrode;
A stopper layer formed on the first ferroelectric film so as to have a first opening on the first lower electrode and a second opening on the second lower electrode;
A first upper electrode formed on the first ferroelectric film in the first opening;
A second ferroelectric film formed on the first ferroelectric film in the second opening and not formed in the first opening;
A second upper electrode formed on the second ferroelectric film;
A semiconductor device comprising:

The semiconductor device according to claim 1, wherein the first upper electrode includes a third ferroelectric film formed on the first ferroelectric film.

3. The semiconductor device according to claim 1, further comprising a first capacitor including the first lower electrode, the first ferroelectric film, and the first upper electrode.

4. The device according to claim 1, further comprising a second capacitor including the second lower electrode, the first ferroelectric film, the second ferroelectric film, and the second upper electrode. The semiconductor device described.

Forming a lower electrode above the semiconductor substrate;
Forming a first ferroelectric film on the lower electrode;
Forming a stopper layer on the first ferroelectric film;
Forming a first opening in the stopper layer;
Forming a conductive film on the stopper layer, and forming the first upper electrode by selectively removing the conductive film up to the stopper layer so that the conductive film remains in the first opening;
Forming a second opening in the stopper layer;
A second ferroelectric film is formed on the first ferroelectric film, a second upper electrode is formed on the second ferroelectric film, the second upper electrode is formed, and then the second ferroelectric film is formed. as the dielectric film is remaining in said second opening, a method of manufacturing a semiconductor device, characterized by selectively removing the second ferroelectric layer to the stopper layer.

Forming the second ferroelectric film so as to cover the first upper electrode;
6. The semiconductor device according to claim 5, wherein the second ferroelectric film covering the first upper electrode is removed when the second ferroelectric film is selectively removed up to the stopper layer. Production method.