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JP5984018B2 - 固体撮像素子、および撮像装置 - Google Patents

固体撮像素子、および撮像装置 Download PDF

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Description

本開示は、固体撮像素子、および撮像装置に関し、特に、複数の画素から成る画素ブロック毎にAD(Analog Digital)変換部を設ける場合に好適な固体撮像素子、および撮像装置に関する。
デジタルスチルカメラやデジタルビデオカメラなどに搭載する固体撮像素子としてCMOSイメージセンサ（以下、CISと略称する）が知られている。また、CISはセンシング用途の撮像装置に使われることがあり、このような用途の場合には、特に動作の高速性が要求される。
CISの動作の高速化には、１個または比較的少数の複数個の画素毎にＡＤ変換部（以下、ADCと略称する）を設け、複数のADCを並行して動作させる手法が知られている。
この手法については、画素の基板内にADCを設けると画素の光学的な特性が犠牲になってしまう。
そこで、画素の光学的な特性を犠牲にしないために、画素とADCとは別の基板に設けて、両基板をＣｕ−Ｃｕ接合などにより貼り合わせて接続する構成が提案されている。なお、１個のADCのサイズは、通常、複数の画素のサイズに相当するので、１個のADCに別基板上の複数個の画素が対応付けて接続される（例えば、特許文献１参照）。
図１は、画素とADCとが異なる基板上に設けられたCISの概念図である。すなわち、このCIS１０は、上基板１１と下基板１２から構成され、上基板１１と下基板１２とは、Ｃｕ−Ｃｕ接合などにより貼り合わされて、対応する部位が接続されている。
図２は、CIS１０の上基板１１と下基板１２それぞれの回路構成の概要を表している。
上基板１１には、同図Ａに示されるように、行列状に配置された多数の画素２１と、垂直走査部２３と、水平走査部２４とが設けられている。各画素２１は、後述するADC３１に合わせて４×４画素毎に同一の画素ブロック２２に区分けられている。画素２１は、光電変換処理により入射光に応じた電荷を発生して蓄積し、垂直走査部２３および水平走査部２４からの制御に基づく走査タイミングで、蓄積した電荷に応じた画素信号を下基板１２のADC３１に転送する。
下基板１２には、同図Ｂに示されるように、上基板１１の画素ブロック２２にそれぞれ対応する複数のADC３１と、デジタル信号処理部３２と、タイミング生成部３３と、DAC３４とが設けられている。各ADC３１は、対応する画素ブロック２２に属する複数の画素２１から順次転送されるアナログの画素信号をデジタル信号に変換する。
例えば、上基板１１の左上の画素ブロック２２は、下基板１２の左上のADC３１ａに対応する。また同様に、上基板１１の右上の画素ブロック２２は、下基板１２の右上のADC３１ｅに対応する。すなわち、上基板１１の画素ブロック２２は、下基板１２のADC３１とは、それぞれの占める面積とその形状とが一致するようになされている。
図３は、ADC３１の構成例を示している。ADC３１は、比較部４１とラッチ部４２を有する。比較部４１は、対応する画素ブロック２２の各画素２１から順次転送されるアナログの画素信号と、DAC３４から入力されるRamp信号とを比較し、その比較結果をラッチ部４２に出力する。ラッチ部４２は、比較部４１の比較結果に基づき、Ramp信号が画素信号を横切ったときに、入力されているコード値を保持する。ラッチ部４２に保持された該コード値がデジタルの画素信号としてデジタル信号処理部３２に読み出される。
図４は、画素ブロック２２を構成する４×４画素の一般的な走査順序を示している。同図において、細線の矩形は画素２１、太線は１個のADC３１に対応付けられた画素ブロック２２、数字は画素の位置、矢印は画素が走査される順序を表すものとする。また、Ｘ行Ｙ列に位置する画素を画素（Ｘ，Ｙ）とも記述する。
例えば、画素（０，０）を左上の頂点とする画素ブロックにおいては、左上の画素（０，０）を始点に水平右方向に走査が開始され、順次、走査される行が垂直下方向に移動されて、最後に右下の画素（０，３）が読み出される。他の画素ブロック２２についても同様に、左上の画素２１を始点に水平右方向に走査が開始され、順次、走査される行が垂直下方向に移動されて、最後に右下の画素２１が読み出される。
図５は、図４に示されたように、画素ブロック２２における走査順序を水平方向および垂直方向に変化させるための各画素２１の構成の一例を示している。
画素２１は、ＰＤ（フォトダイオード）５１、Trf（転送ゲート）５２、ＦＤ（フローティングデュフュージョン）５３、Amp（増幅トランジスタ）５４、Sel（垂直走査用選択トランジスタ）５５、Sel（水平走査用選択トランジスタ）５６、Rst（リセットトランジスタ）５７、電源配線５８、および信号線５９から構成される。
画素２１においては、光電変換素子であるＰＤ５１にて発生した電荷がTrf５２を介して、Amp５４のゲートに接続されたＦＤ５３に転送される。このとき、垂直走査部２３から制御されるSel５５と水平走査部２４から制御されるSel５６がオンとされれば、Amp５４はＦＤ５３に保持された電荷の電位に応じた電圧信号を垂直信号線５９を介して後段のADC３１に出力する。なお、ＦＤ５３に蓄積された電荷は、Rst５７がオンとされることにより電源配線５８に捨てられる。
特開２００９−１７７２０７号公報
図４に示された走査順序を実現するためには、例えば図５に示されたように、画素２１に２つの選択トランジスタ（Sel５５，５６）が必要であり、CIS１０の全体としては、図２に示されたように、水平走査部２４と垂直走査部２３が必要であった。したがって、画素単位およびCIS単位での微細化や省コスト化が困難であった。
なお、CISの全体として、例えば水平走査部を省略して垂直走査部だけにすることも可能ではあるが、この場合、４×４画素の画素ブロックの１行毎に異なる４本のSel配線が必要となるので、この場合においても画素単位での微細化が困難であった。
さらに、４×４画素の画素ブロック２２を１つのADC３１に対応付けて接続する場合、各画素２１の垂直信号線５９を一旦、画素ブロック２２の中央などにまとめることになるが、この場合、各画素２１の配線のレイアウトが非対称になってしまい、光学的・電気的特性が画素の位置により微妙に異なってしまうという問題があった。
本開示はこのような状況に鑑みてなされたものであり、画素やCISの微細化と省コスト化や画素間の特性の均一性を実現できるようにするものである。
本開示の第１の側面である固体撮像素子は、第１の基板と前記第１の基板とは異なる第２の基板とが積層されている固体撮像素子において、直線状に隣接する所定数の画素毎に画素ブロックに区分られ、前記第１の基板に行列状に配置された多数の画素と、複数の前記画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに区分けられた所定数の前記画素から順次走査された信号を処理する、前記第２の基板に配置された複数の処理部とを備え、前記画素ブロックと前記処理部とは面積が一致し、前記画素ブロックの形状は、前記直線状であり、前記処理部の形状は、正方形状である。
前記画素ブロックは、直線状であって列方向に隣接した所定数の画素からなるようにすることができる。
行方向に隣接した４個の画素ブロックと、列方向に隣接した４個の前記処理部とは面積および形状が一致するようにすることができる。
前記画素ブロックは、直線状であって行方向に隣接した所定数の画素からなるようにすることができる。
前記処理部は、前記画素から読み出されたアナログ信号をデジタル信号に変換するADCとすることができる。
前記行列状に配置された前記多数の画素はグローバルシャッタ機能を有するようにすることができる。
本開示の第２の側面である撮像装置は、第１の基板と前記第１の基板とは異なる第２の基板とが積層された固体撮像素子を搭載した撮像装置において、前記固体撮像素子は、直線状に隣接する所定数の画素毎に画素ブロックに区分られ、前記第１の基板に行列状に配置された多数の画素と、複数の前記画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに区分けられた所定数の前記画素から順次走査された信号を処理する、前記第２の基板に配置された複数の処理部とを備え、前記画素ブロックと前記処理部とは面積が一致し、前記画素ブロックの形状は、前記直線状であり、前記処理部の形状は、正方形状である。
本開示の第１および第２の側面においては、画素ブロックと処理部とは面積が一致し、形状が異なるようになされており、各画素ブロックの所定数の画素から順次走査された信号が複数の処理部により並行して処理される。
本開示の第１および第２の側面によれば、微細化と省コスト化および画素間の特性の均一性を実現できる。
上基板と下基板から構成された従来のCISの概念図である。 図１のCISの上基板と下基板の構成例を示すブロック図である。 ADCの構成例を示すブロック図である。 図２Ａの各画素ブロックにおける画素の走査順序を示す図である。 図４の走査順序を実現する画素の構成の一例を示す図である。 本開示を適用したCISの上基板と下基板の構成例を示すブロック図である。 図６Ａの各画素ブロックにおける画素の走査順序を示す図である。 図６Ａの各画素ブロックにおける画素の走査順序を示す図である。 図７の走査順序を実現する画素の第１の構成例を示す図である。 図７の走査順序を実現する画素の第２の構成例を示す図である。 本開示の撮像装置の構成例を示すブロック図である。
以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
＜実施の形態＞
［本開示の実施の形態であるCISの構成例］
図６は、本開示の実施の形態であるCIS６０の上基板６１と下基板６２それぞれの回路構成の概要を表している。なお、CIS６０の上基板６１と下基板６２とは、図１のCIS１０と同様に、Ｃｕ−Ｃｕ接合などにより貼り合わされて、対応する部位が接続されているものとする。
図６Ａに示されるように、上基板６１には、行列状に配置された多数の画素７１、および垂直走査部７３が設けられている。各画素７１は、行（水平）×列（垂直）＝１×１６画素からなる画素ブロック７２に区分けられている。なお、画素ブロック７２を構成する画素７１の数、換言すれば、画素ブロック７２の面積は、後述する下基板６２のADC８１の面積と一致するものとする。画素７１は、光電変換処理により入射光に応じた電荷を発生して蓄積し、垂直走査部７３からの制御に基づく走査タイミングで、蓄積した電荷に応じた画素信号を下基板６２のADC８１に出力する。
なお、本実施の形態においては画素ブロック７２を１×１６画素の合計１６画素で構成しているが、垂直走査部７３を廃して水平走査部を設けることにより、１６×１画素により画素ブロック７２を構成してもよい。
図６Ｂに示されるように、下基板６２には、上基板６１の画素ブロック７２にそれぞれ対応する複数のADC８１、デジタル信号処理部８２、タイミング生成部８３、およびDAC８４が設けられている。なお、図中のａ乃至ｔはADC８１の位置を表すものとする。例えば、左上のADC８１はADC８１ａと表記する。各ADC８１は、対応する画素ブロック８２に属する複数の画素７１から順次転送されるアナログの画素信号をデジタル信号に変換する。なお、ADC８１の構成については、図３に示されたADC３１と同様なので、その説明は省略する。
なお、図６においては紙面の都合により、画素７１を２０×１６個、ADC８１を５×４個しか図示していないが、当然ながら画素７１の数は万単位の膨大な数であり、画素ブロック７２およびADC８１の数も画素７１の数を１６で割った値で非常に大きな数となる。
図７および図８は、上基板６１の各画素ブロック７２における１６画素の走査順序を示している。同図において、細線の矩形は画素７１、太線は１個のADC８１に対応付けられた画素ブロック７２、数字は画素の位置、矢印は画素が走査される順序を表すものとする。また、Ｘ行Ｙ列の画素７１を、画素（Ｘ，Ｙ）とも記述する。
各画素ブロック７２を構成する１６個の画素７１には、共通の垂直信号線５９が設けられており、該垂直信号線５９の後段が対応するADC８１に接続されている。
画素（０，０）を上端する列（垂直）方向に１６個の画素７１が並ぶ画素ブロック７２０，０は、ADC８１ａに対応付けられている。その右隣の画素ブロック７２０，１は、ADC８１ａの下隣のADC８１ｆに対応付けられている。その右隣の画素ブロック７２０，２は、ADC８１ｆの下隣のADC８１ｋに対応付けられている。その右隣の画素ブロック７２０，３は、ADC８１ｋの下隣のADC８１ｐに対応付けられている。
すなわち、画素ブロック７２とそれに対応するADC８１とは、その面積が一致し、形状が異なるようになされている。また、行（水平）方向に隣接した４個の画素ブロック７２（例えば、画素ブロック７２０，０，７２０，１，７２０，２，７２０，３）単位で、列（垂直）方向に隣接した４個のADC８１（例えば、ADC８１ａ，ADC８１ｆ，ADC８１ｋ，ADC８１ｐ）に対応しており、その面積と形状が一致するようになされている。
垂直走査部７３は、画素ブロック７２の区切りに対応して１６行ごとの繰り返しになっており、共通のタイミング信号で並列に動作する。これにより、全ての画素ブロック７２においては同時に、上端の画素７１を始点に列方向に下端まで順次走査される。したがって、画素ブロック７２では行（水平）方向の走査切り替えが不要である。また、画像のサイズに拘わらず、１６回の走査によって画像を構成する全ての画素７１から画素信号を読み出すことができる。
図９は、図７に示された、画素ブロック７２の走査順序を実現させるための各画素７１の第１の構成例を示している。
なお、図９に示す画素７１の構成要素のうち、従来の例として図５に示された画素２１と共通の構成要素については、共通の番号を付しているので、その説明は省略する。図５と図９を比較して明らかなように、画素７１の第１の構成例は、図５の画素２１からSel（水平走査用選択トランジスタ）５６を削除したものである。よって、画素７１の第１の構成例は、画素２１よりも簡易な構成とすることができる。また、各画素ブロック７２についても配線のレイアウトを共通にすることができるので、画素単位およびCIS単位での微細化や省コスト化が可能となる。また、同一の画素ブロック７２に属する１６個の画素７１は、１本の共通の垂直信号線で接続され、ほぼ等しい配線レイアウトとなっているので、画素間の特性のばらつきを抑えることができる。
画素７１の第１の構成例においては、光電変換素子であるＰＤ５１にて発生した電荷がTrf５２を介して、Amp５４のゲートに接続されたＦＤ５３に転送される。このとき、垂直走査部７３から制御されるSel５５がオンとされれば、Amp５４はＦＤ５３に保持された電荷の電位に応じた電圧信号を垂直信号線５９を介して後段のADC３１に出力する。なお、ＦＤ５３に蓄積された電荷は、Rst５７がオンとされることにより電源配線５８に捨てられる。
上述したように、第１の構成例の場合、画像のサイズに拘わらず、１６回の走査で画面全体の画素７１を読み出すことができる。ただし、換言すれば、画像のサイズに拘わらず、１６回の走査が必要となる。これは被写体に動きがない場合には問題とならないが、動きがある場合には画素ブロック７２の境界に対応する画像の位置に筋などのノイズが発生するという問題が起こり得る。
図１０は、該問題を解決するための画素７１の第２の構成例を示している。該第２の構成例は、画素７１にグローバルシャッタ機能を持たせたものである。
なお、図１０に示す画素７１の構成要素のうち、従来の例として図５に示された画素２１と共通の構成要素については、共通の番号を付しているので、その説明は省略する。図５と図１０を比較して明らかなように、画素７１の第２の構成例は、図５の画素２１からSel（水平走査用選択トランジスタ）５６を削除し、ＧＳ（グローバルシャッタトランジスタ）９１を追加したものである。
ＧＳ９１には、全ての画素７１に対して共通のＧＳ配線が接続されており、一端はＰＤ５１に他端は電源配線５８に接続されている。
画素７１の第２の構成例においては、全ての画素７１が共通のタイミングで露光前にＧＳ９１がオンとされて、ＰＤ５１の電荷が電源配線５８に捨てられてから、露光が開始される。この後、全ての画素７１が共通のタイミングでTrf５２がオンとされて、ＰＤ５１にて発生した電荷がAmp５４のゲートに接続されたＦＤ５３に転送される。さらに、ＦＤ５３への電荷の転送より前に、垂直走査部７３から制御されるSel５５がオンとされているので、Amp５４はＦＤ５３に蓄積された電荷の電位に応じた電圧信号を垂直信号線５９を介して後段のADC３１に出力することになる。なお、ＦＤ５３に蓄積された電荷は、Rst５７がオンとされることにより電源配線５８に捨てられる。
画素７１の第２の構成例の場合、全ての画素７１で露光タイミングを共通とすることができるので、画素ブロック７２の境界に対応する画像の位置に筋などのノイズが発生するという問題の発生を防止できる。なお、グローバルシャッタ機能を持たせるためには、ＧＳ９１の代わりに、例えば、ＰＤ５１とＦＤ５３の間に他の信号保持ノードを備えるようにしてもよい。
［固体撮像素子６０の適用例］
図１１は、固体撮像素子６０を搭載した撮像装置１００の構成例を示している。この撮像装置１００において、固体撮像素子６０は光学レンズ１０１により集光された入射光に応じて光電変換処理を行い、その結果として発生した電荷に基づくデジタルの画像信号をDSP１０２に出力する。この撮像装置１００は、例えばセンシング用途に用いることができる。
なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
６０ 固体撮像素子， ６１ 上基板， ６２ 下基板， ７１ 画素， ７２ 画素ブロック， ８１ ADC， １００ 撮像装置

Claims (7)

  1. 第１の基板と前記第１の基板とは異なる第２の基板とが積層されている固体撮像素子において、
    直線状に隣接する所定数の画素毎に画素ブロックに区分られ、前記第１の基板に行列状に配置された多数の画素と、
    複数の前記画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに区分けられた所定数の前記画素から順次走査された信号を処理する、前記第２の基板に配置された複数の処理部と
    を備え、
    前記画素ブロックと前記処理部とは面積が一致し、
    前記画素ブロックの形状は、前記直線状であり、
    前記処理部の形状は、正方形状である
    固体撮像素子。
  2. 前記画素ブロックは、直線状であって列方向に隣接した所定数の画素からなる
    請求項１に記載の固体撮像素子。
  3. 行方向に隣接した４個の画素ブロックと、列方向に隣接した４個の前記処理部とは面積および形状が一致する
    請求項２に記載の固体撮像素子。
  4. 前記画素ブロックは、直線状であって行方向に隣接した所定数の画素からなる
    請求項１に記載の固体撮像素子。
  5. 前記処理部は、前記画素から読み出されたアナログ信号をデジタル信号に変換するADCである
    請求項１から４のいずれかに記載の固体撮像素子。
  6. 前記行列状に配置された前記多数の画素はグローバルシャッタ機能を有する
    請求項１から５のいずれかに記載の固体撮像素子。
  7. 第１の基板と前記第１の基板とは異なる第２の基板とが積層された固体撮像素子を搭載した撮像装置において、
    前記固体撮像素子は、
    直線状に隣接する所定数の画素毎に画素ブロックに区分られ、前記第１の基板に行列状に配置された多数の画素と、
    複数の前記画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに区分けられた所定数の前記画素から順次走査された信号を処理する、前記第２の基板に配置された複数の処理部と
    を備え、
    前記画素ブロックと前記処理部とは面積が一致し、
    前記画素ブロックの形状は、前記直線状であり、
    前記処理部の形状は、正方形状である
    撮像装置。
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