JP5083272B2 - 半導体モジュール - Google Patents

Description

本発明は、ＭＯＳ型固体撮像装置を備えた半導体モジュールに関する。

従来、ＭＯＳ型固体撮像装置を備えた半導体モジュールとして、例えばＭＯＳカメラモジュール等が知られている。小型ＭＯＳカメラモジュールを作るためには、ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）と信号処理チップを重ねる方法が有力である。

従来例１のＭＯＳカメラモジュールとして、例えば非特許文献１に記載のＳＩＰ（System In Packge）構成が知られている。このＭＯＳカメラモジュールは、ＭＯＳイメージセンサチップを信号処理チップ上に重ねて貼り付け、この両チップを回路基板上に配置し、各チップと回路基板間をワイヤボンディングし、このワイヤボンディングにより両チップ間を接続するようにして構成される。

図１３は、この例などで用いられる従来のＭＯＳイメージセンサの構成を示す。このＭＯＳイメージセンサ１は、画素部２に複数の画素３が２次元行列状に配置され、カラム部４、水平信号線５に接続された出力回路６、垂直駆動回路７、水平駆動回路８及び制御回路９を有して構成される。

制御回路９は、入力クロックや、動作モードなどを指令するデータをＭＯＳイメージセンサの外部から受け取り、それに従って以下の各部の動作に必要なクロックやパルスを供給する。
垂直駆動回路７は、画素部の行を選択し、その行の画素に図示しない横方向の制御配線を通して必要なパルスが供給される。
カラム部４には、カラム信号処理回路１０が列に対応して並ぶ。カラム信号処理回路１０は、１行分の画素の信号を受けて、その信号にＣＤＳ（Correlated Double Sampling：固定パターンノイズ除去の処理）や信号増幅やＡＤ変換などの処理を行う。
水平駆動回路８は、カラム信号処理回路１０を順番に選択し、その信号を水平信号線５に導く。出力回路６は、水平信号線５の信号を処理して出力する。例えばバッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行うこともある。

図１４に画素回路の例を示す。ここでは４画素で１つのセルを構成している。図１４においては、４つの光電変換素子となるフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ１２〔１２１、１２２、１２３、１２４〕に接続される。各転送トランジスタ１２１〜１２４の各ゲートには転送配線１６１〜１６４が接続される。各転送トランジスタ１２１〜１２４のドレインは、共通接続されてリセットトランジスタ１３のソースに接続されると共に、転送トランジスタ１２のドレインとリセットトランジスタ１３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ１４のゲートに接続される。リセットトランジスタ１３のドレインは電源配線１５に接続され、そのゲートはリセット配線１７に接続される。また、ドレインを電源配線１５に接続した選択トランジスタ１８が設けられ、そのソースが増幅トランジスタ１４のドレインに接続される。選択トランジスタ１８のゲートには選択配線１９が接続される。このフォトダイオードＰＤ〔ＰＤ1 〜ＰＤ4 〕、転送トランジスタ１２〔１２１〜１２４〕、リセットトランジスタ１３、選択トランジスタ１８、増幅トランジスタ１４により、４画素（フォトダイオード）をまとめた１セルが構成される。一方、増幅トランジスタ１４のソースは垂直信号線２１に接続され、この垂直信号線２１にドレインを接続した後述の定電流源となる負荷トランジスタ２２がカラム信号処理回路１０の一部として設けられる。負荷トランジスタ２２のゲートには負荷配線２３が接続される。

この画素回路では、４つのフォトダイオードＰＤ〔ＰＤ1 〜ＰＤ4 〕において光電変換される。フォトダイオードＰＤの光電子（信号電荷）は、対応する転送トランジスタ１２〔１２１〜１２４〕を通じてフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤは増幅トランジスタ１４のゲートに接続されているので、選択トランジスタ１８がオンしていれば、フローティングディフュージョンＦＤの電位に対応した信号が増幅トランジスタ１４を通じて垂直信号線２１に出力される。
リセットトランジスタ１３は、フローティングディフュージョンＦＤの信号電荷（電子）を電源配線１５に捨てることによって、フローティングディフュージョンＦＤの信号電荷をリセットする。各横方向配線１９、１７、及び１６〔１６１〜１６４〕は同一行の画素について共通となっており、垂直駆動回路７によって制御される。
カラム信号回路１０の一部には、定電流源をなす負荷トランジスタ２２を有し、選択行の増幅トランジスタ１４とソースフォロアを構成し、垂直信号線への出力をさせている。

従来例２のＣＭＯＳメージセンサモジュールとして、非特許文献２に示すものが知られている。この例では、イメージセンサの基板に貫通する配線を通し、マイクロバンプを用いて下側のチップに接続している。この方法では、バンプの数を増加させることが可能であり、さらに接続に要するインダクタンス、キャパシタ成分を小さくできるので、高速のインターフェイスが可能である。また、画素部から貫通配線を通し、下のチップに直接接続することで、画面内の同時性も実現できる。

シャープ技法第８１号・２００１年１２月・３４頁 ＩＥＤＭ ９９，ｐｐ．８７９−８８２

ところで、従来例１のＭＯＳカメラモジュールの方法では、通常の数ｍｍ角のＭＯＳイメージセンサチップの場合に、イメージセンサの出力が信号処理チップへせいぜい数十のボンディングワイヤで接続されているので、ここが画像処理スピードのボトルネックになってしまう。この画像処理スピードが制限される理由は、ワイヤボンディングの数を多くできないことと、さらにボンディングワイヤのインダクタンスや、ボンディングワイヤ間、あるいはボンディングワイヤと回路基板間キャパシタ成分で信号が乱れたり、遅延することによるものである。
また、通常、このタイプのＭＯＳカメラモジュールでは、画素部の行の順に信号を読み出すので、画素部の上の方と下の方で画素からの読出し時刻がずれており、画面内の同時性が無いか、または画面内で感光タイミングを揃えると読出しまでの間にノイズが乗って画質が悪化する。

また、従来例２のイメージセンサモジュールでは、基板中に貫通配線を通す工程のコストアップや、歩留りの低下が深刻である。また、画素回路による画素の開口率の減少の問題は従来と変わらない。特に、貫通配線を通すための領域をＳｉ基板中に確保する必要があるので、光学的に無駄な面積が増える。例えばこの例では、貫通穴は２．５μｍ径であり、この周囲にマージン領域が必要なことをあわせると、３μｍ程度の径の領域が無駄になる。貫通穴形成のプロセスが必要になり、工程が煩雑になり製造プロセスが複雑になる。この例では、画素の回路は提示されていない。この従来例で実験されているのは、上部ウェハにはフォトダイオードのみを形成し、下部ウェハに光電流をそのまま流しこむ構造である。

本発明は、上述の点に鑑み、画像処理スピードの向上、画面内の同時性の実現、画質向上と同時に、製造プロセスの容易化、歩留り向上を図った半導体モジュールを提供するものである。

本発明に係る半導体モジュールは、イメージセンサチップと信号処理チップとがマイクロバンプによって接続され、イメージセンサチップ側で複数の光電変換素子が該光電変換素子を選択するアナログのマルチプレクサに接続され、マルチプレクサの出力がマイクロバンプを通り、信号処理チップ側でデマルチプレクサを通りメモリに格納されるようにして成る。
イメージセンサチップは、複数画素をまとめたセル毎に、配線層側にマイクロパッドを形成した裏面入射型である。
各セルは、複数の光電変換素子と、前記複数の光電変換素子に接続された各転送トランジスタと、前記各転送トランジスタでマルチプレクスされた前記複数の光電変換素子からの信号電荷をゲートに受ける増幅トランジスタと、前記増幅トランジスタのソースに直接または間接に接続され、前記マイクロパッドに接続された出力線と、ドレインが直接または間接に前記出力線に接続された負荷トランジスタと、前記負荷トランジスタのソースに接続され、第１の電圧を供給する配線と、前記増幅トランジスタのゲート電位をリセットするリセット機構と、前記増幅トランジスタのドレインに直接または間接に接続され、第２の電圧を供給する配線とを含んでなる。
また別の各セルは、複数の光電変換素子と、前記複数の光電変換素子に接続された各転送トランジスタと、前記各転送トランジスタでマルチプレクスされた前記複数の光電変換素子からの信号電荷をゲートに受ける増幅トランジスタと、前記増幅トランジスタのソースに直接または間接に接続され、前記マイクロパッドに接続された出力線と、ドレインが直接または間接に出力線に接続された注入トランジスタと、前記注入トランジスタのソースに接続された第１の電圧を供給する配線と、前記増幅トランジスタのゲート電位をリセットするリセット機構と、前記増幅トランジスタのドレインに直接または間接にソースが接続された活性化トランジスタと、前記活性化トランジスタのドレインに直接又は間接に接続された第２の電圧を供給する配線を含んでなる。

本発明に係る半導体モジュールによれば、イメージセンサチップと、信号処理チップとを、マイクロバンプによって接続した構成とすることにより、画像処理スピードを向上し、したがって高速インターフェイスを可能にする。また、全画素または多数の画素を同時に駆動し、同時に読み出せるので、画面内の同時性が得られる。したがって、良好な画質が得られる。

裏面照射型イメージセンサチップとするときは、従来の貫通穴形成プロセスを不要とし、工程を削減することができる。これにより、製造プロセスを容易にし、歩留りを向上することができる。

さらに、イメージセンサチップ側の全セルの動作が同時に行われると、セル内の複数の画素の信号が信号処理チップに順次送られ、アナログ／デジタル変換されてメモリに格納される。従って、１フレーム分のデジタルデータが複数回の読み出しで済み、フレームレートを高速化できる。
また、複数の光電変換素子からのアナログの画素信号がマルチプレクサに入ることにより、一旦大きな合流信号となるので（一定値のノイズを含む可能性が高く）、マイクロバンプを通過する場合であっても、Ｓ／Ｎ比を小さくしたまま通過させることができる。信号処理チップ側でデマルチプレクスすれば、これらの信号を再度演算処理することも可能になる。

Ａ 本発明に係る半導体モジュールの実施の形態を示す側面図である。 Ｂ 本発明に係る半導体モジュールの実施の形態を示す平面図である。 裏面入射型のＭＯＳイメージセンサチップの概略図である。 本発明に係るＭＯＳイメージセンサチップの一実施の形態の概略図である。 本発明に係るＭＯＳイメージセンサチップの他の実施の形態の概略図である。 本発明に係るＭＯＳイメージセンサチップの１セルの構成の一例を示す回路図である。 図５のセル構成の駆動タイミングチャートである。 本発明に係るマイクロパッドの配置例を示す概念図である。 本発明に係るＭＯＳイメージセンサチップと信号処理チップの接続の一例を示す概念図である。 本発明に係る信号処理チップ側における、相関二重サンプリング（ＣＤＳ）・アナログ／デジタル（Ａ／Ｄ）回路の一例を示す回路図である。 本発明に係る信号処理チップ側の一例を示す概略図である。 本発明に係るＭＯＳイメージセンサチップと信号処理チップの接続の他の例を示す概念図である。 本発明に係るＭＯＳイメージセンサチップの１セルの構成の他の例を示す回路図である。 従来のＭＯＳイメージセンサの例を示す概略図である。 図１３のＭＯＳイメージセンサにおける画素回路の例を示す回路図である。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明に係る半導体モジュールの実施の形態の基本構造を示す。
本実施の形態に係る半導体モジュール３１は、ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）３２と信号処理（ＤＳＰ）チップ３３を上下に重ねて構成される。信号処理チップ３３は、ＭＯＳイメージセンサチップ３２に接続され、ＭＯＳイメージセンサの出力を受けて信号処理するチップとする。勿論、さらにＭＯＳイメージセンサを制御する機能を持っても良い。

ＭＯＳイメージセンサチップ３２は、裏面入射型に構成される。裏面入射型のＭＯＳイメージセンサチップ３２は、基板表面側に配線層が形成され、この配線層と反対側の基板裏面側から光を入射させるように構成される。図２に、裏面入射型のＭＯＳイメージセンサチップ３２の概略を示す。この裏面入射型のＭＯＳイメージセンサチップ３２は、半導体基板４１の裏面４１ｂ側に光入射面を有する光電変換素子であるフォトダイオードＰＤを有し、基板４１の表面側にフォトダイオードＰＤの信号電荷を読み出す手段となる複数のＭＯＳトランジスタＴｒを形成し、さらに表面側に層間絶縁膜４２を介して多層配線４３を形成してなる配線層４４を形成して成る。フォトダイオードＰＤは、例えば基板４１の表面４１ａ側から裏面４１ｂ側に至るように形成される。光Ｌが入射される裏面４１ｂ側には、パシベーション膜４５を介してカラーフィルタ４６及びその上に各画素に対応したオンチップマイクロレンズ４７が形成される。なお、配線層４４上にさらに例えばシリコン基板による支持基板を貼り合せた構成とすることもできる。

ＭＯＳイメージセンサチップ３２の配線層４４側の面（支持基板を有する場合は、支持基板の面）の少なくとも画素部（いわゆる画素領域部）に対応する領域には、後述するように単位画素セル、あるいは複数画素をまとめたセル毎に多数のマイクロパッド３４が形成される。また、信号処理チップ３３の配線層側の面には、ＭＯＳイメージセンサチップ３２のマイクロパッド３４に対応する多数のマイクロパッド３５が形成される。そして、ＭＯＳイメージセンサチップ３２と信号処理チップ３３とは、互いにマイクロパッド３４及び３５が対向するように重ねて配置され、対応するマイクロパッド３４及び３５間をマイクロバンプ３６を介して電気的に接続して一体化される。マイクロパッド３４、３５は、通常のパッドよりも小さいマイクロパッドで形成される。例えば、通常の５０μｍ角のパッドより小さい１０μｍ角のマイクロパッドで形成することができる。このマイクロパッドにマイクロバンプ３６が形成される。このマイクロパッド３４、３５は、通常のパッド配置と異なり、チップの中心付近に多数形成することが可能である。マイクロバンプ３６（後述のマイクロバンプ３９も同様）の大きさとしては、径が３０μｍ以下、さらには１０μｍ〜５μｍの小さい径とすることができる。

マイクロパッド３４、３５及びマイクロバンプ３６は、ＭＯＳイメージセンサチップ３２の画素部に対応して多数形成される。好ましくは、後述するように、画素部の周辺に対応する領域にもマイクロパッド３７、３８及びマイクロバンプ３９が形成される。

信号処理チップ３３は、ＭＯＳイメージセンサチップ３２より大きい面積で形成される。この信号処理チップ３３のＭＯＳイメージセンサチップ３２の外側に対応する位置には、通常のパッド５１が配置され、この２つのチップの系以外の系とのインターフェイスが構成される。ＭＯＳイメージセンサチップ３２側には、信号処理チップ３３と貼り合せた後に使用する通常のパッドは配置されていない。なお、ここでは、基本概念を示すために明示していないが、ＭＯＳイメージセンサチップ３２側に、テストや選別のための通常のパッドが配置されていることは好ましい。

信号処理チップ３３とＭＯＳイメージセンサチップ３２とは、マイクロバンプ３６、３９を介して接続された後、少なくとも周辺部において封止部材５２、例えば樹脂にて封止される。

本実施の形態の半導体モジュール３１によれば、図１の構成により、従来例２の問題である基板中に貫通配線を形成することによる製造工程の煩雑さやコストアップや歩留りの低下、画素回路による画素の開口率の減少問題、貫通配線を通すための領域の光学的な無駄な面積の増加、等を解決することができる。すなわち、裏面入射型であることにより画素の開口率が増加する。マイクロバンプ３６、３９により両チップ３２及び３３を接続するので、製造を容易にし、歩留りを向上することがでる。貫通配線を使用せずマイクロバンプ３６、３９で接続するので、光学的な無駄な面積を低減することができる。

また、この構成では、従来例２と異なり、バンプ接続で多数のチップを重ねることはできないが、歩留り、下側チップ３３で発生する熱や、全体の高さの点から、ＭＯＳイメージセンサチップ３２と信号処理チップ３３の接続で済ますことが返って好ましい。すなわち、チップを多段に重ねると、下側チップで発生する熱がイメージセンサに多く流入し、特に暗時特性を劣化させる。しかし、本実施の形態の２つのチップ３２及び３３を重ねた構成では、下側チップが３３のみであるので、発生した熱のイメージセンサチップ３２への流入は少なく、暗時特性の劣化が問題になりにくい。また、ＣＭＯＳセンサでは、レンズ付きモジュールの高さを出来るだけ低くするように望まれることが多い。本実施の形態の構成では、半導体モジュール３１の高さを低く抑えることができる。

図３は、ＭＯＳイメージセンサチップ３２のブロック図である。このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列されている。セル５４は、単位画素でも良く、あるいは複数の画素を含んで形成しても良い。そして、セル５４毎に前述した配線層側にマイクロパッド３４（図１参照）が配列され、画素からの出力を出すように成される。画素部５３の周りには、画素駆動部５５を有している。この画素駆動部５５には、画素を駆動するための信号や電源やグランド（ＧＮＤ）を供給するための画素駆動用のマイクロパッド３７（図１参照）が多数配列される。画素駆動部５５の周りには、テスト用の通常パッド５７が配列されたテスト用パッド部５６が形成される。

画素部のマイクロパッド３４には、画素の出力が出ている。画素駆動部５５のマイクロパッド３７は、画素を駆動する信号や、電源、グランド（ＧＮＤ）を受ける。このように、ＭＯＳイメージセンサチップ３２側には、制御回路を持たない構成とすることが好ましい。なせなら、画素特性を揃えることの難しいＭＯＳイメージセンサチップの方が、通常は信号処理チップよりも歩留りが低いので、ＭＯＳイメージセンサチップ側に画素以外の回路を出来るだけ載せないようにすることで、無駄を減らすことができる。ＭＯＳイメージセンサチップと信号処理チップを合せた系のコスト低減を図ることができる。さらにもう１つ、ＭＯＳイメージセンサチップの方が信号処理チップよりも緩いデザインルールで作ることが多いからである。

セル５４の一例を図５に示す。本実施の形態では、４画素をまとめて１つのセル５４としている。本実施の形態のセル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され。各転送トランジスタ６１〔６１１〜６１４〕の各ゲートには転送パルスが供給される転送配線６２〔６２１〜６２４〕に接続される。各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続されると共に、転送トランジスタ６１のドレインとリセットトランジスタ６３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ６４に接続される。リセットトランジスタ６３のドレインは電源電圧が供給される電源配線６５に接続され、そのゲートはリセットパルスが供給されるリセット配線６７に接続される。また、従来例の図１４の選択トランジスタの位置に活性化トランジスタ６８が設けられる。すなわち、ドレインを電源配線６５に接続した活性化トランジスタ６８が設けられ、そのソースが増幅トランジスタ６４のドレインに接続される。活性化トランジスタ６８のゲートは活性化パルスが供給される活性化配線６９が接続される。増幅トランジスタ６４のソースに注入トランジスタ７０が接続される。注入トランジスタ７０のソースはグランド（ＧＮＤ）に接続され、そのゲートは注入パルスが供給される注入配線７３に接続される。そして、増幅トランジスタ６４と注入トランジスタ７０との接続中点が出力線（あるいは出力端子）７２に接続される。

ここで、回路的には、従来例の図１４に対して、画素内に注入トランジスタ７０とグランド配線７１を有することと、出力線７２が垂直方向に延びておらず、セル５４毎に独立していることが異なる。このセル５４では、転送配線６２〔６２１〜６２４〕に供給される転送パルスで、対応する転送トランジスタ６１〔６１１〜６１４〕がオンし、対応するフォトダイオードＰＤ〔ＰＤ1 〜ＰＤ4 〕の信号電荷がフローティングディフュージョンＦＤに転送される。また、リセット配線６７に供給されるリセットパルスで、リセットトランジスタ６３がオンし、フローティングディフュージョンＦＤの信号電荷（本例では電子）が電源配線６５に捨てられ、フローティングディフュージョンＦＤの電位が電源電位になる。

次に、このセル５４の動作を、図６を参照して説明する。先ず、注入配線７３を通じて注入パルス１（Ｐｎ1 ）を印加し注入トランジスタ７０をオンし、出力線７２を０Ｖに固定する。この出力線７２を０Ｖに固定してから、リセット配線６７を通じてリセットパルスＰｒを印加しリセットトランジスタ６３をオンして、フローティングディフュージョンＦＤの電位をハイレベル（電源電位）にリセットする。・・・フローティングディフュージョンＦＤがハイレベルになると増幅トランジスタ６４はオン状態になる。・・次に、注入トランジスタ７０をオフしてから、活性配線６９を通じて活性化パルスＰｋ1 を印加し活性化トランジスタ６８をオンする。

活性化トランジスタ６８をオンすることで、出力線７２の電位はフローティングディフュージョンＦＤの電位に対応するところまで上昇する。この出力線電位をリセットレベルと呼ぶ。

次に、活性化トランジスタ７８をオフし、転送配線６２１に転送パルスＰｔ1 を供給し、転送トランジスタ６１１をオンして、対応するフォトダイオードＰＤ1 の信号電荷をフローティングディフュージョンＦＤに転送する。そして、注入パルス２（Ｐｎ2 ）を印加して注入トランジスタ７０をオンし、出力線７２を０にする。そして、活性化パルスＰｋ2 を印加して活性化トランジスタ６８をオンすると、出力線７２の電位は、このときのフローティングディフュージョンＦＤの電位に対応するところまで上昇する。この時の出力線電位を信号レベルと呼ぶ。

出力線７２の電位はマイクロバンプ３６を通り、信号処理チップ３３に入る（図１参照）。信号処理チップ３３では信号レベルとリセットレベルの差をアナログ／デジタル変換してから、デジタル信号処理を行う。ここでは、４つのフォトダイオードＰＤのうち、１個のフォトダイオードＰＤ1 の信号を読出した。同様の動作を、他の３つのフォトダイオードＰＤ2 〜ＰＤ4 にも順番に行う。

ここで、図６に示すように、リセットパルスＰｒは、注入パルス１（Ｐｎ1 ）と重なりを持たせ、注入パルス１（Ｐｎ1 ）よりも以前に立ち下げるのが好ましい。その理由は、リセットパルスＰｒを立ち下げた直後の出力線電位を０Ｖにして、ばらつかせない為である。また、転送パルスＰｔ1 は注入パルス２（Ｐｎ2 ）が立ち上がる前に立ち下げることが、低電圧化のために好ましい。その理由は、転送パルスＰｔ1 が注入パルス２（Ｐｎ2 ）と重なるよりも、画素内の容量結合の結果で転送時のフローティングディフュージョンＦＤ電位が高いので、低電圧化できるからである。勿論、これらの降下を厳密に気にしなくてよいときは、必ずしもこの通りでなくとも良い。

上述では１つのセルの動作を説明したが、画素部には多数のセル並んでいる。本実施の形態では、その多数のセルを同時に駆動する。その場合、従来の定電流源を用いたソースフォロア動作では、多数（例えば１００万個）のセルに同時に電流を流すので、その電流値が大きくなり、信頼性の低下や、配線抵抗による電源電圧の低下を引き起こす。そこで、本実施の形態では、上述したように、注入トランジスタ７０をセル中に配置し、活性化トランジスタと同時にオンしないようにして、定電流を流さないようにしている。

本実施の形態ではセルを行単位で選択する必要は無いので、選択トランジスタは無い。勿論、画素数が少ないとか、要求されるスペックが低いなどの理由があれば、活性化トランジスタ６８を省略したセルで従来のソースフォロア動作を行っても良い。図１２にこの場合のセル回路の例を示す。

図１２においては、前述と同様に４画素をまとめて１つのセル１５１としている。本実施の形態のセル１５１は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され。各転送トランジスタ６１〔６１１〜６１４〕の各ゲートには転送パルスが供給される転送配線６２〔６２１〜６２４〕に接続される。各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続されると共に、転送トランジスタ６１のドレインとリセットトランジスタ６３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ６４に接続される。リセットトランジスタ６３のドレインは電源電圧が供給される電源配線６５に接続され、そのゲートはリセットパルスが供給されるリセット配線６７に接続される。増幅トランジスタ６４のドレインは電源配線６５に接続される。増幅トランジスタ６４のソースには負荷トランジスタ１５２が接続される。負荷トランジスタ１５２のソースはグランド（ＧＮＤ）に接続され、そのゲートは負荷配線１５３に接続される。そして、増幅トランジスタ６４と負荷トランジスタ１５２との接続中点が出力線７２に接続される。

本実施の形態において、図５は、制御配線６９、６７、７３、６２１〜６２４を全て横方向に配置したが、全セル同時に動作するので、縦方向の配線、横と縦の両方向の配線でも良く、あるいは縦横ともに繋がった格子状の配線であっても良い。また、全セル同時に駆動すると電流値が大きくなりすぎて難しい時には、数十行のセルずつなどに動作を分割しても良い。因みに、このセルの回路と駆動方法は、裏面入射型とマイクロバンプとの組み合わせる場合に特に有効であるが、それとは独立でも、全画素または多数の画素を同時に駆動して同時に出力する場合には、上記電流の問題から有効なものである。

マイクロパッドの配列を、簡単のためにセル出力と、リセットパルスに関する部分について、４行４列のセル配列を例にして、図７に示す。図７においては、４画素からなる単位セル５４が４行４列に配列され、各単位セル毎にアナログ出力のマイクロパッド３４が形成される。リセットゲート駆動パルスは、それ用のマイクロパッド７５から供給され、画素部の周囲からバッファ７６に入力される。バッファ７６はセル５４の行毎に有り、リセット配線６７は横方向に配置されている。バッファ７６の２行毎に電源供給用のマイクロパッド７７が設けられる。同様に、２行毎にグランド（ＧＮＤ）供給用のマイクロパッド７８が設けられる。このように、電源やグランドは、たくさんのマイクロパッドから供給されることが望ましい。

本実施の形態のＭＯＳイメージセンサチップ３２と信号処理チップ３３の接続の概念図を図８に示す。ＭＯＳイメージセンサチップ３２側において、１つのセルの中で４つのフォトダイオード（光電変換素子）ＰＤ1 〜ＰＤ4 が順番に選択されることがアナログのマルチプレクサ８１となっている。このマルチプレクサ８１は、図５の転送トランジスタ６１〔６１１〜６１４〕でマルチプレクスされた信号を、増幅トランジスタを介して出力線７２に出力するところまでを含む。マルチプレクサ８１の出力はマイクロバンプ３６を通り、信号処理チップ３３側で相関二重サンプリング（ＣＤＳ）・アナログ／デジタル（Ａ／Ｄ）変換を行う回路８２により、相関二重サンプリング（ＣＤＳ）、アナログ／デジタル変換され、デジタルのデマルチプレクサ８３を通ってフレームメモリ８４〔８４１〜８４４〕に格納される。

このメモリ８４の値が演算回路８５で適宜参照されて、デジタル信号処理される。ここでは１セル分の接続を記しているが、実際にはこれらがセル毎にあり、並列で動作する。ただし、演算回路８５は、セル毎に存在しなくてもよく、例えば１個の演算回路８５がフレームメモリの値を参照しながら、順に処理していくタイプでも構わない。また、デマルチプレクサ８３、メモリ８４、演算回路８５が見た目きれいに分離されていなくても同等の信号処理が可能ならば構わない。

例えば、信号処理チップ３３側に対応するセルは、コンパレータとラッチを含んで、図９に示すようになっている。図９の回路では、マイクロパッド３５にスイッチング用トランジスタＱ11とサンプルホールド用容量Ｃ2 からなるサンプルホールド回路が接続され、このサンプルホールド回路が直流カット用容量Ｃ1 を介してインバータ９１に接続される。スイッチング用トランジスタＱ11のゲートにはサンプルホールドパルスが供給されるサンプルホールド配線９２が接続される。サンプルホールド用容量Ｃ2 の他端はランプ波（時間と共に上昇する電圧）が供給されるランプ配線９３に接続される。インバータ９１の入出力間にはイニシャライズスイッチ（ＭＯＳトランジスタ）Ｑ12が接続される。

一方、１セルを構成する４画素に対応して４つのワード線ＷＤ0 〜ＷＤ3 が設けられ、このワード線ＷＤ0 〜ＷＤ3 に直交するように複数、本例では１０本のビット線ＢＩＴ〔ＢＩＴ0 〜ＢＩＴ9 〕が設けられる。また、４画素に対応するように４列のＤＲＡＭセル群９４〔９４０〜９４３〕が設けられる。各ＤＲＡＭセル９４は１つのＭＯＳトランジスタＱ2 〔Ｑ200 〜Ｑ209 ，Ｑ210 〜Ｑ219 ，Ｑ220 〜Ｑ229 ，Ｑ230 〜Ｑ239 〕と１つの容量Ｃ３〔Ｃ300 〜Ｃ309 ，Ｃ310 〜Ｃ319 ，Ｃ320 〜Ｃ329 ，Ｃ330 〜Ｃ339 〕で形成され、各列のＤＲＡＭセル群９４０〜９４３は１０個のＤＲＡＭセル９５で構成される。ＤＲＡＭセル群９４内の各ＭＯＳトランジスタＱ２のゲートは共通接続されて、夫々対応するワード線ＷＤ0 〜ＷＤ3 にスイッチＳＷ〔ＳＷ0 〜ＳＷ3 〕を介して接続される。各スイッチＳＷの可動接点ｃはＭＯＳトランジスタＱ2 のゲートに接続され、第１の固定接点ａはインバータ９１の出力線９７に接続され、第２の固定接点ｂは対応するワード線ＷＤ0 〜ＷＤ3 に接続される。

マイクロバンプ３６を通してマイクロパッド３５から入力されたアナログ信号は、容量Ｃ1 で直流分をカットされてインバータ９１に入る。インバータ９１はイニシャライズスイッチ（配線はＩＮＩＴ）とともに、コンパレータを形成している。前述のリセットレベルがマイクロバンプ３６を通りマイクロパッド３５から入力しているときに、イニシャライズしておいて、信号レベルが入力したときには、リセットレベルとの差分に基本的に比例する量だけインバータ９１の入力が下がり、出力はハイレベルになる。この後、ランプ配線９３にランプ波を入れると、コンパレータが反転するときのビット線ＢＩＴの電圧値がＤＲＡＭセル９５にラッチされることで、ＣＤＳ、Ａ／Ｄ変換された信号がメモリされる。スイッチＳＷ0 〜ＳＷ3 は、セルに含まれる４画素分の信号をデマルチプレクスするためと、ＤＲＡＭセルの読出し時にワード線ＷＤ0 〜ＷＤ3 につなぐために存在する。ここでは、Ａ／Ｄ変換が１０ビットの例を示しており、ビット線ＢＩＴ〔ＢＩＴ0 〜ＢＩＴ9 〕には、１０ビットのグレイコード値が入る。原理的にコンパレータとラッチからなるＡ／Ｄ変換回路は古くから知られているものであり、これ以上の詳細な説明は省略する。

この動作が全セル同時に行われると、セルの４画素の信号を信号処理チップ３３に順に送り、Ａ／Ｄ変換することで、１フレーム分のデジタルデータが信号処理チップ３３側にメモリされる。１フレームのデータを出すのに、４回の読み出しで済むので、フレームレートを高速化できる。また、１セルの４画素に短時間の時間差が発生するが、画面に大域的な時間差は生じないという意味で、面内の同時性がある。信号処理チップ３３は、この１フレーム分のデジタルデータを使って、カメラ信号処理を行う。

信号処理チップ３３の回路配置の概略を図１０に示す。信号処理チップ３３側のセル１１０は、ＭＯＳイメージセンサチップ３２側のセル５４に対応するマイクロパッド３５を有する。その周りに、ＭＯＳイメージセンサチップ３２側に駆動信号や電源を供給するためのマイクロパッド３８が並ぶ画素駆動部１１１が設けられる。ここは、上層の配線を用いたマイクロパッド３８があればよいので、その下にトランジスタと下層の配線からなる回路を配置することができる。この例では、信号処理チップ３３側のセル１１０の選択回路１１３とセンスアンプ１１４が画素駆動部１１１に一部重なって存在する。この上下に各部の動作をコントロールする制御回路１１５と、フレームメモリのデータを参照して信号処理する信号処理回路１１６がある。この例では、回路面積の点から、信号処理は信号処理チップ３３側のセル１１０の外で順次データを読み込みながら行っている。画素が大きい等の理由で、信号処理回路１１６をセル１１０に埋め込むことが可能ならば、そのように構成することもできる。

ＭＯＳイメージセンサチップ３２は設定感度やレンズ仕様から決まる特定の画素サイズに対して、コストの安く、フォトダイオードを安定して作れる旧世代の緩い（例えば０．２５μｍ）プロセスで作り、信号処理チップ３３はシュリンク可能な微細（例えば０．０６μｍ）プロセスで作ることが好ましい。プロセスルールが大きく異なる場合、１セル当たりの回路規模が信号処理チップ３３側で大きい本例が有効である。

これに対して、ＭＯＳイメージセンサチップ３２と信号処理チップ３３のプロセス世代が近い場合は、イメージセンサチップ３２側でＡ／Ｄ変換することが有効である。このときの概念図を図１１に示す。図１１では、イメージセンサチップ３２側において、例えば２つのセルが夫々１セル中の４つのフォトダイオード（光電変換素子）ＰＤ1 〜ＰＤ4 ，ＰＤ5 〜ＰＤ8 を夫々順番に選択されるマルチプレクサ１２１、１２２に接続され、第１のマルチプレクサ１２１、１２２が夫々対応するＡ／Ｄ変換回路１２３、１２４に接続される。さらに両Ａ／Ｄ変換回路１２３、１２４が第２のマルチプレクサ１２５に接続される。信号処理チップ３３側では、第２のマルチプレクサ１２５の出力がマイクロバンプ１２６を通して接続されたデマルチプレクサ１２７と、これに接続されイメージセンサチップ３２側のフォトダイオードＰＤに対応するメモリ１３１〜１３８と、演算回路１２８を有して成る。

図１１においては、イメージセンサチップ３２側で各センサのフォトダイオードを夫々順番に第１のマルチクレクサ１２１、１２２で選択された後、Ａ／Ｄ変換回路１２３、１２４でＡ／Ｄ変換して、さらに第２のマルチプレクサ１２５で選択して、デジタルデータを信号処理チップ３３側に送っている。デジタルデータは、マイクロバンプ１２６を通って信号処理チップ３３側でデマルチプレクサ１２７を通じて分配され、画素に対応するメモリに送られる。

デマルチプレクサ１２７、メモリ１３１〜１３８は無くても、直接演算回路１２８に入力する構成でも良い。図１１のように綺麗に回路が分かれていなくても良い。例えば図９のコンパレータ出力に当たるところで、イメージセンサチップと信号処理チップのマイクロバンプでのインターフェイスをとっても良い。Ａ／Ｄ変換回路１２３、１２４は、その他の方式でも構わない。例えば米国特許５８０１６５７号のような方法でも良い。メモリ１３１〜１３８はＤＲＡＭである必要はない。従来例２と異なり、イメージセンサチップ３２側でマイクロバンプ１２６を通過する信号がデジタル値となるところまで構成することによって（必ずしもＡ／Ｄ変換まで完了する必要はない）、高速でインターフェイスを取りながら、画像の劣化を抑えることができる。高速でインターフェイスを取れるので、図１１のようにイメージセンサチップ３２側でもう一段のマルチプレクスを入れ、１個のマイクロパッド当たりの画素数を増やすこと、マイクロパッドを大きくしたり、マイクロパッドの密度を減らす、という効果を得ることができる。

本実施の形態は上例に限らず、種々の例を採り得る。
例えば、ＭＯＳイメージセンサチップ３２としては、図３の構成でなく、図４に示すように、構成することもできる。すなわち、画素の制御回路１４１をイメージセンサチップ３２側に有するようにして、図３の画素駆動部５５のマイクロパッド３７を減らすことを優先しても良い。
Ａ／Ｄ変換も、フォトダイオードが、ある電位に到達するのを数えるような方法（Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ＩＳＳＣＣ，ｐｐ．２３０−２３１，Ｆｅｂ．１９９４）タイプなど、目的に応じて種々のものを使うことができる。

図５では、増幅トランジスタ６４のソースを直接、出力線（あるいは出力線）７２に接続したが、増幅トランジスタ６４のソースを例えば常時オン状態のトランジスタ、あるいはその他の手段を介して間接的に出力線（あるいは出力端子）７２に接続することも可能である。同様に、注入トランジスタ７０のドレインを直接、出力線７２（あるいは出力端子）に接続したが、注入トランジスタ７０のソースを例えば常時オン状態のトランジスタ、あるいはその他の手段を介して間接的に出力線（あるいは出力端子）７２に接続することも可能である。同様に、増幅トランジスタ６４のドレインと活性化トランジスタ６８のソース間、活性化トランジスタ６８と電源配線６５間、を夫々直接に接続したが、例えば常時オン状態のトランジスタ、あるいはその他の手段を介して間接的に接続することも可能である。

図１２では、増幅トランジスタ６４のソースを直接、出力線７２に接続したが、増幅トランジスタ６４のソースを例えば常時オン状態のトランジスタ、あるいはその他の手段を介して間接的に出力線（あるいは出力端子）７２に接続することも可能である。同様に、負荷トランジスタ１５２のドレインと出力線（あるいは出力端子）７２間、増幅トランジスタ６４と電源配線６５間、を夫々直接に接続したが、例えば常時オン状態のトランジスタ、あるいはその他の手段を介して間接的に接続することも可能である。

図５、図１２では、転送トランジスタ６１のドレインを増幅トランジスタ６４のゲートに直接接続したが、その他、転送トランジスタ６１のドレインを例えば常時オン状態のトランジスタ、あるいはその他の手段を介して間接的に増幅トランジスタ６４のゲートに接続することも可能である。

上述した本実施の形態によれば、ＭＯＳイメージセンサチップ３２及び信号処理チップ３３間をマイクロバンプ３６、３９を介して接続されるので、高速のインターフェイスを可能にする。また、画面内の同時性も実現できる。裏面入射型のＭＯＳイメージセンサチップを用いることにより、その光入射面と反対側の配線層（あるいは支持基板を有したときには支持基板の表面）上に多数のマイクロパッド３６、３９を形成することがきる。

ＭＯＳイメージセンサチップを裏面入射型にして、イメージセンサチップと信号処理チップ間を配線側どうしでマイクロバンプ３６、３９を介して接続するので、従来例２のような貫通穴形成プロセスを不要とし、工程を削減することができる。これにより、製造プロセスを容易にし、歩留りを向上することができる。また、回路や貫通穴用スペースで感光領域を減らさずに済むので、感度を向上することができ、斜め光に対する非対称性を防ぐことができる。

図５に示すセル構成によれば、セル内に活性化トランジスタ６８と注入トランジスタ７０を配置し、活性化トランジスタ６８と注入トランジスタ７０を同時にオンしないように動作させることにより、全画素または多数の画素を同時に駆動して同時に読み出しても、大電流が流れず、固体撮像装置としての信頼性を向上することができる。

本発明においては、前述した図５で示したセル５４を備えたＭＯＳイメージセンサチップを独立して構成することができる。この場合、裏面入射型、表面入射型の何れにも適用することができる。また、信号処理チップに対する接続方法としても、マイクロバンプによる接続、あるいは他の適当な接続手段による接続の何れも適用可能である。

このようなＭＯＳイメージセンサチップによれば、全画素または多数の画素を同時に駆動し、同時に読み出すことができる。さらに、セル中に活性化トランジスタと注入トランジスタを有し、両トランジスタを同時にオンしないようにして定電流を流さないようにしているので、例えば１００万個オーダのセルを有して全画素または多数の画素を同時に駆動し、同時に読み出す際に、大電流が流れることはなく、ＭＯＳイメージセンサチップの信頼性を向上することができる。

また、リセット機構に供給するリセットパルスを、注入トランジスタに供給する第１の注入パルスと重なりをもたせ、第１の注入パルスの立ち下がり（終了）以前に立ち下げる（終了する）ことにより、リセットパルス直後の出力線電位をグランド電位にし、出力線電位のばらつきを抑えることができる。
また、セルに転送トランジスタを備え、転送トランジスタに供給する転送パルスを、注入トランジスタに供給する第２の注入パルスが立ち上がる（開始する）前に立ち下げる（終了する）ことにより、低電圧化することができる。すなわち、転送パルスが第２の注入パルスと重なるよりも、画素内の容量結合の効果で転送時のフローティングディフュージョン（ＦＤ）電位が高いので、低電圧化できる。

上述したように、本実施の形態に係る半導体モジュールでは、単位画素セルまたは複数画素をまとめたセル毎に、配線層側にマイクロパッドを形成した裏面入射型のＭＯＳイメージセンサチップと、ＭＯＳイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとを、マイクロバンプによって接続した構成とすることにより、画像処理スピードを向上し、したがって高速インターフェイスを可能にする。また、全画素または多数の画素を同時に駆動し、同時に読み出せるので、画面内の同時性が得られる。したがって、良好な画質が得られる。
裏面入射型のＭＯＳイメージセンサチップを用いることにより、その光入射面と反対側の配線層側の面にマイクロパッドを形成するので、センサ開口を気にすることなく、面上に多数のマイクロパッドを配列することができる。

ＭＯＳイメージセンサチップ側には画素と配線のみしか形成せず、これら以外の回路系の全ては信号処理チップ側に形成した構成とすることもできる。この構成とするときは、ＭＯＳイメージセンサチップと信号処理チップを合わせた系のコストを低減することができる。
ＭＯＳイメージセンサチップを裏面入射型にして、ＭＯＳイメージセンサチップと信号処理チップをその配線層側同士でマイクロパッド及びマイクロバンプにより接続するので、従来の貫通穴形成プロセスを不要とし、工程を削減することができる。これにより、製造プロセスを容易にし、歩留りを向上することができる。また、回路や貫通穴用スペースでセンサの感光領域を減らさずに済むので、感度を向上することができ、斜め光に対する非対称性を防ぐことができる。

ＭＯＳイメージセンサチップの画素領域部の周辺に対応した領域に電源やグランドや画素制御用の信号のため、等のいわゆる画素駆動用のマイクロパッドを形成し、このマイクロパッドを信号処理チップ側のマイクロパッドにマイクロバンプを介して接続することができる。これにより、接続間でのインダクタンスや容量成分が低減し、信号の乱れ、遅延が回避される。

外部とのインターフェイスを、信号処理チップの通常パッドのみを通して取るようにすることにより、すなわち外部とのインターフェイスをＭＯＳイメージセンサチップ側からは取らないようにすることにより、ＭＯＳイメージセンサチップ側において、光学的に無駄な面積を省略でき、回路系による画素占有面積割合の減少を回避することができる。
ＭＯＳイメージセンサチップ側にテスト用の通常パッドを有することにより、信号処理チップとの貼り合せ前に、ＭＯＳイメージセンサチップの特性検査を行うことができる。

ＭＯＳイメージセンサチップのセルを、光電変換素子と、この光電変換素子からの信号電荷をゲートに受ける増幅トランジスタと、増幅トランジスタのソースに直接または間接に接続され、マイクロパッドに接続された出力線と、ドレインが直接または間接に出力線に接続された負荷トランジスタと、負荷トランジスタのソースに接続され、第１の電圧を供給する配線と、増幅トランジスタのゲート電位をリセットするリセット機構と、増幅トランジスタのドレインに直接または間接に接続され、第２の電圧を供給する配線を含んだ構成とすることにより、上述のマイクロバンプを介してＭＯＳイメージセンサチップと信号処理チップとの接続を可能にし、全画素または多数の画素の同時に駆動、同時に読み出しを可能にする。

ＭＯＳイメージセンサチップのセルを、光電変換素子と、この光電変換素子の信号電荷をゲートに受ける増幅トランジスタと、増幅トランジスタのソースに直接または間接に接続された出力線と、ドレインが直接または間接に出力線に接続された注入トランジスタと、注入トランジスタのソースに接続された第１の電圧を供給する配線と、増幅トランジスタのゲート電位をリセットするリセット機構と、増幅トランジスタのドレインに直接または間接にソースが接続された活性化トランジスタと、活性化トランジスタのドレインに直接又は間接に接続された第２の電圧を供給する配線を含んだ構成とすることにより、上述のマイクロバンプを介してＭＯＳイメージセンサチップと信号処理チップとの接続を可能にし、全画素または多数の画素の同時に駆動、同時に読み出しを可能にする。さらに、セル中に活性化トランジスタと注入トランジスタを有し、両トランジスタを同時にオンしないようにして定電流を流さないようにしているので、例えば１００万個オーダのセルを有して全画素または多数の画素を同時に駆動し、同時に読み出す際に、大電流が流れることはなく、電流の問題を解決することができる。

セルのリセット機構に供給するリセットパルスを、注入トランジスタに供給する第１の注入パルスと重なりをもたせ、第１の注入パルスの終了以前に終了することにより、リセットパルス直後の出力線電位をグランド電位にし、出力線電位のばらつきを抑えることができる。
セルに転送トランジスタを備え、転送トランジスタに供給する転送パルスを、注入トランジスタに供給する第２の注入パルスが開始する前に終了することにより、低電圧化することができる。すなわち、転送パルスが第２の注入パルスと重なるよりも、画素内の容量結合の効果で転送時のフローティングディフュージョン（ＦＤ）電位が高いので、低電圧化できる。

ＭＯＳイメージセンサチップのセル出力をマルチプレクスしたアナログ信号とし、信号処理チップでこのアナログ信号をデジタル化した後、デマルチプレクスしてメモリに格納する構成とすることにより、ＭＯＳイメージセンサチップ側にはアナログ信号後の処理回路を不要とするので、ＭＯＳイメージセンサチップでの製造の歩留りを向上することができる。

ＭＯＳイメージセンサチップのセル出力をデジタル信号とし、信号処理チップ側でこのデジタル信号をデマルチプレクスしてメモリに格納する構成とすることにより、複数の画素を１セルのまとめ、その画素に対応するデジタル信号をさらに複数セル分まとめて１つのマイクロパッドを介して信号処理側へ出力することが可能になる。従って、１個のマイクロパッド当たりの画素数を増やすことができ、マイクロパッドを大きくしたり、密度を減らすことができる。

３１・・半導体モジュール、３２・・ＭＯＳイメージセンサチップ、３３・・信号処理チップ、３４、３５、３７、３８・・マイクロパッド、３６、３９・・マイクロバンプ、４１・・半導体基板、４２・・層間絶縁膜、４３・・配線、４４・・配線層、ＰＤ，ＰＤ1 〜ＰＤ8 ・・フォトダイオード、４５・・パシベーション膜、４６・・カラーフィルタ、４７・・オンチップマイクロレンズ、Ｔｒ・・ＣＭＯＳトランジスタ、Ｌ・・光、５１・・通常パッド、５３・・画素部、５４・・画素セル、５５・・画素駆動部、５６・・テスト用パッド部、５７・・通常パッド、６１〔６１１〜６１４〕・・転送トランジスタ、６２〔６２１〜６２４〕・・転送配線、６３・・リセットトランジスタ、６４・・増幅トランジスタ、６５・・電源配線、６７・・リセット配線、６８・・活性化トランジスタ、６９・・活性化配線、７０・・注入トランジスタ、７３・・注入配線、７２・・出力線、ＦＤ・・フローティングディフュージョン、Ｐｎ1 ・・注入パルス１、Ｐｎ2 ・・注入パルス２、Ｐｒ・・リセットパルス、Ｐｋ1 ，Ｐｋ2 ・・活性化パルス、Ｐｔ1 ・・転送パルス１、８１、１２１、１２５・・マルチプレクサ、８２・・ＣＤＳ・Ａ／Ｄ回路、８３、１２７・・デマルチプレクサ、８４〔８４１〜８４４〕、１３１〜１３８・・メモリ、８５、１２８・・演算回路、１２３・Ａ／Ｄ、１２６・・マイクロバンプ、１４１・・制御回路、１５２・・負荷トランジスタ、１５３・・負荷配線

Claims (20)

1. 複数画素をまとめたセル毎に、配線層側にマイクロパッドを形成した裏面入射型のイメージセンサチップと、当該イメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとが、マイクロバンプによって接続された半導体モジュールであって、
   前記各セルが、
   複数の光電変換素子と、
   前記複数の光電変換素子に接続された各転送トランジスタと、
   前記各転送トランジスタでマルチプレクスされた前記複数の光電変換素子からの信号電荷をゲートに受ける増幅トランジスタと、
   前記増幅トランジスタのソースに直接または間接に接続され、前記マイクロパッドに接続された出力線と、
   ドレインが直接または間接に前記出力線に接続された負荷トランジスタと、
   前記負荷トランジスタのソースに接続され、第１の電圧を供給する配線と、
   前記増幅トランジスタのゲート電位をリセットするリセット機構と、
   前記増幅トランジスタのドレインに直接または間接に接続され、第２の電圧を供給する配線とを含んでなる
   半導体モジュール。
2. 複数画素をまとめたセル毎に、配線層側にマイクロパッドを形成した裏面入射型のイメージセンサチップと、当該イメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとが、マイクロバンプによって接続された半導体モジュールであって、
   前記各セルが、
   複数の光電変換素子と、
   前記複数の光電変換素子に接続された各転送トランジスタと、
   前記各転送トランジスタでマルチプレクスされた前記複数の光電変換素子からの信号電荷をゲートに受ける増幅トランジスタと、
   前記増幅トランジスタのソースに直接または間接に接続され、前記マイクロパッドに接続された出力線と、
   ドレインが直接または間接に出力線に接続された注入トランジスタと、
   前記注入トランジスタのソースに接続された第１の電圧を供給する配線と、
   前記増幅トランジスタのゲート電位をリセットするリセット機構と、
   前記増幅トランジスタのドレインに直接または間接にソースが接続された活性化トランジスタと、
   前記活性化トランジスタのドレインに直接又は間接に接続された第２の電圧を供給する配線を含んでなる
   半導体モジュール。
3. 前記出力線からの出力が前記マイクロバンプを通り、前記信号処理チップ側でデマルチプレクサを通りメモリに格納されるようにしてなる
   請求項１または２に記載の半導体モジュール。
4. 前記出力線からの出力が前記信号処理チップ側で相関二重サンプリング回路により相関二重サンプリングされる
   請求項１〜３の何れかに記載の半導体モジュール。
5. 前記出力線からの出力が前記信号処理チップ側でアナログ／デジタル変換回路によりアナログ／デジタル変換される
   請求項１〜４の何れかに記載の半導体モジュール。
6. 前記メモリはフレームメモリである
   請求項５記載の半導体モジュール。
7. 前記メモリからの値が演算回路でデジタル信号処理される
   請求項６記載の半導体モジュール。
8. 前記演算回路は、前記メモリの値を参照しながら順に処理する
   請求項７記載の半導体モジュール。
9. 前記演算回路は、前記イメージセンサチップ側のセル毎に配置され、並列動作する
   請求項８記載の半導体モジュール。
10. 前記演算回路は、前記イメージセンサチップ側のセル毎とは異なって配置される
    請求項７記載の半導体モジュール。
11. 前記信号処理チップ側に対応するセルは、コンパレータとラッチを含んでいる
    請求項９または１０記載の半導体モジュール。
12. 前記マイクロバンプに接続された前記信号処理チップ側のマイクロパッドに、スイッチング用トランジスタとサンプルホールド用容量からなるサンプルホールド回路が接続され、
    前記サンプルホールド回路が直流カット用容量を介してインバータに接続される
    請求項１１記載の半導体モジュール。
13. 前記スイッチング用トランジスタのゲートにはサンプルホールドパルスが供給されるサンプルホールド配線が接続される
    請求項１２記載の半導体モジュール。
14. 前記サンプルホールド用容量の他端はランプ波が供給されるランプ配線に接続される
    請求項１３記載の半導体モジュール。
15. 前記インバータの入出力間にはイニシャライズスイッチが接続される
    請求項１４記載の半導体モジュール。
16. 前記インバータは前記イニシャライズスイッチとともに、コンパレータを形成する
    請求項１５記載の半導体モジュール。
17. 前記マイクロバンプを通して信号処理チップ側に入力されたアナログ信号は、前記直流カット用容量で直流分がカットされて前記インバータに入力される
    請求項１６記載の半導体モジュール。
18. 前記イメージセンサチップ側のリセットレベルが前記マイクロバンプを通して前記信号処理チップ側に入力されているときに、前記インバータをイニシャライズして置き、
    前記イメージセンサチップ側から信号レベルが入力されると、信号レベルとリセットレベルとの差分に比例して前記インバータの入力が変化し、出力が変化する
    請求項１７記載の半導体モジュール。
19. 前記インバータの出力が変化した後、前記ランプ配線にランプ波を入れ、
    前記コンパレータが反転するときのビット線の電圧値がＤＲＡＭセルにラッチされて相関二重サンプリングホールド及びアナログ／デジタル変換された信号がメモリに格納される
    請求項１８記載の半導体モジュール。
20. セル内の複数の画素に対応する複数列のＤＲＡＭセル毎に、ＤＲＡＭセル内の各ＭＯＳトランジスタのゲートが共通接続されてワード線にスイッチを介して接続され、
    前記スイッチにより、前記セル内の複数の画素分の信号をデマルチプレクスし、ＤＲＡＭセルの読み出し時に前記ゲートがワード線に接続される
    請求項１９記載の半導体モジュール。

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