JP5981723B2 - 電源装置 - Google Patents

Description

本発明は、電源装置に関するものである。

一般に、入力電圧から出力電圧を生成する電源装置は、出力電圧が目標値と一致するように出力帰還制御を行う構成とされていた。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１−３０３３６号公報

しかし、従来の電源装置では、ケーブルインピーダンスによる出力低下という問題があった。例えば、０．３Ωのケーブルを介して負荷に１Ａの電流を供給する場合には、ケーブルインピーダンスによって０．３Ｖの出力低下が生じる。そのため、電源装置側では、出力帰還制御が問題なく実施されているにも関わらず、負荷に印加される出力電圧の不足や規格外れを生じるおそれがあった。

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、ケーブルインピーダンスによる出力低下を補正することのできる電源装置を提供することを目的とする。

上記目的を達成するために、本発明に係る電源装置は、誤差信号が低くなるように入力電圧から出力電圧を生成する出力電圧生成部と、前記出力電圧に応じた帰還電圧を生成する帰還電圧生成部と、前記帰還電圧と参照電圧との差に応じて前記誤差信号を生成する誤差信号生成部と、前記出力電圧生成部から出力される出力電流を検出する電流検出部と、前記出力電流が大きいほど前記出力電圧が高くなるように出力調整を行う調整部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る電源装置において、前記帰還電圧生成部は、前記出力電圧の印加端と接地端との間に直列接続されて互いの接続ノードから前記帰還電圧が引き出される第１抵抗及び第２抵抗を含み、前記調整部は、前記出力電流に応じて前記第１抵抗に流れる調整電流を生成する構成（第２の構成）にするとよい。

また、上記第２の構成から成る電源装置において、前記調整部は、前記出力電流が大きいほど前記調整電流を増やすように前記調整電流を調整する構成（第３の構成）にするとよい。

また、上記第１の構成から成る電源装置において、前記調整部は、前記出力電流が大きいほど前記誤差信号生成部の入力差が大きくなるように前記誤差信号生成部の入力オフセットを調整する構成（第４の構成）にするとよい。

また、上記第４の構成から成る電源装置において、前記誤差信号生成部は、前記帰還電圧と前記参照電圧の入力を受け付ける一対のトランジスタと、前記一対のトランジスタに各々接続された第１抵抗及び第２抵抗と、を含み、前記調整部は、前記出力電流に応じて前記第１抵抗及び前記第２抵抗の一方に流れる調整電流を生成する構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る電源装置において、前記出力電圧生成部は、前記入力電圧から前記出力電圧を生成する際にオン／オフされるスイッチ素子と、前記誤差信号に応じて前記スイッチ素子のオン／オフ制御を行うスイッチ制御部と、前記出力電圧を平滑化するコンデンサと、を含む構成（第６の構成）にするとよい。

また、上記第６の構成から成る電源装置において、前記電流検出部は、前記出力電流の流れる電流経路上に設けられたセンス抵抗の両端電圧を監視する構成（第７の構成）にするとよい。

また、上記第７の構成から成る電源装置において、前記センス抵抗は、前記コンデンサよりも後段側に設けられている構成（第８の構成）にするとよい。

また、上記第８の構成から成る電源装置において、前記センス抵抗は、第１パッド〜第５パッドと、第１端が前記第１パッド及び前記第２パッドに接続されて第２端が前記第３パッド及び前記第４パッドに接続された第１抵抗素子と、第１端が前記第１パッド及び前記第２パッドに接続されて第２端が前記第５パッドに接続された少なくとも一つの第２抵抗素子と、を含んで半導体装置に集積化されている構成（第９の構成）にするとよい。

本発明によれば、ケーブルインピーダンスによる出力低下を補正することのできる電源装置を提供することが可能となる。

電源装置１の第１実施形態を示すブロック図 電流検出部１８の一構成例を示す回路図 出力電圧調整部１９Ａの一構成例を示す回路図 電源装置１の第２実施形態を示すブロック図 オフセット調整部１９Ｂの一構成例を示す回路図 センス抵抗１７の一構成例を示す回路図（パッケージング後） センス抵抗１７の一構成例を示す回路図（プローブテスト時）

＜第１実施形態＞
図１は、電源装置１の第１実施形態を示すブロック図である。第１実施形態の電源装置１は、半導体装置１０と、これに外付けされる種々のディスクリート部品（コイルＬ１、ショットキーバリアダイオードＤ１、コンデンサＣ１及びＣ２、抵抗Ｒ１及びＲ２）と、を有する降圧型のスイッチングレギュレータである。

半導体装置１０は、外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ６を有する。外部端子Ｔ１は、入力電圧Ｖｉの印加端に接続されている。外部端子Ｔ２は、コイルＬ１の第１端、ショットキーバリアダイオードＤ１のカソード、及び、コンデンサＣ２の第１端にそれぞれ接続されている。ショットキーバリアダイオードＤ１のアノードは、接地端に接続されている。外部端子Ｔ３は、コイルＬ１の第２端とコンデンサＣ１の第１端に接続されている。コンデンサＣ１の第２端は、接地端に接続されている。外部端子Ｔ４は、抵抗Ｒ１の第１端と出力端子Ｔｏ（例えば、電源装置１を搭載する電子機器のＵＳＢ［universal serial bus］ポート）に接続されている。出力端子Ｔｏは、出力電圧Ｖｏ１の印加端であり、ケーブル（図１ではケーブルインピーダンスＲｏとして描写）を介して負荷Ｚ１が着脱される。外部端子Ｔ５は、抵抗Ｒ１の第２端と抵抗Ｒ２の第１端に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。外部端子Ｔ６はコンデンサＣ２の第２端に接続されている。

なお、コイルＬ１、ショットキーバリアダイオードＤ１、及び、コンデンサＣ１は、入力電圧Ｖｉから出力電圧Ｖｏを生成する出力電圧生成部の一部（出力段）に相当する。

また、抵抗Ｒ１及びＲ２は、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成部（抵抗分圧回路）に相当する。

また、コンデンサＣ２は、外部端子Ｔ２に現れるスイッチ電圧Ｖｓｗよりも高いブースト電圧Ｖｂｓｔを外部端子Ｔ６に発生させるブートストラップ回路の一部に相当する。

半導体装置１０には、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１１と、ドライバ１２と、スイッチ制御部１３と、定電圧生成部１４と、ダイオード１５と、エラーアンプ１６と、センス抵抗１７と、電流検出部１８と、出力電圧調整部１９Ａと、が集積化されている。

トランジスタ１１は、入力電圧Ｖｉから出力電圧Ｖｏを生成する際にオン／オフされるスイッチ素子である。トランジスタ１１のドレインは、外部端子Ｔ１に接続されている。トランジスタ１１のソースは、外部端子Ｔ２に接続されている。トランジスタ１１のゲートは、ドライバ１２の出力端に接続されている。

ドライバ１２は、スイッチ制御部１２から入力されるオン／オフ制御信号に基づいてトランジスタ１１のゲート電圧を生成する。ドライバ１２の第１電源端（高電位端）は、外部端子Ｔ６に接続されている。ドライバ１２の第２電源端（低電位端）は、外部端子Ｔ２に接続されている。従って、トランジスタ１１のゲート電圧は、ハイレベルがブースト電圧Ｖｂｓｔとなり、ローレベルがスイッチ電圧Ｖｓｗとなる。

スイッチ制御部１３は、誤差電圧Ｖｅｒｒに応じてトランジスタ１１のオン／オフ制御信号を生成する。例えば、スイッチ制御部１３は、誤差電圧Ｖｅｒｒと所定周波数のスロープ電圧（三角波電圧や鋸波電圧）との比較結果に基づいて、トランジスタ１１のオンデューティをＰＷＭ［pulse width modulation］方式で可変制御する。具体的に述べると、スイッチ制御部１３は、誤差電圧Ｖｅｒｒが高いほどトランジスタ１１のオン期間を延ばすようにトランジスタ１１のオンデューティを可変制御する。つまり、スイッチ制御部１３は、誤差電圧Ｖｅｒｒが低くなるようにトランジスタ１１のオンデューティを可変制御する。

なお、トランジスタ１１、ドライバ１２、及び、スイッチング制御部１３は、入力電圧Ｖｉから出力電圧Ｖｏを生成する出力電圧生成部の一部（制御段）に相当する。

定電圧生成部１４は、外部端子Ｔ１に印加される入力電圧Ｖｉから定電圧Ｖｒｅｇを生成する。ダイオード１５のアノードは、定電圧Ｖｒｅｇの印加端に接続されている。ダイオード１５のカソードは、外部端子Ｔ６に接続されている。これらの定電圧生成部１４とダイオード１５は、半導体装置１０に外部接続されたコンデンサＣ２と共に、ブースト電圧Ｖｂｓｔを生成するブートストラップ回路を形成する。

エラーアンプ１６は、反転入力端（−）に印加される帰還電圧Ｖｆｂと、非反転入力端（＋）に印加される参照電圧Ｖｒｅｆとの差に応じて誤差電圧Ｖｅｒｒを生成する誤差信号生成部に相当する。誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆに近いほど低くなる。

センス抵抗１７（抵抗値：Ｒ１７）は、外部端子Ｔ３と外部端子Ｔ４との間に設けられており、自身に流れる出力電流Ｉｏ１に応じた両端電圧Ｖｓ（＝Ｉｏ１×Ｒ１７）を生成する。例えば、９０ｍΩのセンス抵抗１７に１Ａの出力電流Ｉｏ１が流れた場合には、９０ｍＶの両端電圧Ｖｓが生成される。出力電流Ｉｏ１は、そのほとんど全てが出力端子ＴｏからケーブルインピーダンスＲｏを介して負荷Ｚ１に流れる出力電流Ｉｏ２となる。なお、センス抵抗１７は、出力電圧Ｖｏを平滑化するコンデンサＣ１よりも後段側に設けることが望ましい。センス抵抗１７の具体的な構成については、後ほど詳細に説明する。

電流検出部１８は、センス抵抗１７の両端電圧Ｖｓを監視し、センス抵抗１７に流れる出力電流Ｉｏ１に応じた検出電圧Ｖｄｅｔを生成する。検出電圧Ｖｄｅｔは、出力電流Ｉｏ１が大きいほど高くなる。電流検出部１８の具体的な構成については、後ほど詳細に説明する。

出力電圧調整部１９Ａは、出力電流Ｉｏ１が大きいほど出力電圧Ｖｏ１が高くなるように出力調整を行う調整部に相当する。より具体的に述べると、出力電圧調整部１９Ａは、検出電圧Ｖｄｅｔに応じて、抵抗Ｒ１に流す調整電流Ｉａｄｊを調整する。出力電圧調整部１９Ａの具体的な構成については、後ほど詳細に説明する。

図２は電流検出部１８の一構成例を示す回路図である。本構成例の電流検出部１８は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１６と、ｐｎｐ型バイポーラトランジスタｐ１１〜ｐ１４と、ｎｐｎ型バイポーラトランジスタｎ１１〜ｎ１３と、抵抗Ｒ１１ａ、Ｒ１１ｂ、Ｒ１２ａ、Ｒ１２ｂ、Ｒ１３〜Ｒ１８、Ｒ１９ａ、及び、Ｒ１９ｂと、オペアンプＯＰ１１と、電流源ＣＳ１１と、を含む。

抵抗Ｒ１１ａの第１端は外部端子Ｔ３（センス抵抗１７の高電位端が接続される端子）に接続されている。抵抗Ｒ１１ａの第２端は、トランジスタｐ１１のベースと抵抗Ｒ１１ｂの第１端に接続されている。抵抗Ｒ１１ｂの第２端は接地端に接続されている。抵抗Ｒ１２ａの第１端は、外部端子Ｔ４（センス抵抗１７の低電位端が接続される端子）に接続されている。抵抗Ｒ１２ａの第２端は、トランジスタｐ１２のベースと抵抗Ｒ１２ｂの第１端に接続されている。抵抗Ｒ１２ｂの第２端は接地端に接続されている。

トランジスタｐ１１のエミッタは、抵抗Ｒ１３の第１端に接続されている。トランジスタｐ１２のエミッタは、抵抗Ｒ１４を介して抵抗Ｒ１３の第２端に接続されている。トランジスタｐ１１のコレクタは、トランジスタｎ１３のエミッタに接続されている。トランジスタｐ１２のコレクタは、トランジスタｎ１２のエミッタに接続されている。トランジスタｎ１１〜ｎ１３のベースは、互いに接続されている。トランジスタｎ１１のエミッタは、抵抗Ｒ１５を介して接地端に接続されている。トランジスタｎ１２のエミッタは、抵抗Ｒ１６を介して接地端に接続されている。トランジスタｎ１３のエミッタは、抵抗Ｒ１７を介して接地端に接続されている。

トランジスタＰ１１〜Ｐ１６のソースとトランジスタｐ１３及びｐ１４のエミッタは、いずれも内部電源電圧（５Ｖ）の印加端に接続されている。トランジスタＰ１１〜Ｐ１４３のゲートは、いずれもトランジスタＰ１１のドレインに接続されている。トランジスタＰ１１のドレインは、電流源ＣＳ１１を介して接地端に接続されている。トランジスタＰ１２のドレインは、トランジスタｎ１１のコレクタに接続されている。トランジスタＰ１３のドレインは、抵抗Ｒ１３の第１端に接続されている。トランジスタＰ１４のドレインは、抵抗Ｒ１３の第２端に接続されている。トランジスタｐ１３及びｐ１４のベースは、いずれもトランジスタｐ１３のコレクタに接続されている。トランジスタｐ１３のコレクタは、トランジスタｎ１２のコレクタに接続されている。トランジスタｐ１４のコレクタは、トランジスタｎ１３のコレクタに接続されている。トランジスタＰ１５及びＰ１６のゲートは、いずれもトランジスタＰ１５のドレインに接続されている。トランジスタＰ１５のドレインは、トランジスタｐ１４のコレクタに接続されている。

オペアンプＯＰ１１の非反転入力端（＋）は、トランジスタＰ１６のドレインと抵抗Ｒ１８の第１端に接続されている。トランジスタＲ１８の第２端は、接地端に接続されている。オペアンプＯＰ１１の出力端は、検出電圧Ｖｄｅｔの印加端に接続される一方、互いに直列接続された抵抗Ｒ１９ａ及びＲ１９ｂを介して接地端にも接続されている。オペアンプＯＰ１１の反転入力端（−）は、抵抗Ｒ１９ａ及びＲ１９ｂの接続ノードに接続されている。オペアンプＯＰ１１の電源端は、内部電源電圧（３Ｖ）の印加端に接続されている。

上記構成から成る電流検出部１８において、トランジスタｐ１１のベース電圧ＶＰとトランジスタｐ１２のベース電圧ＶＮとの間には、センス抵抗１７の両端電圧Ｖｓに応じた電位差が生じる。従って、トランジスタｐ１１及びｐ１２のオンスレッショルド電圧Ｖｆが互いに等しい場合、トランジスタｐ１１に流れる電流Ｉ１１とトランジスタｐ１２に流れる電流Ｉ１２との間には、センス抵抗１７の両端電圧Ｖｓと抵抗Ｒ１３５の抵抗値に応じた電流差が生じる。なお、抵抗Ｒ１４は、電流検出部１８に入力オフセットを付与する目的で挿入されている。

電流Ｉ１１はトランジスタｎ１３を介してトランジスタｐ１４のコレクタに流される。一方、電流Ｉ１２は、トランジスタｎ１２、及び、カレントミラー回路（ｐ１３及びｐ１４）を介してトランジスタｐ１４のコレクタに流される。従って、トランジスタＰ１５のドレインには、電流Ｉ１２から電流Ｉ１１を差し引いた差分電流Ｉ１３（＝Ｉ１２−Ｉ１１）が流れる。差分電流Ｉ１３は、カレントミラー回路（Ｐ１５及びＰ１６）を介してトランジスタＰ１６のドレインに流される。トランジスタＰ１６のドレイン電流は、出力電流Ｉｏ１に応じた検出電流Ｉｄｅｔに相当する。検出電流Ｉｄｅｔは、出力電流Ｉｏ１が大きいほど大きくなる。

検出電流Ｉｄｅｔは、抵抗Ｒ１８によって電圧Ｖ１１（＝Ｉｄｅｔ×Ｒ１８）に変換される。オペアンプＯＰ１１は、電圧Ｖ１１をゲインα（＝（Ｒ１９ａ＋Ｒ１９ｂ）／Ｒ１９ｂ）で増幅することにより、検出電圧Ｖｄｅｔ（＝α×Ｖ１１）を生成する。検出電圧Ｖｄｅｔは、出力電流Ｉｏ１が大きいほど高くなる。なお、抵抗Ｒ１９ａ及びＲ１９ｂは可変抵抗とすることが望ましい。

図３は、出力電圧調整部１９Ａの一構成例を示す回路図である。本構成例の出力電圧調整部１９Ａは、ｐｎｐ型バイポーラｐ２１及びｐ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１及びＮ２２と、ｎｐｎ型バイポーラトランジスタｎ２１と、抵抗Ｒ２１と、オペアンプＯＰ２１及びＯＰ２２と、を含む。

トランジスタｐ２１及びｐ２２のエミッタは、いずれも内部電源電圧（３Ｖ）の印加端に接続されている。トランジスタｐ２１及びｐ２２のベースは、いずれもトランジスタｐ２１のコレクタに接続されている。トランジスタｐ２１のコレクタは、トランジスタｎ２１のコレクタに接続されている。トランジスタｎ２１のエミッタは、抵抗Ｒ２１の第１端とオペアンプＯＰ２１の反転入力端（−）に接続されている。抵抗Ｒ２１の第２端は、接地端に接続されている。トランジスタｎ２１のベースは、オペアンプＯＰ２１の出力端に接続されている。オペアンプＯＰ２１の非反転入力端（＋）は、検出電圧Ｖｄｅｔの印加端に接続されている。オペアンプＯＰ２１の電源端は、内部電源電圧（３Ｖ）の印加端に接続されている。

トランジスタｐ２２のコレクタは、トランジスタＮ２１のドレインに接続されている。トランジスタＮ２１及びＮ２２のゲートは、いずれもトランジスタＮ２１のドレインに接続されている。トランジスタＮ２１及びＮ２２のソースは、いずれも接地端に接続されている。トランジスタＮ２２のドレインは、外部端子Ｔ５に接続される一方、オペアンプＯＰ２２の非反転入力端（＋）にも接続されている。オペアンプＯＰ２２の出力端は、エラーアンプ１３の非反転入力端（＋）に接続される一方、オペアンプＯＰ２２の反転入力端（−）にも接続されている。オペアンプＯＰ２２の電源端は、内部電源電圧（３Ｖ）の印加端に接続されている。

上記構成から成る出力電圧調整部１９Ａにおいて、オペアンプＯＰ２１は、非反転入力端（＋）に印加される検出電圧Ｖｄｅｔと、反転入力端（−）に印加される電圧Ｖ２１が一致するように、トランジスタｎ２１の導通度を制御する。従って、検出電圧Ｖｄｅｔは抵抗Ｒ２１によって電流Ｉ２１（＝Ｖｄｅｔ／Ｒ２１）に変換される。電流Ｉ２１は、検出電圧Ｖｄｅｔが高いほど大きくなる。すなわち、電流Ｉ２１は、出力電流Ｉｏ１が大きいほど大きくなる。なお、抵抗Ｒ２１を半導体装置１０に外付けされるディスクリート部品とすれば、出力電流Ｉｏ１に対する電流Ｉ２１（延いては調整電流Ｉａｄｊ）の変化量（感受性）を任意に設定することが可能となる。

電流Ｉ２１は、２つのカレントミラー回路（ｐ２１及びｐ２２、並びに、Ｎ２１及びＮ２２）を介してトランジスタＮ２２のドレインに流される。トランジスタＮ２２のドレイン電流は、出力電流Ｉｏ１に応じた調整電流Ｉａｄｊに相当する。調整電流Ｉａｄｊは、出力電流Ｉｏ１が大きいほど大きくなる。

調整電流Ｉａｄｊは、外部端子Ｔ５から引き込まれる。つまり、調整電流Ｉａｄｊは、出力電圧Ｖｏ１の印加端から抵抗Ｒ１を介して接地端に至る経路に流れる。従って、出力電流Ｉｏ１が大きいほど調整電流Ｉａｄｊが大きくなり、抵抗Ｒ１で発生する電圧（＝Ｒ１×Ｉａｄｊ）が大きくなる。その結果、外部端子Ｔ５に印加される帰還電圧Ｖｆｂが低くなるので、トランジスタ１１のオン期間を延ばして出力電圧Ｖｏ１を引き上げることができる。

このように、第１実施形態の電源装置１では、出力電流Ｉｏ１（延いては負荷Ｚ１に流れる出力電流Ｉｏ２）が大きいほど出力電圧Ｖｏ１が高くなるように、抵抗Ｒ１に流れる調整電流Ｉａｄｊの電流値調整が行われるので、ケーブルインピーダンスＲｏでの出力低下を補正して、負荷Ｚ１に印加される出力電圧Ｖｏ２の不足や規格外れを解消することが可能となる。

なお、既存のカレントモードＤＣ／ＤＣコンバータは、出力電流の急変動が生じた場合でも出力電圧を常に一定に維持するように、出力電流に応じた出力帰還制御を行う。これに対して、第１実施形態の電源装置１は、先にも述べたように、ケーブルインピーダンスＲｏによる出力低下を補正するように、出力電流Ｉｏ１に応じて出力電圧Ｖｏ１を意図的に変化させる点に特徴を有している。このように、両技術は、出力電流を監視するという点で類似するが、各々の目的や構成は本質的に異なるものである。

＜第２実施形態＞
図４は、電源装置１の第２実施形態を示すブロック図である。第２実施形態の電源装置１は、基本的に第１実施形態と同様の構成であるが、出力電圧調整部１９Ａに代えて、エラーアンプ１６の入力オフセットを調整するオフセット調整部１９Ｂを備えた点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的に説明する。

図５は、オフセット調整部１９Ｂの一構成例を示す回路図である。本構成例のオフセット調整部１９Ｂは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３１〜Ｐ３３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１及びＮ３２と、ｎｐｎ型バイポーラトランジスタｎ３１と、抵抗Ｒ３１と、オペアンプＯＰ３１を含む。また、エラーアンプ１３は、その入力段を形成する素子として、ｐｎｐ型バイポーラトランジスタｐ３１及びｐ３２と、抵抗Ｒ３２及びＲ３３と、電流源ＣＳ３１と、を含む。

トランジスタＰ３１〜Ｐ３３のソースは、いずれも内部電源電圧（３Ｖ）の印加端に接続されている。トランジスタＰ３１〜Ｐ３３のゲートは、いずれもトランジスタＰ３１のドレインに接続されている。トランジスタＰ３１のドレインは、トランジスタｎ３１のコレクタに接続されている。トランジスタｎ３１のエミッタは、抵抗Ｒ３１の第１端とオペアンプＯＰ３１の反転入力端（−）に接続されている。抵抗Ｒ３１の第２端は接地端に接続されている。トランジスタｎ３１のベースはオペアンプＯＰ３１の出力端に接続されている。オペアンプＯＰ３１の非反転入力端（＋）は、検出電圧Ｖｄｅｔの印加端に接続されている。オペアンプＯＰ３１の電源端は、内部電源電圧（３Ｖ）の印加端に接続されている。

トランジスタＰ３２のドレインは、トランジスタＮ３１のドレインに接続されている。トランジスタＮ３１及びＮ３２のゲートは、いずれもトランジスタＮ３１のドレインに接続されている。トランジスタＮ３１及びＮ３２のソースは、いずれも接地端に接続されている。トランジスタＮ３２のドレインは、抵抗Ｒ３２の第１端に接続されている。トランジスタＰ３３のドレインは、抵抗Ｒ３２の第２端に接続されている。

トランジスタｐ３１のエミッタは、抵抗Ｒ３２の第１端に接続されている。トランジスタｐ３１のベースは、参照電圧Ｖｒｅｆの印加端に接続されている。トランジスタＰ３２のエミッタは、抵抗Ｒ３３の第１端に接続されている。トランジスタＰ３２のベースは、帰還電圧Ｖｆｂの印加端に接続されている。抵抗Ｒ３２及びＲ３３の第２端は、いずれも電流源ＣＳ３１を介して内部電源電圧（３Ｖ）の印加端に接続されている。

上記構成から成るオフセット調整部１９Ｂにおいて、オペアンプＯＰ３１は、非反転入力端（＋）に印加される検出電圧Ｖｄｅｔと、反転入力端（−）に印加される電圧Ｖ３１が一致するように、トランジスタｎ３１の導通度を制御する。従って、検出電圧Ｖｄｅｔは抵抗Ｒ３１によって電流Ｉ３１（＝Ｖｄｅｔ／Ｒ３１）に変換される。電流Ｉ３１は、検出電圧Ｖｄｅｔが高いほど大きくなる。すなわち、電流Ｉ３１は、出力電流Ｉｏ１が大きいほど大きくなる。なお、抵抗Ｒ３１を半導体装置１０に外付けされるディスクリート部品とすれば、出力電流Ｉｏ１に対する電流Ｉ３１（延いては調整電流Ｉａｄｊ）の変化量（感受性）を任意に設定することが可能となる。

電流Ｉ３１は、２つのカレントミラー回路（Ｐ３１〜Ｐ３３、並びに、Ｎ３１及びＮ３２）により、トランジスタＰ３３のドレインから抵抗Ｒ３２を介してトランジスタＮ３２のドレインに流される。この電流は、出力電流Ｉｏ１に応じた調整電流Ｉａｄｊに相当する。調整電流Ｉａｄｊは、出力電流Ｉｏ１が大きいほど大きくなる。

従って、出力電流Ｉｏ１が大きいほど調整電流Ｉａｄｊが大きくなり、抵抗Ｒ３２での電圧降下が大きくなるので、参照電圧Ｖｒｅｆと帰還電圧Ｖｆｂとの入力差が見かけの上で大きくなるように入力オフセットが与えられる。このような入力オフセットが与えられると、エラーアンプ１３で生成される誤差電圧Ｖｅｒｒが高くなるので、スイッチ制御部１２は、トランジスタ１１のオン期間を延ばして出力電圧Ｖｏ１を引き上げるように、トランジスタ１１のオン／オフ制御を行う。

このように、第２実施形態の電源装置１では、出力電流Ｉｏ１（延いては負荷Ｚ１に流れる出力電流Ｉｏ２）が大きいほど出力電圧Ｖｏ１が高くなるように、エラーアンプ１６の入力オフセットが調整されるので、ケーブルインピーダンスＲｏでの出力低下を補正して、負荷Ｚ１に印加される出力電圧Ｖｏ２の不足や規格外れを解消することができる。

なお、第２実施形態の電源装置１についても、出力電流を監視するという点で既存のカレントモードＤＣ／ＤＣコンバータと類似するが、先出の第１実施形態と同様、各々の目的や構成は本質的に異なるものである。

＜センス抵抗＞
図６Ａは、センス抵抗１７の一構成例を示す回路図（パッケージング後）である。本構成例のセンス抵抗１７は、パッドＸ１〜Ｘ５と、抵抗素子Ｒｓ１〜Ｒｓ１０（抵抗値：各９００ｍΩ）と、を含んで半導体チップＳＣに集積化されている。抵抗素子Ｒｓ１〜Ｒｓ１０の第１端は、いずれもパッドＸ１及びＸ２に接続されている。抵抗素子Ｒｓ１の第２端は、パッドＸ３及びＸ４に接続されている。抵抗素子Ｒｓ２〜Ｒｓ９の第２端は、いずれもパッドＸ５に接続されている。

半導体装置１０のパッケージングに際して、パッドＸ１及びＸ２は、ボンディングワイヤＷを介して外部端子Ｔ３に接続される。また、パッドＸ４及びＸ５は、ボンディングワイヤＷを介して外部端子Ｔ４に接続される。このように、９００ｍΩの抵抗素子Ｒｓ１〜Ｒｓ１０を並列に接続することにより、９０ｍΩのセンス抵抗１７が形成されている。

図６Ｂは、センス抵抗１７の一構成例を示す回路図（プローブテスト時）である。センス抵抗１７のブローブテスト（不良品検査）では、電流源Ｙ１からセンス抵抗１７に所定のテスト電流Ｉｔｅｓｔを流し、そのときに発生するセンス抵抗１７の両端電圧Ｖｔｅｓｔを電圧計Ｙ２で測定する必要がある。

ここで、電圧計Ｙ２の測定精度を鑑みると、数十ｍＶ（例えば９０ｍＶ）の両端電圧Ｖｔｅｓｔを生成するようにテスト電流Ｉｔｅｓｔを流す必要がある。しかし、９０ｍΩのセンス抵抗１７全体にテスト電流Ｉｔｅｓｔを流して９０ｍＶの両端電圧Ｖｔｅｓｔを生成するためには、１Ａという大きなテスト電流Ｉｔｅｓｔを流さなければならず、非効率的である。

一方、本構成例のセンス抵抗１７であれば、パッドＸ１〜Ｘ４を用いることにより、９００ｍΩの抵抗素子Ｒｓ１にのみテスト電流Ｉｔｅｓｔを流しつつ、抵抗素子Ｒｓ１のみの両端電圧Ｖｔｅｓｔを測定することができるので、９０ｍＶの両端電圧Ｖｔｅｓｔを得るために１００ｍＡのテスト電流Ｉｔｅｓｔを流すだけで済む。

なお、電流源Ｙ１から抵抗素子Ｒｓ１にテスト電流Ｉｔｅｓｔを流すためには、パッドＸ１及びＸ４にそれぞれプローブＰＢを接触させる必要があり、接触抵抗成分Ｒｘが不可避的に発生する。従って、電流源Ｙ１から抵抗素子Ｒｓ１にテスト電流Ｉｔｅｓｔを流す経路上では、接触抵抗成分Ｒｘに起因する電圧降下（＝Ｉｔｅｓｔ×Ｒｘ）が発生する。

そのため、仮にパッドＸ２及びＸ３を設けることなく、パッドＸ１及びＸ４に電圧計Ｙ２を接続した場合には、上記の電圧降下を加味した両端電圧Ｖｔｅｓｔ（＝Ｉｔｅｓｔ×（Ｒｓ１＋Ｒｘ））が電圧計Ｙ２で測定されてしまい、抵抗素子Ｒｓ１の抵抗値を正しく測定することができなくなる。

そこで、本構成例のセンス抵抗１７は、テスト電流Ｉｔｅｓｔの供給と両端電圧Ｖｔｅｓｔの測定を並列に行うべく、電流供給用のパッドＸ１及びＸ４と、電圧測定用のパッドＸ２及びＸ３と、を有する構成とされている。

抵抗素子Ｒｓ１の両端電圧Ｖｔｅｓｔを電圧計Ｙ２で測定するためには、パッドＸ２及びＸ３にそれぞれプローブＰＢを接触させる必要があり、上記と同様、接触抵抗成分Ｒｘが不可避的に発生する。しかし、電圧計Ｙ２の内部インピーダンスは極めて高く、電圧計Ｙ２の両端間には殆ど電流が流れないため、接触抵抗成分Ｒｘに起因する電圧降下はほぼゼロとなる。従って、電圧計Ｙ２で測定される抵抗素子Ｒｓ１の両端電圧Ｖｔｅｓｔ（＝Ｉｔｅｓｔ×Ｒｓ１）には、接触抵抗成分Ｒｘに起因する電圧降下が含まれないので、抵抗素子Ｒｓ１の抵抗値を正しく測定することが可能となる。

＜その他の変形例＞
なお、上記の実施形態では、スイッチングレギュレータに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、出力電圧の帰還制御を行う電源装置全般に適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、電源装置の出力精度を向上するための技術として利用することができる。

１ 電源装置（スイッチングレギュレータ）
１０ 半導体装置
１１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（スイッチ素子）
１２ ドライバ
１３ スイッチ制御部
１４ 定電圧生成部
１５ ダイオード
１６ エラーアンプ
１７ センス抵抗
１８ コイル電流検出部
１９Ａ 出力電圧調整部
１９Ｂ オフセット調整部
Ｔ１〜Ｔ６ 外部端子
Ｔｏ 出力端子
Ｌ１ コイル
Ｄ１ ショットキーバリアダイオード
Ｃ１、Ｃ２ コンデンサ
Ｒ１、Ｒ２ 抵抗
Ｒｏ ケーブルインピーダンス
Ｚ１ 負荷
Ｐ１１〜Ｐ１６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ｐ１１〜ｐ１４ ｐｎｐ型バイポーラトランジスタ
ｎ１１〜ｎ１３ ｎｐｎ型バイポーラトランジスタ
Ｒ１１ａ、Ｒ１１ｂ 抵抗
Ｒ１２ａ、Ｒ１２ｂ 抵抗
Ｒ１３〜Ｒ１８ 抵抗
Ｒ１９ａ、Ｒ１９ｂ 抵抗
ＯＰ１１ オペアンプ
ＣＳ１１ 電流源
Ｎ２１、Ｎ２２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ｐ２１、ｐ２２ ｐｎｐ型バイポーラトランジスタ
ｎ２１ ｎｐｎ型バイポーラトランジスタ
Ｒ２１ 抵抗
ＯＰ２１、ＯＰ２２ オペアンプ
Ｐ３１〜Ｐ３３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ３１、Ｎ３２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ｐ３１、ｐ３２ ｐｎｐ型バイポーラトランジスタ
ｎ３１ ｎｐｎ型バイポーラトランジスタ
Ｒ３１〜Ｒ３３ 抵抗
ＯＰ３１ オペアンプ
ＣＳ３１ 電流源
ＳＣ 半導体チップ
Ｒｓ１〜Ｒｓ１０ 抵抗素子
Ｘ１〜Ｘ５ パッド
Ｗ ボンディングワイヤ
ＰＢ プローブ
Ｙ１ 電流源
Ｙ２ 電圧計

Claims (15)

1. 誤差信号が低くなるように入力電圧から出力電圧を生成する出力電圧生成部と、
   前記出力電圧に応じた帰還電圧を生成する帰還電圧生成部と、
   前記帰還電圧と参照電圧との差に応じて前記誤差信号を生成する誤差信号生成部と、
   前記出力電圧生成部から出力される出力電流を検出する電流検出部と、
   前記出力電流が大きいほど前記誤差信号生成部に入力される前記帰還電圧を引き下げて前記帰還電圧と前記参照電圧との差を大きくさせることにより前記出力電圧が高くなるように出力調整を行う調整部と、
   を有することを特徴とする電源装置。
2. 前記帰還電圧生成部は、前記出力電圧の印加端と接地端との間に直列接続されて互いの接続ノードから前記帰還電圧が引き出される第１抵抗及び第２抵抗を含み、
   前記調整部は、前記出力電流に応じて前記第１抵抗に流れる電流を調整するための調整電流を生成することを特徴とする請求項１に記載の電源装置。
3. 前記調整部は、前記出力電流が大きいほど前記調整電流を増やすように前記調整電流を調整することを特徴とする請求項２に記載の電源装置。
4. 誤差信号が低くなるように入力電圧から出力電圧を生成する出力電圧生成部と、
   前記出力電圧に応じた帰還電圧を生成する帰還電圧生成部と、
   前記帰還電圧と参照電圧との差に応じて前記誤差信号を生成する誤差信号生成部と、
   前記出力電圧生成部から出力される出力電流を検出する電流検出部と、
   前記出力電流が大きいほど前記誤差信号生成部の入力差を大きくさせるように前記誤差信号生成部の入力オフセットを調整することにより前記出力電圧が高くなるように出力調整を行う調整部と、
   を有することを特徴とする電源装置。
5. 前記誤差信号生成部は、前記帰還電圧と前記参照電圧の入力を受け付ける一対のトランジスタと、前記一対のトランジスタに各々接続された第１抵抗及び第２抵抗と、を含み、
   前記調整部は、前記出力電流に応じて前記第１抵抗及び前記第２抵抗の一方に流れる電流を調整するための調整電流を生成することを特徴とする請求項４に記載の電源装置。
6. 前記出力電圧生成部は、
   前記入力電圧から前記出力電圧を生成する際にオン／オフされるスイッチ素子と、
   前記誤差信号に応じて前記スイッチ素子のオン／オフ制御を行うスイッチ制御部と、
   前記出力電圧を平滑化するコンデンサと、
   を含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の電源装置。
7. 前記電流検出部は、前記出力電流の流れる電流経路上に設けられたセンス抵抗の両端電圧を監視することを特徴とする請求項６に記載の電源装置。
8. 前記センス抵抗は、前記コンデンサよりも後段側に設けられていることを特徴とする請求項７に記載の電源装置。
9. 前記センス抵抗は、
   第１パッド〜第５パッドと、
   第１端が前記第１パッド及び前記第２パッドに接続されて第２端が前記第３パッド及び前記第４パッドに接続された第１抵抗素子と、
   第１端が前記第１パッド及び前記第２パッドに接続されて第２端が前記第５パッドに接続された少なくとも一つの第２抵抗素子と、
   を含んで半導体装置に集積化されていることを特徴とする請求項８に記載の電源装置。
10. 前記電流検出部は、前記出力電流に応じた調整電圧を生成し、前記出力電流が大きいほど前記調整電圧が高くなるように出力することを特徴とする請求項１〜請求項９のいずれか一項に記載の電源装置。
11. 前記調整部は、前記出力電流に応じた前記調整電圧の入力を受け付けており、前記調整電圧が高いほど前記誤差信号生成部に入力される前記帰還電圧を引き下げることにより前記出力電圧が大きくなるように出力調整を行うことを特徴とする請求項１０に記載の電源装置。
12. 前記スイッチ素子と前記センス抵抗は、いずれも半導体装置に集積化されており、
    前記コンデンサは、前記半導体装置に外付けされており、
    前記スイッチ素子の第１端は、前記入力電圧が印加される前記半導体装置の第１外部端子に接続されており、
    前記スイッチ素子の第２端は、前記半導体装置の第２外部端子に接続されており、
    前記コンデンサは、前記第２外部端子と接地端との間に接続されており、
    前記センス抵抗の第１端は、前記半導体装置の第３外部端子を介して前記コンデンサと接続されており、
    前記センス抵抗の第２端は、前記帰還電圧生成部と接続されている、
    ことを特徴とする請求項７〜請求項９のいずれか一項に記載の電源装置。
13. 前記電流検出部は、
    第３抵抗と、第４抵抗と、第５抵抗と、第６抵抗と、第７抵抗と、第８抵抗と、第９抵抗と、第１０抵抗と、第１１抵抗と、第１２抵抗と、第１３抵抗と、第１４抵抗と、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１１トランジスタと、第１２トランジスタと、第１３トランジスタと、第１オペアンプと、電流源と、を含み、
    前記第３抵抗の第１端は、前記第３外部端子に接続され、前記第３抵抗の第２端は、前記第１トランジスタのベースと前記第４抵抗の第１端に接続され、前記第４抵抗の第２端は、接地端に接続され、前記第５抵抗の第１端は、前記センス抵抗の第２端と接続されている前記半導体装置の第４外部端子に接続され、前記第５抵抗の第２端は、前記第２トランジスタのベースと前記第６抵抗の第１端に接続され、前記第６抵抗の第２端は、接地端に接続され、
    前記第１トランジスタのエミッタは、前記第７抵抗の第１端に接続され、前記第２トランジスタのエミッタは、オフセット用である前記第８抵抗を介して前記第７抵抗の第２端に接続され、前記第１トランジスタのコレクタは、前記第３トランジスタのエミッタに接続され、前記第２トランジスタのコレクタは、前記第４トランジスタのエミッタに接続され、前記第５トランジスタのベースは、前記第３トランジスタのベースと前記第４トランジスタのベースに接続され、前記第５トランジスタのエミッタは、前記第９抵抗を介して接地端に接続され、前記第４トランジスタのエミッタは、前記第１０抵抗を介して接地端に接続され、前記第３トランジスタのエミッタは、前記第１１抵抗を介して接地端に接続され、
    前記第６〜第１１トランジスタの各ソースと前記第１２トランジスタのエミッタと前記第１３トランジスタのエミッタは、いずれも内部電源電圧の印加端に接続され、前記第６〜第９トランジスタの各ゲートは、いずれも前記第６トランジスタのドレインに接続され、前記第６トランジスタのドレインは、前記電流源を介して接地端に接続され、前記第７トランジスタのドレインは、前記第５トランジスタのコレクタに接続され、前記第８トランジスタのドレインは、前記第７抵抗の第１端に接続され、前記第９トランジスタのドレインは、前記第７抵抗の第２端に接続され、前記第１２トランジスタのベースと前記第１３トランジスタのベースは、いずれも前記第１２トランジスタのコレクタに接続され、前記第１２トランジスタのコレクタは、前記第４トランジスタのコレクタに接続され、前記第１３トランジスタのコレクタは、前記第３トランジスタのコレクタに接続され、前記第１０トランジスタのゲートと前記第１１トランジスタのゲートは、いずれも前記第１０トランジスタのドレインに接続され、前記第１０トランジスタのドレインは、前記第１３トランジスタのコレクタに接続され、
    前記第１オペアンプの非反転入力端は、前記第１１トランジスタのドレインと前記第１２抵抗の第１端に接続され、前記第１２抵抗の第２端は、接地端に接続され、前記第１オペアンプの出力端は、前記調整電圧の印加端に接続される一方、互いに直列接続された前記第１３抵抗及び前記第１４抵抗を介して接地端にも接続され、前記第１オペアンプの反転入力端は、前記第３抵抗及び前記第１４抵抗の接続ノードに接続され、前記第１オペアンプの電源端は、内部電源電圧の印加端に接続されていることを特徴とする請求項１２に記載の電源装置。
14. 前記調整部は、
    第１５抵抗と、第１４トランジスタと、第１５トランジスタと、第１６トランジスタと、第１７トランジスタと、第１８トランジスタと、第２オペアンプと、第３オペアンプと、を含み、
    前記第１４トランジスタのエミッタと前記第１５トランジスタのエミッタは、いずれも内部電源電圧の印加端に接続され、前記第１４トランジスタのベースと前記第１５トランジスタのベースは、いずれも前記第１４トランジスタのコレクタに接続され、前記第１４トランジスタのコレクタは、前記第１６トランジスタのコレクタに接続され、前記第１６トランジスタのエミッタは、前記第１５抵抗の第１端と前記第２オペアンプの反転入力端に接続され、前記第１５抵抗の第２端は、接地端に接続され、前記第１６トランジスタのベースは、前記第２オペアンプの出力端に接続され、前記第２オペアンプの非反転入力端は、前記調整電圧の印加端に接続され、前記第２オペアンプの電源端は、内部電源電圧の印加端に接続され、
    前記第１５トランジスタのコレクタは、前記第１７トランジスタのドレインに接続され、前記第１７トランジスタのゲートと前記第１８トランジスタのゲートは、いずれも前記第１７トランジスタのドレインに接続され、前記第１７トランジスタのソースと前記第１８トランジスタのソースは、いずれも接地端に接続され、前記第１８トランジスタのドレインは、前記半導体装置の第５外部端子に接続される一方、前記第３オペアンプの非反転入力端にも接続され、前記第３オペアンプの出力端は、前記誤差信号生成部の非反転入力端に接続される一方、前記第３オペアンプの反転入力端にも接続され、前記第３オペアンプの電源端は、内部電源電圧の印加端に接続されていることを特徴とする請求項１２または請求項１３に記載の電源装置。
15. 誤差信号が低くなるように入力電圧から出力電圧を生成する出力電圧生成部と、
    前記出力電圧に応じた帰還電圧を生成する帰還電圧生成部と、
    前記帰還電圧と参照電圧との差に応じて前記誤差信号を生成する誤差信号生成部と、
    前記出力電圧生成部から出力される出力電流を検出する電流検出部と、
    前記出力電流が大きいほど前記出力電圧が高くなるように出力調整を行う調整部と、
    を有し、
    前記出力電圧生成部は、
    前記入力電圧から前記出力電圧を生成する際にオン／オフされるスイッチ素子と、
    前記誤差信号に応じて前記スイッチ素子のオン／オフ制御を行うスイッチ制御部と、
    前記出力電圧を平滑化するコンデンサと、
    を含み、
    前記電流検出部は、前記出力電流の流れる電流経路上に設けられたセンス抵抗の両端電圧を監視し、
    前記センス抵抗は、
    第１パッド〜第５パッドと、
    第１端が前記第１パッド及び前記第２パッドに接続されて第２端が前記第３パッド及び前記第４パッドに接続された第１抵抗素子と、
    第１端が前記第１パッド及び前記第２パッドに接続されて第２端が前記第５パッドに接続された少なくとも一つの第２抵抗素子と、
    を含んで半導体装置に集積化され、
    かつ、前記コンデンサよりも後段側に設けられていることを特徴とする電源装置。

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