JP5948814B2 - Transistor, display device and electronic device - Google Patents
Transistor, display device and electronic device Download PDFInfo
- Publication number
- JP5948814B2 JP5948814B2 JP2011257438A JP2011257438A JP5948814B2 JP 5948814 B2 JP5948814 B2 JP 5948814B2 JP 2011257438 A JP2011257438 A JP 2011257438A JP 2011257438 A JP2011257438 A JP 2011257438A JP 5948814 B2 JP5948814 B2 JP 5948814B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- source
- drain electrodes
- transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
本技術は、半導体層に有機半導体材料を用いる場合に好適なトランジスタ、表示装置および電子機器に関する。 The present technology relates to a transistor, a display device, and an electronic device that are suitable when an organic semiconductor material is used for a semiconductor layer.
薄膜トランジスタ(Thin Film Transistor:TFT)は、表示装置等の多くの電子機器の駆動素子として用いられている。このようなTFTは、基板上にゲート電極、ゲート絶縁層、半導体層およびソース・ドレイン電極が設けられたものである。このTFTの半導体層には無機材料あるいは有機材料が用いられている。有機材料からなる半導体層(有機半導体層)はコストおよびフレキシブル性の点等で期待され、開発が進められている(例えば、非特許文献1,2)。 Thin film transistors (TFTs) are used as drive elements for many electronic devices such as display devices. Such a TFT is provided with a gate electrode, a gate insulating layer, a semiconductor layer, and source / drain electrodes on a substrate. An inorganic material or an organic material is used for the semiconductor layer of the TFT. A semiconductor layer (organic semiconductor layer) made of an organic material is expected in terms of cost and flexibility, and is being developed (for example, Non-Patent Documents 1 and 2).
このような有機半導体層を用いたTFTでは、製造欠陥を少なくして、より効率良く製造することが望まれる。 A TFT using such an organic semiconductor layer is desired to be manufactured more efficiently with fewer manufacturing defects.
本技術はかかる問題点に鑑みてなされたもので、その目的は、高い歩留まりで製造することができるトランジスタ、表示装置および電子機器を提供することにある。 The present technology has been made in view of such problems, and an object thereof is to provide a transistor, a display device, and an electronic device that can be manufactured with a high yield.
本技術によるトランジスタは、ゲート電極と、ゲート電極に対向する半導体層と、半導体層に電気的に接続された一対のソース・ドレイン電極と、一対のソース・ドレイン電極それぞれと半導体層との間のキャリア移動経路に設けられ、半導体層の端面を介して半導体層の両側に延在すると共に、その端面がソース・ドレイン電極に覆われたコンタクト層とを備えたものである。本技術の表示装置は、駆動素子として上記トランジスタを有するものであり、本技術の電子機器は、本技術の表示装置を備えたものである。 A transistor according to an embodiment of the present technology includes a gate electrode, a semiconductor layer facing the gate electrode, a pair of source / drain electrodes electrically connected to the semiconductor layer, and a pair of the source / drain electrodes and the semiconductor layer. It is provided in the carrier movement path, and extends to both sides of the semiconductor layer via the end face of the semiconductor layer, and has a contact layer whose end face is covered with the source / drain electrodes. A display device of the present technology includes the transistor as a driving element, and an electronic device of the present technology includes the display device of the present technology.
本技術のトランジスタ、表示装置または電子機器では、コンタクト層の端面がソース・ドレイン電極に覆われているので、ソース・ドレイン電極の形成工程以降の製造工程でコンタクト層が保護される。 In the transistor, the display device, or the electronic device of the present technology, since the end surface of the contact layer is covered with the source / drain electrode, the contact layer is protected in the manufacturing process after the source / drain electrode forming process.
本技術のトランジスタ、表示装置および電子機器によれば、コンタクト層の端面をソース・ドレイン電極で覆うようにしたので、製造工程でのコンタクト層の損傷を防ぐことができる。よって、コンタクト層の損傷に起因した製造不良を抑え、歩留りを向上させることができる。 According to the transistor, the display device, and the electronic device of the present technology, since the end surface of the contact layer is covered with the source / drain electrodes, damage to the contact layer in the manufacturing process can be prevented. Therefore, manufacturing defects due to contact layer damage can be suppressed and yield can be improved.
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明
は以下の順序で行う。
1. 第1の実施の形態(コンタクト層が連続状態である例)
2. 変形例1(コンタクト層が不連続状態である例)
3. 第2の実施の形態(コンタクト層が連続状態で延在している例)
4. 変形例2(コンタクト層が不連続状態で延在している例)
Hereinafter, embodiments of the present technology will be described in detail with reference to the drawings. The description will be given in the following order.
1. First embodiment (example in which the contact layer is in a continuous state)
2. Modification 1 (example where the contact layer is discontinuous)
3. Second embodiment (example in which the contact layer extends in a continuous state)
4. Modification 2 (example in which the contact layer extends in a discontinuous state)
<第1の実施の形態>
図1は、本開示の第1の実施の形態に係るトランジスタ(トランジスタ1)の断面構成を表したものである。トランジスタ1は、半導体層に有機半導体材料を用いた電界効果型のトランジスタ、即ち有機TFTであり、液晶,有機ELおよび電気泳動型の表示体を用いたディスプレイの駆動素子として用いられるものである。このトランジスタ1は、所謂トップコンタクト・ボトムゲート型構造のTFTであり、基板11上にゲート電極12、ゲート絶縁層13(絶縁層)、有機半導体層14(半導体層)、コンタクト層15A,15Bおよびソース・ドレイン電極16A,16Bをこの順に有している。
<First Embodiment>
FIG. 1 illustrates a cross-sectional configuration of a transistor (transistor 1) according to the first embodiment of the present disclosure. The transistor 1 is a field effect transistor using an organic semiconductor material for a semiconductor layer, that is, an organic TFT, and is used as a drive element of a display using a liquid crystal, an organic EL, and an electrophoretic display. The transistor 1 is a TFT having a so-called top contact / bottom gate structure, and includes a
基板11はゲート電極12等を支持するものであり、その表面(ゲート電極12側の面)は絶縁性を有している。基板11は、例えば、PES(ポリエーテルスルフォン),PEN(ポリエチレンナフタレート),PET(ポリエチレンテレフタレート),PC(ポリカーボネート)あるいはPI(ポリイミド)等のプラスチック基板により構成されている。基板11にはステンレス(SUS)等の金属箔の表面を樹脂でラミネートしたものを用いてもよく、あるいは、ガラス基板を使用するようにしてもよい。高いフレキシブル性(屈曲性)を得るためには、プラスチック基板あるいは金属箔を用いることが好ましい。
The
ゲート電極12は、トランジスタ1にゲート電圧を印加し、このゲート電圧により有機半導体層14中のキャリア密度を制御する役割を有するものである。ゲート電極12は基板11上の選択的な領域に設けられ、例えば金(Au),アルミニウム(Al),銀(Ag),銅(Cu),白金(Pt)またはニッケル(Ni)等の金属単体あるいはこれらの合金により構成されている。ゲート電極12はチタン(Ti)やクロム(Cr)を含む積層体にしてもよい。このような積層構造により、基板11あるいは加工用のレジストとの密着性を向上させることができる。ゲート電極12には、この他の無機導電材料、または有機導電材料、更には炭素材料を使用してもよい。
The
ゲート絶縁層13は、ゲート電極12とソース・ドレイン電極16A,16Bに電気的に接続された有機半導体層14とを絶縁するため、ゲート電極11と有機半導体層14との間に設けられている。このゲート絶縁層13は、例えば、PVP(ポリビニルフェノール),PMMA(ポリメチルメタクリレート),PVA(ポリビニルアルコール)またはPIなどの有機絶縁膜により構成されている。ゲート絶縁層13には、酸化シリコン(SiO2),酸化アルミニウム(Al2O3),酸化タンタル(Ta2O5)または窒化シリコン(SiNx)等の無機絶縁膜を用いるようにしてもよい。
The
有機半導体層14はゲート絶縁層13上にゲート電極12に対向して島状に設けられ、ゲート電圧の印加によりチャネルを形成するものである。有機半導体層14はp型の有機半導体材料およびn型の有機半導体材料のどちらにより構成してもよい。p型の有機半導体材料としては、例えば、ペンタセン,アントラセン,フタロシアニン,ポルフィリン,チオフェン系ポリマーあるいはこれらの誘導体等を用いることができる。n型の有機半導体材料としては、例えば、フラーレン,パーフルオロペンタセン,ポリ(ベンゾビスイミダゾベンゾフェナントロリン)あるいはこれらの誘導体等を用いることができる。
The
コンタクト層15A,15B(第1コンタクト層,第2コンタクト層)は互いに対向し、かつ、離間して有機半導体層14上に設けられている。このコンタクト層15A,15Bは、有機半導体層14とソース・ドレイン電極16A,16Bとの間、即ちキャリア移動経路に設けられ、ソース・ドレイン電極16A,16Bと有機半導体層14との間の接触抵抗を抑えるものである。
The contact layers 15A and 15B (first contact layer and second contact layer) are provided on the
本実施の形態では、コンタクト層15A,15Bそれぞれの端面15A1,15B1(コンタクト層15A,15Bの互いの対向端面と反対側の面)がソース・ドレイン電極16A,16Bに覆われている。これにより、ソース・ドレイン電極16A,16Bの形成工程以降の工程でコンタクト層15A,15Bが保護される。また、コンタクト層15A,15Bの互いの対向端面(対向面15A2,15B2)もソース・ドレイン電極16A,16Bに覆われているため、より確実にコンタクト層15A,15Bを保護することができる。
In the present embodiment, the end surfaces 15A 1 and 15B 1 of the contact layers 15A and 15B (surfaces opposite to the opposing end surfaces of the contact layers 15A and 15B) are covered with the source /
このコンタクト層15A,15Bはそれぞれ、互いの対向面15A2,15B2から端面15A1,15B1までが、連続した状態の膜である。コンタクト層15A,15Bの端面15A1,15B1は、有機半導体層14の端面と略一致しており、コンタクト層15A,15Bは有機半導体層14上のみに設けられている。
The contact layers 15A and 15B are films in which the opposing
コンタクト層15A,15Bは、例えば酸化物,ハロゲン化物,硫化物,炭酸塩,有機分子や錯体あるいは導電性ポリマー等の種々の材料により構成され、有機半導体層14の導電型やHOMOレベルに合わせて選択される。有機半導体層14を例えばp型の有機半導体材料により構成した場合、コンタクト層15A,15Bには、MoO3,ReO3,V2O5,WO3,TiO2,AuO,Al2O3またはCuO等の金属酸化物、SO3等の酸化物、CuI,SbCl5,SbF5,FeCl3,LiF,BaF2,CaF2またはMgF2等の金属ハロゲン化物、Cu2S等の金属硫化物、AsF5,BF3,BCl3,BBr3あるいはPF5等のハロゲン化物、CaCO3,BaCO3あるいはLiCO3等の金属炭酸塩、2,3,5,6-テトラシアノ-(p-シアニル)、2,3-ジブロモ-5,6-ジシアノ-p-ベンゾキノン、2,3-ジクロロ-5,6-ジシアノ-p-ベンゾキノン、2,3-ジヨード-5,6-ジシアノ-p-ベンゾキノン、2,3-ジシアノ-p-ベンゾキノン、p-ブロマニル、p-クロラニル、p-ヨーデニル、p-フロラニル、2,5-ジクロロ-p-ベンゾキノン、2,6-ジクロロ-p-ベンゾキノン、クロラニル酸、ブロマニル酸、2,5-ジヒドリキシ-p-ベンゾキノン、2,5-ジクロロ-3,6-ジメチル-p-ベンゾキノン、2,5-ジブロモ-3,6-ジメチル-p-ベンゾキノン、BTDAQ、p-ベンゾキノン、2,5-ジメチル-p-ベンゾキノン、2,6-ジメチル-p-ベンゾキノン、ジュロ-(テトラメチル)、o-ベンゾキノン類、o-ブロマニル、o-クロラニル、1,4-ナフトキノン類、2,3-ジシアノ-5-ニトロ-1,4-ナフトキノン、2,3-ジシアノ-1,4-ナフトキノン、2,3-ジクロロ-5-ニトロ-1,4-ナフトキノン、2,3-ジクロロ-1,4-ナフトキノンあるいは1,4-ナフトキノン等のp-ベンゾキノン類、3,3'5,5'-テトラブロモ-ジフェノキノン、3,3'5,5'-テトラクロロ-ジフェノキノンあるいはジフェノキノン等のジフェノキノン類、tetracyano-quinodimethane(TCNQ)、Tetrafluoro-tetracyano-quinodimethane(F4-TCNQ)、トリフルオロメチル-TCNQ、2,5-ジフルオロ−TCNQ、モノフルオロ−TCNQ、TNAP、デシル−TCNQ、メチル‐TCNQ、ジヒドロバレレノ‐TCNQ,テトラヒドロバレレノ-TCNQ、ジメチル‐TCNQ、ジエチル‐TCNQ、ベンゾ‐TCNQ、ジメトキシ‐TCNQ、BTDA‐TCNQ、ジエトキシ‐TCNQ、テトラメチル‐TCNQ、テトラシアノアントラキノジメタン、ポリニトロ化合物、テトラニトロビフェノール、ジニトロビフェニル、ピクリン酸、トリニトロベンゼン、2,6-ジニトロフェノールあるいは2,4-ジニトロフェノール等のTCNQ類および類縁体、9-ジシアノメチレン-2,4,5,7-テトラニトロ-フルオレン、9-ジシアノメチレン-2,4,7-トリニトロ-フルオレン、2,4,5,7-テトラニトロ-フルオレノンあるいは2,4,7-トリニトロ-フルオレノン等のフルオレン類、(TBA)2HCTMM、(TBA)2HCDAHD、K・CF、TBA・PCA、TBA・MeOTCA、TBA・EtOTCA、TBA・PrOTCA、(TBA)2HCP、ヘキサシアノブタジエンテトラシアノエチレンあるいは1,2,4,5-テトラシアノベンゼン等のベンゾシアノ類および類縁体、 (TPP)2Pd(dto)2、(TPP)2Pt (dto)2、(TPP)2Ni(dto)2、(TPP)2Cu(dto)2あるいは(TBA)2Cu(ox)2等の遷移金属錯体類、PEDOT/PSSあるいはポリアニリン等の導電性ポリマー等を用いることができる。
The contact layers 15A and 15B are composed of various materials such as oxides, halides, sulfides, carbonates, organic molecules, complexes, or conductive polymers, for example, in accordance with the conductivity type and HOMO level of the
有機半導体層14を例えばn型の有機半導体材料により構成した場合、コンタクト層15A,15Bには、LiまたはCs等の金属、Cs2CO3またはRb2CO3等の金属炭酸塩、テトラセン、ペリレン、アントラセン、コロネン、ペンタセン、クリセン、フェナントレン、ナフタレン、p-ジメトキシベンゼン、ルブレンあるいはヘキサメトキシトリフェニレン等の芳香族炭化水素および類縁体、HMTTF、OMTTF、TMTTF、BEDO−TTF、TTeCn−TTF、TMTSF、EDO−TTF、HMTSF、TTF、EOET−TTF、EDT−TTF、(EDO)2DBTTF、TSCn−TTF、HMTTeF、BEDT−TTF、CnTET−TTF、TTCn−TTF、TSFあるいはDBTTF等のTTF類および類縁体、テトラチオテトラセン、テトラセレノテトラセンあるいはテトラテルロテトラセン等のTTT類、ジベンソ[c,d]-フェチノアジン、ベンゾ[c]-フェノチアジン、フェノチアジン、N-メチル-フェノチアジン、ジベンソ[c,d]-フェノセレナジン、N,N-ジメチルフェナジンあるいはフェナジン等のアジン類、N,N-ジエチル-m-トルイジン、N,N-ジエチルアニリン、N-エチル-o-トルイジン、ジフェニルアミン、スカトール、インドール、N,N-ジメチル-o-トルイジン、o-トルイジン、m-トルイジン、アニリン、o-クロロアニリン、o-ブロモアニリンあるいはp-ニトロアニリン等のモノアミン類、N,N,N',N'-テトラメチル-p-フェニレンジアミン、2,3,5,6-テトラメチル-(ジュレンジアミン)、p-フェニルジアミン、N,N,N',N'-テトラメチルベンジジン、3,3',5,5'-テトラメチルベンジジン、3,3'-ジメチルベンジジン、3,3'-ジメトキシベンジジン、ベンジジン、3,3'-ジブロモ-5,5'-ジメチルベンジジン、3,3'-ジクロロ-5,5'-ジメチルベンジジンあるいは1,6-ジアミノピレン等のジアミン類、その他、4,4',4''-tris(N-3-methylphenyl-N-phenylamino)-triphenylamine:(m−MTDATA)、4,4',4''-tris(N-(2-Naphtyl)-N-phenylamino)-triphenylamine:(2TNATA)、α-NDP、銅フタロシアニン、1,4,6,8-テトラキスジメチルアミノピレン、1,6-ジチオピレン、デカメチルフェロセンあるいはフェロセン等を用いることができる。
When the
上記のような構成材料からなるコンタクト層15A,15Bは、例えば、数nm〜30nm程度の厚みを有している。このようにコンタクト層15A,15Bを薄く設けることにより、縦方向(厚み方向)の抵抗を抑えることができる。 The contact layers 15A and 15B made of the above constituent materials have a thickness of, for example, about several nm to 30 nm. Thus, by providing the contact layers 15A and 15B thinly, resistance in the vertical direction (thickness direction) can be suppressed.
ソース・ドレイン電極16Aはコンタクト層15Aを介し、ソース・ドレイン電極16Bはコンタクト層15Bを介してそれぞれ有機半導体層14に電気的に接続されている。ソース・ドレイン電極16A,16Bそれぞれの端部(ソース・ドレイン電極16A,16Bの互いの対向部と反対側)は、コンタクト層15A,15Bの端面15A1,15A2および有機半導体層14の端面を介して、ゲート絶縁層13に接し、ソース・ドレイン電極16A,16Bの互いの対向部は、コンタクト層15A,15Bの互いの対向面15A2,15B2を介して有機半導体層14に接している。即ち、ソース・ドレイン電極16A,16Bはゲート絶縁層13および有機半導体層14に直接接する領域を有し、これによりソース・ドレイン電極16A,16Bの電極剥離を抑えることができる。また、コンタクト層15A,15Bが、有機半導体層14上のみに設けられているため、ソース・ドレイン電極16A,16Bがゲート絶縁層13に直接接する面積が広くなり、有機半導体層14の周囲の領域でのソース・ドレイン電極16A,16Bの配線剥がれを防ぐことができる。
The source /
ソース・ドレイン電極16A,16Bは、例えば金,アルミニウム,銀,銅,白金,ニッケルあるいはITO(インジウム錫酸化物)等の金属単体あるいはこれらの合金により構成されている。ゲート電極12と同様に、ソース・ドレイン電極16A,16Bにもチタンやクロムを上層または下層に積層させるようにしてもよい。このような積層構造により、基板11、加工用のレジストあるいはコンタクト層15A,15Bとの密着性を向上させることができる。ソース・ドレイン電極16A,16Bは導電性微粒子を含む導電性インクをパターン化したものにより構成するようにしてもよい。
The source /
このトランジスタ1は、例えば次のようにして製造することができる。 The transistor 1 can be manufactured, for example, as follows.
まず、図2(A)に表したように、基板11上にゲート電極12を形成した後、このゲート電極12を覆うゲート絶縁層13を形成する。具体的には、まず、基板11上の全面に、上述したゲート電極12の導電膜を例えば蒸着法またはスパッタ法等により成膜した後、この導電膜上に例えばフォトリソグラフィ法を用いてフォトレジストをパターン形成する。次いで、このパターン形成したフォトレジストをマスクとして導電膜にエッチングを施しパターニングする。これにより、ゲート電極12が形成される。ゲート電極12は、この他、スクリーン印刷、グラビア印刷あるいはインクジェット印刷などの印刷法により形成するようにしてもよい。次いで、例えばスピンコート法、スクリーン印刷、グラビア印刷あるいはインクジェット印刷等の印刷法を含む塗布法を用いて、基板11上の全面に渡り有機絶縁材料からなるゲート絶縁層13を形成する。ゲート絶縁層13を無機絶縁性材料により形成する場合には、例えば蒸着法、スパッタ法またはCVD(Chemical Vapor Deposition)法等を用いることが可能である。
First, as shown in FIG. 2A, after forming the
ゲート絶縁層13を形成した後、図2(B)に表したように、ゲート絶縁層13上のゲート電極12と対向する位置に有機半導体層14を形成する。有機半導体層14は、例えば、マスクを用いたパターン蒸着法あるいは印刷法等によりパターン化された状態で直接形成することができる。あるいは、有機半導体層14の構成材料からなる膜を基板11(ゲート絶縁膜13上)の全面に成膜した後、例えばレーザアブレーション法等によりパターン化するようにしてもよい。この他、有機半導体層14をリフトオフ法により形成することも可能である。素子分離が不要な場合は、有機半導体層14が基板11の全面に設けられていてもよい。
After forming the
有機半導体層14を形成した後、図3(A)に表したように、有機半導体層14上にコンタクト層15A,15Bを形成する。コンタクト層15A,15Bは、例えば、マスクを用いたパターン蒸着法あるいは印刷法を用いて、パターン化された状態で直接形成する。
After forming the
続いて、コンタクト層15A,15Bおよび有機半導体層14の上面から端面を覆うようにソース・ドレイン電極16A,16Bを形成する。ソース・ドレイン電極16A,16Bは、図3(B)に表したように、基板11(ゲート絶縁層13上、有機半導体層14上およびコンタクト層15A,15B上)の全面に金属膜16Mを成膜した後、例えばリソグラフィー工程によりパターン化する。あるいは、ソース・ドレイン電極16A,16Bは、例えば印刷法によりパターン化した状態で直接形成するようにしてもよい。以上の工程によりトランジスタ1が完成する。
Subsequently, source /
トランジスタ1を集積化する場合には、例えばソース・ドレイン電極16A,16B上にパッシベーション層、平坦化層および配線等を形成する。ゲート絶縁層13に接続孔を設けて、ソース・ドレイン電極16A,16Bとゲート絶縁層13よりも下層の電極(例えば、ゲート電極12と同層の電極)とを接続するようにしてもよい。
When the transistor 1 is integrated, for example, a passivation layer, a planarization layer, a wiring, and the like are formed on the source /
本実施の形態では、上記のようにコンタクト層15A,15Bの端面15A1,15A2がソース・ドレイン電極16A,16Bに覆われているので、ソース・ドレイン電極16A,16Bの形成工程以降の工程でコンタクト層15A,15Bが保護され、歩留りを向上させることができる。以下、比較例を用いてこれについて説明する。
In the present embodiment, since the end faces 15A 1 and 15A 2 of the contact layers 15A and 15B are covered with the source /
図4(A)は、比較例に係るトランジスタ100の断面構成を表したものである。トランジスタ100は、トランジスタ1と同様にボトムゲート・トップコンタクト構造を有するものである。しかしながら、このトランジスタ100では、コンタクト層115A,115Bそれぞれの端面115A1,115B1とソース・ドレイン電極16A,16Bそれぞれの端面とが一致しており、コンタクト層115A,115Bの端面115A1,115B1が露出している。また、コンタクト層115A,115Bの互いの対向面115A2,115B2とソース・ドレイン電極16A,16Bの互いの対向面とも一致しており、コンタクト層115A,115Bの互いの対向面115A2,115B2も露出している。
FIG. 4A illustrates a cross-sectional structure of the
このようなトランジスタ100では、図4(B)に表したように、ソース・ドレイン電極16A,16Bの形成時または、その後の工程でコンタクト層115A,115Bが端面115A1,115B1側および対向面115A2,115B2側から意図せずにサイドエッチングされ、ソース・ドレイン電極16A,16Bの電極剥離や接触不良が生じる虞がある。この電極剥離や製造不良により、トランジスタ100の製造の歩留りが低下する。
In such a
トップコンタクト型のトランジスタを製造する際には、有機溶剤による有機半導体層の劣化を防ぐため水溶液や水がよく用いられる。しかしながら、コンタクト層の構成材料は水に可溶なものが多く(例えば、MoO3,WO3,V2O5,FeCl3あるいはPEDOT/PSS等)、また、コンタクト層は電気抵抗を抑えるため、その厚みを小さくして設けられている。このため、コンタクト層は例えば、製造時にレジスト剥離工程で使用するアルカリ水溶液や水によりエッチングされやすい。例えば、コンタクト層の構成材料となるMoO3は、50nmの厚みであっても3秒程度で純水に溶解する。 When manufacturing a top contact type transistor, an aqueous solution or water is often used in order to prevent the organic semiconductor layer from being deteriorated by an organic solvent. However, many constituent materials of the contact layer are soluble in water (for example, MoO 3 , WO 3 , V 2 O 5 , FeCl 3 or PEDOT / PSS), and the contact layer suppresses electric resistance. It is provided with a reduced thickness. For this reason, a contact layer is easy to be etched with the alkaline aqueous solution and water which are used at a resist peeling process at the time of manufacture, for example. For example, MoO 3 which is a constituent material of the contact layer dissolves in pure water in about 3 seconds even if the thickness is 50 nm.
トランジスタ100は、島状の有機半導体層14を形成した後、コンタクト層115A,115Bの材料膜およびソース・ドレイン電極16A,16Bとなる金属膜を連続して成膜してこれらを同時にパターニングする。即ち、コンタクト層115A,115Bの端面115A1,115B1および互いの対向面115A2,115B2と、ソース・ドレイン電極16A,16Bそれぞれの端面および互いの対向面とが一致し、コンタクト層115A,115Bの端面115A1,115B1および対向面115A2,115B2が露出される。このため、ソース・ドレイン電極16A,16Bの形成時あるいは、その後の工程で使用するアルカリ水溶液や水によりコンタクト層115A,115Bが意図せずにサイドエッチングされる虞がある。特に、トランジスタ100の集積化・微細化を行う場合にはコンタクト層115A,115Bがサイドエッチングされやすくなる。
In the
また、トランジスタ100ではソース・ドレイン電極16A,16Bの下面全面にコンタクト層115A,115Bが設けられ、ソース・ドレイン電極16A,16Bは有機半導体層14、ゲート絶縁層13それぞれに直接接する領域を有していない。このため、有機半導体層14とコンタクト層115A,115B、コンタクト層115A,115Bとソース・ドレイン電極16A,16Bまたはコンタクト層115A,115Bとゲート絶縁層13のいずれかの密着性が低いと、ソース・ドレイン電極16A,16Bの電極剥離が生じる虞がある。
Further, in the
これに対し、本実施の形態ではコンタクト層15A,15Bそれぞれの端面15A1,15B1がソース・ドレイン電極16A,16Bに覆われているので、ソース・ドレイン電極16A,16Bの形成時あるいは、更に上層の例えばパッシベーション層等の形成時に使用する水溶液や水からコンタクト層15A,15Bが保護される。よって、コンタクト層15A,15Bのサイドエッチングによるソース・ドレイン電極16A,16Bの電極剥離や接触不良を抑え、製造の歩留りを向上させることができる。また、コンタクト層15A,15Bの端面15A1,15B1と共に、コンタクト層15A,15Bの互いの対向面15A2,15B2もソース・ドレイン電極16A,16Bに覆われているため、より確実にコンタクト層15A,15Bのサイドエッチングを防ぐことができる。
On the other hand, in the present embodiment, the end surfaces 15A 1 and 15B 1 of the contact layers 15A and 15B are covered with the source /
更に、トランジスタ1では、ソース・ドレイン電極16A,16Bの端部がゲート絶縁層13に接し、互いの対向部が有機半導体層14に接しているため、コンタクト層15A,15Bと有機半導体層14、コンタクト層15A,15Bとソース・ドレイン電極15A,15Bあるいはコンタクト層15A,15Bとゲート絶縁層13のいずれかの密着性が低い場合にも、ソース・ドレイン電極16A,16Bの電極剥離を抑えることができる。
Further, in the transistor 1, since the end portions of the source /
加えて、コンタクト層15A,15Bが有機半導体層14上のみに設けられているので、ゲート絶縁層13とソース・ドレイン電極16A,16が直接接する領域が広くなり、コンタクト層15A,15Bの密着性が低い場合にもソース・ドレイン電極16A,16の配線剥がれを防ぐことができる。また、ゲート絶縁層13に接続孔を設けてソース・ドレイン電極16A,16Bとゲート絶縁層13よりも下層の電極とを接続する際に、コンタクト層15A,15Bがこれらの接続を阻害することもない。
In addition, since the contact layers 15A and 15B are provided only on the
本実施の形態のトランジスタ1では、ゲート電極12に所定の電位が供給されると、有機半導体層14のチャネルに電界が生じて、ソース・ドレイン電極16A,16B間に電流が流れ、いわゆる電界効果トランジスタとして機能する。ここでは、コンタクト層15A,15Bの端面15A1,15B1がソース・ドレイン電極16A,16Bに覆われているので、コンタクト層15A,15Bのサイドエッチングを防ぐことができる。
In the transistor 1 of the present embodiment, when a predetermined potential is supplied to the
以上のように、本実施の形態では、コンタクト層15A,15Bの端面15A1,15B1をソース・ドレイン電極16A,16Bにより覆うようにしたので、コンタクト層15A,15Bがサイドエッチングから保護され、ソース・ドレイン電極16A,16Bの電極剥離や接触不良を抑えることができる。よって、コンタクト層15A,15Bのサイドエッチングに起因した製造不良を防ぎ、歩留りを向上させることができる。また、コンタクト層15A,15Bの端面15A1,15B1と共にコンタクト層15A,15Bの互いの対向面15A2,15B2もソース・ドレイン電極16A,16Bにより覆うようにしたので、より確実にコンタクト層15A,15Bのサイドエッチングを防ぐことができる。
As described above, in the present embodiment, since the end surfaces 15A 1 and 15B 1 of the contact layers 15A and 15B are covered with the source /
更に、ソース・ドレイン電極16A,16Bそれぞれの端部はゲート絶縁層13に、互いの対向部は有機半導体層14に直接接する領域を有するため、コンタクト層15A,15Bの密着性が低い場合にもソース・ドレイン電極16A,16Bの電極剥離を防ぐことができる。
Furthermore, since the end portions of the source /
以下、上記実施の形態の変形例および他の実施の形態について説明するが、以降、上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。 Hereinafter, modifications of the above embodiment and other embodiments will be described. However, the same components as those in the above embodiment will be denoted by the same reference numerals, and description thereof will be omitted as appropriate.
<変形例1>
図5は、上記実施の形態の変形例1に係るトランジスタ(トランジスタ1A)の断面構成を表したものである。このトランジスタ1Aは、コンタクト層25A,25Bが不連続状態である点において上記実施の形態のトランジスタ1と異なるものである。その点を除き、トランジスタ1Aはトランジスタ1と同様の構成を有し、その作用および効果も同様である。
<Modification 1>
FIG. 5 illustrates a cross-sectional configuration of a transistor (
コンタクト層25A,25Bはコンタクト層25A,25Bの互いの対向面25A2,25B2からコンタクト層25A,25Bそれぞれの端面25A1,25B1までの間に複数の微小な間隙25Sを有しており、不連続状態で設けられている。換言すれば、コンタクト層25A,25Bは間隙25Sを間にして粒状に点在している。このため、コンタクト層25A,25Bの互いの対向面25A2,25B2がソース・ドレイン電極16A,16Bにより覆われていない場合にも、対向面25A2,25B2側からの水溶液や水の浸入が間隙25Sで止まる。即ち、キャリア移動経路となるコンタクト層25A,25Bの部分を保護することができる。間隙25Sの大きさは、例えば、10〜100nmである。
The contact layers 25A and 25B have a plurality of
このトランジスタ1Aは、例えば次のようにして製造することができる。
The
まず、図6(A)に表したように上記トランジスタ1と同様にして、ゲート絶縁層13までを形成する。次いで、図6(B)に表したように、ゲート絶縁層13上に有機半導体層14、コンタクト層25A,25Bを形成する。有機半導体層14およびコンタクト層25A,25Bは、この順にマスクを用いたパターン蒸着法あるいは印刷法により連続して、直接パターン形成してもよく、あるいは、基板11の全面に有機半導体層14の構成材料からなる膜、基板11の全面に不連続状態のコンタクト層25A,25Bをこの順に形成した後、レーザアブレーション法等により同時にパターン形成するようにしてもよい。有機半導体層14およびコンタクト層25A,25Bはリフトオフ法により形成することも可能である。不連続状態、即ち複数の間隙25Sを有するコンタクト層25A,25Bは、真空成膜のレートを低く、かつ成膜時間を短くして、連続膜への成長前に真空成膜を終了することにより形成される。パターン蒸着法あるいは印刷法により、直接不連続パターンを形成するようにしてもよい。
First, as shown in FIG. 6A, up to the
コンタクト層25A,25Bを形成した後、図6(C)に表したように、ソース・ドレイン電極16A,16Bを形成する。ソース・ドレイン電極16A,16Bは、金属膜(例えば、金属膜16M)を基板11の全面に成膜した後、リソグラフィー工程によりパターン化して形成するようにしてもよく、あるいは、印刷法により直接パターンを形成するようにしてもよい。
After the contact layers 25A and 25B are formed, source /
ソース・ドレイン電極16Aとソース・ドレイン電極16Bとの間のコンタクト層25A,25Bは、オフ電流が十分に取れている場合には残存させておいてもよい(図6(C))。オフ電流が不十分な場合には、エッチングにより除去する(図5)。このとき、コンタクト層25A,25Bは間隙25Sを有しているため、エッチング時に使用する水や水溶液の浸入は間隙25Sで止まり、キャリア移動経路となるコンタクト層25A,25Bの部分(ソース・ドレイン電極16A,16Bと有機半導体層14との間のコンタクト層25A,25Bの部分)まで浸食される虞がない。
The contact layers 25A and 25B between the source /
<第2の実施の形態>
図7(A)は、本技術の第2の実施の形態に係るトランジスタ(トランジスタ2)の断面構成を表したものである。このトランジスタ2は、コンタクト層35A,35Bが有機半導体層14の端面を介してゲート絶縁層13上に延在している点において上記第1の実施の形態のトランジスタ1と異なるものである。その点を除き、トランジスタ2はトランジスタ1と同様の構成を有し、その作用および効果も同様である。
<Second Embodiment>
FIG. 7A illustrates a cross-sectional configuration of a transistor (transistor 2) according to the second embodiment of the present technology. The
コンタクト層35A,35Bは、連続状態の膜であり、有機半導体層14の上面からその端面を介してゲート絶縁層13上に延在している。コンタクト層35A,35Bは、互いに離間して対向し、その対向面35A2,35B2および端面35A1,35B1がそれぞれソース・ドレイン電極16A,16Bに覆われている。コンタクト層35A,35Bは、有機半導体層14上からゲート絶縁層13上まで連続していてもよく(図7((A)))、図7(B)に表したように、有機半導体層14によって段切れして有機半導体層14上とゲート絶縁層13上との間で分断されていてもよい。
The contact layers 35A and 35B are continuous films and extend from the upper surface of the
<変形例2>
図8は、変形例2に係るトランジスタ(トランジスタ2A)の断面構成を表したものである。このトランジスタ2Aは、コンタクト層45A,45Bが不連続状態である点において上記第2の実施の形態のトランジスタ2と異なるものである。その点を除き、トランジスタ2Aはトランジスタ2と同様の構成を有し、その作用および効果も同様である。
<
FIG. 8 illustrates a cross-sectional configuration of a transistor (transistor 2A) according to the second modification. The transistor 2A is different from the
コンタクト層45A,45Bは、互いに対向面45A2,45B2から端面45A1,45B1までの間に複数の微小な間隙45Sを有しており、有機半導体層14の上面およびゲート絶縁層13上に不連続状態で設けられている。コンタクト層45A,45Bは、互いに離間して対向し、その対向面45A2,45B2および端面45A1,45B1がそれぞれソース・ドレイン電極16A,16Bに覆われている。コンタクト層45A,45Bは、不連続状態であるため、コンタクト層45A,45Bの互いの対向面45A2,45B2がソース・ドレイン電極16A,16Bにより覆われていない場合にも、対向面45A2,45B2側からの水溶液や水の浸入が間隙45Sで止まる。不連続状態のコンタクト層45A,45Bは、上記コンタクト層25A,25Bと同様にして形成する。オフ電流が十分に取れている場合には、ソース・ドレイン電極16Aとソース・ドレイン電極16Bとの間にコンタクト層45A,45Bが存在していてもよい。
The contact layers 45A and 45B have a plurality of
<適用例1>
図9は、上記トランジスタ1,1A,2,2Aのいずれかを駆動素子として備えた表示装置(表示装置90)の回路構成を表すものである。表示装置90は、例えば液晶ディスプレイ、有機ELディスプレイまたは電子ペーパーディスプレイなどであり、駆動パネル91上の表示領域110に、マトリクス状に配設された複数の画素10と、画素10を駆動するための各種駆動回路とが形成されたものである。駆動パネル91上には、駆動回路として、例えば映像表示用のドライバである信号線駆動回路120および走査線駆動回路130と、画素駆動回路150とが配設されている。この駆動パネル91には、図示しない封止パネルが貼り合わせられ、この封止パネルにより画素10および上記駆動回路が封止されている。
<Application example 1>
FIG. 9 shows a circuit configuration of a display device (display device 90) including any one of the
図10は、画素駆動回路150の等価回路図である。画素駆動回路150は、上記トランジスタ1,1A,2,2Aのいずれかとして、トランジスタTr1,Tr2が配設されたアクティブ型の駆動回路である。トランジスタTr1,Tr2の間にはキャパシタCsが設けられ、第1の電源ライン(Vcc)および第2の電源ライン(GND)の間において、画素10がトランジスタTr1に直列に接続されている。このような画素駆動回路150では、列方向に信号線120Aが複数配置され、行方向に走査線130Aが複数配置されている。各信号線120Aは、信号線駆動回路120に接続され、この信号線駆動回路120から信号線120Aを介してトランジスタTr2のソース電極に画像信号が供給されるようになっている。各走査線130Aは走査線駆動回路130に接続され、この走査線駆動回路130から走査線130Aを介してトランジスタTr2のゲート電極に走査信号が順次供給されるようになっている。この表示装置では、トランジスタTr1,Tr2が、上記実施の形態のトランジスタ1,1A,2,2Aにより構成されているので、このトランジスタTr1,Tr2の良好なTFT特性により、高品質な表示が可能となる。このような表示装置90は、例えば次の適用例2〜7に示した電子機器に搭載することができる。
FIG. 10 is an equivalent circuit diagram of the
<適用例2>
図11(A)および図11(B)は、電子ブックの外観を表したものである。この電子ブックは、例えば、表示部210、非表示部220および操作部230を有している。操作部230は、図11(A)に示したように表示部210と同じ面(前面)に形成されていても、図11(B)に示したように表示部210とは異なる面(上面)に形成されていてもよい。
<Application example 2>
FIGS. 11A and 11B illustrate the appearance of an electronic book. This electronic book has, for example, a
<適用例3>
図12は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有している。
<Application example 3>
FIG. 12 illustrates the appearance of a television device. The television apparatus includes a video display screen unit 300 including a front panel 310 and a filter glass 320, for example.
<適用例4>
図13は、デジタルスチルカメラの外観を表したものである。このデジタルスチルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有している。
<Application example 4>
FIG. 13 shows the appearance of a digital still camera. The digital still camera has, for example, a flash light emitting unit 410, a display unit 420, a menu switch 430, and a
<適用例5>
図14は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有している。
<Application example 5>
FIG. 14 shows the appearance of a notebook personal computer. This notebook personal computer has, for example, a main body 510, a keyboard 520 for inputting characters and the like, and a display unit 530 for displaying an image.
<適用例6>
図15は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有している。
<Application example 6>
FIG. 15 shows the appearance of a video camera. This video camera includes, for example, a main body 610, a subject photographing lens 620 provided on the front side surface of the main body 610, a start /
<適用例7>
図16は、携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。
<Application example 7>
FIG. 16 shows the appearance of a mobile phone. For example, the mobile phone is obtained by connecting an
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、トップコンタクト・ボトムゲート型のトランジスタ1,1A,2,2Aについて説明したが、図17に表したように、ボトムコンタクト・ボトムゲート型のトランジスタに適用させることも可能であり、また、トップゲート型の構造を有するものであってもよい。
Although the present technology has been described with the embodiment and the modification, the present technology is not limited to the above-described embodiment and the like, and various modifications can be made. For example, in the above-described embodiment, the top contact / bottom
また、上記実施の形態等では、有機半導体材料を用いて半導体層を構成した場合を例示したが、半導体層は、シリコンや酸化物半導体等の無機材料により構成されていてもよい。 Moreover, in the said embodiment etc., although the case where the semiconductor layer was comprised using organic-semiconductor material was illustrated, the semiconductor layer may be comprised by inorganic materials, such as a silicon | silicone and an oxide semiconductor.
更に、例えば、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。 Furthermore, for example, the material and thickness of each layer described in the above embodiment, the film formation method and the film formation conditions are not limited, and other materials and thicknesses may be used, or other film formation methods and Film forming conditions may be used.
なお、本技術は以下のような構成も取ることができる。
(1)ゲート電極と、絶縁層を間にして前記ゲート電極に対向する半導体層と、前記半導体層に電気的に接続された一対のソース・ドレイン電極と、前記一対のソース・ドレイン電極それぞれと前記半導体層との間のキャリア移動経路に設けられ、その端面が前記ソース・ドレイン電極に覆われたコンタクト層とを備えたトランジスタ。
(2)前記コンタクト層は、前記半導体層と前記一対のソース・ドレイン電極との間に設けられている前記(1)に記載のトランジスタ。
(3)前記コンタクト層は、前記半導体層と前記一対のソース・ドレイン電極との間にそれぞれ配置された、対向する一対の第1コンタクト層および第2コンタクト層により構成され、前記第1コンタクト層および第2コンタクト層の互いの対向面も前記ソース・ドレイン電極に覆われている前記(1)または(2)に記載のトランジスタ。
(4)前記コンタクト層は前記半導体層上に設けられ、前記一対のソース・ドレイン電極は前記絶縁層に接している前記(1)乃至(3)のうちいずれか1つに記載のトランジスタ。
(5)前記コンタクト層は複数の間隙を有する、不連続状態である前記(1)乃至(4)のうちいずれか1つに記載のトランジスタ。
(6)前記コンタクト層の不連続状態は、連続状態の膜になる前に真空成膜を終了し
て形成された前記(5)に記載のトランジスタ。
(7)前記コンタクト層は連続状態の膜である前記(1)乃至(4)のうちいずれか1つに記載のトランジスタ。
(8)前記コンタクト層は、前記半導体層の端面を介して前記半導体層の両側に延在している前記(1)乃至(7)のうちいずれか1つに記載のトランジスタ。
(9)前記半導体層は有機半導体材料を含む前記(1)乃至(8)のうちいずれか1つに記載のトランジスタ。
(10)複数の画素と前記複数の画素を駆動するためのトランジスタとを備え、前記トランジスタは、ゲート電極と、絶縁層を間にして前記ゲート電極に対向する半導体層と、前記半導体層に電気的に接続された一対のソース・ドレイン電極と、前記一対のソース・ドレイン電極それぞれと前記半導体層との間のキャリア移動経路に設けられ、その端面が前記ソース・ドレイン電極に覆われたコンタクト層とを備えた表示装置。
(11)複数の画素および前記複数の画素を駆動するためのトランジスタを有する表示装置を備え、前記トランジスタは、ゲート電極と、絶縁層を間にして前記ゲート電極に対向する半導体層と、前記半導体層に電気的に接続された一対のソース・ドレイン電極と、前記一対のソース・ドレイン電極それぞれと前記半導体層との間のキャリア移動経路に設けられ、その端面が前記ソース・ドレイン電極に覆われたコンタクト層とを備えた電子機器。
In addition, this technique can also take the following structures.
(1) a gate electrode, a semiconductor layer facing the gate electrode with an insulating layer in between, a pair of source / drain electrodes electrically connected to the semiconductor layer, and each of the pair of source / drain electrodes A transistor comprising a contact layer provided in a carrier moving path between the semiconductor layer and an end face of which is covered with the source / drain electrodes.
(2) The transistor according to (1), wherein the contact layer is provided between the semiconductor layer and the pair of source / drain electrodes.
(3) The contact layer is composed of a pair of first contact layer and second contact layer facing each other between the semiconductor layer and the pair of source / drain electrodes, and the first contact layer. The transistor according to (1) or (2), wherein the opposing surfaces of the second contact layer are also covered with the source / drain electrodes.
(4) The transistor according to any one of (1) to (3), wherein the contact layer is provided on the semiconductor layer, and the pair of source / drain electrodes are in contact with the insulating layer.
(5) The transistor according to any one of (1) to (4), wherein the contact layer has a plurality of gaps and is in a discontinuous state.
(6) The transistor according to (5), wherein the discontinuous state of the contact layer is formed by completing vacuum film formation before becoming a continuous film.
(7) The transistor according to any one of (1) to (4), wherein the contact layer is a continuous film.
(8) The transistor according to any one of (1) to (7), wherein the contact layer extends to both sides of the semiconductor layer via an end face of the semiconductor layer.
(9) The transistor according to any one of (1) to (8), wherein the semiconductor layer includes an organic semiconductor material.
(10) A plurality of pixels and a transistor for driving the plurality of pixels are provided. The transistor includes a gate electrode, a semiconductor layer facing the gate electrode with an insulating layer interposed therebetween, and an electric current connected to the semiconductor layer. Pair of source / drain electrodes connected to each other, and a contact layer provided in a carrier movement path between each of the pair of source / drain electrodes and the semiconductor layer, and having an end surface covered with the source / drain electrode And a display device.
(11) A display device including a plurality of pixels and a transistor for driving the plurality of pixels, the transistor including a gate electrode, a semiconductor layer facing the gate electrode with an insulating layer interposed therebetween, and the semiconductor A pair of source / drain electrodes electrically connected to the layer, and a carrier moving path between each of the pair of source / drain electrodes and the semiconductor layer, and an end face of the pair is covered with the source / drain electrodes. Electronic device with a contact layer.
1,1A,2,2A…トランジスタ、11…基板、12…ゲート電極、13…ゲート絶縁層、14…有機半導体層、15A,15B,25A,25B,35A,35B,45A,45B…コンタクト層、16A,16B…ソース・ドレイン電極、90・・・表示装置、91・・・駆動パネル、10・・・画素、110・・・表示領域、120・・・信号線駆動回路、130・・・走査線駆動回路、150・・・画素駆動回路、Tr1,Tr2・・・トランジスタ。 1, 1A, 2, 2A ... transistor, 11 ... substrate, 12 ... gate electrode, 13 ... gate insulating layer, 14 ... organic semiconductor layer, 15A, 15B, 25A, 25B, 35A, 35B, 45A, 45B ... contact layer, 16A, 16B ... Source / drain electrodes, 90 ... Display device, 91 ... Drive panel, 10 ... Pixel, 110 ... Display area, 120 ... Signal line drive circuit, 130 ... Scanning Line drive circuit, 150... Pixel drive circuit, Tr1, Tr2.
Claims (10)
絶縁層を間にして前記ゲート電極に対向する半導体層と、
前記半導体層に電気的に接続された一対のソース・ドレイン電極と、
前記一対のソース・ドレイン電極それぞれと前記半導体層との間のキャリア移動経路に設けられ、前記半導体層の端面を介して前記半導体層の両側に延在すると共に、その端面が前記ソース・ドレイン電極に覆われたコンタクト層と
を備えたトランジスタ。 A gate electrode;
A semiconductor layer facing the gate electrode with an insulating layer in between;
A pair of source / drain electrodes electrically connected to the semiconductor layer;
Provided in a carrier movement path between each of the pair of source / drain electrodes and the semiconductor layer, and extends to both sides of the semiconductor layer via an end face of the semiconductor layer, and the end faces thereof are the source / drain electrodes. And a contact layer covered with a transistor.
請求項1に記載のトランジスタ。 The transistor according to claim 1, wherein the contact layer is provided between the semiconductor layer and the pair of source / drain electrodes.
前記第1コンタクト層および第2コンタクト層の互いの対向面も前記ソース・ドレイン電極に覆われている
請求項1に記載のトランジスタ。 The contact layer is constituted by a pair of first contact layer and second contact layer facing each other disposed between the semiconductor layer and the pair of source / drain electrodes,
The transistor according to claim 1, wherein the opposing surfaces of the first contact layer and the second contact layer are also covered with the source / drain electrodes.
前記一対のソース・ドレイン電極は前記絶縁層に接している
請求項1に記載のトランジスタ。 The contact layer is provided on the semiconductor layer;
The transistor according to claim 1, wherein the pair of source / drain electrodes are in contact with the insulating layer.
請求項1に記載のトランジスタ。 The transistor according to claim 1, wherein the contact layer is in a discontinuous state having a plurality of gaps.
成された
請求項5に記載のトランジスタ。 The transistor according to claim 5, wherein the discontinuous state of the contact layer is formed by terminating vacuum film formation before becoming a continuous film.
請求項1に記載のトランジスタ。 The transistor according to claim 1, wherein the contact layer is a continuous film.
請求項1に記載のトランジスタ。 The transistor according to claim 1, wherein the semiconductor layer includes an organic semiconductor material.
前記トランジスタは、
ゲート電極と、
絶縁層を間にして前記ゲート電極に対向する半導体層と、
前記半導体層に電気的に接続された一対のソース・ドレイン電極と、
前記一対のソース・ドレイン電極それぞれと前記半導体層との間のキャリア移動経路に設けられ、前記半導体層の端面を介して前記半導体層の両側に延在すると共に、その端面が前記ソース・ドレイン電極に覆われたコンタクト層と
を備えた表示装置。 A plurality of pixels and a transistor for driving the plurality of pixels;
The transistor is
A gate electrode;
A semiconductor layer facing the gate electrode with an insulating layer in between;
A pair of source / drain electrodes electrically connected to the semiconductor layer;
Provided in a carrier movement path between each of the pair of source / drain electrodes and the semiconductor layer, and extends to both sides of the semiconductor layer via an end face of the semiconductor layer, and the end faces thereof are the source / drain electrodes. And a contact layer covered with a display device.
前記トランジスタは、
ゲート電極と、
絶縁層を間にして前記ゲート電極に対向する半導体層と、
前記半導体層に電気的に接続された一対のソース・ドレイン電極と、
前記一対のソース・ドレイン電極それぞれと前記半導体層との間のキャリア移動経路に設けられ、前記半導体層の端面を介して前記半導体層の両側に延在すると共に、その端面が前記ソース・ドレイン電極に覆われたコンタクト層と
を備えた電子機器。 A display device having a plurality of pixels and a transistor for driving the plurality of pixels;
The transistor is
A gate electrode;
A semiconductor layer facing the gate electrode with an insulating layer in between;
A pair of source / drain electrodes electrically connected to the semiconductor layer;
Provided in a carrier movement path between each of the pair of source / drain electrodes and the semiconductor layer, and extends to both sides of the semiconductor layer via an end face of the semiconductor layer, and the end faces thereof are the source / drain electrodes. An electronic device comprising a contact layer covered with
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011257438A JP5948814B2 (en) | 2011-11-25 | 2011-11-25 | Transistor, display device and electronic device |
TW101138963A TWI491050B (en) | 2011-11-25 | 2012-10-22 | Transistors, displays and electronic devices |
US13/678,580 US8981375B2 (en) | 2011-11-25 | 2012-11-16 | Transistor, display, and electronic apparatus |
CN201210470044.1A CN103151460B (en) | 2011-11-25 | 2012-11-19 | Transistor, display device and electronic equipment |
US14/611,465 US9214496B2 (en) | 2011-11-25 | 2015-02-02 | Transistor, display, and electric apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011257438A JP5948814B2 (en) | 2011-11-25 | 2011-11-25 | Transistor, display device and electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013115099A JP2013115099A (en) | 2013-06-10 |
JP5948814B2 true JP5948814B2 (en) | 2016-07-06 |
Family
ID=48710406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011257438A Expired - Fee Related JP5948814B2 (en) | 2011-11-25 | 2011-11-25 | Transistor, display device and electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5948814B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014143410A (en) | 2012-12-28 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method of the same |
JP6327548B2 (en) * | 2013-11-26 | 2018-05-23 | 国立研究開発法人物質・材料研究機構 | Thin film transistor and manufacturing method thereof |
JP6173246B2 (en) * | 2014-03-27 | 2017-08-02 | 三菱電機株式会社 | Thin film transistor and manufacturing method thereof |
JP2017079319A (en) * | 2015-03-19 | 2017-04-27 | 宇部興産株式会社 | Organic transistor using benzobis(thiadiazole) derivative and organic electronic device using the same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0691258B2 (en) * | 1986-03-31 | 1994-11-14 | セイコー電子工業株式会社 | Thin film transistor |
JP3715996B2 (en) * | 1994-07-29 | 2005-11-16 | 株式会社日立製作所 | Liquid crystal display device |
JP3873158B2 (en) * | 1998-06-11 | 2007-01-24 | カシオ計算機株式会社 | Display panel and manufacturing method thereof |
DE10153562A1 (en) * | 2001-10-30 | 2003-05-15 | Infineon Technologies Ag | Process for reducing the electrical contact resistance in organic field-effect transistors by embedding nanoparticles to produce field peaks at the interface between the contact material and the organic semiconductor material |
EP1383179A2 (en) * | 2002-07-17 | 2004-01-21 | Pioneer Corporation | Organic semiconductor device |
JP2004055652A (en) * | 2002-07-17 | 2004-02-19 | Pioneer Electronic Corp | Organic semiconductor element |
JP2006005041A (en) * | 2004-06-16 | 2006-01-05 | Toshiba Corp | Organic semiconductor element and its manufacturing method |
JP2006100760A (en) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | Thin film transistor and manufacturing method thereof |
JP5025948B2 (en) * | 2004-12-06 | 2012-09-12 | 株式会社半導体エネルギー研究所 | Organic field effect transistor and semiconductor device |
JP5023465B2 (en) * | 2005-10-20 | 2012-09-12 | カシオ計算機株式会社 | Thin film transistor panel |
JP2011077500A (en) * | 2009-09-04 | 2011-04-14 | Sony Corp | Thin-film transistor, method of manufacturing the same, display device, and electronic apparatus |
-
2011
- 2011-11-25 JP JP2011257438A patent/JP5948814B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013115099A (en) | 2013-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8859326B2 (en) | Thin film transistor and method of fabricating the same using an organic semconductor layer and an organic acceptor-donor layer | |
CN103151460B (en) | Transistor, display device and electronic equipment | |
TWI470697B (en) | Thin film transistor and method of manufacturing same | |
US10341475B2 (en) | Display unit, method of manufacturing the same, and electronic apparatus | |
US8754478B2 (en) | Organic thin-film transistor, method of manufacturing organic thin-film transistor, and display | |
CN103137866B (en) | Transistor, the manufacture method of transistor, display device and electronic equipment | |
JP2014032983A (en) | Semiconductor device, display device, and electronic equipment | |
JP5948814B2 (en) | Transistor, display device and electronic device | |
JP2008182047A (en) | Transistor, transistor circuit, electro-optical device, and electronic apparatus | |
CN103855085A (en) | Thin film device, method of manufacturing the same, and method of manufacturing display | |
US20090072225A1 (en) | Flat panel display device having organic thin film transistor and manufacturing method thereof | |
JP5655421B2 (en) | Semiconductor device, display device, and electronic device | |
US9634271B2 (en) | Semiconductor device, method of manufacturing the same, and electronic apparatus | |
JP2014038911A (en) | Thin film transistor and manufacturing method of the same, and display device and electronic apparatus | |
JP2010135584A (en) | Thin film transistor, method of manufacturing thin film transistor, display device, and electronic apparatus | |
TWI463669B (en) | Thin film transistor, method of manufacturing thin film transistor, display device, and electronic equipment | |
WO2014041744A1 (en) | Thin film transistor, method of manufacturing the same, and electronic apparatus | |
JP2015177099A (en) | Transistor and display device | |
US20140070193A1 (en) | Transistor, method of manufacturing transistor, method of manufacturing semiconductor unit, and method of manufacturing display unit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141029 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151028 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160510 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160523 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5948814 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |