JP5819614B2 - Ｓｏｉウェーハの製造方法 - Google Patents
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Description
本発明は、ＳＯＩウェーハの製造方法に関する。
寄生容量を低減し、デバイスの高速化を測るためにＳｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ（ＳＯＩ）ウェーハが広く用いられるようになってきている。このＳＯＩウェーハの中でもＳｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ（ＳＯＱ），Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ（ＳＯＳ）というハンドルウェーハが絶縁透明ウェーハで構成されるウェーハが注目を集めている。ＳＯＱは石英の高い透明性を活かしたオプトエレクトロニクス関係、もしくは低い誘電損失を活かした高周波デバイスへの応用が期待される。ＳＯＳはハンドルウェーハがサファイアで構成されることから、高い透明性や低誘電損失に加え、石英では得られない高い熱伝導率を有することから、発熱を伴う高周波デバイスへの応用が期待されている。
高い品質を有する単結晶を積層するためには、バルクのシリコンウェーハから貼り合わせ・転写法でシリコン薄膜を形成することが理想的である。Ｒ面のサファイア上にシリコン層をヘテロエピ成長する方法や、ガラス上に非単結晶シリコンを成長し、その後レーザーアニールなどで結晶性を高めるＣＧシリコンなどが開発されているが、貼り合わせ法に勝る方法は無いといえる。
但し、ＳＯＱ、ＳＯＳなどのウェーハを作製するためには、熱膨張率が大きく異なる異種材料を貼り合せることから、ＳＯＩウェーハ作製に広く用いられているＳＯＩＴＥＣ法を用いることが出来ないという問題がある。
ＳＯＩＴＥＣ法においては、二枚のウェーハを貼り合わせた後に、結合強度を高めるために４５０℃〜５００℃の熱処理を加える必要があり、ハンドル基板としてシリコンを採用するＳＯＩにおいては２枚のシリコンウェーハを貼り合わせるので問題は無いが、ＳＯＱ，ＳＯＳウェーハでは、熱処理を加える際に貼り合わせウェーハが割れてしまうという問題がある。シリコン、石英、サファイアの膨張係数は、それぞれ２．６ｘ１０−６／Ｋ，０．５６ｘ１０−６／Ｋ，５．８ｘ１０−６／Ｋである。
但し、ＳＯＱ、ＳＯＳなどのウェーハを作製するためには、熱膨張率が大きく異なる異種材料を貼り合せることから、ＳＯＩウェーハ作製に広く用いられているＳＯＩＴＥＣ法を用いることが出来ないという問題がある。
ＳＯＩＴＥＣ法においては、二枚のウェーハを貼り合わせた後に、結合強度を高めるために４５０℃〜５００℃の熱処理を加える必要があり、ハンドル基板としてシリコンを採用するＳＯＩにおいては２枚のシリコンウェーハを貼り合わせるので問題は無いが、ＳＯＱ，ＳＯＳウェーハでは、熱処理を加える際に貼り合わせウェーハが割れてしまうという問題がある。シリコン、石英、サファイアの膨張係数は、それぞれ２．６ｘ１０−６／Ｋ，０．５６ｘ１０−６／Ｋ，５．８ｘ１０−６／Ｋである。
この問題点を回避するために、貼り合わせ前に表面活性化処理を行い、貼り合わせ後に比較的低温の熱処理を施すことで高い結合強度を得る方法が一般的に知られている（例えば、非特許文献１を参照）。
Ｇ．Ｌ．Ｓｕｎ，Ｊ．Ｚｈａｎ，Ｑ．Ｙ．Ｔｏｎｇ，Ｓ． Ｊ．Ｘｉｅ，Ｙ．Ｍ．Ｃａｉ，ａｎｄ Ｓ．Ｊ．Ｌｕ，"Ｃｏｏｌ ｐｌａｓｍａ ａｃｔｉｖａｔｅｄ ｓｕｒｆａｃｅ ｉｎ ｓｉｌｉｃｏｎ ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ ｔｅｃｈｎｏｌｏｇｙ，" Ｊ．ｄｅ Ｐｈｙｓｉｑｕｅ，４９（Ｃ４），７９（１９８８）
しかしながら、この様な低温処理で作製されたＳＯＱ、ＳＯＳにしてもプロセス中の応力等で誘起され発現した欠陥（ピット、微小なクラックなど）はシリコン層内部には残存しており、これらの欠陥がデバイス特性に悪影響を与える懸念がある。市販されているＳＯＩウェーハと同等の単結晶シリコン層を得るのは困難となっている。
さらに貼り合わせ法において単結晶シリコン層形成のためにイオン注入法を採用した場合、剥離後形成された単結晶シリコン層の表面が損傷しやすい。
一般にイオン注入などで生じたダメージを回復する為に熱処理を加えることはよく知られている。例えば、シリコンウェーハに酸素イオンを注入し、然る後に高温（１３００℃）程度の熱を長時間加えるＳＩＭＯＸ法などである。しかしこの方法では、長時間（６時間〜１２時間）・高温のプロセスが必要であり、石英はその温度に耐えられない（ガラス転移温度は１０５０℃程度）。また、サファイアは耐熱性に優れるものの、９００℃以上の熱処理を長時間加えることに起因してサファイアからのアルミの拡散が懸念される。
一般にイオン注入などで生じたダメージを回復する為に熱処理を加えることはよく知られている。例えば、シリコンウェーハに酸素イオンを注入し、然る後に高温（１３００℃）程度の熱を長時間加えるＳＩＭＯＸ法などである。しかしこの方法では、長時間（６時間〜１２時間）・高温のプロセスが必要であり、石英はその温度に耐えられない（ガラス転移温度は１０５０℃程度）。また、サファイアは耐熱性に優れるものの、９００℃以上の熱処理を長時間加えることに起因してサファイアからのアルミの拡散が懸念される。
本発明は、上記現状に鑑み、貼り合わせ法により単結晶シリコン層の表面および内部に生じた欠陥を比較的低温かつ短時間の処理で低減する方法を提供することを目的とする。
この問題を解決するために、本発明者は以下のような方法を考案した。
すなわち、本発明にかかる貼り合わせ基板の製造方法は、耐熱温度が８００℃以上である材料から選択されるハンドル基板上に貼り合わせ法により単結晶シリコン層を形成し貼り合わせ基板を得る工程と、該貼り合わせ基板の単結晶シリコン層上にアモルファスシリコンを堆積する工程と、８００℃以上の熱処理を加える工程とを含む方法である。
すなわち、本発明にかかる貼り合わせ基板の製造方法は、耐熱温度が８００℃以上である材料から選択されるハンドル基板上に貼り合わせ法により単結晶シリコン層を形成し貼り合わせ基板を得る工程と、該貼り合わせ基板の単結晶シリコン層上にアモルファスシリコンを堆積する工程と、８００℃以上の熱処理を加える工程とを含む方法である。
本発明の貼り合わせ基板の製造方法により、特に、ＳＯＱ、ＳＯＳなどのシリコンと熱膨張率が大きく異なる材料との貼り合わせ基板において、貼り合わせ法により単結晶シリコン層の表面および内部に生じた欠陥を比較的低温かつ短時間の処理で低減することができる。
以下に、本発明を、図面を参照して詳細に説明する。同じ部材には同じ符号を付して表した。なお、本発明は以下に説明する形態に制限されるものではない。
本発明の方法の一連の工程を図１に示す。
まず、貼り合わせ法により、サファイア、石英等の耐熱温度が８００℃以上の材料から選択されるハンドル基板３上に単結晶シリコン層５が形成された貼り合わせ基板１０をそれぞれ用意する（工程ａ）。
貼り合わせ基板の製造方法としては特に限定されないが、例えば、ハンドル基板と単結晶シリコン基板とを貼り合わせた後、（１）不活性ガス雰囲気下５００℃程度で熱処理を行い、結晶の再配列効果と注入した水素の気泡の凝集効果により熱剥離を行う方法；（２）貼り合わせ基板の両面間で温度差をつけることにより、水素イオン注入界面で剥離を行う方法；（３）単結晶シリコンに水素イオン（Ｈ＋）または水素分子イオン（Ｈ２ ＋）を注入したのち、該単結晶シリコンのイオン注入した表面またはハンドル基板の表面をオゾン水処理、ＵＶオゾン処理、イオンビーム処理またはプラズマ処理によって活性化処理して貼り合わせ、イオン注入層界面にて機械的剥離および／または光照射剥離（好ましくは４００ｎｍ以上７００ｎｍ以下のレーザー光または該波長域に極大強度を有するハロゲンランプ光やキセノンランプ光）を行う方法等により得ることができる。
耐熱温度が８００℃以上の材料とは、８００℃の熱処理を経ても、大きな変形を伴わない状態である材料をいう。石英などの非晶質の材料ではガラス転移温度などで定義することも可能である（石英のガラス転移温度は１０５０℃付近である）。サファイアのような結晶材料は融点と置き換えることも可能である（サファイアの融点は２０５０℃付近である）。
ハンドル基板３は、可視光域（４００ｎｍ以上７００ｎｍ）において透明であっても不透明であってもよく、上述したサファイア、石英のほかにも例えば、シリコン、酸化膜付きシリコン、炭化ケイ素、窒化アルミニウムを採用することができる。
単結晶シリコン層５の好ましい層厚の目安としては、後述の研磨工程を経る場合は、研磨代を考慮して例えば、２０ｎｍ〜５００ｎｍとすることができ、研磨工程を経ない場合は、５０ｎｍ〜６００ｎｍとすることができる。
本発明の方法の一連の工程を図１に示す。
まず、貼り合わせ法により、サファイア、石英等の耐熱温度が８００℃以上の材料から選択されるハンドル基板３上に単結晶シリコン層５が形成された貼り合わせ基板１０をそれぞれ用意する（工程ａ）。
貼り合わせ基板の製造方法としては特に限定されないが、例えば、ハンドル基板と単結晶シリコン基板とを貼り合わせた後、（１）不活性ガス雰囲気下５００℃程度で熱処理を行い、結晶の再配列効果と注入した水素の気泡の凝集効果により熱剥離を行う方法；（２）貼り合わせ基板の両面間で温度差をつけることにより、水素イオン注入界面で剥離を行う方法；（３）単結晶シリコンに水素イオン（Ｈ＋）または水素分子イオン（Ｈ２ ＋）を注入したのち、該単結晶シリコンのイオン注入した表面またはハンドル基板の表面をオゾン水処理、ＵＶオゾン処理、イオンビーム処理またはプラズマ処理によって活性化処理して貼り合わせ、イオン注入層界面にて機械的剥離および／または光照射剥離（好ましくは４００ｎｍ以上７００ｎｍ以下のレーザー光または該波長域に極大強度を有するハロゲンランプ光やキセノンランプ光）を行う方法等により得ることができる。
耐熱温度が８００℃以上の材料とは、８００℃の熱処理を経ても、大きな変形を伴わない状態である材料をいう。石英などの非晶質の材料ではガラス転移温度などで定義することも可能である（石英のガラス転移温度は１０５０℃付近である）。サファイアのような結晶材料は融点と置き換えることも可能である（サファイアの融点は２０５０℃付近である）。
ハンドル基板３は、可視光域（４００ｎｍ以上７００ｎｍ）において透明であっても不透明であってもよく、上述したサファイア、石英のほかにも例えば、シリコン、酸化膜付きシリコン、炭化ケイ素、窒化アルミニウムを採用することができる。
単結晶シリコン層５の好ましい層厚の目安としては、後述の研磨工程を経る場合は、研磨代を考慮して例えば、２０ｎｍ〜５００ｎｍとすることができ、研磨工程を経ない場合は、５０ｎｍ〜６００ｎｍとすることができる。
貼り合わせ法を採用した場合、上記単結晶シリコン層５の表面には、１５０ｎｍ程度のダメージ層が残存するので、後述するアモルファスシリコン層７の積層に先立ち、ＣＭＰ研磨を施すことが好ましい。ダメージ層全てを研磨で取り除くことは膜厚バラツキを増大させることになるので、実際のプロセスでは、大部分を化学的なエッチング方法で除去し、然る後に鏡面仕上げ研磨で表面を鏡面化するという方法が合理的である。表面のダメージ層を可能な限り取り去ることが重要であり、ダメージ層の除去方法（ＣＭＰ、エッチングもしくは両方法の併用）には本発明の有効性は左右されないことが経験的に判明している。
ＣＭＰ研磨は、表面を鏡面化するために行うので、通常は３０ｎｍ以上の研磨を行うのが一般的である。
上記ＣＭＰ研磨および鏡面仕上げ研磨の後、ＲＣＡ洗浄やスピン洗浄等のウェットプロセスによる洗浄、および／または、ＵＶ／オゾン洗浄やＨＦベーパー洗浄等のドライプロセスによる洗浄を施してもよい。
ＣＭＰ研磨は、表面を鏡面化するために行うので、通常は３０ｎｍ以上の研磨を行うのが一般的である。
上記ＣＭＰ研磨および鏡面仕上げ研磨の後、ＲＣＡ洗浄やスピン洗浄等のウェットプロセスによる洗浄、および／または、ＵＶ／オゾン洗浄やＨＦベーパー洗浄等のドライプロセスによる洗浄を施してもよい。
上記工程を経て得られた貼り合わせ基板１０の単結晶シリコン層５には欠陥が残存している。そこで単結晶シリコン層５上にアモルファスシリコン７を被覆堆積する（工程ｂ）。アモルファスシリコン７を堆積する方法は特に限定はされない。例えば、ＬＰＣＶＤ法などは一度に１００枚〜２００枚のウェーハを処理できるためにコスト的に有利と考えられるが、スパッタ法（ＰＶＤ）やＰＥＣＶＤ法を採用しても問題はない。
ここで重要なことは、下地となる層が貼り合わせ法で形成された単結晶シリコンであることと、その上に形成されるシリコン層は完全なアモルファス（非晶質）であることが望ましい点である。堆積されるシリコンにポリシリコン（多結晶）が含まれていると、堆積層はランダムな方位で微小な結晶が存在しているため、このプロセスは上手く働かない。堆積時の温度条件としては、ポリシリコン層が形成されないように６００℃以下であることが好ましい。
より好ましい温度上限は、５８０℃であり、好ましい温度下限は、５４０℃である。堆積すべきアモルファスシリコンの厚みは好ましくは、２０ｎｍ〜５００ｎｍの範囲である。
用いるガス種は、特に限定されないが、例えば、ＬＰＣＶＤ法やＰＥＣＶＤ法ではＳｉＨ４等が挙げられる。スパッタ（ＰＶＤ）法ではシリコンターゲットを用いることが出来る。
成膜の圧力は、ガス種にもよるが、ＬＰＣＶＤの場合は２００ｍＴｏｒｒ程度である。
ここで重要なことは、下地となる層が貼り合わせ法で形成された単結晶シリコンであることと、その上に形成されるシリコン層は完全なアモルファス（非晶質）であることが望ましい点である。堆積されるシリコンにポリシリコン（多結晶）が含まれていると、堆積層はランダムな方位で微小な結晶が存在しているため、このプロセスは上手く働かない。堆積時の温度条件としては、ポリシリコン層が形成されないように６００℃以下であることが好ましい。
より好ましい温度上限は、５８０℃であり、好ましい温度下限は、５４０℃である。堆積すべきアモルファスシリコンの厚みは好ましくは、２０ｎｍ〜５００ｎｍの範囲である。
用いるガス種は、特に限定されないが、例えば、ＬＰＣＶＤ法やＰＥＣＶＤ法ではＳｉＨ４等が挙げられる。スパッタ（ＰＶＤ）法ではシリコンターゲットを用いることが出来る。
成膜の圧力は、ガス種にもよるが、ＬＰＣＶＤの場合は２００ｍＴｏｒｒ程度である。
然る後に８００℃以上の熱処理を加えることでアモルファスシリコン層７が結晶化し単結晶シリコン層５とともに単結晶シリコン被覆層９となる（工程ｃ）。この過程で、単結晶シリコン層５の表面に存在していたピットや微小クラックなどの欠陥が埋まり（回復し）、欠陥数の低減を図ることができる。
熱処理温度の好ましい上限は、ハンドル基板の耐熱性を考慮して定められるが、ハンドル基板が石英の場合ではおよそ１２００℃未満、サファイアの場合ではおよそ１３００℃未満とすることができる。
熱処理時間としては、ハンドル基板に含まれる原子のマイグレーションを抑制する観点等から、例えば、０．５時間〜６時間とすることができる。
熱処理温度の好ましい上限は、ハンドル基板の耐熱性を考慮して定められるが、ハンドル基板が石英の場合ではおよそ１２００℃未満、サファイアの場合ではおよそ１３００℃未満とすることができる。
熱処理時間としては、ハンドル基板に含まれる原子のマイグレーションを抑制する観点等から、例えば、０．５時間〜６時間とすることができる。
本発明にかかる方法では下地となる単結晶シリコン層５とアモルファスシリコン層７とが明確に分かれていることで、アモルファスシリコン層７の結晶化が下地となる単結晶シリコン層５の配向に従って容易に起こり、高い品質の単結晶シリコン被覆層９を比較的低温（８００℃〜１２００℃）で得ることができる。
（比較例１）
貼り合わせ法により作製されたＳＯＱ基板を用意した。単結晶シリコン層の厚さは１００ｎｍとした。ウェーハの口径は１５０ｍｍで厚さは６２５ｕｍである。このウェーハを４９％のフッ化水素（ＨＦ）に５分間浸漬し、然る後に純水でリンスを行い、光学顕微鏡（倍率５０倍）で３．０ｍｍ×３．０ｍｍの区画における欠陥数を目視計数したところ、平均して（面内１３箇所を観察した）、６．５個／ｃｍ２の欠陥が観察された。
貼り合わせ法により作製されたＳＯＱ基板を用意した。単結晶シリコン層の厚さは１００ｎｍとした。ウェーハの口径は１５０ｍｍで厚さは６２５ｕｍである。このウェーハを４９％のフッ化水素（ＨＦ）に５分間浸漬し、然る後に純水でリンスを行い、光学顕微鏡（倍率５０倍）で３．０ｍｍ×３．０ｍｍの区画における欠陥数を目視計数したところ、平均して（面内１３箇所を観察した）、６．５個／ｃｍ２の欠陥が観察された。
（比較例２）
貼り合わせ法により作製されたＳＯＳ基板を用意した。単結晶シリコン層の厚さは１００ｎｍとした。ＢＯＸ層の厚さを２００ｎｍとした。ウェーハの口径は１５０ｍｍで厚さは６００ｕｍである。このウェーハを４９％のフッ化水素（ＨＦ）に５分間浸漬し、然る後に純水でリンスを行い、光学顕微鏡で欠陥数を数えたところ、平均して（面内１３箇所を観察した）、１４．１個／ｃｍ２の欠陥が観察された。
貼り合わせ法により作製されたＳＯＳ基板を用意した。単結晶シリコン層の厚さは１００ｎｍとした。ＢＯＸ層の厚さを２００ｎｍとした。ウェーハの口径は１５０ｍｍで厚さは６００ｕｍである。このウェーハを４９％のフッ化水素（ＨＦ）に５分間浸漬し、然る後に純水でリンスを行い、光学顕微鏡で欠陥数を数えたところ、平均して（面内１３箇所を観察した）、１４．１個／ｃｍ２の欠陥が観察された。
（実施例１）
比較例１で用いたＳＯＱウェーハを複数枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で５６０℃でＳｉＨ４ガスによりアモルファスシリコンを４０ｎｍ堆積した。然る後に７００℃、８００℃、９００℃、１０００℃、１１００℃、１２００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図２および表１に示す。
比較例１で用いたＳＯＱウェーハを複数枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で５６０℃でＳｉＨ４ガスによりアモルファスシリコンを４０ｎｍ堆積した。然る後に７００℃、８００℃、９００℃、１０００℃、１１００℃、１２００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図２および表１に示す。
結果として７００℃では欠陥数低減に効果は無いが、８００℃以上では効果があることが判明した。但し、１２００℃処理のものはウェーハに変形が観察されたので、この温度は不適と判断した。
（実施例２）
比較例２で用いたＳＯＳウェーハを複数枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で５６０℃でＳｉＨ４ガスによりアモルファスシリコンを４０ｎｍ堆積した。然る後に７００℃、８００℃、９００℃、１０００℃、１１００℃、１２００℃、１３００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例２と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図３および表２に示す。
比較例２で用いたＳＯＳウェーハを複数枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で５６０℃でＳｉＨ４ガスによりアモルファスシリコンを４０ｎｍ堆積した。然る後に７００℃、８００℃、９００℃、１０００℃、１１００℃、１２００℃、１３００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例２と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図３および表２に示す。
結果として７００℃では欠陥数低減に効果は無いが、８００℃以上では効果があることが判明した。但し、１３００℃処理のものはシリコン層表面の高いアルミニウムの汚染が観察された（＞１×１０１３ａｔｏｍｓ／ｃｍ２）。その他のものは１×１０１２ａｔｏｍｓ／ｃｍ２未満であった。測定方法は、ＩＣＰ−ＭＳ法を採用した。なお、１時間程度の処理で１３００℃以上の熱処理によっても欠陥は回復するが、サファイアからのアルミニウムがシリコン層に到達するものと考えられ、不適と判断した。
（比較例３）
比較例１で用いたＳＯＱウェーハを１枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で６２０ ℃でＳｉＨ４ガスによりポリシリコンを４０ｎｍ堆積した。１０００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図４に示す。結果として実施例１の１０００℃処理のものと比較し、欠陥数が高いことが観察された。堆積する膜はポリシリコンでは不適であることが判明した。
比較例１で用いたＳＯＱウェーハを１枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で６２０ ℃でＳｉＨ４ガスによりポリシリコンを４０ｎｍ堆積した。１０００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図４に示す。結果として実施例１の１０００℃処理のものと比較し、欠陥数が高いことが観察された。堆積する膜はポリシリコンでは不適であることが判明した。
（比較例４）
比較例２で用いたＳＯＳウェーハを１枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で６２０ ℃でＳｉＨ４ガスによりポリシリコン（平均粒径：０．１μｍ以下）を４０ｎｍ堆積した。１０００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図５に示す。結果として実施例２の１０００℃処理のものと比較し、欠陥数が高いことが観察された。堆積する膜はポリシリコンでは不適であることが判明した。
比較例２で用いたＳＯＳウェーハを１枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で６２０ ℃でＳｉＨ４ガスによりポリシリコン（平均粒径：０．１μｍ以下）を４０ｎｍ堆積した。１０００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図５に示す。結果として実施例２の１０００℃処理のものと比較し、欠陥数が高いことが観察された。堆積する膜はポリシリコンでは不適であることが判明した。
１ ＳＯＱ、ＳＯＳまたはＳＯＩウェーハ
３ ハンドル基板
５ 単結晶シリコン層
７ アモルファスシリコン
９ 単結晶シリコン被覆層
１０ 貼り合わせ基板
３ ハンドル基板
５ 単結晶シリコン層
７ アモルファスシリコン
９ 単結晶シリコン被覆層
１０ 貼り合わせ基板
Claims (3)
- 耐熱温度が８００℃以上である材料から選択されるハンドル基板上に貼り合わせ法により単結晶シリコン層を形成し貼り合わせ基板を得る工程と、
該貼り合わせ基板の単結晶シリコン層上にアモルファスシリコンを５４０〜６００℃で堆積する工程と、
８００℃以上の熱処理を加える工程とを含むＳＯＩウェーハの製造方法であって、
前記ハンドル基板が、石英基板もしくはサファイア基板であり、
前記アモルファスシリコンの堆積が、低圧化学気相成長法により、且つＳｉＨ ４ を用いて行われる、ＳＯＩウェーハの製造方法。 - 前記ハンドル基板が、石英基板であり、前記熱処理温度が、１２００℃未満であることを特徴とする請求項１に記載のＳＯＩウェーハの製造方法。
- 前記ハンドル基板が、サファイア基板であり、前記熱処理温度が、１３００℃未満であることを特徴とする請求項１に記載のＳＯＩウェーハの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011020706A JP5819614B2 (ja) | 2011-02-02 | 2011-02-02 | Ｓｏｉウェーハの製造方法 |
| US13/983,078 US20130309842A1 (en) | 2011-02-02 | 2012-01-24 | Method for manufacturing soi wafer |
| KR1020137020302A KR20140005948A (ko) | 2011-02-02 | 2012-01-24 | Soi 웨이퍼의 제조 방법 |
| PCT/JP2012/051412 WO2012105367A1 (ja) | 2011-02-02 | 2012-01-24 | Ｓｏｉウェーハの製造方法 |
| EP12742138.6A EP2672508B1 (en) | 2011-02-02 | 2012-01-24 | Method for manufacturing soi wafer |
| CN201280006999XA CN103339710A (zh) | 2011-02-02 | 2012-01-24 | 制备soi晶片的方法 |
| TW101103368A TWI570805B (zh) | 2011-02-02 | 2012-02-02 | SOI wafer manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011020706A JP5819614B2 (ja) | 2011-02-02 | 2011-02-02 | Ｓｏｉウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012160648A JP2012160648A (ja) | 2012-08-23 |
| JP5819614B2 true JP5819614B2 (ja) | 2015-11-24 |
Family
ID=46602586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011020706A Active JP5819614B2 (ja) | 2011-02-02 | 2011-02-02 | Ｓｏｉウェーハの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20130309842A1 (ja) |
| EP (1) | EP2672508B1 (ja) |
| JP (1) | JP5819614B2 (ja) |
| KR (1) | KR20140005948A (ja) |
| CN (1) | CN103339710A (ja) |
| TW (1) | TWI570805B (ja) |
| WO (1) | WO2012105367A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105140107B (zh) * | 2015-08-25 | 2019-03-29 | 上海新傲科技股份有限公司 | 带有电荷陷阱和绝缘埋层衬底的制备方法 |
| KR20170002110U (ko) | 2015-12-07 | 2017-06-15 | 박찬규 | 휴대폰용 보호 케이스 |
| CN111682108A (zh) * | 2020-02-29 | 2020-09-18 | 浙江集迈科微电子有限公司 | 一种三维的电感制作方法 |
| CN112736167B (zh) * | 2020-12-29 | 2022-02-01 | 济南晶正电子科技有限公司 | 一种复合衬底、复合薄膜及其制备方法，及射频滤波器 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
| JPS60254609A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2542609B2 (ja) * | 1987-03-16 | 1996-10-09 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH01270311A (ja) * | 1988-04-22 | 1989-10-27 | Seiko Epson Corp | 薄膜形成方法 |
| JPH08250421A (ja) * | 1995-03-10 | 1996-09-27 | Canon Inc | 半導体基板の製造方法および半導体基板 |
| US6037199A (en) * | 1999-08-16 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI device for DRAM cells beyond gigabit generation and method for making the same |
| JP4103447B2 (ja) * | 2002-04-30 | 2008-06-18 | 株式会社Ｉｈｉ | 大面積単結晶シリコン基板の製造方法 |
| JP3974542B2 (ja) * | 2003-03-17 | 2007-09-12 | 株式会社東芝 | 半導体基板の製造方法および半導体装置の製造方法 |
| KR101155176B1 (ko) * | 2005-07-12 | 2012-06-11 | 삼성전자주식회사 | 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법 |
| TWI260747B (en) * | 2005-08-24 | 2006-08-21 | Quanta Display Inc | A method for forming a thin film transistor, and a method for transforming an amorphous layer into a poly crystal layer of a single crystal layer |
| KR100681262B1 (ko) * | 2006-01-24 | 2007-02-09 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
| US8193071B2 (en) * | 2008-03-11 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP5496540B2 (ja) * | 2008-04-24 | 2014-05-21 | 株式会社半導体エネルギー研究所 | 半導体基板の作製方法 |
| JP5414203B2 (ja) * | 2008-05-23 | 2014-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| FR2938120B1 (fr) * | 2008-10-31 | 2011-04-08 | Commissariat Energie Atomique | Procede de formation d'une couche monocristalline dans le domaine micro-electronique |
| US8048773B2 (en) * | 2009-03-24 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
-
2011
- 2011-02-02 JP JP2011020706A patent/JP5819614B2/ja active Active
-
2012
- 2012-01-24 WO PCT/JP2012/051412 patent/WO2012105367A1/ja active Application Filing
- 2012-01-24 KR KR1020137020302A patent/KR20140005948A/ko not_active Ceased
- 2012-01-24 US US13/983,078 patent/US20130309842A1/en not_active Abandoned
- 2012-01-24 CN CN201280006999XA patent/CN103339710A/zh active Pending
- 2012-01-24 EP EP12742138.6A patent/EP2672508B1/en active Active
- 2012-02-02 TW TW101103368A patent/TWI570805B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP2672508A4 (en) | 2014-07-02 |
| TWI570805B (zh) | 2017-02-11 |
| JP2012160648A (ja) | 2012-08-23 |
| WO2012105367A1 (ja) | 2012-08-09 |
| KR20140005948A (ko) | 2014-01-15 |
| TW201246370A (en) | 2012-11-16 |
| CN103339710A (zh) | 2013-10-02 |
| US20130309842A1 (en) | 2013-11-21 |
| EP2672508B1 (en) | 2019-06-05 |
| EP2672508A1 (en) | 2013-12-11 |
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