[go: up one dir, main page]

JP5813596B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP5813596B2
JP5813596B2 JP2012178069A JP2012178069A JP5813596B2 JP 5813596 B2 JP5813596 B2 JP 5813596B2 JP 2012178069 A JP2012178069 A JP 2012178069A JP 2012178069 A JP2012178069 A JP 2012178069A JP 5813596 B2 JP5813596 B2 JP 5813596B2
Authority
JP
Japan
Prior art keywords
heat insulating
mram chip
memory device
semiconductor memory
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012178069A
Other languages
English (en)
Other versions
JP2014036192A (ja
Inventor
山川　晃司
晃司 山川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012178069A priority Critical patent/JP5813596B2/ja
Priority to US13/789,105 priority patent/US20140042568A1/en
Publication of JP2014036192A publication Critical patent/JP2014036192A/ja
Application granted granted Critical
Publication of JP5813596B2 publication Critical patent/JP5813596B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

実施形態は、不揮発性半導体記憶装置に関する。
磁気ランダムアクセスメモリにおいて、記憶層の磁化方向の熱ゆらぎを小さくすることは、信頼性の向上に不可欠な課題である。そのためには、例えば、記憶層の保磁力を大きくし、磁気抵抗効果素子の熱的安定性を向上させればよい。しかし、このような保磁力からのアプローチでは、記憶層の熱的安定性の向上は、記憶層の磁化反転エネルギーの増大を意味する。また、記憶層の磁化反転エネルギーが大きくなると、大きな書き込み電流が必要となり、消費電力の増大という課題が発生する。
このように、磁気ランダムアクセスメモリにおいては、書き込み電流の低減と熱的安定性の向上とは、トレードオフの関係にあり、これら２つの課題を同時に解決することは非常に難しい。
特開2007-243169号公報 特開2012-19214号公報 特開2010-67643号公報 特開2008-306094号公報 特開2005-64050号公報 特開2007-243170号公報
実施形態は、書き込み電流の低減と熱的安定性の向上を図る技術を提案する。
実施形態によれば、不揮発性半導体記憶装置は、磁化方向が不変の参照層、磁化方向が可変の記憶層、及び、これらの間の非磁性層を有する磁気抵抗効果素子を備えるＭＲＡＭチップと、前記ＭＲＡＭチップの一部又は全部を覆い、前記記憶層の磁化の熱ゆらぎを防止する断熱領域を有する外囲器とを備える。
実施形態によれば、前記不揮発性半導体記憶装置の実装方法は、前記参照層、もしくは参照層と記憶層の両方の前記磁化方向が予め決められた向きに設定された前記ＭＲＡＭチップを有する前記外囲器を配線基板上に搭載する工程と、前記外囲器が搭載された前記配線基板をリフロー炉内に配置することにより、前記外囲器を前記配線基板上に固定する工程とを備える。
不揮発性半導体記憶装置の概念図。 第１の実施例の構造を示す断面図。 第２の実施例の構造を示す断面図。 第３の実施例の構造を示す断面図。 第４の実施例の構造を示す断面図。 第１の実施例の製造方法を示す断面図。 第１の実施例の製造方法を示す断面図。 第１の実施例の製造方法を示す断面図。 第１の実施例の製造方法を示す断面図。 第１の実施例の製造方法を示す断面図。 第２の実施例の製造方法を示す断面図。 第２の実施例の製造方法を示す断面図。 第２の実施例の製造方法を示す断面図。 第２の実施例の製造方法を示す断面図。 第２の実施例の製造方法を示す断面図。 第３の実施例の製造方法を示す断面図。 第３の実施例の製造方法を示す断面図。 第３の実施例の製造方法を示す断面図。 第３の実施例の製造方法を示す断面図。 第４の実施例の製造方法を示す断面図。 第４の実施例の製造方法を示す断面図。 第４の実施例の製造方法を示す断面図。 第４の実施例の製造方法を示す断面図。 磁気ランダムアクセスメモリの構造例を示す回路図。 メモリセルの例を示す断面図。 磁気抵抗効果素子の例を示す断面図。 磁気抵抗効果素子の例を示す断面図。
以下、図面を参照しながら実施形態を説明する。
［基本思想］
まず、磁気ランダムアクセスメモリ（ＭＲＡＭ）において、参照層および記憶層の磁化方向の熱ゆらぎが問題となる状況を検証すると、その原因の１つは、ＭＲＡＭチップの実装工程にあることが分かった。例えば、ＭＲＡＭチップを配線基板に実装する際には、半田を溶融するためのリフロー工程のため、ＭＲＡＭチップに２５０℃以上の温度が印加される。
このような実装工程の高温環境に耐えるための磁気抵抗効果素子を製造するとなると、様々な課題が新たに発生する。
例えば、近年では、高集積大容量化が可能な垂直磁化材料を備える磁気抵抗効果素子とスピン注入書き込みとを利用する磁気ランダムアクセスメモリが主流である。この場合、参照層もしくは記憶層の熱的安定性を向上させようとすると、磁気抵抗効果素子のサイズを大きくしなければならない。これは、微細化に有利な、垂直磁化材料を備える磁気抵抗効果素子とスピン注入書き込みとを採用した主旨に反する。
また、記憶層の熱的安定性を向上させると、磁化反転エネルギーも大きくなるため、大きな書き込み電流、すなわち大きな駆動トランジスタ（ＦＥＴ）が必要になる。
そこで、以下の実施形態では、記憶層の磁化方向の熱ゆらぎの原因がＭＲＡＭチップの実装工程にあるという点に鑑み、磁気抵抗効果素子の磁化反転エネルギー（保磁力）からのアプローチではなく、ＭＲＡＭチップのパッケージからのアプローチにより、磁気抵抗効果素子の記憶層の熱ゆらぎを低減することを目的とする。
このように、パッケージからのアプローチにより熱ゆらぎの課題を低減できれば、例えば、垂直磁化材料を備える磁気抵抗効果素子とスピン注入書き込みとを利用する磁気ランダムアクセスメモリにおいて、熱ゆらぎの課題とは切り離して、磁気抵抗効果素子のサイズを小さくし、磁化反転エネルギー（保磁力）を小さくし、さらに、書き込み電流の低減を図ることが可能である。
図１は、ＭＲＡＭチップを有する不揮発性半導体記憶装置の断面の概念図を示している。
ＭＲＡＭチップ１１は、磁化方向が不変の参照層、磁化方向が可変の記憶層、及び、これらの間の非磁性層を有する磁気抵抗効果素子を備える。また、外囲器１２は、ＭＲＡＭチップ１１を覆う。同図では、外囲器１２は、ＭＲＡＭチップ１１の全部を覆うイメージで描かれているが、ＭＲＡＭチップ１１の一部を覆うような外囲器１２であってもよい。
そして、外囲器１２は、ＭＲＡＭチップ１１内の磁気抵抗効果素子の記憶層の磁化の熱ゆらぎを防止する断熱領域１３を有する。
断熱領域１３は、ＭＲＡＭチップ１１の一部又は全部を覆う。同図では、断熱領域１３は、ＭＲＡＭチップ１１の上面及び下面を覆うイメージで描かれているが、これに限られることはない。例えば、ＭＲＡＭチップ１１の上面及び下面のうちの一方のみを覆っていてもよいし、ＭＲＡＭチップ１１の側面を覆っていてもよい。
また、同図では、外囲器１２の一部が断熱領域１３として描かれているが、外囲器１２自体、即ち、外囲器１２の全部が断熱領域１３であってもよい。
このような不揮発性半導体記憶装置によれば、外囲器１２に断熱領域１３が設けられているため、例えば、実装工程における磁気抵抗効果素子の熱ゆらぎは、この断熱領域１３により低減することができる。
従って、例えば、垂直磁化材料を備える磁気抵抗効果素子とスピン注入書き込みとを利用する磁気ランダムアクセスメモリにおいて、熱ゆらぎの課題とは切り離して、磁気抵抗効果素子のサイズを小さくし、磁化反転エネルギー（保磁力）を小さくし、さらに、書き込み電流の低減を図ることが可能である。
このように、パッケージからのアプローチにより熱揺らぎを低減するという基本思想により、書き込み電流の低減と熱的安定性の向上という、従来トレードオフの関係にあった両課題を、同時に解決することができる。
また、本思想によれば、例えば、外囲器１２を配線基板上に固定する実装工程において、外囲器１２が搭載された配線基板をリフロー炉内に配置しても、ＭＲＡＭチップ１１内の磁気抵抗効果素子の記憶層の磁化方向が熱ゆらぎにより変化する、といった事態が発生することがない。
従って、例えば、ＭＲＡＭチップ製造時に、ＭＲＡＭチップ１１内の磁気抵抗効果素子の参照層、さらには記憶層の磁化方向をセッティング（初期化）したにもかかわらず、その後の工程、例えば実装工程時に、このセッティング状態が乱され、その後の書き込み動作に悪影響を及ぼす、といった事態も低減することができる。
また、例えば、実装工程時の熱ゆらぎが低減されるため、ＭＲＡＭチップ製造時に、予め、ＭＲＡＭチップ１１内の磁気抵抗効果素子にプログラムデータ（ＲＯＭデータ）を書き込んでおくといった応用も可能である。
尚、断熱領域１３は、0.3Ｗ／ｍＫ以下の熱伝導率を有しているのが望ましく、さらには、0.1Ｗ／ｍＫ以下の熱伝導率を有しているのが望ましい。
従来、使用されているパッケージ材料（例えば、エポキシ樹脂）は、約0.35Ｗ／ｍＫを有しており、実装工程の高温環境（例えば、250℃以上）において、記憶層の熱ゆらぎが発生し、問題であった。
例えば、垂直磁化材料を備える磁気抵抗効果素子とスピン注入書き込みとを利用する磁気ランダムアクセスメモリを例にして実験を行ったところ、熱ゆらぎによる記憶層の磁化反転を防止するために必要な断熱領域１３の熱伝導率は、0.3Ｗ／ｍＫ以下であることが確認された。但し、この実験では、高温環境については、250℃、300℃、350℃、400℃の４つをパラメータとし、磁気抵抗効果素子のサイズ（面内サイズ）については、30nm、40nm、50nm、60nmの４つをパラメータとした。
また、0.3Ｗ／ｍＫ以下の熱伝導率を実現するための材料としては、低密度材料、低熱伝導率樹脂、低熱伝導率無機材料、低熱伝導率ガス、低熱伝導率液体などから選択可能である。
低密度材料は、例えば、発泡絶縁材料(foam insulation material)、ポーラス絶縁材料(porous insulation material)、微細な気泡を持つ絶縁材料(insulation material with micro-pore)、中空構造の絶縁材料(hollow insulation material)などを含む。
低密度材料の例としては、ウレタンフォーム(約0.021Ｗ／ｍＫ)、原綿(約0.029Ｗ／ｍＫ)、発泡プラスチック(約0.03Ｗ／ｍＫ)、ポリスチレン(約0.03Ｗ／ｍＫ)、ポリウレタンフォーム(約0.03Ｗ／ｍＫ)などを挙げることができる。
低熱伝導率樹脂の例としては、ＰＴＦＥ(約0.25Ｗ／ｍＫ)、ナイロン(約0.25Ｗ／ｍＫ)、フェノール樹脂(約0.29Ｗ／ｍＫ)、ゴム(約0.13Ｗ／ｍＫ)などを挙げることができる。
低熱伝導率無機材料の例としては、ガラスウール(約0.04Ｗ／ｍＫ)、グラスファイバー(約0.04Ｗ／ｍＫ)、珪酸カルシウム(約0.05Ｗ／ｍＫ)などを挙げることができる。
低熱伝導率ガスの例としては、He, Ne, Ar, Kr, Xe, Rnなどの不活性ガス(inert gas)、空気などを挙げることができる。例えば、Arガスの熱伝導率は、約0.016Ｗ／ｍＫであり、Xeガスの熱伝導率は、約0.04Ｗ／ｍＫであり、Krガスの熱伝導率は、約0.0088Ｗ／ｍＫであり、空気の熱伝導率は、約0.024Ｗ／ｍＫである。
これらガスの圧力については、大気圧であるのが望ましい。但し、外囲器に悪影響を与えない範囲で、断熱領域１３を構成するガスの圧力を、大気圧よりも低くすることは、何ら差し支えない。
低熱伝導率液体の例としては、シリコンオイル(約0.1Ｗ／ｍＫ)、ＰＶＡ(約0.21Ｗ／ｍＫ)などを挙げることができる。
尚、これら材料例のうちの１つを、断熱領域１３を構成する材料として採用してもよいし、これら材料例のうちの少なくとも２つを組み合わせて断熱領域１３を構成する材料として採用してもよい。
前者の場合、不揮発性半導体記憶装置は、例えば、ＭＲＡＭチップ１１の全部がモールド樹脂としての低熱伝導率樹脂に覆われたパッケージ構造となる。
また、後者の場合、不揮発性半導体記憶装置は、例えば、ＭＲＡＭチップ１１の下面が、低密度材料、低熱伝導率樹脂、低熱伝導率無機材料などにより覆われ、ＭＲＡＭチップ１１の上面が、低熱伝導率ガスにより覆われたパッケージ構造となる。
さらに、後者の場合において、不揮発性半導体記憶装置がフリップチップ接続されたＭＲＡＭチップ１１を備えるときは、上記構造でもよいし、ＭＲＡＭチップ１１の下面（バンプ側の面）が低熱伝導率ガスにより覆われていてもよい。この場合、ＭＲＡＭチップ１１の上面は、低密度材料、低熱伝導率樹脂、低熱伝導率無機材料などにより覆われていてもよいし、低熱伝導率ガスにより覆われていてもよい。
いずれの場合においても、断熱領域１３は、ＭＲＡＭチップ１１の電極又は配線を機械的に傷付けない、即ち、高抵抗化や断線などを発生させない素材であるのが望ましい。特に、ＭＲＡＭチップ１１の電極又は配線が傷付き易い構造である場合には、断熱領域１３を低熱伝導率ガスとすることは、非常に望ましいことである。
［実施例］
以下、上述の基本思想を具現化したいくつかの実施例を説明する。
・ 第１の実施例
図２は、不揮発性半導体記憶装置の第１の実施例を示している。
本例は、モールド型パッケージに関する。
ＭＲＡＭチップ１１は、導電ペースト１５により、リードフレームのダイパッド１４上に固定される。ボンディングワイヤ１６は、リードフレームのインナーリード１７とＭＲＡＭチップ１１の外部電極（パッド）１８とを電気的に接続する。
ＭＲＡＭチップ１１は、図１の断熱領域１３としての断熱材１３ａにより覆われる。断熱材１３ａは、例えば、上述の低熱伝導率樹脂を備える。但し、断熱材１３ａは、低密度材料、低熱伝導率無機材料などであってもよい。
また、断熱材１３ａは、モールド材１３ｂにより覆われる。モールド材１３ｂは、例えば、モールド型パッケージによく使用されるエポキシ樹脂を採用することができる。
モールド材１３ｂは、従来の不揮発性半導体記憶装置（パッケージ）に対して、外見上、相違がないように見せる、あるいは外部からの水分などの混入を防止するためのものである。従って、断熱材１３ａが露出していても、外見上、あるいは信頼性上、何ら問題がないときは、モールド材１３ｂを省略することも可能である。
このように、第１の実施例によれば、ＭＲＡＭチップの全部が図１の断熱領域１３としての断熱材１３ａにより覆われる。従って、例えば、実装工程時に、この不揮発性半導体記憶装置が高温環境下に置かれた場合に、熱ゆらぎによる磁気抵抗効果素子の参照層、もしくは記憶層の磁化方向反転を抑制することが出来る。
・ 第２の実施例
図３は、不揮発性半導体記憶装置の第２の実施例を示している。
本例も、モールド型パッケージに関する。
ＭＲＡＭチップ１１は、フリップチップ接続により、配線基板（例えば、エポキシ基板）１９の第１の面上に固定される。例えば、電極（半田バンプなど）２０は、ＭＲＡＭチップ１１の外部端子（パッド）１８に接続される。そして、ＭＲＡＭチップ１１の電極２０は、配線基板１９上の導電線２１に接続される。
ここで、ＭＲＡＭチップ１１の電極２０と配線基板１９の導電線２１との間には、異方性導電膜が配置されていてもよい。
ＭＲＡＭチップ１１の下面（電極２０側の表面）は、断熱材１３ａ−１により覆われる。即ち、ＭＲＡＭチップ１１と配線基板１９の間には、図１の断熱領域１３としての断熱材１３ａ−１が配置される。断熱材１３ａ−１は、例えば、上述の低熱伝導率樹脂を備える。但し、断熱材１３ａ−１は、低密度材料、低熱伝導率無機材料などであってもよい。
また、ＭＲＡＭチップの上面及び側面は、図１の断熱領域１３としての断熱材１３ａ−２により覆われる。断熱材１３ａ−２は、断熱材１３ａ−１と同様に、例えば、低熱伝導率樹脂、低密度材料、低熱伝導率無機材料などを備える。
尚、断熱材１３ａ−１，１３ａ−２は、互いに同じ材料であってもよいし、互いに異なる材料であってもよい。
また、断熱材１３ａ−２は、モールド材１３ｂにより覆われる。モールド材１３ｂは、例えば、モールド型パッケージによく使用されるエポキシ樹脂を採用することができる。
モールド材１３ｂは、従来の不揮発性半導体記憶装置（パッケージ）に対して、外見上、相違がないように見せる、あるいは外部からの水分などの混入を防止するためのものである。従って、断熱材１３ａ−２が露出していても、外見上、あるいは信頼性上、何ら問題がないときは、モールド材１３ｂを省略することも可能である。
配線基板１９の第２の面上には、パッケージの外部端子２２が配置される。パッケージの外部端子２２は、配線基板１９内の導電線を介して、ＭＲＡＭチップ１１の電極２０に接続される。本例では、パッケージの外部端子２２は、導電バンプ（半田バンプなど）をイメージしているが、これに代えて、導電ピン（金属ピラーなど）を採用してもよい。
このように、第２の実施例によれば、ＭＲＡＭチップの全部が図１の断熱領域１３としての断熱材１３ａ−１，１３ａ−２により覆われる。従って、例えば、実装工程時に、この不揮発性半導体記憶装置が高温環境下に置かれた場合に、熱ゆらぎによる磁気抵抗効果素子の参照層、もしくは記憶層の磁化方向反転を抑制することが出来る。
尚、ＭＲＡＭチップ１１の電極２０と配線基板１９の導電線２１との間に、異方性導電膜を配置する場合、異方性導電膜としては、ACF（Anisotropic Conductive Film）又はACP（Anisotropic Conductive Paste）が使用される。ACF又はACPは、バインダと呼ばれる接着材料に導電性粒子を含む材料を備える。この場合、バインダとして、熱伝導率が0.3Ｗ／ｍＫ以下の材料を使用すれば、さらに望ましい。
・ 第３の実施例
図４は、不揮発性半導体記憶装置の第３の実施例を示している。
本例は、メタルキャップ型パッケージに関する。
ＭＲＡＭチップ１１は、配線基板（例えば、エポキシ基板）１９の第１の面上に配置される。また、ＭＲＡＭチップ１１と配線基板１９との間には、図１の断熱領域１３としての断熱材１３ａ−１が配置される。断熱材１３ａ−１は、シート状であるのが望ましい。断熱材１３ａ−１は、例えば、低密度材料、低熱伝導率樹脂、低熱伝導率無機材料などを備える。
断熱材１３ａ−１は、異方性導電膜としての機能、又は、導電ペーストとしての機能を備えていてもよい。
ボンディングワイヤ１６は、配線基板１９の第１の面上の導電線２１とＭＲＡＭチップ１１の外部電極（パッド）１８とを電気的に接続する。
メタルキャップ２３は、配線基板１９上に搭載され、ＭＲＡＭチップ１１の上面及び側面を覆う。配線基板１９及びメタルキャップ２３により取り囲まれた領域は、図１の断熱領域１３として機能する。この領域内には、断熱材１３ａ−２が充填される。断熱材１３ａ−２は、低熱伝導率ガス、低熱伝導率液体などを備える。
配線基板１９の第２の面上には、パッケージの外部端子２２が配置される。パッケージの外部端子２２は、配線基板１９内の導電線２１及びボンディングワイヤ１６を介して、ＭＲＡＭチップ１１の外部端子１８に接続される。本例では、パッケージの外部端子２２は、導電バンプ（半田バンプなど）をイメージしているが、これに代えて、導電ピン（金属ピラーなど）を採用してもよい。
尚、本例において、メタルキャップ２３の一部又は全部をエポキシ樹脂などのモールド材により覆っても構わない。
このように、第３の実施例によれば、ＭＲＡＭチップの全部が図１の断熱領域１３としての断熱材１３ａ−１，１３ａ−２により覆われる。従って、例えば、実装工程時に、この不揮発性半導体記憶装置が高温環境下に置かれた場合に、熱ゆらぎによる磁気抵抗効果素子の参照層、もしくは記憶層の磁化方向反転を抑制することが出来る。
・ 第４の実施例
図５は、不揮発性半導体記憶装置の第４の実施例を示している。
本例も、メタルキャップ型パッケージに関する。
ＭＲＡＭチップ１１は、フリップチップ接続により、配線基板（例えば、エポキシ基板）１９の第１の面上に固定される。例えば、電極（半田バンプなど）２０は、ＭＲＡＭチップ１１の外部端子（パッド）１８に接続される。そして、ＭＲＡＭチップ１１の電極２０は、配線基板１９上の導電線２１に接続される。
ＭＲＡＭチップ１１の下面（電極２０側の表面）は、断熱材１３ａ−１により覆われる。即ち、ＭＲＡＭチップ１１と配線基板１９の間には、図１の断熱領域１３としての断熱材１３ａ−１が配置される。断熱材１３ａ−１は、シート状であるのが望ましい。
断熱材１３ａ−１は、例えば、低密度材料、低熱伝導率樹脂、低熱伝導率無機材料などを備える。また、断熱材１３ａ−１がシート状であるとき、断熱材１３ａ−１は、電極２０に対応する部分に、サイズＸの開口部を有しているのが望ましい。
また、断熱材１３ａ−１がシート状であるとき、断熱材１３ａ−１は、異方性導電膜としての機能を有していてもよい。この場合、異方性導電膜としては、ACF又はACPが使用される。ACF又はACPは、バインダと呼ばれる接着材料に導電性粒子を含む材料を備えるため、バインダとしては、熱伝導率が0.3Ｗ／ｍＫ以下の材料を使用する。
メタルキャップ２３は、配線基板１９上に搭載され、ＭＲＡＭチップ１１の上面及び側面を覆う。配線基板１９及びメタルキャップ２３により取り囲まれた領域は、図１の断熱領域１３として機能する。この領域内には、断熱材１３ａ−２が充填される。断熱材１３ａ−２は、低熱伝導率ガス、低熱伝導率液体などを備える。
配線基板１９の第２の面上には、パッケージの外部端子２２が配置される。パッケージの外部端子２２は、配線基板１９内の導電線２１を介して、ＭＲＡＭチップ１１の外部端子１８に接続される。本例では、パッケージの外部端子２２は、導電バンプ（半田バンプなど）をイメージしているが、これに代えて、導電ピン（金属ピラーなど）を採用してもよい。
尚、本例において、メタルキャップ２３の一部又は全部をエポキシ樹脂などのモールド材により覆っても構わない。
このように、第４の実施例によれば、ＭＲＡＭチップの全部が図１の断熱領域１３としての断熱材１３ａ−１，１３ａ−２により覆われる。従って、例えば、実装工程時に、この不揮発性半導体記憶装置が高温環境下に置かれた場合に、熱ゆらぎによる磁気抵抗効果素子の参照層、もしくは記憶層の磁化方向反転を抑制することが出来る。
[変形例]
上述の第１及び第２の実施例の変形例として、断熱材１３ａ，１３ａ−１，１３ａ−２内に、磁気シールド効果を有する金属粒子又は磁性粒子を含ませてもよい。また、これに代えて、又は、これと共に、モールド材１３ｂ内にも、磁気シールド効果を有する金属粒子又は磁性粒子を含ませてもよい。
また、上述の第３及び第４の実施例の変形例として、断熱材１３ａ−１，１３ａ−２内に、磁気シールド効果を有する金属粒子又は磁性粒子を含ませてもよい。
このように、外囲器に、磁気抵抗効果素子を熱から保護する効果と磁気シールド効果とを持たせることにより、熱や外部磁場などの外乱による記憶層の意図しない磁化反転を防止することができる。これにより、磁気ランダムアクセスメモリの信頼性のさらなる向上を図ることができる。
［製造方法］
第１乃至第４の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。
・ 第１の実施例（図２）の構造の製造方法
まず、図６に示すように、例えば、導電ペースト１５により、ＭＲＡＭチップ１１を、Ｃｕ（銅）−リードフレームのダイパッド１４上に固定する。次に、図７に示すように、ボンディングワイヤ１６により、ＭＲＡＭチップ１１の外部電極（パッド）１８とリードフレームとを接続する。
次に、図８に示すように、断熱材（例えば、発泡プラスチック）１３ａにより、ＭＲＡＭチップ１１を覆う。このステップは、例えば、金型を用いる樹脂封止技術を利用して行うことができる。
最後に、図９に示すように、断熱材１３ａを覆うモールド材１３ｂを形成する。モールド材１３ｂは、例えば、金型を用いる樹脂封止技術により形成可能である。また、これに代えて、断熱材１３ａの表面にモールド材１３ｂを塗布するステップを採用してもよい。
以上の工程により、不揮発性半導体記憶装置１が完成する。
この後、例えば、図１０に示すように、配線基板（例えば、プリント回路基板）２上に不揮発性半導体記憶装置１を搭載し、これをリフロー炉３内に配置する。そして、リフロー工程により、半田を溶融し、不揮発性半導体記憶装置１を配線基板２上に固定する。このリフロー工程による熱ゆらぎは、断熱材１３ａにより低減される。
・ 第２の実施例（図３）の構造の製造方法
まず、図１１に示すように、例えば、ＭＲＡＭチップ１１を、フリップチップ接続により、配線基板１９の第１の面上に固定する。次に、図１２に示すように、ＭＲＡＭチップ１１と配線基板１９との間に、断熱材（例えば、発泡プラスチック）１３ａ−１を充填する。断熱材１３ａ−１は、電極２０の間に満たされる。
次に、図１３に示すように、ＭＲＡＭチップ１１の上面及び側面を覆う断熱材（例えば、発泡プラスチック）１３ａ−２を形成する。断熱材１３ａ−２は、例えば、ＭＲＡＭチップ１１上から、断熱材１３ａ−２を構成する材料を滴下し、かつ、硬化させることにより形成可能である。
最後に、図１４に示すように、断熱材１３ａ−２を覆うモールド材１３ｂを形成する。モールド材１３ｂは、例えば、断熱材１３ａ−２の表面にモールド材１３ｂを塗布するステップを採用することにより形成可能である。
また、配線基板１９の第２の面上には、パッケージの外部端子（例えば、半田ボール）２２を形成する。
以上の工程により、不揮発性半導体記憶装置１が完成する。
この後、例えば、図１５に示すように、配線基板（例えば、プリント回路基板）２上に不揮発性半導体記憶装置１を搭載し、これをリフロー炉３内に配置する。そして、リフロー工程により、半田を溶融し、不揮発性半導体記憶装置１を配線基板２上に固定する。このリフロー工程による熱ゆらぎは、断熱材１３ａ−１，１３ａ−２により低減される。
・ 第３の実施例（図４）の構造の製造方法
まず、図１６に示すように、例えば、断熱材（例えば、断熱シート）１３ａ−１を、配線基板１９の第１の面上に配置する。また、この断熱材１３ａ−１上に、ＭＲＡＭチップ１１を配置する。次に、図１７に示すように、ボンディングワイヤ１６により、ＭＲＡＭチップ１１の外部電極（パッド）１８と配線基板１９の第１の面上の導電線２１とを接続する。
次に、図１８に示すように、メタルキャップ２３を配線基板１９の第１の面上に搭載する。この時、配線基板１９及びメタルキャップ２３により取り囲まれた領域内に、断熱材１３ａ−２を充填させる。断熱材１３ａ−２は、例えば、不活性ガスである。
尚、断熱材１３ａ−２は、メタルキャップ２３を配線基板１９の第１の面上に搭載すると同時に、配線基板１９及びメタルキャップ２３により取り囲まれた領域内に満たすことも可能であるし、メタルキャップ２３を配線基板１９の第１の面上に搭載した後に、配線基板１９及びメタルキャップ２３により取り囲まれた領域内に満たすことも可能である。
但し、後者の場合には、例えば、断熱材１３ａ−２としての不活性ガスを注入するための注入口を、メタルキャップ２３に設けておく必要がある。メタルキャップを断熱性の不活性ガス中にて封止する方法でもよい。
また、配線基板１９の第２の面上には、パッケージの外部端子（例えば、半田ボール）２２を形成する。
以上の工程により、不揮発性半導体記憶装置１が完成する。
この後、例えば、図１９に示すように、配線基板（例えば、プリント回路基板）２上に不揮発性半導体記憶装置１を搭載し、これをリフロー炉３内に配置する。そして、リフロー工程により、半田を溶融し、不揮発性半導体記憶装置１を配線基板２上に固定する。このリフロー工程による熱ゆらぎは、断熱材１３ａ−１，１３ａ−２により低減される。
・ 第４の実施例（図５）の構造の製造方法
まず、図２０に示すように、例えば、断熱材（例えば、断熱シート）１３ａ−１を、配線基板１９の第１の面上に配置する。断熱材１３ａ−１は、所定の位置に開口部を有する。また、例えば、ＭＲＡＭチップ１１を、フリップチップ接続により、配線基板１９の第１の面上に固定する。この時、図２１に示すように、ＭＲＡＭチップ１１の電極２０は、断熱材１３ａ−１の開口部Ｘを介して、配線基板１９の第１の面上の導電線２１に接続される。
次に、図２２に示すように、メタルキャップ２３を配線基板１９の第１の面上に搭載する。この時、配線基板１９及びメタルキャップ２３により取り囲まれた領域内に、断熱材１３ａ−２を充填させる。断熱材１３ａ−２は、例えば、不活性ガスである。
尚、断熱材１３ａ−２は、メタルキャップ２３を配線基板１９の第１の面上に搭載すると同時に、配線基板１９及びメタルキャップ２３により取り囲まれた領域内に満たすことも可能であるし、メタルキャップ２３を配線基板１９の第１の面上に搭載した後に、配線基板１９及びメタルキャップ２３により取り囲まれた領域内に満たすことも可能である。
但し、後者の場合には、例えば、断熱材１３ａ−２としての不活性ガスを注入するための注入口を、メタルキャップ２３に設けておく必要がある。
また、配線基板１９の第２の面上には、パッケージの外部端子（例えば、半田ボール）２２を形成する。
以上の工程により、不揮発性半導体記憶装置１が完成する。
この後、例えば、図２３に示すように、配線基板（例えば、プリント回路基板）２上に不揮発性半導体記憶装置１を搭載し、これをリフロー炉３内に配置する。そして、リフロー工程により、半田を溶融し、不揮発性半導体記憶装置１を配線基板２上に固定する。このリフロー工程による熱ゆらぎは、断熱材１３ａ−１，１３ａ−２により低減される。
［磁気ランダムアクセスメモリの構造例］
ＭＲＡＭチップ内の磁気ランダムアクセスメモリの構造例を説明する。
以下では、一例として、１つのメモリセルが１つの磁気抵抗効果素子と１つの選択トランジスタを備える１Ｔ１Ｒ型メモリセルアレイを説明する。
図２４は、１Ｔ１Ｒ型メモリセルアレイの等価回路の一例を示している。
メモリセルアレイ３０は、アレイ状に配置される複数のメモリセルＭＣを備える。１つのメモリセルＭＣは、１つの磁気抵抗効果素子Ｒと１つの選択トランジスタ（ＦＥＴ）ＳＷとを備える。
磁気抵抗効果素子Ｒと選択トランジスタＳＷは、直列接続され、その一端は、第１のビット線ＢＬ１に接続され、他端は、第２のビット線ＢＬ２に接続される。選択トランジスタＳＷの制御端子（ゲート端子）は、ワード線ＷＬに接続される。
第１のビット線ＢＬ１は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー３１に接続される。第２のビット線ＢＬ２は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー＆読み出し回路３２に接続される。
但し、第１のビット線ＢＬ１がビット線ドライバ／シンカー＆読み出し回路３２に接続され、第２のビット線ＢＬ２がビット線ドライバ／シンカー３１に接続されるように、変形することも可能である。
また、ビット線ドライバ／シンカー３１及びビット線ドライバ／シンカー＆読み出し回路３２の位置は、逆でもよいし、両者が同じ位置に配置されていてもよい。
ワード線ＷＬは、第２の方向に延び、その一端は、ワード線ドライバ３３に接続される。
図２５は、メモリセルの例を示している。
選択トランジスタＳＷは、半導体基板４１内のアクティブエリアＡＡ内に配置される。アクティブエリアＡＡは、半導体基板４１内の素子分離絶縁層４２により取り囲まれる。本例では、素子分離絶縁層４２は、ＳＴＩ(Shallow Trench Isolation)構造を有する。
選択トランジスタＳＷは、半導体基板４１内のソース／ドレイン拡散層４３ａ，４３ｂと、これらの間のチャネル上のゲート絶縁層４４と、ゲート絶縁層４４上のゲート電極４５とを備える。ゲート電極４５は、ワード線ＷＬとして機能する。
層間絶縁層４６は、選択トランジスタＳＷを覆う。層間絶縁層４６の上面は、平坦であり、下部電極４７は、層間絶縁層４６上に配置される。下部電極４７は、コンタクトプラグ４８を介して、選択トランジスタＳＷのソース／ドレイン拡散層４３ｂに接続される。
磁気抵抗効果素子Ｒは、下部電極４７上に配置される。また、上部電極４９は、磁気抵抗効果素子Ｒ上に配置される。上部電極４９は、例えば、磁気抵抗効果素子Ｒを加工するときのハードマスクとして機能する。
層間絶縁層５０は、層間絶縁層４６上に配置され、磁気抵抗効果素子Ｒを覆う。層間絶縁層５０の上面は、平坦であり、第１及び第２のビット線ＢＬ１，ＢＬ２は、層間絶縁層５０上に配置される。第１のビット線ＢＬ１は、上部電極４９に接続される。第２のビット線ＢＬ２は、コンタクトプラグ５１を介して、選択トランジスタＳＷのソース／ドレイン拡散層４３ａに接続される。
図２６は、磁気抵抗効果素子の第１の例を示している。
同図において、図２５に示す要素と同じ要素には同じ符号を付してある。
この磁気抵抗効果素子Ｒは、トップピン型である。
磁化方向が可変の記憶層（強磁性層）６１は、下部電極４７上に配置される。
記憶層６１は、垂直磁化膜を備える。垂直磁化膜は、例えば、Ｆｅ、Ｃｏ、Ｎｉから選択される元素と、Ｃｒ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ、Ｒｅ、Ａｕから選択される元素又はその合金とが積層される人工格子を有する。例えば、ＣｏとＰｔとが交互に積層される構造、ＣｏとＰｄが交互に積層される構造、ＣｏとＲｕが交互に積層される構造は、垂直磁化膜を構成する。
また、このような垂直磁化膜は、組成比や、磁性体と非磁性体の比率などにより磁化特性を調整可能である。また、Ｒｕ及び反強磁性体（例えば、ＰｔＭｎ、ＩｒＭｎなど）を組み合わせて垂直磁化膜を構成することも可能である。
下部電極４７は、記憶層６１の結晶配向を制御する材料を備える。例えば、下部電極４７は、Ｐｔ、Ｉｒ、Ｒｕ、Ｃｕなどであるのが望ましい。
拡散防止層６２は、記憶層６１上に配置され、界面磁性層６３は、拡散防止層６２上に配置される。トンネルバリア層６４は、界面磁性層６３上に配置される。また、界面磁性層６５は、トンネルバリア層６４上に配置され、拡散防止層６６は、界面磁性層６５上に配置される。磁化方向が不変の参照層（強磁性層）６７は、拡散防止層６６上に配置される。
トンネルバリア層６４は、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３などを備え、ＮａＣｌ構造を有する酸化物であるのが望ましい。
トンネルバリア層６４は、Ｆｅ、Ｃｏ、Ｎｉを主成分とする合金、例えば、アモルファスＣｏＦｅＢ上に形成すると、（１００）面に配向した結晶構造を得ることができる。即ち、トンネルバリア層６４の下地となる界面磁性層６３は、例えば、アモルファスＣｏＦｅＢであるのが望ましい。
参照層６７は、例えば、ＦｅＰｄ、ＦｅＰｔなどのＬ１o系規則合金を備える。また、このＬ１o系規則合金にＣｕなどの元素を加えれば、参照層６７の飽和磁化、異方性磁気エネルギー密度を調整可能である。
界面磁性層６３，６５は、大きなトンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto-Resistance）効果を得るために必要な層である。界面層磁性層６３，６５は、記憶層６１とトンネルバリア層（例えば、（１００）面に配向したＮａＣｌ構造の酸化物）６４との整合性、さらに、トンネルバリア層６４と参照層６７との整合性を良くすることを目的に設けられる。
従って、界面磁性層６３，６５は、トンネルバリア層６４との格子不整合が小さい材料とするのが望ましい。先に説明したアモルファスＣｏＦｅＢは、トンネルバリア層６４との格子不整合が小さい材料であるため、大きなＴＭＲ効果を得るのに望ましい。
上部電極（キャップ層）４９は、磁気抵抗効果素子Ｒをパターニングするときのハードマスクとして機能する材料、例えば、Ｒｕ、Ｔａなどを備える。
図２７は、磁気抵抗効果素子の第２の例を示している。
同図において、図２５に示す要素と同じ要素には同じ符号を付してある。
この磁気抵抗効果素子Ｒは、ボトムピン型である。
磁化方向が不変の参照層（強磁性層）６７は、下部電極４７上に配置される。拡散防止層６６は、参照層６７上に配置され、界面磁性層６５は、拡散防止層６６上に配置される。トンネルバリア層６４は、界面磁性層６５上に配置される。また、界面磁性層６３は、トンネルバリア層６４上に配置され、拡散防止層６２は、界面磁性層６３上に配置される。磁化方向が可変の記憶層（強磁性層）６１は、拡散防止層６２上に配置される。
記憶層６１及び参照層６７は、垂直磁化膜を備える。記憶層６１及び参照層６７の材料例は、第１の例（図２６）で説明したので、ここでの説明を省略する。
また、下部電極４７、拡散防止層６２、界面磁性層６３、トンネルバリア層６４、界面磁性層６５、拡散防止層６６及び上部電極４９の材料例についても、第１の例（図２６）で説明したので、ここでの説明を省略する。
尚、磁気抵抗効果素子Ｒは、第１及び第２の例に限定されるものではなく、様々な形態をとることが可能である。
また、上述の磁気抵抗効果素子Ｒを製造するに当たっては、例えば、公知の堆積技術、エッチング技術を利用することが可能である。但し、磁気抵抗効果素子Ｒをパターニングするときは、加工精度を向上させるため、例えば、ＩＢＥ（Ion beam etching）、ＲＩＥ（Reactive Ion beam etching）、あるいは、ＧＣＩＢ（Gas cluster Ion beam etching）を利用する。
また、これらの方法により磁気抵抗効果素子Ｒをパターニングするとき、磁気抵抗効果素子Ｒの側壁に、再付着層（Re-deposition layer）としての残渣が形成されることが知られている。そのため、その残渣の絶縁化や、残渣が発生しないような磁気抵抗効果素子Ｒのテーパー角（積層構造内の各層の膜面と側面とのなす角度）、加工条件（ガスの種類など）を最適化することが必要である。
また、残渣に対しては、記憶層６１のサイズと参照層６７のサイズを異ならせ、両者のパターニングを別々に行うといった手法も有効である。
［その他］
本実施例は、ＭＲＡＭチップを備える不揮発性半導体記憶装置について説明したが、熱ゆらぎが問題となるような他の半導体チップ（例えば、ＣＭＯＳセンサー、MEMSセンサー、温度・圧力センサー等）などに上述の基本思想を適用することも可能である。
［むすび］
実施形態によれば、書き込み電流の低減と熱的安定性の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１： ＭＲＡＭチップ、 １２： 外囲器、 １３ａ，１３ｂ，１３ａ−１，１３ａ−２： 断熱領域、 １４： ダイパッド、 １５： 導電ペースト、 １６： ボンディングワイヤ、 １７： インナーリード、 １８： チップの外部端子、 １９： 配線基板、 ２０： 電極、 ２１： 導電線、 ２２： パッケージの外部端子、 ２３： メタルキャップ、 ３０： メモリセルアレイ、 ３１： ビット線ドライバ／シンカー、 ３２： ビット線ドライバ／シンカー＆読み出し回路、 ３３： ワード線ドライバ、 ４１： 半導体基板、 ４２： 素子分離絶縁層、 ４３ａ，４３ｂ： ソース／ドレイン拡散層、 ４４： ゲート絶縁層、 ４５： ゲート電極、 ４６，５０： 層間絶縁層、 ４７： 下部電極、 ４８，５１： コンタクトプラグ、 ４９： 上部電極、 ６１： 記憶層、 ６３，６５： 界面磁性層、 ６４： トンネルバリア層、 ６７： 参照層、 Ｒ： 磁気抵抗効果素子、 ＷＬ： ワード線、 ＢＬ１，ＢＬ２： ビット線。

Claims (7)

  1. 磁化方向が不変の参照層、磁化方向が可変の記憶層、及び、これらの間の非磁性層を有する磁気抵抗効果素子を備えるＭＲＡＭチップと、
    前記ＭＲＡＭチップを覆う断熱領域及び前記断熱領域を覆うモールド材を備える外囲器とを具備し、
    前記断熱領域は、０．３Ｗ／ｍＫ以下の熱伝導率を有し、
    前記断熱領域は、前記ＭＲＡＭチップの下面を覆う第１の領域と、前記ＭＲＡＭチップの上面を覆う第２の領域とを備え、
    前記第１及び第２の領域は、互いに異なる材料を有する
    不揮発性半導体記憶装置。
  2. 磁化方向が不変の参照層、磁化方向が可変の記憶層、及び、これらの間の非磁性層を有する磁気抵抗効果素子を備えるＭＲＡＭチップと、
    前記ＭＲＡＭチップの一部または全部を覆い、断熱領域を有する外囲器を具備し、
    前記断熱領域は、前記ＭＲＡＭチップの下面を覆う第１の領域と、前記ＭＲＡＭチップの上面を覆う第２の領域を備え、
    前記第１及び第２の領域は、互いに異なる材料を有する不揮発性半導体記憶装置。
  3. 前記断熱領域は、０．３Ｗ／ｍＫ以下の熱伝導率を有する請求項２に記載の不揮発性半導体記憶装置。
  4. 前記外囲器は、前記断熱領域を覆うモールド材をさらに備える請求項２に記載の不揮発性半導体記憶装置。
  5. 前記モールド材は、金属粒子又は磁性粒子を含む請求項４に記載の不揮発性半導体記憶装置。
  6. 前記断熱領域は、金属粒子または磁性粒子を含む請求項２に記載の不揮発性半導体記憶装置。
  7. 請求項１に記載の不揮発性半導体記憶装置の実装方法において、
    前記記憶層の前記磁化方向が予め決められた向きに設定された前記ＭＲＡＭチップを覆う前記外囲器を配線基板上に搭載する工程と、
    前記外囲器が搭載された前記配線基板をリフロー炉内に配置する工程と
    を具備する不揮発性半導体記憶装置の実装方法。
JP2012178069A 2012-08-10 2012-08-10 不揮発性半導体記憶装置 Expired - Fee Related JP5813596B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012178069A JP5813596B2 (ja) 2012-08-10 2012-08-10 不揮発性半導体記憶装置
US13/789,105 US20140042568A1 (en) 2012-08-10 2013-03-07 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012178069A JP5813596B2 (ja) 2012-08-10 2012-08-10 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2014036192A JP2014036192A (ja) 2014-02-24
JP5813596B2 true JP5813596B2 (ja) 2015-11-17

Family

ID=50065581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012178069A Expired - Fee Related JP5813596B2 (ja) 2012-08-10 2012-08-10 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US20140042568A1 (ja)
JP (1) JP5813596B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015206299B4 (de) * 2014-04-24 2023-08-31 Continental Automotive Technologies GmbH Über Leiterplatte auf Leadframe verschaltete Sensorschaltung
JP6496036B2 (ja) * 2015-04-27 2019-04-03 東芝メモリ株式会社 磁気メモリ装置
KR102354370B1 (ko) 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
JP2017224663A (ja) * 2016-06-14 2017-12-21 Tdk株式会社 磁気記録装置の製造方法および磁気記録装置
US20190178904A1 (en) * 2017-12-11 2019-06-13 Honeywell International Inc. Device, system and method for stress-sensitive component isolation in severe environments
US11139341B2 (en) 2018-06-18 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Protection of MRAM from external magnetic field using magnetic-field-shielding structure
US11088083B2 (en) * 2018-06-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. DC and AC magnetic field protection for MRAM device using magnetic-field-shielding structure
US20240047230A1 (en) 2020-12-22 2024-02-08 Resonac Corporation Method for manufacturing semiconductor device
CN119409905A (zh) 2020-12-22 2025-02-11 株式会社力森诺科 组合物及片材

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01101655A (ja) * 1987-10-15 1989-04-19 Nec Corp 半導体装置のパッケージ
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
JP3866178B2 (ja) * 2002-10-08 2007-01-10 株式会社ルネサステクノロジ Ｉｃカード
JP2004349476A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 半導体装置
JP2005252185A (ja) * 2004-03-08 2005-09-15 Fujitsu Ltd 素子基板間介装用シートおよび素子基板間介装用シートを用いた回路製造方法
US7808087B2 (en) * 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
JP5298413B2 (ja) * 2006-08-30 2013-09-25 富士通株式会社 電子装置
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
DE102007017641A1 (de) * 2007-04-13 2008-10-16 Infineon Technologies Ag Aushärtung von Schichten am Halbleitermodul mittels elektromagnetischer Felder
US7902644B2 (en) * 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
JP2009266258A (ja) * 2008-04-22 2009-11-12 Hitachi Ltd 半導体装置
JP2009295959A (ja) * 2008-05-09 2009-12-17 Panasonic Corp 半導体装置及びその製造方法
JP5425461B2 (ja) * 2008-12-26 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5470602B2 (ja) * 2009-04-01 2014-04-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
WO2011046091A1 (ja) * 2009-10-13 2011-04-21 日本電気株式会社 磁性体装置
CN102339763B (zh) * 2010-07-21 2016-01-27 飞思卡尔半导体公司 装配集成电路器件的方法
US20130320514A1 (en) * 2012-06-04 2013-12-05 Texas Instruments Incorporated Package-in-Package for High Heat Dissipation Having Leadframes and Wire Bonds

Also Published As

Publication number Publication date
US20140042568A1 (en) 2014-02-13
JP2014036192A (ja) 2014-02-24

Similar Documents

Publication Publication Date Title
JP5813596B2 (ja) 不揮発性半導体記憶装置
US10388629B2 (en) Semiconductor device
CN106104830B (zh) 用于多步骤磁性隧道结(mtj)蚀刻的替代导电硬掩模
JP6010005B2 (ja) 半導体装置及びその製造方法
TWI395356B (zh) 使用保護側壁鈍化之磁性元件
TWI533352B (zh) 形成磁性穿隧接面結構的方法以及使用該方法形成磁性隨機存取記憶體的方法
US9780297B2 (en) Electronic device having a variable resistance element with a protection layer and method for fabricating the same
TWI569485B (zh) 磁阻元件
US8803266B2 (en) Storage nodes, magnetic memory devices, and methods of manufacturing the same
US10211396B2 (en) Semiconductor device having magnetic tunnel junction structure and method of fabricating the same
US9830967B2 (en) Electronic device including a semiconductor memory
KR20040038420A (ko) 자기 메모리 및 그 제조 방법
TWI748193B (zh) 記憶體裝置
KR100390978B1 (ko) 마그네틱 램
JP2013153232A (ja) 半導体記憶装置
KR100520175B1 (ko) 반도체소자의 제조방법
CN110875421B (zh) 磁阻式存储单元及其制造方法
JP5824907B2 (ja) 磁気抵抗素子及び磁気記憶装置
KR100481876B1 (ko) 자기 터널 접합을 구비하는 자기 메모리 및 그 제조 방법
CN114447216A (zh) 一种磁阻式随机存取存储器及其制造方法
JP2005311368A (ja) 磁気ランダムアクセスメモリおよびその製造方法
KR20020046037A (ko) 반도체소자의 제조방법
WO2022095033A1 (zh) 自旋轨道矩磁存储器及其制作方法、存储设备
TW201719647A (zh) 實施增強磁性記憶體單元
KR20240152065A (ko) 자기 메모리 장치 및 그의 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131226

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140828

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150916

R151 Written notification of patent or utility model registration

Ref document number: 5813596

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees