JP5812814B2 - 発光素子の駆動回路およびそれを用いた発光装置および電子機器 - Google Patents

Description

本発明は、発光素子の駆動回路に関する。

近年、液晶パネルのバックライトや照明機器として、ＬＥＤ（発光ダイオード）をはじめとする発光素子を利用した発光装置が利用される。図１は、本発明者が検討した発光装置の構成を示す回路図である。発光装置２ｒは、複数のＬＥＤストリング６＿１〜６＿ｎと、その駆動回路１００ｒ、出力回路１０２、ホストプロセッサ３を備える。

各ＬＥＤストリング６は、直列に接続された複数のＬＥＤを含む。ＤＣ／ＤＣコンバータ４ｒは、入力電圧Ｖ_ＩＮを昇圧してＬＥＤストリング６＿１〜６＿ｎの一端に駆動電圧Ｖ_ＯＵＴを供給する。

駆動回路１００ｒは、ＬＥＤストリング６＿１〜６＿ｎごとに設けられた電流源ＣＳ_１〜ＣＳ_ｎを備える。各電流源ＣＳ_ｉは、対応するＬＥＤストリング６＿ｉに、目標輝度に応じた駆動電流Ｉ_ＬＥＤｉを供給する。

駆動回路１００ｒの一部と出力回路１０２は、ＤＣ／ＤＣコンバータ４ｒを構成する。出力回路１０２は、インダクタＬ１、スイッチングトランジスタＭ１、整流ダイオードＤ１、出力キャパシタＣ１、抵抗Ｒ１、Ｒ２、検出抵抗Ｒｓを含む。駆動回路１００ｒは、スイッチングトランジスタＭ１のオン、オフのデューティ比を制御することにより、駆動電圧Ｖ_ＯＵＴを調節する。具体的には、複数チャンネルのＬＥＤストリング６＿１〜６＿ｎそれぞれのカソード端子の電圧Ｖ_ＬＥＤ１〜Ｖ_ＬＥＤｎのうち最も低い電圧が所定の基準電圧Ｖ_ＲＥＦと一致するように、スイッチングトランジスタＭ１のデューティ比をフィードバック制御する。

フィードバック端子（ＦＢ端子ともいう）には、位相補償用の抵抗Ｒ_ＦＢおよびキャパシタＣ_ＦＢが接続される。誤差増幅器１０はトランスコンダクタンスアンプであり、カソード端子の電圧Ｖ_ＬＥＤ１〜Ｖ_ＬＥＤｎのうち最も低い電圧が所定の基準電圧Ｖ_ＲＥＦの誤差を増幅し、誤差に応じた電流を生成して、フィードバック端子_ＦＢにフィードバック電圧Ｖ_ＦＢを発生させる。

ＤＣ／ＤＣコンバータ制御部１４は、パルス変調器２０、ドライバ３０を含む。
パルス変調器２０は、フィードバック電圧Ｖ_ＦＢを受け、フィードバック電圧Ｖ_ＦＢにもとづいて、スイッチングトランジスタＭ１を駆動するためのパルス信号Ｓ_ＰＷＭを生成する。図１のパルス変調器２０は、いわゆるピーク電流モードのパルス幅変調器である。ソフトスタート回路２２は、ホストプロセッサ３からのスタンバイ信号に応じて、時間とともに上昇するソフトスタート電圧Ｖ_ＳＳを生成する。コンパレータ２４は、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍに応じた検出信号Ｖ_ＣＳを、フィードバック電圧Ｖ_ＦＢとソフトスタート電圧Ｖ_ＳＳのうち低い電圧と比較し、比較結果に応じたオフ信号Ｓ_ＯＦＦを生成する。スロープ補償回路２８は、検出信号Ｖ_ＣＳにスロープ信号Ｖ_{ＳＬＯＰＥ}を重畳する。

ロジック部２６は、オフ信号Ｓ_ＯＦＦがアサートされると、パルス信号Ｓ_ＰＷＭを、スイッチングトランジスタＭ１のオフに対応するレベル（以下、オフレベルという）に遷移させる。また所定のクロック信号と同期して、あるいは所定のオフ時間経過後に、パルス信号Ｓ_ＰＷＭをスイッチングトランジスタＭ１のオンに対応するレベル（以下、オンレベルという）に遷移させる。

ドライバ３０は、ロジック部２６からのパルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。

特開２００８−１８６６６８号公報

こうした発光装置２ｒにおいて、ＬＥＤストリング６の輝度を調節するために、駆動電流Ｉ_ＬＥＤをＰＷＭ（Pulse Width Modulation）制御する場合がある。具体的には、ホストプロセッサ３は、各チャンネルのＬＥＤストリング６の輝度に応じたデューティ比を有するパルス調光信号ＰＷＭ_１〜ＰＷＭ_ｎを生成する。各チャンネルの電流源ＣＳ_１〜ＣＳ_ｎは、対応するパルス調光信号ＰＷＭ_１〜ＰＷＭ_ｎにもとづいてスイッチング制御される。このような制御を、バースト調光、バースト制御とも称する。

バースト調光を行う場合、あるチャンネルの電流源ＣＳ_ｉがオフとなる期間、そのチャンネルのＬＥＤストリング６のカソード端子の電位Ｖ_ＬＥＤｉは、ハイレベル電圧にプルアップされて、フィードバックの対象から外される。なぜならそのチャンネルのカソード端子Ｖ_ＬＥＤｉは、負荷の状態とは無関係のレベルをとるからである。

すべてのチャンネルの電流源ＣＳ_１〜ＣＳ_ｎが同時にオフとなる期間、全チャンネルオフ信号ＰＷＭ＿ＡＬＬ＿Ｌ（以下、ＰＷＭ＿ＡＬＬ＿Ｌ信号という）がアサート（ハイレベル）される。ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされると、駆動回路１００ｒは、スイッチングトランジスタＭ１のスイッチングを停止する。具体的には、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされると、ドライバ３０の出力はローレベルに固定され、スイッチングトランジスタＭ１がオフとなる。またＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる期間、スイッチＳＷ１、ＳＷ２がオフとなり、ＦＢ端子がハイインピーダンスとなって、フィードバック電圧Ｖ_ＦＢが保存される。

ここでＤＣ／ＤＣコンバータ４ｒの出力ラインと接地ラインの間には、出力電圧Ｖ_ＯＵＴを分圧するための抵抗Ｒ１、Ｒ１や、放電抵抗Ｒ３が設けられ、それらの抵抗Ｒ１〜Ｒ３を介した放電により、出力電圧Ｖ_ＯＵＴは時間とともに低下していく。フィードバック電圧Ｖ_ＦＢも、リークによって時間とともに低下する。

その後、いずれかのチャンネルの電流源ＣＳに対するパルス調光信号ＰＷＭがアサートされると、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされ、スイッチングトランジスタＭ１のスイッチングが再開される。

スイッチングの再開時には、ソフトスタート電圧Ｖ_ＳＳはフィードバック電圧Ｖ_ＦＢよりも高い電圧となっており、ソフトスタート制御は無効である。したがって、スイッチング再開時に駆動電圧Ｖ_ＯＵＴが低下していると、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１に制限がかからず、インダクタＬ１に突入電流が流れてしまう。この対策として、電流容量の大きなインダクタＬ１を用いるとコストが高くなってしまう。なお以上の考察を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば、上記考察自体が、本出願人がはじめて想到したものである。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、バースト調光の再点灯時の突入電流を抑制可能な駆動回路の提供にある。

本発明のある態様は、ｎ個（ｎは自然数）の発光素子の共通接続された第１端子に駆動電圧を生成するためのＤＣ／ＤＣコンバータを制御するとともに、ｎ個の発光素子それぞれに駆動電流を供給する駆動回路に関する。この駆動回路は、ｎ個の駆動端子と、ｎ個の電流源と、誤差増幅器と、フィードバック端子と、第１サンプルホールド回路と、パルス変調器と、第２サンプルホールド回路と、コンパレータと、ＤＣ／ＤＣコンバータ制御部と、を備える。
ｎ個の駆動端子は、それぞれが発光素子ごとに設けられ、それぞれが対応する発光素子の第２端子と接続される。ｎ個の電流源は、それぞれが駆動端子ごとに設けられ、それぞれが対応するパルス調光信号を受け、対応するパルス調光信号がアサートされる期間、対応する駆動端子を介して対応する発光素子に駆動電流を供給する。フィードバック端子には、フィードバックキャパシタが接続される。誤差増幅器は、ｎ個の駆動端子それぞれの電圧のうち最も低い電圧と、所定の基準電圧との誤差を増幅して誤差信号を生成し、当該誤差信号に応じて、フィードバック端子に生ずるフィードバック電圧を変化させる。第１サンプルホールド回路は、ｎ個の電流源に対するｎ個のパルス調光信号がすべてネゲートされるときにアサートされ、少なくともひとつのパルス調光信号がアサートされるときにネゲートされる全チャンネルオフ信号を受け、全チャンネルオフ信号がアサートされるタイミングにおいて、フィードバック電圧をサンプルホールドする。第２サンプルホールド回路は、駆動電圧に応じた検出電圧を、全チャンネルオフ信号がアサートされるタイミングにおいてサンプリングし、サンプリングされた検出電圧に応じたしきい値電圧を出力する。コンパレータは、検出電圧をしきい値電圧と比較し、検出電圧の方が低いときにアサートされる比較信号を生成する。
ＤＣ／ＤＣコンバータ制御部は、パルス変調器を含む。パルス変調器は、（i）全チャンネルオフ信号がネゲートされるとき、少なくともフィードバック端子に生ずるフィードバック電圧にもとづき、(ii)全チャンネルオフ信号がアサートされるとき、第１サンプルホールド回路によりサンプルホールドされたフィードバック電圧にもとづいて、パルス信号を生成する。ＤＣ／ＤＣコンバータ制御部は、比較信号がアサートされるとき、または全チャンネルオフ信号がネゲートされるとき、パルス信号にもとづきＤＣ／ＤＣコンバータのスイッチングトランジスタを駆動し、それ以外のとき、スイッチングトランジスタの駆動を停止する。

この態様によると、全チャンネルオフ信号がアサートされると、そのタイミングにおけるフィードバック電圧がサンプルホールドされるとともに、そのときの駆動電圧に応じた検出電圧がホールドされ、しきい値電圧が生成される。そして、ＤＣ／ＤＣコンバータは、検出電圧がしきい値電圧付近に保たれるように、間欠的に動作する。つまり、間欠動作中、駆動電圧は、その直前の電圧レベルと実質的に同じレベルを維持する。
その後、少なくともひとつのチャンネルのパルス調光信号がアサートされると、通常の動作モードに移行する。このとき、フィードバック電圧および駆動電圧はいずれも、全チャンネルオフ信号がアサートされる前の状態と同じ電圧レベルをとっている。ＤＣ／ＤＣコンバータの動作再開時において、ＤＣ／ＤＣコンバータのインダクタに突入電流が流れるのを防止できる。

本発明の別の態様は、発光装置に関する。発光装置は、ｎ個（ｎは自然数）の発光素子と、ｎ個の発光素子の共通接続された一端に駆動電圧を供給するＤＣ／ＤＣコンバータの出力回路と、ＤＣ／ＤＣコンバータを制御するとともに、ｎ個の発光素子それぞれに駆動電流を供給する上述の駆動回路と、を備える。

本発明のさらに別の態様は、電子機器に関する。電子機器は、液晶パネルと、液晶パネルのバックライトとして設けられた上述の発光装置と、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、バースト調光の再点灯時の突入電流を抑制可能な制御回路の提供にある。

本発明者が検討した発光装置の構成を示す回路図である。 実施の形態に係る電子機器の構成を示す回路図である。 図３（ａ）、（ｂ）は、第１サンプルホールド回路および第２サンプルホールド回路の構成例を示す回路図である。 図２の駆動回路の動作を示す波形図である。 第１の変形例に係る駆動回路の構成の一部を示す回路図である。 第２の変形例に係る駆動回路の構成の一部を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る電子機器１の構成を示す回路図である。電子機器１は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話端末、ＰＤＡ（Personal Digital Assistant）、ポータブルオーディオプレイヤなどの電池駆動型の機器であり、発光装置２、ホストプロセッサ３、ＬＣＤ（Liquid Crystal Display）パネル５などを備える。発光装置２はＬＣＤパネル５のバックライトとして設けられる。ホストプロセッサ３は、電子機器１全体を制御するＩＣ（Integrated Circuit）である。

発光装置２は、主としてｎチャンネルのＬＥＤストリング６＿１〜６＿ｎと、駆動回路１００と、出力回路１０２と、を備える。駆動回路１００の一部と出力回路１０２は、入力電圧Ｖ_ＩＮを昇圧し、ＬＥＤストリング６の共通に接続された一端（アノード）に駆動電圧Ｖ_ＯＵＴを供給するＤＣ／ＤＣコンバータ４を形成する。

出力回路１０２は、インダクタＬ１、スイッチングトランジスタＭ１、整流ダイオードＤ１、出力キャパシタＣ１、抵抗Ｒ１、Ｒ２、検出抵抗Ｒｓを含む。出力回路１０２のトポロジーは一般的なものであるため説明を省略する。スイッチングトランジスタＭ１のゲートは、出力端子（ＯＵＴ端子）と接続され、検出抵抗Ｒｓに生ずる検出信号Ｖ_ＣＳは、電流検出端子（ＣＳ端子）に入力される。

駆動回路１００は、スイッチングトランジスタＭ１のオン、オフのデューティ比を制御することにより、駆動電圧Ｖ_ＯＵＴを調節する。具体的には、複数チャンネルのＬＥＤストリング６＿１〜６＿ｎそれぞれのカソード端子の電圧Ｖ_ＬＥＤ１〜Ｖ_ＬＥＤｎのうち最も低い電圧が所定の基準電圧Ｖ_ＲＥＦと一致するように、スイッチングトランジスタＭ１のデューティ比をフィードバック制御する。

駆動回路１００は、ひとつ、あるいは複数の半導体基板上に一体集積化された機能ＩＣであり、ｎ個（ｎは自然数）のＬＥＤストリング６＿１〜６＿ｎの共通接続された第１端子（アノード）に駆動電圧Ｖ_ＯＵＴを供給するＤＣ／ＤＣコンバータ４を制御するとともに、ｎ個のＬＥＤストリング６＿１〜６＿ｎそれぞれに駆動電流Ｉ_ＬＥＤ１〜Ｉ_ＬＥＤｎを供給する。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。あるいは駆動回路１００は、複数の半導体基板に分割して構成されてもよい。

駆動回路１００は、ｎ個の駆動端子ＬＥＤ_１〜ＬＥＤ_ｎ（以下、ＬＥＤ端子ともいう）、ｎ個の電流源ＣＳ_１〜ＣＳ_ｎ、誤差増幅器１０、フィードバック端子ＦＢ（以下、ＦＢ端子ともいう）、第１サンプルホールド回路４０と、セレクタ１６と、ＤＣ／ＤＣコンバータ制御部１４と、第２サンプルホールド回路５０と、コンパレータ６０と、を備える。

ｎ個のＬＥＤ端子ＬＥＤ_１〜ＬＥＤ_ｎは、それぞれがＬＥＤストリング６＿１〜６＿ｎごとに設けられ、ｉ番目のＬＥＤ端子ＬＥＤ_ｉは、対応するＬＥＤストリング６＿ｉの第２端子（カソード）と接続される。

ｎ個の電流源ＣＳ_１〜ＣＳ_ｎは、それぞれがＬＥＤ端子ＬＥＤ_１〜ＬＥＤ_ｎごとに設けられる。ｉ番目の電流源ＣＳ_ｉは、対応するパルス調光信号ＰＷＭ_ｉを受け、対応するパルス調光信号ＰＷＭ_ｉがアサート（本実施の形態においてハイレベル）される期間、対応するＬＥＤ端子ＬＥＤ_ｉを介して、対応するＬＥＤストリング６＿ｉに駆動電流Ｉ_ＬＥＤｉを供給する。

誤差増幅器１０は、ｎ個のＬＥＤ端子ＬＥＤ_１〜ＬＥＤ_ｎそれぞれの電圧Ｖ_ＬＥＤ１〜Ｖ_ＬＥＤｎのうち最も低い電圧と、所定の基準電圧Ｖ_ＲＥＦとの誤差を増幅する。ＦＢ端子と、外部の接地端子の間には、位相補償用のフィードバックキャパシタＣ_ＦＢおよびフィードバック抵抗Ｒ_ＦＢが直列に設けられる。

論理ゲート１２は、ｎ個のパルス調光信号ＰＷＭ_１〜ＰＷＭ_ｎにもとづいて、全チャンネルオフ信号（以下、ＰＷＭ＿ＡＬＬ＿Ｌ信号ともいう）を生成する。ＰＷＭ＿ＡＬＬ＿Ｌ信号は、すべてのチャンネルのパルス調光信号ＰＷＭ_１〜ＰＷＭ_ｎがネゲート（本実施の形態においてローレベル）されるときに、アサートされる。たとえば論理ゲート１２は、ｎ個のパルス調光信号ＰＷＭ_１〜ＰＷＭ_ｎの否定論理和を生成するＮＯＲゲートを含む。

第１サンプルホールド回路４０は、ＦＢ端子に生ずるフィードバック電圧Ｖ_ＦＢと、ＰＷＭ＿ＡＬＬ＿Ｌ信号を受ける。第１サンプルホールド回路４０は、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミング、つまりそのポジティブエッジにタイミングにおいて、フィードバック電圧Ｖ_ＦＢをサンプルホールドする。

セレクタ１６は、ＦＢ端子に印加する信号を切りかえるために設けられる。駆動回路１００の状態は、ＰＷＭ＿ＡＬＬ＿Ｌ信号に応じて、セレクタ１６によって切りかえられる。
ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、駆動回路１００は第１状態となる。第１状態において、ＦＢ端子には、誤差増幅器１０により生成される、基準電圧Ｖ_ＲＥＦと最も低いＬＥＤ端子の電圧Ｖ_ＬＥＤの誤差に応じた誤差信号が印加される。ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、駆動回路１００は第２状態となり、ＦＢ端子には、第１サンプルホールド回路４０の出力信号Ｖ_ＦＢ＿Ｈが印加される。

たとえばセレクタ１６は、２入力１出力を有するスイッチを含む。このスイッチの出力端子はＦＢ端子と接続され、その第１入力端子には、誤差増幅器１０の出力信号が入力され、その第２入力端子には、第１サンプルホールド回路４０の出力信号Ｖ_ＦＢ＿Ｈが入力される。セレクタ１６のスイッチは、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、誤差増幅器１０の出力信号を選択し、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、第１サンプルホールド回路４０の出力信号Ｖ_ＦＢ＿Ｈを選択する。

出力回路１０２の抵抗Ｒ１、Ｒ２は、駆動電圧Ｖ_ＯＵＴを分圧し、検出電圧Ｖ_ＯＵＴ’を生成する。検出電圧Ｖ_ＯＵＴ’は、駆動回路１００のＯＶＰ（過電圧保護）端子に入力される。

第２サンプルホールド回路５０は、駆動電圧Ｖ_ＯＵＴに応じた検出電圧Ｖ_ＯＵＴ’を、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングにおいてサンプリングし、サンプリングされた検出電圧Ｖ_ＯＵＴ’に応じたしきい値電圧Ｖ_ＴＨを出力する。論理ゲート５１は、第２サンプルホールド回路５０に入力されるＰＷＭ＿ＡＬＬ＿Ｌ信号を、後述のＳＳ＿ＥＮＤ信号でマスクする。これにより、ソフトスタートが完了する前は、ＰＷＭ＿ＡＬＬ＿Ｌ信号に応じたサンプリングが行われないことになる。

本実施の形態において、第２サンプルホールド回路５０は、しきい値電圧Ｖ_ＴＨを、サンプリングされた検出電圧Ｖ_ＯＵＴ’よりも所定の電圧幅ΔＶだけ高いレベルとする。変形例において、第２サンプルホールド回路５０は、しきい値電圧Ｖ_ＴＨを、サンプリングされた検出電圧Ｖ_ＯＵＴ’と同じレベルとしてもよい。

コンパレータ６０は、検出電圧Ｖ_ＯＵＴ’をしきい値電圧Ｖ_ＴＨと比較し、検出電圧Ｖ_ＯＵＴ’の方が低いときにアサートされ、検出電圧Ｖ_ＯＵＴ’の方が高いときにネゲートされる比較信号Ｓ１を生成する。コンパレータ６０はヒステリシスコンパレータであってもよい。

ＤＣ／ＤＣコンバータ制御部１４は、パルス変調器２０、ドライバ３０、停止回路３２を含む。パルス変調器２０は、少なくともフィードバック電圧Ｖ_ＦＢにもとづいてパルス信号Ｓ_ＰＷＭを生成する。パルス変調器２０は、比較信号Ｓ１がアサートされるとき、またはＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、パルス信号Ｓ_ＰＷＭにもとづき、ＤＣ／ＤＣコンバータ４のスイッチングトランジスタＭ１を駆動する。パルス変調器２０はそれ以外のとき、言い換えれば、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときに、スイッチングトランジスタＭ１の駆動を停止する。

パルス変調器２０は、ピーク電流モードの変調器であり、ソフトスタート回路２２、コンパレータ２４、ロジック部２６、スロープ補償回路２８、ドライバ３０を備える。パルス変調器２０の構成および動作は、図１を参照して説明した通りである。

ソフトスタート回路２２は、ホストプロセッサ３からのスタンバイ信号に応答して、時間とともに上昇するソフトスタート電圧Ｖ_ＳＳを生成する。ソフトスタート電圧Ｖ_ＳＳの遷移が終了すると、ソフトスタート終了信号（ＳＳ＿ＥＮＤ信号）がアサートされる。

コンパレータ２４は、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍに応じた検出信号Ｖ_ＣＳを、フィードバック電圧Ｖ_ＦＢとソフトスタート電圧Ｖ_ＳＳのうち低い電圧と比較し、比較結果に応じたオフ信号Ｓ_ＯＦＦを生成する。スロープ補償回路２８は、検出信号Ｖ_ＣＳにスロープ信号Ｖ_{ＳＬＯＰＥ}を重畳する。

ロジック部２６は、オフ信号Ｓ_ＯＦＦがアサートされると、パルス信号Ｓ_ＰＷＭを、スイッチングトランジスタＭ１のオフに対応するレベル（以下、オフレベルという）に遷移させる。また所定のクロック信号と同期して、あるいは所定のオフ時間経過後に、パルス信号Ｓ_ＰＷＭをスイッチングトランジスタＭ１のオンに対応するレベル（以下、オンレベルという）に遷移させる。

ドライバ３０は、ロジック部２６からのパルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。

停止回路３２は、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときに、ＤＣ／ＤＣコンバータ制御部１４によるスイッチングトランジスタＭ１の駆動を停止するために設けられる。

停止回路３２は、比較信号Ｓ１がアサートされるとき、またはＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、アサート（ハイレベル）される制御信号Ｓ２を生成する。制御信号Ｓ２は、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、ネゲート（ローレベル）される。

ドライバ３０は、制御信号Ｓ２がアサートされるときイネーブル状態となり、パルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１を駆動する。制御信号Ｓ２がネゲートされるときドライバ３０はディスエーブル状態であり、スイッチングトランジスタＭ１のスイッチングを停止する。
図１と同様に、ＦＢ端子とコンパレータ２４の間にスイッチ（ＳＷ２：不図示）を設けてもよい。この場合、制御信号Ｓ２がアサートされるときスイッチＳＷ２はオン、ネゲートされるときオフする。

当然ながら、停止回路３２の構成は図２のそれには限定されない。たとえば停止回路３２は、比較信号Ｓ１の反転信号＃Ｓ１と、ＰＷＭ＿ＡＬＬ＿Ｌ信号の否定論理積にもとづいて、制御信号Ｓ２を生成してもよい。

なお、パルス変調器２０の構成は特に限定されず、平均電流モード、電圧モードなど別の変調器であってもよい。同様に停止回路３２の構成も図２のそれに限定されず、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときに、スイッチングトランジスタＭ１のゲート信号がオフレベルに固定できればよい。

図３（ａ）、（ｂ）は、第１サンプルホールド回路４０および第２サンプルホールド回路５０の構成例を示す回路図である。図３（ａ）に示すように、第１サンプルホールド回路４０は、第１Ａ／Ｄコンバータ４２、第１ラッチ回路４４、第１Ｄ／Ａコンバータ４６で構成できる。第１Ａ／Ｄコンバータ４２は、ＦＢ端子に生ずるフィードバック電圧Ｖ_ＦＢをデジタル値Ｓ３に変換する。第１ラッチ回路４４は、第１Ａ／Ｄコンバータ４２の出力Ｓ３に応じたデータを、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングでラッチする。第１Ｄ／Ａコンバータ４６は、第１ラッチ回路４４の出力Ｓ４を、それに応じたアナログ電圧に変換し、電圧Ｖ_ＦＢ＿Ｈとして出力する。

同様に第２サンプルホールド回路５０は、第２Ａ／Ｄコンバータ５２、第２ラッチ回路５４、第２Ｄ／Ａコンバータ５６を含む。第２Ａ／Ｄコンバータ５２は、検出電圧Ｖ_ＯＵＴ’をデジタル値Ｓ４に変換する。第２ラッチ回路５４は、第２Ａ／Ｄコンバータ５２の出力Ｓ３に応じたデータを、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングでラッチする。第２Ｄ／Ａコンバータ５６は、第２ラッチ回路５４の出力データＳ４を、それに応じたアナログ電圧に変換し、しきい値電圧Ｖ_ＴＨとして出力する。

図３（ｂ）は、第１サンプルホールド回路４０の具体的な構成例を示す回路図である。第１サンプルホールド回路４０は、図３（ａ）に示すように、第１Ａ／Ｄコンバータ４２、第１ラッチ回路４４、第１Ｄ／Ａコンバータ４６を有する。第１Ａ／Ｄコンバータ４２および第１Ｄ／Ａコンバータ４６は、抵抗ストリング型で構成される。

第１Ａ／Ｄコンバータ４２は、抵抗ストリング４３と、コンパレータ群ＣＭＰ１〜ＣＭＰｍ−１を含む。抵抗ストリング４３は、基準電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬの間に直列に接続されたｍ個の抵抗Ｒａ１〜Ｒａｍを含み、抵抗の接続点にはタップＴ１〜Ｔｍ−１が設けられる。コンパレータＣＭＰｉは、入力であるフィードバック電圧Ｖ_ＦＢを、対応するタップＴｉの電圧と比較する。

コンパレータＣＭＰ１〜ＣＭＰｍ−１の出力データは、いわゆるサーモメータコードとなる。サーモメータコードとは、あるビットを境界として、そのビットより上の全ビットが第１レベル、そのビットより下の全ビットが第２レベルとなるコードをいう。

第１ラッチ回路４４は、サーモメータコードを、境界のビットのみが１となり、その他のビットが０である中間コードＳ４に変換し、中間コードＳ４をラッチする。第１ラッチ回路４４は、複数のラッチ回路ＬＴ１〜ＬＴｍ−１と、フォーマット変換回路４５を含む。

フォーマット変換回路４５は、サーモメータコードを、境界と隣接するひとつのビットが１となり、その他のビットが０である中間コードＳ４に変換する。フォーマット変換回路４５は、複数のＡＮＤゲートＡＮＤ２〜ＡＮＤｍ−１、複数のインバータＮ２〜Ｎｍ−２を含む。インバータＮｉは、１階調上に隣接するコンパレータＣＭＰｉ−１の出力を反転する。ＡＮＤゲートＡＮＤｉは、対応するインバータＮｉの出力と、対応するコンパレータＣＭＰｉの出力の論理積を生成する。複数のラッチ回路ＬＴ１〜ＬＴｍ−１は、フォーマット変換回路４５の出力データをラッチする。なお、フォーマット変換回路４５を、ラッチ回路ＬＴ１〜ＬＴｍ−１の後段に配置してもよい。

第１Ｄ／Ａコンバータ４６は、抵抗ストリング４３と、複数のスイッチＳＷＯ１〜ＳＷＯｍ−１を有する。抵抗ストリング４３は、第１Ａ／Ｄコンバータ４２の抵抗ストリングと共有されている。これにより、回路面積を削減できるとともに、Ａ／ＤコンバータとＤ／Ａコンバータの誤差を小さくができる。

ｉ番目のスイッチＳＷＯｉは、第１サンプルホールド回路４０の出力端子と、抵抗ストリング４３の対応するタップＴｉの間に設けられる。スイッチＳＷＯｉは、対応するラッチＬＴｉの出力が１のときにオン、０のときにオフする。バッファＢＵＦは、スイッチＳＷＯｉにより選択されたタップの電圧を出力する。これにより、第１ラッチ回路４４に保持される中間コードＳ４に応じたアナログ電圧が生成される。

第２サンプルホールド回路５０についても、第１サンプルホールド回路４０と同様に構成することができる。上述のように、第２サンプルホールド回路５０は、しきい値電圧Ｖ_ＴＨを、サンプリングされた検出電圧Ｖ_ＯＵＴ’よりも所定の電圧幅ΔＶだけ高いレベルとする。この場合、電圧幅ΔＶをＤ／Ａコンバータ５６の１ＬＳＢの電圧とすればよく、ラッチ回路ＬＴ１〜ＬＴｍ−１と、スイッチＳＷＯ１〜ＳＷＯｍ−１の対応関係を１階調ずらせばよい。

もっとも第１サンプルホールド回路４０および第２サンプルホールド回路５０の構成は図３（ａ）、（ｂ）の構成には限定されず、公知の、あるいは将来利用可能な別構成としてもよい。

以上が実施の形態に係る駆動回路１００の構成である。続いてその動作を説明する。図４は、図２の駆動回路１００の動作を示す波形図である。

時刻ｔ０以前において、少なくともひとつのチャンネルのパルス調光信号ＰＷＭがアサートされており、ＰＷＭ＿ＡＬＬ＿Ｌ信号はネゲートされている。このとき、セレクタ１６によって、誤差増幅器１０の出力信号が、ＦＢ端子に印加される。また、ＤＣ／ＤＣコンバータ制御部１４は、フィードバック電圧Ｖ_ＦＢに応じたパルス信号Ｓ_ＰＷＭを生成し、スイッチングトランジスタＭ１を駆動する。その結果、ＬＥＤ端子ＬＥＤ_１〜ＬＥＤ_ｎのうち最も低い電圧Ｖ_ＬＥＤが、基準電圧Ｖ_ＲＥＦと一致するように、ＦＢ端子の電圧Ｖ_ＦＢが調節され、それに応じて駆動電圧Ｖ_ＯＵＴが調節される。

時刻ｔ０に、全チャンネルのパルス調光信号ＰＷＭ_１〜ＰＷＭ_ｎがネゲートされ、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる。そして時刻ｔ０のフィードバック電圧Ｖ_ＦＢが第１サンプルホールド回路４０によってサンプルホールドされ、ホールドされたフィードバック電圧Ｖ_ＦＢ＿ＨがＤＣ／ＤＣコンバータ制御部１４に供給される。

また時刻ｔ０の検出電圧Ｖ_ＯＵＴ’が第２サンプルホールド回路５０よってサンプルホールドされ、それに応じてしきい値電圧Ｖ_ＴＨのレベルが定まる。上述のようにしきい値電圧Ｖ_ＴＨは、サンプルホールドのタイミングの検出電圧Ｖ_ＯＵＴ’より高く設定される。したがって、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされた直後に、比較信号Ｓ１は直ちにアサートされる。比較信号Ｓ１がアサートされると、スイッチングトランジスタＭ１は、フィードバック電圧Ｖ_ＦＢ＿Ｈに応じたデューティ比でスイッチングされる。このときＤＣ／ＤＣコンバータ４の負荷電流は実質的にゼロであるから、駆動電圧Ｖ_ＯＵＴは上昇する。

そして、検出電圧Ｖ_ＯＵＴ’がしきい値電圧Ｖ_ＴＨを超えると、時刻ｔ１に比較信号Ｓ１がネゲートされ、スイッチングトランジスタＭ１のスイッチングが停止する。スイッチングトランジスタＭ１のスイッチングが停止すると、駆動電圧Ｖ_ＯＵＴ（検出電圧Ｖ_ＯＵＴ’）が時間とともに低下していく。時刻ｔ２に検出電圧Ｖ_ＯＵＴ’がしきい値電圧Ｖ_ＴＨを下回ると、比較信号Ｓ１がアサートされ、スイッチングトランジスタＭ１のスイッチングが再開する。

このように、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる期間、駆動回路１００はスイッチングトランジスタＭ１を間欠的に駆動し、検出電圧Ｖ_ＯＵＴ’のレベルを、しきい値電圧Ｖ_ＴＨ付近に保つ。駆動電圧Ｖ_ＯＵＴは、Ｖ_ＴＨ×（１＋Ｒ１／Ｒ２）付近に保たれ、これは時刻ｔ０以前と実質的に同じ電圧レベルであり、ＬＥＤ端子の電圧Ｖ_ＬＥＤも、時刻ｔ０以前のそれと実質的に同じ電圧レベルとなる。

時刻ｔ３に、いずれかのチャンネルのパルス調光信号がアサートされると、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされる。これを受けてセレクタ１６は、誤差増幅器１０の出力を、ＦＢ端子とカップリングする。時刻ｔ０と時刻ｔ３それぞれにおけるＬＥＤ端子の電位Ｖ_ＬＥＤはほぼ等しいため、誤差増幅器１０の出力は、フィードバック電圧Ｖ_ＦＢ＿Ｈとほぼ等しい。つまり時刻ｔ３において、フィードバック電圧Ｖ_ＦＢは実質的に連続である。

そして、時刻ｔ３以降、スイッチングトランジスタＭ１のスイッチングが再開し、誤差増幅器１０を介したフィードバックによって、最も低いＬＥＤ端子の電位Ｖ_ＬＥＤが基準電圧Ｖ_ＲＥＦと一致するように、駆動電圧Ｖ_ＯＵＴが制御される。

以上が駆動回路１００の動作である。
このように、駆動回路１００によれば、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる期間、フィードバック電圧Ｖ_ＦＢおよび駆動電圧Ｖ_ＯＵＴがそれぞれ、直前の電圧レベルに維持することができる。これにより、あるチャンネルのパルス調光信号をアサートしたときに、直ちにＬＥＤストリング６を発光させることができる。また駆動電圧Ｖ_ＯＵＴが元の電圧レベルに維持されているため、駆動電圧Ｖ_ＯＵＴを上昇させる必要がないため、インダクタＬ１に突入電流が流れるのを防止できる。

駆動電圧Ｖ_ＯＵＴは、基準電圧Ｖ_ＲＥＦとＬＥＤストリング６の電圧降下（順方向電圧）Ｖ_Ｆを用いて、式（１）で与えられる。
Ｖ_ＯＵＴ＝Ｖ_ＲＥＦ＋Ｖ_Ｆ …（１）
したがってＬＥＤストリング６の電圧降下Ｖ_Ｆが既知であれば、それに応じて固定的なしきい値電圧Ｖ_ＴＨを用いることも可能である。
Ｖ_ＴＨ≒Ｖ_ＲＥＦ＋Ｖ_Ｆ
ところが現実的にはＬＥＤストリング６を構成するＬＥＤの段数はシステムによって異なっており、またＬＥＤストリング６のばらつきによっても、順方向電圧Ｖ_Ｆは異なるため、駆動回路１００の設計段階において、それが既知であることはまれである。つまり、駆動回路１００の設計段階において、しきい値電圧Ｖ_ＴＨを一意に定めることは難しい。

図２の駆動回路１００によれば、しきい値電圧Ｖ_ＴＨは、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングの検出電圧Ｖ_ＯＵＴ’に応じて規定されるため、ＬＥＤストリング６の電圧降下Ｖ_Ｆが異なるさまざまなシステムにおいて、間欠動作中の駆動電圧Ｖ_ＯＵＴの目標値であるしきい値電圧Ｖ_ＴＨを適切なレベルに保つことが可能となる。つまり、駆動回路１００は、さまざまなシステムに利用できる汎用性を有しており、これは従来の回路に比べてきわめて優れた特徴である。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

（第１の変形例）
図５は、第１の変形例に係る駆動回路１００ａの構成の一部を示す回路図である。
図５のセレクタ１６ａは、第１スイッチＳＷ１１、第２スイッチＳＷ１２を含む。
第１スイッチＳＷ１１は、２入力１出力を有し、その出力端子が誤差増幅器１０の反転入力端子（−）と接続され、その第１入力端子に所定のハイレベル電圧Ｖ_Ｈを受け、その第２入力端子に誤差増幅器１０の出力信号を受ける。ハイレベル電圧Ｖ_Ｈは、ＬＥＤ端子の電圧Ｖ_ＬＥＤ１〜Ｖ_ＬＥＤｎが取り得る電圧レベルよりも高く設定される。

第１スイッチＳＷ１１は、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、ハイレベル電圧Ｖ_Ｈを選択し、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、誤差増幅器１０の出力信号を選択する。
第２スイッチＳＷ１２は、２入力１出力を有し、その出力端子が誤差増幅器１０の非反転入力端子（＋）と接続され、その第１入力端子に基準電圧Ｖ_ＲＥＦを受け、その第２入力端子に第１サンプルホールド回路４０の出力信号Ｖ_ＦＢ＿Ｈを受ける。第２スイッチＳＷ１２は、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、基準電圧Ｖ_ＲＥＦを選択し、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、第１サンプルホールド回路４０の出力信号Ｖ_ＦＢ＿Ｈを選択する。

以上が変形例に係る駆動回路１００ａの構成である。続いてその動作を説明する。
まず、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるときの動作を説明する。誤差増幅器１０は、複数の反転入力端子の電圧のうち最も低い電圧と、非反転入力端子の電圧の誤差を増幅するところ、ハイレベル電圧Ｖ_Ｈは、その他の電圧Ｖ_ＬＥＤ１〜Ｖ_ＬＥＤｎより高いため、誤差増幅器１０によって無視される。つまり誤差増幅器１０は、ＬＥＤ端子の電圧Ｖ_ＬＥＤ１〜Ｖ_ＬＥＤｎのうち最も低いひとつと、基準電圧Ｖ_ＲＥＦとの誤差を増幅し、誤差に応じた誤差信号がＦＢ端子に印加される。

反対に、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされると、誤差増幅器１０の非反転入力端子には、第１サンプルホールド回路４０からのフィードバック電圧Ｖ_ＦＢ＿Ｈが入力され、反転入力端子のひとつには、誤差増幅器１０の出力信号がフィードバックされる。このとき誤差増幅器１０は、利得が１のボルテージフォロア（バッファ）として動作し、その出力信号は、第１サンプルホールド回路４０からの信号Ｖ_ＦＢ＿Ｈと等しくなる。つまり、ＦＢ端子には、信号Ｖ_ＦＢ＿Ｈが印加される。

図５のセレクタ１６ａによれば、図２のセレクタ１６と同様に、ＰＷＭ＿ＡＬＬ＿Ｌ信号に応じて駆動回路１００の状態を切りかえることができる。
図２のセレクタ１６を用いる場合、第１サンプルホールド回路４０の出力段には、図３（ｂ）に示すバッファＢＵＦが必要となる。これに対して、図５のセレクタ１６ａを用いる場合、図３（ｂ）のバッファＢＵＦが不要となり、回路面積を削減できる。なぜなら誤差増幅器１０が、第１サンプルホールド回路４０の出力Ｖ_ＦＢ＿ＨをＦＢ端子に印加するボルテージフォロア（バッファ）として動作するからである。

（第２の変形例）
図６は、第２の変形例に係る駆動回路１００ｂの構成の一部を示す回路図である。駆動回路１００ｂにおいて、第１サンプルホールド回路４０ｂは、サンプルホールドスイッチＳＷ２１を含む。サンプルホールドスイッチＳＷ２１は、誤差増幅器１０の出力端子とＦＢ端子の間に設けられる。サンプルホールドスイッチＳＷ２１は、（i）ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるときオン、（ii）ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときオフする。第１サンプルホールド回路４０ｂは、ＦＢ端子の電圧を出力する。

図６の駆動回路１００ｂにおいて、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるときには、サンプルホールドスイッチＳＷ２１がオンとなり、ＦＢ端子には、誤差増幅器１０が生成する誤差信号に応じたフィードバック電圧Ｖ_ＦＢが発生し、それがパルス変調器２０に供給される。
ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングでサンプルホールドスイッチＳＷ２１がオフする。このときパルス変調器２０の入力インピーダンスが十分に高ければ、ＦＢ端子の電荷が保存されるため、それ以降、ＦＢ端子の電位Ｖ_ＦＢは維持される。つまり、フィードバック電圧Ｖ_ＦＢがサンプルホールドされ、それがパルス変調器２０に供給される。
図６の駆動回路１００ｂによっても、図２の駆動回路１００と同様の効果を得ることができる。またセレクタ１６が不要となり、回路面積を削減できる。さらに第１サンプルホールド回路４０ｂの回路面積は、図３の第１サンプルホールド回路４０に比べて格段に小さいという利点もある。

実施の形態では、ピーク電流モードのパルス変調器２０を説明したが、パルス変調器２０は、平均電流モード、あるいは電圧モードであってもよい。

実施の形態ではインダクタを用いた非絶縁型のＤＣ／ＤＣコンバータを説明したが、本発明はトランスを用いた絶縁型のＤＣ／ＤＣコンバータにも適用可能である。

実施の形態では、発光装置２のアプリケーションとして電子機器を説明したが、用途は特に限定されず、照明などにも利用できる。

また、本実施の形態において、ハイレベル、ローレベルの論理信号の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。たとえば負論理系では、アサートをローレベル、ネゲートをハイレベルに割り当てても良い。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…電子機器、２…発光装置、３…ホストプロセッサ、４…ＤＣ／ＤＣコンバータ、５…ＬＣＤパネル、６…ＬＥＤストリング、１００…駆動回路、１０２…出力回路、１０…誤差増幅器、１２…論理ゲート、１４…ＤＣ／ＤＣコンバータ制御部、１６…セレクタ、ＳＷ１１…第１スイッチ、ＳＷ１２…第２スイッチ、２０…パルス変調器、２２…ソフトスタート回路、２４…コンパレータ、２６…ロジック部、２８…スロープ補償回路、３０…ドライバ、３２…停止回路、４０…第１サンプルホールド回路、４２…第１Ａ／Ｄコンバータ、４４…第１ラッチ回路、４６…第１Ｄ／Ａコンバータ、５０…第２サンプルホールド回路、５２…第２Ａ／Ｄコンバータ、５４…第２ラッチ回路、５６…第２Ｄ／Ａコンバータ、６０…コンパレータ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流ダイオード、Ｍ１…スイッチングトランジスタ。

Claims (12)

1. ｎ個（ｎは自然数）の発光素子の共通接続された第１端子に駆動電圧を生成するためのＤＣ／ＤＣコンバータを制御するとともに、前記ｎ個の発光素子それぞれに駆動電流を供給する駆動回路であって、
   それぞれが前記発光素子ごとに設けられ、それぞれが対応する前記発光素子の第２端子と接続されるべき、ｎ個の駆動端子と、
   それぞれが前記駆動端子ごとに設けられ、それぞれが対応するパルス調光信号を受け、対応するパルス調光信号がアサートされる期間、対応する前記駆動端子を介して対応する前記発光素子に駆動電流を供給する、ｎ個の電流源と、
   フィードバックキャパシタが接続されるフィードバック端子と、
   前記ｎ個の駆動端子それぞれの電圧のうち最も低い電圧と、所定の基準電圧との誤差を増幅して誤差信号を生成し、当該誤差信号に応じて、前記フィードバック端子に生ずるフィードバック電圧を変化させる誤差増幅器と、
   前記ｎ個の電流源に対するｎ個の前記パルス調光信号がすべてネゲートされるときにアサートされ、少なくともひとつのパルス調光信号がアサートされるときにネゲートされる全チャンネルオフ信号を受け、前記全チャンネルオフ信号がアサートされるタイミングにおいて、前記フィードバック電圧をサンプルホールドする第１サンプルホールド回路と、
   前記駆動電圧に応じた検出電圧を、前記全チャンネルオフ信号がアサートされるタイミングにおいてサンプリングし、サンプリングされた前記検出電圧に応じたしきい値電圧を出力する第２サンプルホールド回路と、
   前記検出電圧を前記しきい値電圧と比較し、前記検出電圧の方が低いときにアサートされる比較信号を生成するコンパレータと、
   （i）前記全チャンネルオフ信号がネゲートされるとき、少なくとも前記フィードバック端子に生ずる前記フィードバック電圧にもとづき、(ii)前記全チャンネルオフ信号がアサートされるとき、前記第１サンプルホールド回路によりサンプルホールドされた前記フィードバック電圧にもとづいて、パルス信号を生成するパルス変調器を含み、前記比較信号がアサートされるとき、または全チャンネルオフ信号がネゲートされるとき、前記パルス信号にもとづき前記ＤＣ／ＤＣコンバータのスイッチングトランジスタを駆動し、それ以外のとき、前記スイッチングトランジスタの駆動を停止するＤＣ／ＤＣコンバータ制御部と、
   を備えることを特徴とする駆動回路。
2. （i）前記全チャンネルオフ信号がネゲートされるとき、前記フィードバック端子に、前記最も低い電圧と前記基準電圧の誤差に応じた前記誤差信号が印加され、（ii）前記全チャンネルオフ信号がアサートされるとき、前記フィードバック端子に、前記第１サンプルホールド回路の出力信号が印加されるように、本駆動回路の状態を切りかえるセレクタをさらに備えることを特徴とする請求項１に記載の駆動回路。
3. 前記セレクタは、
   ２入力１出力を有し、その出力端子が前記誤差増幅器の反転入力端子と接続され、その第１入力端子に所定のハイレベル電圧を受け、その第２入力端子に前記誤差増幅器の出力信号を受け、前記全チャンネルオフ信号がネゲートされるとき、前記ハイレベル電圧を選択し、前記全チャンネルオフ信号がアサートされるとき、前記誤差増幅器の出力信号を選択する第１スイッチと、
   ２入力１出力を有し、その出力端子が前記誤差増幅器の非反転入力端子と接続され、その第１入力端子に前記基準電圧を受け、その第２入力端子に前記第１サンプルホールド回路の出力信号を受け、前記全チャンネルオフ信号がネゲートされるとき、前記基準電圧を選択し、前記全チャンネルオフ信号がアサートされるとき、前記第１サンプルホールド回路の出力信号を選択する第２スイッチと、
   を含むことを特徴とする請求項２に記載の駆動回路。
4. 前記セレクタは、２入力１出力を有し、その出力端子が前記フィードバック端子と接続され、その第１入力端子に、前記誤差増幅器の出力信号を受け、その第２入力端子に、前記第１サンプルホールド回路の出力信号を受け、前記全チャンネルオフ信号がネゲートされるとき、前記誤差増幅器の出力信号を選択し、前記全チャンネルオフ信号がアサートされるとき、前記第１サンプルホールド回路の出力信号を選択するスイッチを含むことを特徴とする請求項２に記載の駆動回路。
5. 前記第１サンプルホールド回路は、
   前記フィードバック端子に生ずるフィードバック電圧をデジタル値に変換する第１Ａ／Ｄコンバータと、
   前記第１Ａ／Ｄコンバータの出力に応じたデータを、前記全チャンネルオフ信号がアサートされるタイミングでラッチする第１ラッチ回路と、
   前記第１ラッチ回路の出力データに応じた電圧を出力する第１Ｄ／Ａコンバータと、
   を含むことを特徴とする請求項１から４のいずれかに記載の駆動回路。
6. 前記第１Ａ／Ｄコンバータおよび前記第１Ｄ／Ａコンバータはそれぞれ、抵抗ストリング型であり、
   前記第１Ａ／Ｄコンバータおよび前記第１Ｄ／Ａコンバータそれぞれの抵抗ストリングは共有されることを特徴とする請求項５に記載の駆動回路。
7. 前記第１サンプルホールド回路は、
   前記誤差増幅器の出力端子と前記フィードバック端子の間に設けられ、（i）前記全チャンネルオフ信号がネゲートされるときオン、（ii）前記全チャンネルオフ信号がアサートされるときオフするスイッチを含み、
   前記フィードバック端子の電圧を出力することを特徴とする請求項１に記載の駆動回路。
8. 前記第２サンプルホールド回路は、
   前記検出電圧をデジタル値に変換する第２Ａ／Ｄコンバータと、
   前記第２Ａ／Ｄコンバータの出力に応じたデータを、前記全チャンネルオフ信号がアサートされるタイミングでラッチする第２ラッチ回路と、
   前記第２ラッチ回路の出力データに応じた前記しきい値電圧を出力する第２Ｄ／Ａコンバータと、
   を含むことを特徴とする請求項１から７のいずれかに記載の駆動回路。
9. 前記第２Ａ／Ｄコンバータおよび前記第２Ｄ／Ａコンバータはそれぞれ、抵抗ストリング型であり、
   前記第２Ａ／Ｄコンバータおよび前記第２Ｄ／Ａコンバータそれぞれの抵抗ストリングは共有されることを特徴とする請求項８に記載の駆動回路。
10. ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から９のいずれかに記載の駆動回路。
11. ｎ個（ｎは自然数）の発光素子と、
    前記ｎ個の発光素子の共通接続された一端に駆動電圧を供給するＤＣ／ＤＣコンバータの出力回路と、
    前記ＤＣ／ＤＣコンバータを制御するとともに、前記ｎ個の発光素子それぞれに駆動電流を供給する、請求項１から１０のいずれかに記載の駆動回路と、
    を備えることを特徴とする発光装置。
12. 液晶パネルと、
    前記液晶パネルのバックライトとして設けられた請求項１１に記載の発光装置と、
    を備えることを特徴とする電子機器。

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