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JP5751762B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、電子回路及びその駆動方法に関する。また、表示装置に関する。また、該表示装置を表示部に有する電子機器に関する。
近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められている。特に絶縁基板上に設けられた半導体層を有する薄膜トランジスタなどを用いて、表示装置の画素回路及び駆動回路を同一基板上に形成する技術は、例えば低消費電力化及び低コスト化に大きく貢献するため、活発に開発が進められている。絶縁基板上に形成された駆動回路は、例えばＦＰＣを介してコントローラＩＣを含む回路に接続され、該コントローラＩＣによりその動作が制御される。
上記表示装置の駆動回路として、例えば走査線駆動回路又は信号線駆動回路などがあり、例えば特許文献１に示すように、電子回路の一つであるシフトレジスタを用いて構成されるものがある。シフトレジスタは、例えばフリップフロップなどの順序回路を複数個用いた複数段の順序回路を用いて構成される。
上記シフトレジスタをより正確に動作させるためには、動作期間毎に例えばフリップフロップの出力信号の状態を所望の状態に制御することが好ましい。例えばノイズの影響によりフリップフロップの出力信号の状態が所望の状態に制御できない場合、シフトレジスタが動作不良になる可能性が高い。
特開２００６−２４３５０号公報
本発明の一態様では、順序回路の出力信号の状態を制御し、順序回路を有する回路の動作不良を抑制することを課題の一つとする。
本発明の一態様は、順序回路を有し、順序回路に入力される少なくとも一つの信号の状態を制御するものである。順序回路が出力する信号の状態は、順序回路に入力される信号の状態に応じて設定されるため、順序回路に入力される信号の状態を制御し、順序回路に入力される信号の状態を設定することにより、順序回路の出力信号の状態を制御する。
本発明の一態様は、スタート信号として第１の信号、クロック信号として第２の信号、及びリセット信号として第３の信号が入力され、入力された第１の信号、第２の信号、及び第３の信号の状態に応じて状態が設定された第４の信号を出力信号として出力する順序回路と、順序回路に入力される第３の信号の状態を制御する制御回路と、を有する電子回路である。
本発明の一態様は、スタート信号として第１の信号、クロック信号として第２の信号、及びリセット信号として第３の信号が入力され、入力された第１の信号、第２の信号、及び第３の信号の電圧状態に応じて電圧状態が設定された第４の信号を出力信号として出力する順序回路と、第４の信号が入力され、入力された第４の信号の電圧状態に応じて電圧状態が設定された信号を第３の信号として順序回路に出力する制御回路と、を有する電子回路である。
さらに、上記記載の電子回路は、制御回路が論理回路である構成にすることもできる。
本発明の一態様は、スタート信号として第１の信号、クロック信号として第２の信号、及びリセット信号として第３の信号が入力され、入力された第１の信号、第２の信号、及び第３の信号の電圧状態に応じて電圧状態が設定された第４の信号を出力信号として出力する第１の順序回路と、スタート信号として第４の信号、クロック信号として第５の信号、及びリセット信号として第６の信号が入力され、入力された第４の信号、第５の信号、及び第６の信号の電圧状態に応じて電圧状態が設定された第７の信号を出力信号として出力する第２の順序回路と、第７の信号が入力され、入力された第７の信号の電圧状態に応じて電圧状態が設定された信号を第３の信号として第１の順序回路に出力する制御回路と、を有する電子回路である。
さらに、上記記載の電子回路は、制御回路が遅延回路である構成にすることもできる。
また、上記記載の電子回路は、制御回路が論理回路である構成にすることもできる。
本発明の一態様は、スタート信号として第１の信号、クロック信号として第２の信号、リセット信号として第３の信号が入力され、入力された第１の信号、第２の信号、及び第３の信号の電圧状態に応じて電圧状態が設定された第４の信号を出力信号として出力する第１の順序回路と、スタート信号として第４の信号、クロック信号として第５の信号、及びリセット信号として第６の信号が入力され、入力された第４の信号、第５の信号、及び第６の信号の電圧状態に応じて電圧状態が設定された第７の信号を出力信号として出力する第２の順序回路と、第４の信号及び第７の信号が入力され、入力された第４の信号及び第７の信号の電圧状態に応じて電圧状態が設定された信号を第３の信号として第１の順序回路に出力する制御回路と、を有する電子回路である。
さらに、上記記載の電子回路は、制御回路が論理回路である構成にすることもできる。
さらに、本発明の一態様である電子回路が有する順序回路は、第１のゲート、第１のソース、及び第１のドレインを有し、第１のゲートにスタート信号が入力される第１のトランジスタと、第２のゲート、第２のソース、及び第２のドレインを有し、第２のゲートが第１のトランジスタの第１のソース又は第１のドレインに電気的に接続され、第２のソース及び第２のドレインの一方にクロック信号が入力され、第２のソース及び第２のドレインの他方の電圧が出力信号として出力される第２のトランジスタと、第３のゲート、第３のソース、及び第３のドレインを有し、第３のゲートにリセット信号が入力され、第３のソース及び第３のドレインの一方が第２のトランジスタの第２のゲートに電気的に接続され、第３のソース及び第３のドレインの他方に第１の電圧または第２の電圧が与えられる第３のトランジスタと、を有する構成にすることもできる。
本発明の一態様は、本発明の一態様である電子回路の一つを有する駆動回路と、駆動回路により表示動作が制御される画素を有する画素部と、を有する表示装置である。
本発明の一態様は、本発明の一態様である表示装置の一つを有する表示部と、表示部の表示動作を制御する制御スイッチと、を有する電子機器である。
本発明の一態様は、スタート信号として第１の信号、クロック信号として第２の信号、及びリセット信号として第３の信号が入力され、第１の信号、第２の信号、及び第３の信号の電圧状態に応じて設定された電圧状態の第４の信号を出力信号として出力する順序回路を有する電子回路において、第４の信号が第１の電圧状態から第２の電圧状態になると同時、又は第４の信号が第１の電圧状態から第２の電圧状態になった後に、順序回路に入力される第３の信号を第１の電圧状態に設定する電子回路の駆動方法である。
本発明の一態様により、順序回路において、出力信号の状態を所望の状態に設定することができるため、順序回路の動作不良を抑制することができ、さらには電子回路の動作不良を抑制することもできる。
実施の形態１における電子回路の構成の一例を示すブロック図である。 図１に示す電子回路の動作の一例を示すタイミングチャートである。 実施の形態２における電子回路の構成の一例を示すブロック図である。 図３に示す電子回路の動作の一例を示すタイミングチャートである。 図３に示す電子回路における制御回路の回路構成の一例を示す回路図である。 図３に示す電子回路における制御回路の回路構成の一例を示す回路図である。 図５（Ａ）に示す制御回路の動作の一例を示すタイミングチャートである。 実施の形態３における電子回路の構成の一例を示すブロック図である。 図８に示す電子回路の動作の一例を示すタイミングチャートである。 図８に示す電子回路における制御回路の回路構成の一例を示す回路図である。 実施の形態４における電子回路の構成の一例を示すブロック図である。 図１１に示す電子回路の動作の一例を示すタイミングチャートである。 図１１に示す電子回路における制御回路の回路構成の一例を示す回路図である。 実施の形態５における順序回路の回路構成の一例を示す回路図である。 図１４（Ｅ）に示す順序回路における制御回路の回路構成の一例を示す回路図である。 図１４（Ａ）に示す順序回路の動作の一例を示すタイミングチャートである。 実施の形態６におけるトランジスタの構造の一例を示す断面図である。 図１７に示すトランジスタのゲート絶縁層と、ソース領域及びドレイン領域として機能する不純物半導体層の間を示す拡大図である。 実施の形態６におけるトランジスタの構造の一例を示す断面図である。 実施の形態７におけるトランジスタの作製方法を示す断面図である。 実施の形態７におけるトランジスタの作製方法を示す断面図である。 本発明に適用可能な多階調マスクを説明する図である。。 実施の形態７におけるトランジスタの作製方法を示す断面図である。 実施の形態７におけるトランジスタの作製方法を示す断面図である。 実施の形態７におけるトランジスタの作製方法を示す断面図である。 実施の形態８における電子回路の構造の一例を示す図である。 実施の形態９における表示装置の構成の一例を示す図である。 図２７に示す表示装置における画素の回路構成の一例を示す回路図である。 図２７に示す表示装置における走査線駆動回路及び信号線駆動回路の構成の一例を示すブロック図である。 図２９に示す走査線駆動回路または信号線駆動回路のシフトレジスタの構成の一例を示す図である。 図３０に示すシフトレジスタの動作検証の結果を示す図である。 実施の形態１０における表示装置の構造を示す図である。 実施の形態１１における電子機器の構成の一例を示す図である。 実施の形態１１における電子機器の構成の一例を示す図である。 実施の形態１１における電子機器の構成の一例を示す図である。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
（実施の形態１）
本実施の形態では、本発明の一態様である電子回路について説明する。
本実施の形態における電子回路の構成について図１を用いて説明する。図１は本実施の形態における電子回路の構成の一例を示す回路ブロック図である。
図１に示す電子回路は、順序回路１０１と、制御回路１０２と、を有する。
順序回路１０１は、入力信号として信号Ｓ１、信号Ｓ２、及び信号Ｓ３が入力され、入力された信号Ｓ１、信号Ｓ２、及び信号Ｓ３に応じて状態が設定された信号Ｓ４を出力信号として出力する機能を有する。
なお、本明細書において、信号の状態とは、例えば信号の電圧、電流、又は周波数などのことをいう。
なお、一般的に電圧とは、２点間における電位差のことをいい、電位とは、ある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいうが、電子回路では、ある一点のみであっても、該一点の電位と基準となる電位（基準電位ともいう）との差（電圧）を値として用いることがあるため、本明細書では、特に指定する場合を除き、該一点の電圧として、ある一点の電位と基準電位との電位差を用いる場合がある。
制御回路１０２は、信号Ｓ３を順序回路１０１に出力する機能を有し、さらに信号Ｓ３の状態を制御する機能を有するため、信号制御回路ともいう。例えば制御回路１０２は、順序回路１０１への信号Ｓ３のパルスの出力タイミングを制御する機能を有することもできる。信号Ｓ３の状態は、例えば信号Ｓ４の状態に応じて設定することができる。また、制御回路１０２は、例えば順序回路１０１に電気的に接続された構成にすることができる。また、制御回路１０２は、例えば遅延回路又は論理回路などを用いて構成することができる。例えば遅延回路により制御回路１０２を構成し、ある信号が制御回路１０２に入力される場合、制御回路１０２は、制御回路１０２に入力された信号を遅延させ、遅延させた信号を信号Ｓ３として出力する。例えばＮ＋１個（Ｎは自然数）の順序回路を用いて構成されたＮ＋１段の順序回路を有する電子回路の場合、制御回路１０２に入力される信号として、Ｋ＋１段目（Ｋは１乃至Ｎの自然数）の順序回路の出力信号を用いることができる。また、論理回路を用いて制御回路１０２を構成する場合、例えば信号Ｓ４を用いることもできる。
なお、本明細書における信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナログ信号又はデジタル信号を用いることができる。例えば電圧を用いた信号（電圧信号ともいう）としては、少なくとも第１の電圧状態及び第２の電圧状態を有する信号を用いることが好ましく、例えば第１の電圧状態としてハイレベルの電圧状態及び第２の電圧状態としてローレベルの電圧状態を有する２値のデジタル信号などを用いることができる。なお、２値のデジタル信号において、ハイレベルの電圧をＶＨともいい、ローレベルの電圧をＶＬともいう。また、第１の電圧状態の電圧及び第２の電圧状態の電圧は、それぞれ一定値であることが好ましい。しかし電子回路では、例えばノイズなどの影響があるため、第１の電圧状態の電圧及び第２の電圧状態の電圧は、一定値ではなく、それぞれ一定の範囲内の値であればよい。また、電圧信号としては、３つ以上の電圧状態を有する信号を用いることもできる。
また、本明細書において、第１、第２などの序数を用いた用語は、それぞれの要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
さらに、信号Ｓ１は、例えば順序回路のスタート信号（セット信号ともいう）として機能させることができ、例えば順序回路１０１のスタート信号（ＳＴ１０１ともいう）として機能させることができる。
また、信号Ｓ２は、例えば順序回路のクロック信号として機能させることができ、例えば順序回路１０１のクロック信号（ＣＫ１０１ともいう）として機能させることができる。
また、信号Ｓ３は、例えば順序回路のリセット信号として機能させることができ、例えば順序回路１０１のリセット信号（ＲＥ１０１ともいう）として機能させることができる。
図１に一例として示すように、本実施の形態の電子回路の一例は、順序回路（例えば順序回路１０１）及び制御回路（例えば制御回路１０２）を有し、順序回路は、第１の信号（例えば信号Ｓ１）、第２の信号（例えば信号Ｓ２）、及び第３の信号（例えば信号Ｓ３）が入力され、第４の信号（例えば信号Ｓ４）を出力し、制御回路は、順序回路に入力される信号のいずれか（例えば信号Ｓ３）の状態を制御する構成である。なお、図１では、一つの順序回路及び一つの制御回路を有する構成について示しているが、これに限定されず、本実施の形態の電子回路は、順序回路又は制御回路を複数有する構成にすることもできる。例えばＮ＋１個（Ｎは自然数）の順序回路を用いて構成されるＮ＋１段の順序回路と、Ｎ個の制御回路と、を有する構成にすることもできる。Ｎ＋１段の順序回路を有する構成の電子回路の場合は、例えばＫ＋１段目（Ｋは１乃至Ｎの自然数）の順序回路の出力信号がＮ個の制御回路の一つに入力され、Ｎ個の制御回路の一つの出力信号がＫ段目の順序回路に入力される構成にすることもできる。
次に本実施の形態における電子回路の動作（駆動方法ともいう）の一例について図２を用いて説明する。図２は、図１に示す電子回路の動作の一例を示すタイミングチャートであり、信号Ｓ１乃至信号Ｓ４の信号波形をそれぞれ示したものである。なお、図２を用いて説明する図１に示す電子回路の動作の一例では、信号Ｓ１乃至信号Ｓ４を２値のデジタル信号とし、信号Ｓ２をクロック信号として説明する。また、本実施の形態における電子回路の動作では、図２に示す各信号の電圧状態を反転させることもできる。
図２に示すように、図１に示す電子回路の動作の一例は、期間１１１、期間１１２、及び期間１１３に分けることができる。なお、本明細書において、期間の長さは、例えばクロック信号に応じて適宜設定することができ、例えばクロック信号の半周期と同じ長さに設定することもできる。各期間における動作について以下に説明する。
まず期間１１１では、時刻Ａ１において、信号Ｓ１がハイレベルになり、信号Ｓ２がローレベルになり、信号Ｓ３がローレベルになる。
このとき順序回路１０１はセット状態になる。また、信号Ｓ１乃至信号Ｓ３の電圧状態に応じて信号Ｓ４がローレベルになる。さらに期間１１１において、信号Ｓ３はローレベルに維持される。
次に期間１１２では、時刻Ａ２において、信号Ｓ１がローレベルになり、信号Ｓ２がハイレベルになり、信号Ｓ３はローレベルのままである。
このとき信号Ｓ１乃至信号Ｓ３の電圧状態に応じて信号Ｓ４がハイレベルになる。さらに期間１１２において、信号Ｓ３はローレベルに維持される。
次に期間１１３では、時刻Ａ３において、信号Ｓ１はローレベルのままであり、信号Ｓ２がローレベルになり、信号Ｓ３はローレベルのままである。
このとき信号Ｓ１乃至信号Ｓ３の電圧状態に応じて信号Ｓ４がローレベルになる。さらに時刻Ａ４において、信号Ｓ３がハイレベルになる。信号Ｓ３がハイレベルになると順序回路１０１はリセット状態になる。順序回路１０１がリセット状態の間、信号Ｓ４はローレベルに維持される。
なお、図２を用いて説明する図１に示す電子回路の動作の一例において、信号Ｓ３がローレベルからハイレベルになる（立ち上がるともいう）タイミング（時刻Ａ４）は、信号Ｓ４がハイレベルからローレベルになる（立ち下がるともいう）と同時、又は、信号Ｓ４が立ち下がった後になるように設定することが好ましい。例えば信号Ｓ４が立ち下がる前に信号Ｓ３が立ち上がると、順序回路１０１内の遅延により、信号Ｓ４が立ち下がる前に順序回路１０１がリセット状態になり、信号Ｓ４が立ち下がるまでに時間がかかり、動作不良の原因になる可能性が高いためである。
図２に一例として示すように、本実施の形態の電子回路を動作させることにより、順序回路が出力する信号の状態を制御することができる。よって例えば順序回路内の動作が遅延した場合であっても、順序回路内の動作の遅延を考慮して順序回路に入力されるリセット信号の電圧状態を設定することにより、順序回路をリセット状態にするタイミングを制御することができる。よって順序回路における動作不良を抑制することができ、電子回路における動作不良を抑制することができる。
（実施の形態２）
本実施の形態では、本発明の一態様である電子回路の一例について説明する。
本実施の形態における電子回路の構成について図３を用いて説明する。図３は、本実施の形態における電子回路の構成の一例を示すブロック図である。
図３に示す電子回路は、順序回路２０１１と、順序回路２０１２と、制御回路２０２１と、を少なくとも有する。
順序回路２０１１は、入力信号として信号Ｓ２１、信号Ｓ２２、及び信号Ｓ２３が入力され、入力された信号Ｓ２１、信号Ｓ２２、及び信号Ｓ２３に応じて電圧状態が設定された信号Ｓ２４を出力信号として出力する機能を有する。
順序回路２０１２は、信号Ｓ２４、信号Ｓ２５、及び信号Ｓ２６が入力され、入力された信号Ｓ２４、信号Ｓ２５、及び信号Ｓ２６に応じて電圧状態が設定された信号Ｓ２７を出力信号として出力する機能を有する。なお、順序回路２０１２は、例えば順序回路２０１１に電気的に接続された構成にすることができる。
制御回路２０２１は、順序回路２０１２から信号Ｓ２７が入力され、入力された信号Ｓ２７に応じて電圧状態が設定された信号を信号Ｓ２３として順序回路２０１１に出力する機能を有する。なお、制御回路２０２１は、例えば順序回路２０１１及び順序回路２０１２に電気的に接続された構成にすることができる。
信号Ｓ２１及び信号Ｓ２４は、例えば順序回路のスタート信号として機能させることができ、信号Ｓ２１は、順序回路２０１１のスタート信号（ＳＴ２０１１ともいう）として機能させることができ、信号Ｓ２４は、順序回路２０１２のスタート信号（ＳＴ２０１２ともいう）として機能させることができる。
信号Ｓ２２及び信号Ｓ２５は、例えば順序回路のクロック信号として機能させることができ、信号Ｓ２２は、順序回路２０１１のクロック信号（ＣＫ２０１１ともいう）として機能させることができ、信号Ｓ２５は、順序回路２０１２のクロック信号（ＣＫ２０１２ともいう）として機能させることができる。なお、信号Ｓ２２及び信号Ｓ２５としては、互いに位相の異なる信号を用いることができ、例えば信号Ｓ２２として第１のクロック信号（ＣＫ１ともいう）を用い、信号Ｓ２５として第２のクロック信号又は第１のクロック信号の反転クロック信号（ＣＫＢ１ともいう）を用いることができる。
信号Ｓ２３及び信号Ｓ２６は、例えば順序回路のリセット信号として機能させることができ、信号Ｓ２３は、順序回路２０１１のリセット信号（ＲＥ２０１１ともいう）として機能させることができ、信号Ｓ２６は、順序回路２０１２のリセット信号（ＲＥ２０１２ともいう）として機能させることができる。
図３に一例として示すように、本実施の形態の電子回路の一例は、第１の順序回路（例えば順序回路２０１１）、第２の順序回路（例えば順序回路２０１２）、及び制御回路（例えば制御回路２０２１）を有し、第１の順序回路は、第１の信号（例えば信号Ｓ２１）、第２の信号（例えば信号Ｓ２２）、及び第３の信号（例えば信号Ｓ２３）が入力され、第４の信号（例えば信号Ｓ２４）を出力し、第２の順序回路は、第４の信号、第５の信号（例えば信号Ｓ２５）、及び第６の信号（例えば信号Ｓ２６）が入力され、第７の信号（例えば信号Ｓ２７）を出力し、制御回路は、第１の順序回路に入力される信号のいずれかの電圧状態を制御する構成である。また、これに限定されず、本実施の形態の電子回路は、例えばＮ＋１個（Ｎは自然数）の順序回路を備えたＮ＋１段の順序回路と、Ｋ＋１段目（Ｋは１乃至Ｎの自然数）の順序回路から出力された信号が入力され、入力された信号の電圧状態に応じて電圧状態が設定された信号をＫ段目の順序回路に出力する制御回路と、を有する構成にすることもできる。
次に本実施の形態における電子回路の動作の一例について図４を用いて説明する。図４は、図３に示す電子回路の動作の一例を示すタイミングチャートであり、信号Ｓ２１乃至信号Ｓ２７の信号波形をそれぞれ示したものである。なお、図４を用いて説明する図３に示す電子回路の動作の一例では、信号Ｓ２１乃至信号Ｓ２７を２値のデジタル信号とし、信号Ｓ２２を第１のクロック信号とし、信号Ｓ２５を第１のクロック信号の反転クロック信号として説明する。また、本実施の形態における電子回路の動作では、図４に示す各信号の電圧状態を反転させることもできる。
図４に示すように、図３に示す電子回路の動作の一例は、期間２１１、期間２１２、及び期間２１３に分けることができる。各期間における動作について以下に説明する。
まず期間２１１では、時刻Ｂ１において、信号Ｓ２１がハイレベルになり、信号Ｓ２２がローレベルになり、信号Ｓ２３がローレベルになり、信号Ｓ２５がハイレベルになり、信号Ｓ２６がローレベルになる。
このとき順序回路２０１１はセット状態になる。また、信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて順序回路２０１１の出力信号である信号Ｓ２４がローレベルになる。さらに信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて順序回路２０１２の出力信号である信号Ｓ２７がローレベルになる。さらに期間２１１において、制御回路２０２１の出力信号である信号Ｓ２３は、ローレベルに維持される。
次に期間２１２では、時刻Ｂ２において、信号Ｓ２１がローレベルになり、信号Ｓ２２がハイレベルになり、信号Ｓ２３はローレベルのままであり、信号Ｓ２５がローレベルになり、信号Ｓ２６はローレベルのままである。
このとき信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて信号Ｓ２４がハイレベルになる。信号Ｓ２４がハイレベルになると順序回路２０１２はセット状態になる。また、信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７はローレベルのままである。さらに期間２１２において、信号Ｓ２３はローレベルに維持される。
次に期間２１３では、時刻Ｂ３において、信号Ｓ２１はローレベルのままであり、信号Ｓ２２がローレベルになり、信号Ｓ２３はローレベルのままであり、信号Ｓ２５がハイレベルになり、信号Ｓ２６はローレベルのままである。
このとき信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて信号Ｓ２４がローレベルになる。さらに信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７がハイレベルになる。さらに時刻Ｂ４において、信号Ｓ２７の電圧状態に応じて信号Ｓ２３がハイレベルになる。信号Ｓ２３がハイレベルになると、順序回路２０１１はリセット状態になる。順序回路２０１１がリセット状態の間、信号Ｓ２４はローレベルに維持される。
なお、図４を用いて説明する図３に示す電子回路の動作の一例において、信号Ｓ２３が立ち上がるタイミング（時刻Ｂ４）は、期間２１３内で適宜設定することができる。また、信号Ｓ２３が立ち上がるタイミングは、信号Ｓ２４が立ち下がると同時、又は、信号Ｓ２４が立ち下がった後になるように設定することが好ましい。例えば信号Ｓ２４が立ち下がる前に信号Ｓ２３が立ち上がると、順序回路２０１１の遅延により、信号Ｓ２４が立ち下がる前に順序回路２０１１がリセット状態になり、信号Ｓ２４が立ち下がるまでに時間がかかり、動作不良になる可能性が高いためである。
図４に一例として示すように、本実施の形態の電子回路を動作させることにより、第２の順序回路の出力信号の電圧状態に応じて第１の順序回路に入力される信号の電圧状態を設定することができる。なお、第２の順序回路には第１の順序回路の出力信号が入力され、第２の順序回路の出力信号の電圧状態は、第１の順序回路の出力信号の電圧状態に応じて設定されるため、第１の順序回路に入力される信号の電圧状態は、第１の順序回路の出力信号の電圧状態に応じて設定されるともいえる。よって第１の順序回路の出力信号が第１の電圧状態から第２の電圧状態になった後に第１の順序回路のリセット信号を第１の電圧状態に設定することができ、例えば順序回路内の動作が遅延した場合であっても、順序回路内の動作を考慮して順序回路に入力されるリセット信号の電圧状態を設定することにより、順序回路をリセット状態にするタイミングを制御することができる。よって順序回路における動作不良を抑制することができ、電子回路における動作不良を抑制することができる。
さらに本実施の形態の電子回路における制御回路の回路構成の一例について図５及び図６を用いて説明する。図５及び図６は、図３に示す電子回路における制御回路（制御回路２０２１）の回路構成の一例を示す回路図である。なお、図５及び図６に示す制御回路の説明において、図３に示す電子回路の説明を適宜援用する。
図５（Ａ）に示す制御回路は、抵抗素子２２１１と、容量素子２２１２と、を有する。
なお、本明細書において抵抗素子は、一端と他端とを有する。また、抵抗素子の抵抗値は適宜設定することができる。
また、本明細書において容量素子は、一方の電極と、他方の電極の少なくとも２つの電極と、誘電体としての機能を有する膜を有し、一方の電極の一部又は全部を含む端子を第１端子ともいい、他方の電極の一部又は全部を含む端子を第２端子ともいう。また、誘電体としての機能を有する膜としては、例えば絶縁膜などを用いることができる。また、容量素子の容量値は適宜設定することができる。
また、図５（Ａ）に示す制御回路は、容量素子２２１２の第１端子が抵抗素子２２１１の一端又は他端に電気的に接続され、容量素子２２１２の第２端子に電圧Ｖ１（第１の電圧ともいう）又は電圧Ｖ２（第２の電圧ともいう）が与えられ、抵抗素子２２１１の一端及び他端の一方を介して信号Ｓ２７が入力され、抵抗素子２２１１の一端及び他端の他方を介して信号Ｓ２３を出力する。
なお、本明細書において、電圧Ｖ１の値は、電圧Ｖ２の値より大きいとする。また、電圧Ｖ１の値と電圧Ｖ２の値との差の絶対値は、一定の値より大きいことが好ましい。また、電圧Ｖ１及び電圧Ｖ２としては例えば電源電圧を用いることができ、電圧Ｖ１として相対的に高電圧側の電圧（高電源電圧又はＶｄｄともいう）を用いることができ、電圧Ｖ２として相対的に低電圧側の電圧（低電源電圧又はＶｓｓともいう）を用いることができる。また、電圧Ｖ１又は電圧Ｖ２として接地電位（ＶＧＮＤともいう）を用いることもできる。また、高電源電圧及び低電源電圧は、それぞれ定数であることが好ましいが、電子回路ではノイズなどにより電圧が所望の値とずれることがある。よって本明細書では、それぞれ一定の範囲内の値であれば、高電源電圧及び低電源電圧とみなすことができる。また、電源電圧の値は、それぞれ適宜設定することができる。
図５（Ｂ）に示す制御回路は、図５（Ａ）に示す制御回路の構成に加え、容量素子２２１３を有し、容量素子２２１３は、第１端子が抵抗素子２２１１の一端に電気的に接続され、第２端子に容量素子２２１２の第２端子と同じ電圧（電圧Ｖ１又は電圧Ｖ２）が与えられる。
図５（Ｃ）に示す制御回路は、図５（Ａ）に示す制御回路の構成に加え、抵抗素子２２１４を有し、抵抗素子２２１４の一端が抵抗素子２２１１の他端に電気的に接続され、抵抗素子２２１１の一端及び抵抗素子２２１４の他端の一方を介して信号Ｓ２７が入力され、抵抗素子２２１１の一端及び抵抗素子２２１４の他端の他方を介して信号Ｓ２３を出力する。
図５（Ｄ）に示す制御回路は、図５（Ｃ）に示す制御回路の構成に加え、容量素子２２１５を有し、容量素子２２１５の第１端子が抵抗素子２２１４の他端に電気的に接続され、容量素子２２１５の第２端子に容量素子２２１２の第２端子と同じ電圧（電圧Ｖ１又は電圧Ｖ２）が与えられる。
図５（Ｅ）に示す制御回路は、抵抗素子２２２１及び容量素子２２２２を有し、容量素子２２２２の第１端子が抵抗素子２２２１の他端に電気的に接続され、抵抗素子２２２１の一端及び容量素子２２２２の第２端子の一方を介して信号Ｓ２７が入力され、抵抗素子２２２１の一端及び容量素子２２２２の第２端子の他方を介して信号Ｓ２３を出力する。
図５（Ｆ）に示す制御回路は、図５（Ｅ）に示す制御回路の構成に加え、容量素子２２２３を有し、容量素子２２２３の第２端子が抵抗素子２２２１の一端に電気的に接続され、容量素子２２２３の第１端子及び容量素子２２２２の第２端子の一方を介して信号Ｓ２７が入力され、容量素子２２２３の第１端子及び容量素子２２２２の第２端子の他方を介して信号Ｓ２３を出力する。
図５（Ｇ）に示す制御回路は、図５（Ｅ）に示す制御回路の構成に加え、抵抗素子２２２４を有し、抵抗素子２２２４の一端が容量素子２２２２の第２端子に電気的に接続され、抵抗素子２２２１の一端及び抵抗素子２２２４の他端の一方を介して信号Ｓ２７が入力され、抵抗素子２２２１の一端及び抵抗素子２２２４の他端の他方を介して信号Ｓ２３を出力する。
図５（Ｈ）に示す制御回路は、図５（Ｇ）に示す制御回路の構成に加え、容量素子２２２５を有し、容量素子２２２５の第１端子が抵抗素子２２２４の他端に電気的に接続され、抵抗素子２２２１の一端及び容量素子２２２５の第２端子の一方を介して信号Ｓ２７が入力され、抵抗素子２２２１の一端及び容量素子２２２５の第２端子の他方を介して信号Ｓ２３を出力する。
図６（Ａ）に示す制御回路は、バッファ回路２２３１を有し、バッファ回路２２３１に信号Ｓ２７が入力され、バッファ回路２２３１から信号Ｓ２３を出力する。
さらに図６（Ａ）に示すバッファ回路２２３１の回路構成の一例について図６（Ｂ）に示す。
図６（Ｂ）に示すバッファ回路は、トランジスタ２３１１と、トランジスタ２３１２と、トランジスタ２３１３と、トランジスタ２３１４と、を有する。
なお、本明細書において、トランジスタは、少なくとも３つの端子を有し、１つの端子の電位により他の２つの端子間の導通が制御される構成であり、例えば電界効果トランジスタ又はバイポーラトランジスタを用いることができる。
また、本明細書において、電界効果トランジスタは、ゲート、ソース、及びドレインを少なくとも有する。電界効果トランジスタとしては、例えば薄膜トランジスタ（ＴＦＴともいう）を用いることができる。また、電界効果トランジスタとしては、例えばトップゲート型、又はボトムゲート型のトランジスタを用いることができる。また、ボトムゲート型のトランジスタとしては、例えばチャネルエッチ型又はボトムコンタクト型（逆コプレナ型ともいう）のトランジスタを用いることができる。また、電界効果トランジスタは、Ｎ型又はＰ型の導電型にすることができる。図６に示す制御回路では、トランジスタの一例として全て同一の導電型の電界効果トランジスタを用いた場合について説明する。全て同一の導電型とすることにより異なる複数の導電型のトランジスタを用いる場合に比べて作製工程数を低減することができる。
また、電界効果トランジスタは、例えばゲート電極と、ソース領域、チャネル領域、及びドレイン領域を有する半導体層と、断面視においてゲート電極と半導体層との間に設けられたゲート絶縁層により構成することができる。半導体層は、半導体膜又は半導体基板を用いて形成することができ、半導体膜又は半導体基板に適用可能な半導体材料としては、例えば非晶質半導体、微結晶半導体、単結晶半導体、及び多結晶半導体のいずれかなどを用いることができる。また、半導体材料として酸化物半導体を用いることもできる。酸化物半導体としては、例えば、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体を用いることもでき、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の中では、特にＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いるのが好ましい。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。また、酸化物半導体としては、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｉｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を用いることもできる。
また、本明細書において、ゲートとは、ゲート電極及びゲート電極に電気的に接続される配線（ゲート配線ともいう）の一部又は全部のことをいう。また、ソースとは、ソース領域、ソース電極、及びソース電極に電気的に接続される配線（ソース配線ともいう）の一部又は全部のことをいう。また、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン電極に電気的に接続される配線（ドレイン配線ともいう）の一部又は全部のことをいう。
また、本明細書において、ソースとドレインは、電界効果トランジスタの構造や動作条件などによって互いに入れ替わることがある。
トランジスタ２３１１は、ゲート並びにソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
トランジスタ２３１２は、ゲートに信号ＩＮＣＴＬが入力され、ソース及びドレインの一方がトランジスタ２３１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の他方が与えられる。
トランジスタ２３１３は、ソース及びドレインの一方にトランジスタ２３１１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２３１４は、ゲートがトランジスタ２３１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ２３１３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２３１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図６（Ｂ）に示す制御回路は、トランジスタ２３１２のゲートに信号Ｓ２７が入力され、トランジスタ２３１３のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
図６（Ｃ）に示す制御回路は、インバータ（ＮＯＴゲート、ＮＯＴ回路ともいう）２２４１及びインバータ２２４２を有し、インバータ２２４２がインバータ２２４１に直列接続で電気的に接続され、インバータ２２４１に信号Ｓ２７が入力され、インバータ２２４２から信号Ｓ２３を出力する。なお、図６（Ｃ）に示す制御回路では、２つのインバータを有する構成について示しているが、これに限定されず、本実施の形態の電子回路における制御回路は、２Ｍ個（Ｍは自然数）のインバータが直列接続で電気的に接続された構成にすることができる。
さらに図６（Ｃ）に示す制御回路の回路構成の一例について図６（Ｄ）に示す。
図６（Ｄ）に示す制御回路は、トランジスタ２２４３と、トランジスタ２２４４と、トランジスタ２２４５と、トランジスタ２２４６と、を有する。
トランジスタ２２４３は、ゲート並びにソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
トランジスタ２２４４は、ソース及びドレインの一方がトランジスタ２２４３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の他方が与えられる。
トランジスタ２２４５は、ゲート並びにソース及びドレインの一方にトランジスタ２２４３のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２２４６は、ゲートがトランジスタ２２４３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ２２４５のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２２４４のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図６（Ｄ）に示す制御回路は、トランジスタ２２４４のゲートに信号Ｓ２７が入力され、トランジスタ２２４５のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
図６（Ｅ）に示す制御回路は、トランジスタ２３３１と、トランジスタ２３３２と、トランジスタ２３３３と、トランジスタ２３３４と、トランジスタ２３３５と、トランジスタ２３３６と、トランジスタ２３３７と、トランジスタ２３３８と、を有する。
トランジスタ２３３１は、ゲート並びにソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
トランジスタ２３３２は、ソース及びドレインの一方がトランジスタ２３３１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の他方が与えられる。
トランジスタ２３３３は、ゲートがトランジスタ２３３１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方にトランジスタ２３３１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２３３４は、ソース及びドレインの一方がトランジスタ２３３３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２３３２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
トランジスタ２３３５は、ゲート並びにソース及びドレインの一方にトランジスタ２３３１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２３３６は、ゲートがトランジスタ２３３３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ２３３５のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２３３２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
トランジスタ２３３７は、ゲートがトランジスタ２３３５のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方にトランジスタ２３３１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２３３８は、ゲートがトランジスタ２３３３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ２３３７のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２３３２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図６（Ｅ）に示す制御回路は、トランジスタ２３３２のゲートに信号Ｓ２７が入力され、トランジスタ２３３７のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
ここで本実施の形態の電子回路における制御回路の動作の一例について図７を用いて説明する。図７は、図５（Ａ）に示す制御回路の動作の一例を示すタイミングチャートであり、信号Ｓ２７及び信号Ｓ２３の信号波形をそれぞれ示したものである。なお、図７を用いて説明する本実施の形態の電子回路における制御回路の動作の一例では、容量素子２２１２の第２端子に電圧Ｖ２が与えられるとし、電圧Ｖ２は接地電位とし、電圧Ｖ２の値は、デジタル信号のローレベルの電圧の値と同じとして説明する。
図７に示すように、時刻ｔ１において、制御回路に入力された信号Ｓ２７が立ち上がる。このとき制御回路では、信号Ｓ２７が遅延するため、制御回路が出力する信号Ｓ２３は、点線２９０に示すように、時刻ｔ２において立ち上がるものとみなすことができる。
図５及び図６に一例として示すように、本実施の形態の電子回路における制御回路の一例は、遅延回路を用いて構成することができる。遅延回路を用いて制御回路を構成することにより、本実施の形態の電子回路において、例えば制御回路に入力された第２の順序回路の出力信号を遅延させ、遅延させた信号を制御回路から第１の順序回路に出力することができる。制御回路の出力信号の遅延時間は、容量の容量値と抵抗の抵抗値の積で表すことができ、例えば本実施の形態の電子回路の仕様に応じて容量素子の容量値及び抵抗素子の抵抗値を適宜設定することにより遅延時間を設定することができる。よって例えば順序回路内の動作の遅延を考慮して順序回路に入力される信号を遅延させることにより、順序回路内の動作の遅延による影響を抑制し、順序回路による動作不良を抑制することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えをすることもできる。
（実施の形態３）
本実施の形態では、本発明の一態様である電子回路の一例について説明する。
本実施の形態における電子回路の構成について図８を用いて説明する。図８は、本実施の形態における電子回路の構成の一例を示すブロック図である。
図８に示す電子回路は、順序回路２０１１と、順序回路２０１２と、制御回路２０２２Ａと、制御回路２０２２Ｂと、を少なくとも有する。なお図３に示す電子回路と同じ構成の部分については図３に示す電子回路の説明を適宜援用し、その他の部分について以下に説明する。
制御回路２０２２Ａは、順序回路２０１１から信号Ｓ２４が入力され、入力された信号Ｓ２４に応じて電圧状態が設定された信号を信号Ｓ２３として順序回路２０１１に出力する機能を有する。制御回路２０２２Ａは、例えば順序回路２０１１に電気的に接続された構成にすることができる。
制御回路２０２２Ｂは、順序回路２０１２から信号Ｓ２７が入力され、入力された信号Ｓ２７に応じて電圧状態が設定された信号を信号Ｓ２６として順序回路２０１２に出力する機能を有する。また、制御回路２０２２Ｂは、例えば順序回路２０１２に電気的に接続された構成にすることができる。
なお、本実施の形態の電子回路において、順序回路２０１２及び制御回路２０２２Ｂは、必ずしも設ける必要はない。
図８に一例として示すように、本実施の形態の電子回路の一例は、順序回路（例えば順序回路２０１１）及び制御回路（例えば制御回路２０２２Ａ）を有し、順序回路は、第１の信号（例えば信号Ｓ２１）、第２の信号（例えば信号Ｓ２２）、及び第３の信号（例えば信号Ｓ２３）が入力され、第４の信号（例えば信号Ｓ２４）を出力し、制御回路は、順序回路に入力される信号のいずれか（例えば信号Ｓ２３）の電圧状態を制御する構成である。また、これに限定されず、本実施の形態の電子回路は、例えばＮ個の順序回路を用いて構成されるＮ段の順序回路と、Ｋ段目（Ｋは１乃至Ｎの自然数）の順序回路から出力された信号が入力され、入力された信号の電圧状態に応じて電圧状態が設定された信号をＫ段目の順序回路に出力する制御回路と、を有する構成にすることができる。
次に本実施の形態における電子回路の動作の一例について図９を用いて説明する。図９は、図８に示す電子回路の動作の一例を示すタイミングチャートであり、信号Ｓ２１乃至信号Ｓ２７の信号波形をそれぞれ示したものである。なお、図９を用いて説明する図８に示す電子回路の動作の一例では、信号Ｓ２１乃至信号Ｓ２７を２値のデジタル信号とし、信号Ｓ２２を第１のクロック信号とし、信号Ｓ２５を第１のクロック信号の反転クロック信号として説明する。また、本実施の形態における電子回路の動作では、図９に示す各信号の電圧状態を反転させることもできる。
図９に示すように、図８に示す電子回路の動作の一例は、期間２２１、期間２２２、及び期間２２３に分けることができる。各期間における動作について以下に説明する。
まず期間２２１では、時刻Ｃ１において、信号Ｓ２１がハイレベルになり、信号Ｓ２２がローレベルになり、信号Ｓ２５がハイレベルになる。
このとき順序回路２０１１はセット状態になる。また、信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて信号Ｓ２４がローレベルになる。さらに、信号Ｓ２４がローレベルになると、信号Ｓ２４の電圧状態に応じて制御回路２０２２Ａの出力信号である信号Ｓ２３がハイレベルになる。また、信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７がローレベルになる。さらに、信号Ｓ２７がローレベルになると、信号Ｓ２７の電圧状態に応じて制御回路２０２２Ｂの出力信号である信号Ｓ２６がハイレベルになる。
次に期間２２２では、時刻Ｃ２において、信号Ｓ２１がローレベルになり、信号Ｓ２２がハイレベルになり、信号Ｓ２５がローレベルになる。
このとき信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて信号Ｓ２４がハイレベルになる。さらに信号Ｓ２４がハイレベルになると、信号Ｓ２４の電圧状態に応じて信号Ｓ２３がローレベルになり、また、順序回路２０１２はセット状態になる。また、信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７がローレベルになる。信号Ｓ２７がローレベルになると、信号Ｓ２７の電圧状態に応じて信号Ｓ２６がハイレベルになる。
次に期間２２３では、時刻Ｃ３において、信号Ｓ２１はローレベルのままであり、信号Ｓ２２がローレベルになり、信号Ｓ２５がハイレベルになる。
このとき信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて信号Ｓ２４がローレベルになる。さらに信号Ｓ２４がローレベルになると、信号Ｓ２４の電圧状態に応じて信号Ｓ２３がハイレベルになる。信号Ｓ２３がハイレベルになると、順序回路２０１１はリセット状態になる。順序回路２０１１がリセット状態の間、信号Ｓ２４はローレベルに維持される。また信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７がハイレベルになる。信号Ｓ２７がハイレベルになると、信号Ｓ２７の電圧状態に応じて信号Ｓ２６がローレベルになる。
図８及び図９を用いて説明したように、本実施の形態の電子回路を動作させることにより、順序回路の出力信号の電圧状態に応じて該順序回路に入力される信号の電圧状態を設定することができる。よって順序回路の出力信号が第１の電圧状態から第２の電圧状態になった後に順序回路のリセット信号を第１の電圧状態に設定することができ、例えば順序回路内の動作が遅延した場合であっても、該順序回路に入力されるリセット信号の電圧状態は、該順序回路の出力信号の電圧状態により設定される。よって順序回路における動作不良を抑制することができる。
さらに本実施の形態の電子回路における制御回路の回路構成の一例について図１０を用いて説明する。図１０は、図８に示す電子回路における制御回路（制御回路２０２２Ａ）の回路構成の一例を示す回路図である。なお、図１０に示す制御回路の説明において、図８に示す電子回路の説明を適宜援用する。
図１０（Ａ）に示す制御回路は、インバータ２２５１を有し、インバータ２２５１に、信号Ｓ２４が入力され、インバータ２２５１から信号Ｓ２３を出力する。なお、図１０（Ａ）に示す制御回路では、１つのインバータを有する構成について示しているが、これに限定されず、本実施の形態の電子回路における制御回路では、２Ｌ−１個（Ｌは自然数）のインバータが直列接続で電気的に接続された構成にすることができる。
さらに図１０（Ａ）に示すインバータ２２５１の回路構成の一例について図１０（Ｂ）及び図１０（Ｃ）に示す。
図１０（Ｂ）に示すインバータは、トランジスタ２２５３及びトランジスタ２２５４を有する。なお、図１０に示す制御回路におけるトランジスタは、一例として全て同一の導電型の電界効果トランジスタとする。全て同一の導電型のトランジスタにすることにより、異なる複数の導電型のトランジスタを用いる場合に比べて作製工程数を低減することができる。
トランジスタ２２５３は、ゲート並びにソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
トランジスタ２２５４は、ソース及びドレインの一方がトランジスタ２２５３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の他方が与えられる。
図１０（Ｂ）に示すインバータは、トランジスタ２２５４のゲートに信号Ｓ２４が入力され、トランジスタ２２５３のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
図１０（Ｃ）に示すインバータは、図１０（Ｂ）に示す回路構成に加え、トランジスタ２２５５及びトランジスタ２２５６を有する。
トランジスタ２２５５は、ゲートがトランジスタ２２５３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方にトランジスタ２２５３のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２２５６は、ソース及びドレインの一方がトランジスタ２２５５のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２２５４のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図１０（Ｃ）に示すインバータは、トランジスタ２２５４のゲートに信号Ｓ２４が入力され、トランジスタ２２５５のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。なお図１０（Ｃ）に示すインバータは、図１０（Ｂ）に示すインバータと比較して出力信号の電圧を高くすることができる。
図１０（Ａ）乃至図１０（Ｃ）に一例として示すように、本実施の形態の電子回路における制御回路は、インバータを有する構成にすることができる。該構成にすることにより、制御回路に入力された信号の電圧状態に応じて電圧状態が設定された信号を出力信号として出力することができる。また、順序回路の出力信号が入力されるノードと、順序回路に入力される信号を出力するノードが電気的に接続されていないため、順序回路の出力信号の遅延による順序回路に入力される信号への影響を抑制することができる。
なお、図１０に示す制御回路の構成は、図８に示す制御回路２０２２Ｂに適用することもできる。このとき上記図１０に示す制御回路の説明において信号Ｓ２３は信号Ｓ２６となり、信号Ｓ２４は信号Ｓ２７となる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えをすることができる。
（実施の形態４）
本実施の形態では、本発明の一態様である電子回路の一例について説明する。
本実施の形態における電子回路の構成について図１１を用いて説明する。図１１は、本実施の形態における電子回路の構成の一例を示すブロック図である。
図１１に示す電子回路は、順序回路２０１１と、順序回路２０１２と、制御回路２０２３と、を少なくとも有する。なお図３に示す電子回路と同じ構成の部分については図３に示す電子回路の説明を適宜援用し、その他の部分について以下に説明する。
制御回路２０２３は、順序回路２０１１から信号Ｓ２４が入力され、順序回路２０１２から信号Ｓ２７が入力され、入力された信号Ｓ２４及び信号Ｓ２７の電圧状態に応じて電圧状態が設定された信号を信号Ｓ２３として順序回路２０１１に出力する機能を有する。また、制御回路２０２３は、例えば順序回路２０１１及び順序回路２０１２に電気的に接続された構成にすることができる。
図１１に一例として示すように、本実施の形態の電子回路の一例は、第１の順序回路（例えば順序回路２０１１）、第２の順序回路（例えば順序回路２０１２）、及び制御回路（例えば制御回路２０２３）を有し、第１の順序回路は、第１の信号、第２の信号、及び第３の信号が入力され、第４の信号を出力し、第２の順序回路は、第４の信号、第５の信号、及び第６の信号が入力され、第７の信号を出力し、制御回路は、第１の順序回路に入力される信号のいずれか（例えば信号Ｓ２３）の電圧状態を制御する構成である。また、これに限定されず、本実施の形態の電子回路は、Ｎ＋１個の順序回路を備えたＮ＋１段の順序回路と、Ｋ段目の順序回路及びＫ＋１段目の順序回路の出力信号が入力され、入力された信号の電圧状態に応じて電圧状態が設定された信号をＫ段目の順序回路に出力する制御回路と、を有する構成にすることができる。
次に本実施の形態における電子回路の動作の一例について図１２を用いて説明する。図１２は、図１１に示す電子回路の動作の一例を示すタイミングチャートであり、信号Ｓ２１乃至信号Ｓ２７の信号波形をそれぞれ示したものである。なお、図１２を用いて説明する図１１に示す電子回路の動作の一例では、信号Ｓ２１乃至信号Ｓ２７を２値のデジタル信号とし、信号Ｓ２２を第１のクロック信号とし、信号Ｓ２５を第１のクロック信号の反転クロック信号として説明する。また、本実施の形態における電子回路の動作では、図１２に示す各信号の電圧状態を反転させることもできる。
図１２に示すように、図１１に示す電子回路の動作の一例は、期間２３１、期間２３２、及び期間２３３に分けることができる。各期間における動作について以下に説明する。
まず期間２３１では、時刻Ｄ１において、信号Ｓ２１がハイレベルになり、信号Ｓ２２がローレベルになり、信号Ｓ２５がハイレベルになり、信号Ｓ２６はローレベルのままである。
このとき順序回路２０１１はセット状態になる。また、信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて順序回路２０１１の出力信号である信号Ｓ２４がローレベルになる。さらに、信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７がローレベルになる。さらに信号Ｓ２４がローレベルになり、信号Ｓ２７がローレベルになると、信号Ｓ２４及び信号Ｓ２７の電圧状態に応じて制御回路２０２３の出力信号である信号Ｓ２３がローレベルになる。
次に期間２３２では、時刻Ｄ２において、信号Ｓ２１がローレベルになり、信号Ｓ２２がハイレベルになり、信号Ｓ２５がローレベルになり、信号Ｓ２６はローレベルのままである。
このとき信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて信号Ｓ２４がハイレベルになる。さらに、信号Ｓ２４がハイレベルになると、順序回路２０１２はセット状態になる。また、信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７はローレベルに維持される。さらに信号Ｓ２４がハイレベルになり、信号Ｓ２７がローレベルになると、信号Ｓ２４及び信号Ｓ２７の電圧状態に応じて信号Ｓ２３はローレベルに維持される。
次に期間２３３では、時刻Ｄ３において、信号Ｓ２１はローレベルのままであり、信号Ｓ２２がローレベルになり、信号Ｓ２５がハイレベルになり、信号Ｓ２６はローレベルのままである。
このとき信号Ｓ２１乃至信号Ｓ２３の電圧状態に応じて信号Ｓ２４がローレベルになる。さらに、信号Ｓ２４乃至信号Ｓ２６の電圧状態に応じて信号Ｓ２７がハイレベルになる。さらに信号Ｓ２４がローレベルになり、信号Ｓ２７がハイレベルになると、信号Ｓ２４及び信号Ｓ２７の電圧状態に応じて信号Ｓ２３がハイレベルになる。さらに、信号Ｓ２３がハイレベルになると順序回路２０１１はリセット状態になる。順序回路２０１１がリセット状態の間、信号Ｓ２４はローレベルに維持される。
図１２に一例として示すように、本実施の形態の電子回路を動作させることにより、複数の順序回路における出力信号の電圧状態に応じて一つの順序回路に入力される信号の少なくとも一つの電圧状態を設定することができる。よって第１の順序回路の出力信号が第１の電圧状態から第２の電圧状態になった後に第１の順序回路のリセット信号を第１の電圧状態に設定することができ、さらに一つの順序回路の出力信号を利用して順序回路に入力される信号の電圧状態を制御する場合に比べてより正確に出力信号の電圧状態を制御することができる。例えば各順序回路内の動作が遅延した場合であっても、一つの順序回路に入力されるリセット信号の電圧状態は、各順序回路の出力信号の電圧状態により設定される。よって順序回路における動作不良を抑制することができ、電子回路における動作不良を抑制することができる。
さらに、本実施の形態の電子回路における制御回路の回路構成の一例について図１３を用いて説明する。図１３は図１１に示す電子回路における制御回路（制御回路２０２３）の回路構成の一例を示す回路図である。
図１３（Ａ）に示す制御回路は、インバータ２４１と、ＮＯＲゲート（ＮＯＲ回路ともいう）２４２と、を有し、ＮＯＲゲート２４２がインバータ２４１に電気的に接続され、ＮＯＲゲート２４２に信号Ｓ２４が入力され、インバータ２４１に信号Ｓ２７が入力され、ＮＯＲゲート２４２から信号Ｓ２３を出力する。
さらに図１３（Ａ）に示す制御回路の回路構成の一例について図１３（Ｂ）に示す。
図１３（Ｂ）に示す制御回路は、トランジスタ２４１１と、トランジスタ２４１２と、トランジスタ２４２１と、トランジスタ２４２２と、トランジスタ２４２３と、を有する。なお、図１３に示す制御回路におけるトランジスタは、一例として全て同一の導電型の電界効果トランジスタとする。全て同一の導電型のトランジスタにすることにより、異なる複数の導電型のトランジスタを用いる場合に比べて作製工程数を低減することができる。
トランジスタ２４１１は、ゲート並びにソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
トランジスタ２４１２は、ソース及びドレインの一方がトランジスタ２４１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
トランジスタ２４２１は、ゲート並びにソース及びドレインの一方にトランジスタ２４１１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２４２２は、ソース及びドレインの一方がトランジスタ２４２１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２４１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
トランジスタ２４２３は、ゲートがトランジスタ２４１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ２４２１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２４１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図１３（Ｂ）に示す制御回路は、トランジスタ２４２２のゲートに信号Ｓ２４が入力され、トランジスタ２４１２のゲートに信号Ｓ２７が入力され、トランジスタ２４２１のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
図１３（Ｃ）に示す制御回路は、図１３（Ｂ）に示す回路構成に加え、トランジスタ２４２４、トランジスタ２４２５、及びトランジスタ２４２６と、を有する。
トランジスタ２４２４は、ゲートがトランジスタ２４２１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方にトランジスタ２４１１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２４２５は、ソース及びドレインの一方がトランジスタ２４２４のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２４１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
トランジスタ２４２６は、ゲートがトランジスタ２４１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ２４２４のソース及びドレインの他方に電気的に接続され、ソース及びドレイン他方にトランジスタ２４１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図１３（Ｃ）に示す制御回路は、トランジスタ２４２２のゲート及びトランジスタ２４２５のゲートに信号Ｓ２４が入力され、トランジスタ２４１２のゲートに信号Ｓ２７が入力され、トランジスタ２４２４のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
図１３（Ｄ）に示す制御回路は、図１３（Ｃ）に示す制御回路の回路構成に加え、トランジスタ２４１３と、トランジスタ２４１４と、を有する。
トランジスタ２４１３は、ゲートがトランジスタ２４１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方にトランジスタ２４１１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ２４１４は、ソース及びドレインの一方がトランジスタ２４１３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の他方が与えられる。
さらに図１３（Ｃ）に示す制御回路と異なり、図１３（Ｄ）に示す制御回路は、トランジスタ２４２６のゲートがトランジスタ２４１３のソース及びドレインの他方に電気的に接続される。
図１３（Ｄ）に示す制御回路は、トランジスタ２４２２のゲート及びトランジスタ２４２５のゲートに信号Ｓ２４が入力され、トランジスタ２４１２のゲート及びトランジスタ２４１４のゲートに信号Ｓ２７が入力され、トランジスタ２４２４のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
図１３（Ｅ）に示す制御回路は、インバータ２４３１及びＡＮＤゲート（ＡＮＤ回路ともいう）２４３２を有し、ＡＮＤゲート２４３２がインバータ２４３１に電気的に接続され、インバータ２４３１に信号Ｓ２４が入力され、ＡＮＤゲート２４３２に信号Ｓ２７が入力され、ＡＮＤゲート２４３２から信号Ｓ２３を出力する。
図１３（Ｆ）に示す制御回路は、トランジスタ２４４１と、トランジスタ２４４２と、トランジスタ２４４３と、トランジスタ２４４４と、を有する。
トランジスタ２４４１は、ソース及びドレインの一方に信号Ｓ２７が入力される。
トランジスタ２４４２は、ソース及びドレインの一方がトランジスタ２４４１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１又は電圧Ｖ２が与えられる。
トランジスタ２４４３は、ゲートがトランジスタ２４４１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方に信号Ｓ２７が入力される。
トランジスタ２４４４は、ソース及びドレインの一方がトランジスタ２４４３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ２４４２のソース及びドレインの他方と同じ電圧（電圧Ｖ１又は電圧Ｖ２）が与えられる。
図１３（Ｆ）に示す制御回路は、トランジスタ２４４２のゲート及びトランジスタ２４４４のゲートに信号Ｓ２４が入力され、トランジスタ２４４１のゲート並びにソース及びドレインの一方、且つトランジスタ２４４３のソース及びドレインの一方に信号Ｓ２７が入力され、トランジスタ２４４３のソース及びドレインの他方の電圧を信号Ｓ２３として出力する。
図１３（Ｇ）に示す制御回路は、容量素子２４５１及びトランジスタ２４５２を有する。
トランジスタ２４５２は、ソース及びドレインの一方が容量素子２４５１の第２端子に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１又は電圧Ｖ２が与えられる。
図１３（Ｇ）に示す制御回路は、トランジスタ２４５２のゲートに信号Ｓ２４が入力され、容量素子２４５１の第１端子を介して信号Ｓ２７が入力され、容量素子２４５１の第２端子の電圧を信号Ｓ２３として出力する。
図１３に示す制御回路は、２つの信号が入力され、１つの信号を出力する論理回路を有する構成である。該構成にすることにより、より正確に出力信号の状態を設定することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えをすることができる。
（実施の形態５）
本実施の形態では、本発明の一態様である電子回路における順序回路の回路構成の一例について説明する。
本実施の形態の順序回路の回路構成の一例について図１４を用いて説明する。図１４は、本実施の形態の順序回路の回路構成の一例を示す回路図である。
図１４（Ａ）に示す順序回路は、トランジスタ３１１と、トランジスタ３１２と、トランジスタ３１３と、を有する。なお図１４に示すトランジスタは、一例として全て同一の導電型の電界効果トランジスタとする。全て同一の導電型とすることにより、異なる複数の導電型のトランジスタを用いる場合に比べて作製工程数を低減することができる。
トランジスタ３１１は、ソース及びドレインの一方に信号Ｓ３１が入力される。
トランジスタ３１２は、ゲートがトランジスタ３１１のソース及びドレインの他方に電気的に接続される。なお、トランジスタ３１２のゲートと他の素子との接続箇所をノードＮ１ともいう。
トランジスタ３１３は、ソース及びドレインの一方がトランジスタ３１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１又は電圧Ｖ２が与えられる。
また、図１４（Ａ）に示す順序回路は、トランジスタ３１１のゲート並びにソース及びドレインの一方に信号Ｓ３１が入力され、トランジスタ３１２のソース及びドレインの一方に信号Ｓ３２が入力され、トランジスタ３１３のゲートに信号Ｓ３３が入力され、トランジスタ３１２のソース及びドレインの他方の電圧を信号Ｓ３４として出力する。
また、図１４（Ａ）に示す順序回路は、トランジスタ３１１のソース及びドレインの一方に信号Ｓ３１の代わりに信号Ｓ３２の反転クロック信号である信号Ｓ３５が入力される構成にすることもできる。また、図１４（Ａ）に示す順序回路は、トランジスタ３１１のソース及びドレインの一方に信号Ｓ３１が入力される代わりに、トランジスタ３１１のソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられ、トランジスタ３１３のソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の他方が与えられる構成にすることもできる。また、図１４（Ａ）に示す順序回路は、トランジスタ３１３のゲートに信号Ｓ３３が入力され、トランジスタ３１３のソース及びドレインの他方に電圧Ｖ１又は電圧Ｖ２が与えられる代わりに、図１４（Ｂ）に示すようにトランジスタ３１３のゲートがトランジスタ３１１のソース及びドレインの他方に電気的に接続され、トランジスタ３１３のソース及びドレインの他方に信号Ｓ３３が入力される構成にすることもできる。
図１４（Ｃ）に示す順序回路は、図１４（Ａ）に示す順序回路の構成に加え、トランジスタ３１４を有する。なお、図１４（Ｃ）に示す順序回路において、図１４（Ａ）に示す順序回路と同じ部分については、図１４（Ａ）に示す順序回路の説明を適宜援用し、その他の部分について以下に説明する。
トランジスタ３１４は、ソース及びドレインの一方がトランジスタ３１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ３１３のソース及びドレインの他方と同じ電圧（電圧Ｖ１又は電圧Ｖ２）が与えられる。また、図１４（Ｃ）に示す順序回路は、トランジスタ３１４のゲートに信号Ｓ３３が入力される。
なお、図１４（Ｃ）に示す順序回路は、トランジスタ３１４のゲートに信号Ｓ３３の代わりに信号Ｓ３６が入力される構成にすることもできる。
図１４（Ｄ）に示す順序回路は、図１４（Ａ）に示す順序回路の構成に加え、トランジスタ３１５を有する。なお、図１４（Ｄ）に示す順序回路において、図１４（Ａ）に示す順序回路と同じ部分については、図１４（Ａ）に示す順序回路の説明を適宜援用し、その他の部分について以下に説明する。
トランジスタ３１５は、ゲートがトランジスタ３１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ３１２のソース及びドレインの一方に電気的に接続される。また、図１４（Ｄ）に示す順序回路は、トランジスタ３１５のソース及びドレインの他方の電圧を信号Ｓ３７として出力する。
図１４（Ｅ）に示す順序回路は、図１４（Ｃ）に示す順序回路の構成に加え、制御回路３１６と、トランジスタ３１７と、を有する。なお、図１４（Ｅ）に示す順序回路において、図１４（Ｃ）に示す順序回路と同じ部分については、図１４（Ｃ）に示す順序回路の説明を適宜援用し、その他の部分について以下に説明する。
制御回路３１６は、信号Ｓ３８が入力され、入力された信号Ｓ３８の電圧状態に応じて電圧状態が設定された信号を信号Ｓ３９として出力する機能を有する。
トランジスタ３１７は、ゲートに制御回路３１６から信号Ｓ３９が入力され、ソース及びドレインの一方がトランジスタ３１２のゲートに電気的に接続され、ソース及びドレインの他方にトランジスタ３１４のソース及びドレインの他方と同じ電圧（電圧Ｖ１又は電圧Ｖ２）が与えられる。
さらに制御回路３１６の回路構成の一例について図１５を用いて説明する。図１５は、図１４（Ｅ）に示す順序回路における制御回路（制御回路３１６）の回路構成の一例を示す回路図である。
図１５（Ａ）に示す制御回路は、トランジスタ３６１１と、トランジスタ３６１２と、を有する。なお、図１５に示すトランジスタは、一例として全て同一の導電型の電界効果トランジスタとする。全て同一の導電型とすることにより、異なる複数の導電型のトランジスタを用いる場合に比べて作製工程数を低減することができる。
トランジスタ３６１１は、ゲート並びにソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
トランジスタ３６１２は、ソース及びドレインの一方がトランジスタ３６１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１及び電圧Ｖ２の他方が与えられる。
図１５（Ａ）に示す制御回路は、トランジスタ３６１２のゲートに信号Ｓ３８が入力され、トランジスタ３６１１のソース及びドレインの他方の電圧を信号Ｓ３９として出力する。
図１５（Ｂ）に示す制御回路は、図１５（Ａ）に示す制御回路の構成に加え、トランジスタ３６１３及びトランジスタ３６１４を有する。なお、図１５（Ｂ）に示す制御回路において、図１５（Ａ）に示す制御回路と同じ部分については、図１５（Ａ）に示す制御回路の説明を適宜援用し、その他の部分について以下に説明する。
トランジスタ３６１３は、ゲートがトランジスタ３６１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方にトランジスタ３６１１のソース及びドレインの一方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の一方）が与えられる。
トランジスタ３６１４は、ソース及びドレインの一方がトランジスタ３６１３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ３６１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
なお、図１５（Ｂ）に示す制御回路は、トランジスタ３６１１のゲート並びにソース及びドレインの一方、且つトランジスタ３６１３のソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる代わりに、トランジスタ３６１１のゲート並びにソース及びドレインの一方、且つトランジスタ３６１３のソース及びドレインの一方に信号Ｓ３２が入力される構成にすることもできる。
また、図１５（Ｂ）に示す制御回路は、トランジスタ３６１１のソース及びドレインの他方の電圧を信号Ｓ３９として出力する代わりにトランジスタ３６１３のソース及びドレインの他方の電圧を信号Ｓ３９として出力する。
図１５（Ｃ）に示す制御回路は、図１５（Ａ）に示す制御回路の回路構成に加え、トランジスタ３６１５を有する。なお、図１５（Ｃ）に示す制御回路において、図１５（Ａ）に示す制御回路と同じ部分については、図１５（Ａ）に示す制御回路の説明を適宜援用し、その他の部分について以下に説明する。
トランジスタ３６１５は、ソース及びドレインの一方がトランジスタ３６１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ３６１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
また、図１５（Ｃ）に示す制御回路は、トランジスタ３６１５のゲートに信号Ｓ３５が入力される。
図１５（Ｄ）に示す制御回路は、図１５（Ｂ）及び図１５（Ｃ）に示す制御回路の構成を組み合わせた構成に加え、トランジスタ３６１６を有する。なお、図１５（Ｄ）に示す制御回路において、図１５（Ｂ）及び図１５（Ｃ）に示す制御回路と同じ部分については、図１５（Ｂ）及び図１５（Ｃ）に示す制御回路の説明を適宜援用し、その他の部分について以下に説明する。
トランジスタ３６１６は、ソース及びドレインの一方がトランジスタ３６１３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方にトランジスタ３６１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図１５（Ｄ）に示す制御回路は、トランジスタ３６１６のゲートに信号Ｓ３５が入力される。
図１５（Ｅ）に示す制御回路は、図１５（Ａ）に示す制御回路の構成に加え、トランジスタ３６１７を有する。なお、図１５（Ｅ）に示す制御回路において、図１５（Ａ）に示す制御回路と同じ部分については、図１５（Ａ）に示す制御回路の説明を適宜援用し、その他の部分について以下に説明する。
トランジスタ３６１７は、ソース及びドレインの一方がトランジスタ３６１２のゲートに電気的に接続され、ソース及びドレインの他方にトランジスタ３６１２のソース及びドレインの他方と同じ電圧（電圧Ｖ１及び電圧Ｖ２の他方）が与えられる。
図１５（Ｅ）に示す制御回路は、トランジスタ３６１７のゲートに信号Ｓ３１が入力される。
図１５（Ｆ）に示す制御回路は、容量素子３６２１と、トランジスタ３６２２と、を有する。
容量素子３６２１は、第１端子を介して信号Ｓ３２が入力される。
トランジスタ３６２２は、ソース及びドレインの一方が容量素子３６２１の第２端子に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１又は電圧Ｖ２が与えられる。
図１５（Ｆ）に示す制御回路は、容量素子３６２１の第１端子を介して信号Ｓ３２が入力され、トランジスタ３６２２のゲートに信号Ｓ３８が入力され、容量素子３６２１の第２端子の電圧を信号Ｓ３９として出力する。
なお、信号Ｓ３１は、例えば順序回路のスタート信号（ＳＴＳＣともいう）として機能させることができ、例えば実施の形態１の信号Ｓ１に相当する。
また、信号Ｓ３２は、例えば順序回路のクロック信号（ＣＫＳＣ１ともいう）として機能させることができ、例えば実施の形態１の信号Ｓ２に相当する。
また、信号Ｓ３３は、例えば順序回路のリセット信号（ＲＥＳＣともいう）として機能させることができ、例えば実施の形態１の信号Ｓ３に相当する。
また、信号Ｓ３４及び信号Ｓ３７は、順序回路の出力信号として機能させることができ、例えば実施の形態１の信号Ｓ４に相当する。例えば信号Ｓ３４は、順序回路の出力信号（ＯＵＴＳＣ１ともいう）として機能させることができ、信号Ｓ３７は、順序回路の出力信号（ＯＵＴＳＣ２ともいう）として機能させることができる。
信号Ｓ３５は、例えば順序回路の第２のクロック信号（ＣＫＳＣ２ともいう）として機能させることができる。
信号Ｓ３６は、例えば順序回路の第２のリセット信号として機能させることができる。信号Ｓ３６としては、例えば複数段の順序回路を有する構成の場合には、Ｋ＋１段目の順序回路の出力信号をＫ段目の順序回路の第２のリセット信号に用いることができる。
信号Ｓ３８としては、例えば図１４（Ｅ）に示すようにノードＮ１の電圧の信号（信号Ｎ１ともいう）を用いることができる。また、これに限定されず、信号Ｎ１の代わりに信号Ｓ３４を信号Ｓ３８として用いることもできる。
信号Ｓ３９は、制御回路３１６の出力信号（ＯＵＴ３１６ともいう）として機能させることができる。
次に本実施の形態の順序回路の動作の一例について図１６を用いて説明する。図１６は、図１４（Ａ）に示す順序回路の動作の一例を示すタイミングチャートである。なお、図１６を用いて説明する図１４（Ａ）に示す順序回路の動作の一例では、順序回路を上記実施の形態２の電子回路における順序回路とし、一例としてトランジスタ３１１乃至トランジスタ３１３は、すべてＮ型とし、信号Ｓ３１乃至信号Ｓ３４を全て２値のデジタル信号とし、信号Ｓ３２をクロック信号とし、トランジスタ３１３のソース及びドレインの他方には接地電位が与えられるとして説明する。また、本実施の形態における順序回路の動作では、図１６に示す各信号の電圧状態を反転させることもできる。
図１６に示すように、図１４（Ａ）に示す順序回路の動作の一例は、期間３５１、期間３５２、及び期間３５３に分けることができる。各期間における動作について以下に説明する。
まず期間３５１では、時刻Ｅ１において、信号Ｓ３１がハイレベルになり、信号Ｓ３２がローレベルになり、信号Ｓ３３がローレベルになる。
このとき順序回路はセット状態になる。さらにトランジスタ３１１がオン状態になり、ノードＮ１の電位が上昇し始める。ノードＮ１の電位は、ＶＨ−Ｖｔｈ３１１（トランジスタ３１１の閾値電圧）まで上昇し、ＶＨ−Ｖｔｈ３１１になるとトランジスタ３１１がオフ状態になり、ノードＮ１が浮遊状態になる。さらにノードＮ１の電位の絶対値がトランジスタ３１２の閾値電圧（Ｖｔｈ３１２）の絶対値より大きくなるとトランジスタ３１２がオン状態になり、信号Ｓ３４がローレベルになる。
次に期間３５２では、時刻Ｅ２において、信号Ｓ３１がローレベルになり、信号Ｓ３２がハイレベルになり、信号Ｓ３３がローレベルになる。
このときトランジスタ３１１がオフ状態のままであるため、ノードＮ１の電位はＶＨ−Ｖｔｈ３１１のままである。
ノードＮ１の電位がＶＨ−Ｖｔｈ３１１のままであるとき、トランジスタ３１２はオン状態のままであり、トランジスタ３１２のソース及びドレインの一方の電位がＶＨのとき、トランジスタ３１２のソース及びドレインの他方の電位が上昇し始める。するとノードＮ１は、浮遊状態であるため、トランジスタ３１２におけるゲートとソース及びドレインの他方との間に形成された容量（例えば寄生容量）による容量結合により出力信号の電位に合わせて上昇し始める。いわゆるブートストラップである。
ノードＮ１の電位は、期間３５１におけるノードＮ１の電位とトランジスタ３１２の閾値電圧との和よりもさらに大きい値、すなわち、ＶＨ＋Ｖｔｈ３１２＋Ｖａ（Ｖａは任意の正の値）まで上昇する。このときトランジスタ３１２はオン状態のままである。
次に期間３５３では、時刻Ｅ３において信号Ｓ３１がローレベルになり、信号Ｓ３２がローレベルになり、信号Ｓ３３はローレベルのままである。
このときトランジスタ３１２はオン状態のままであり、トランジスタ３１２のソース及びドレインの一方の電位がＶＬのとき、トランジスタ３１２のソース及びドレインの他方の電位が下降し始める。ノードＮ１は、浮遊状態であるため、トランジスタ３１２のゲートとソース及びドレインの他方と間に形成された容量による容量結合により下降し始める。
ノードＮ１の電位は、ＶＬ＋Ｖｔｈ３１２まで下降し、ＶＬ＋Ｖｔｈ３１２になるとトランジスタ３１２はオフ状態になる。なお、図１６を用いて説明する図１４（Ａ）に示す順序回路の動作の一例では、ＶＬ＋Ｖｔｈ３１２＝ＶＨ−Ｖｔｈ３１１としているが、これに限定されず、本実施の形態の順序回路ではＶＬ＋Ｖｔｈ３１２とＶＨ−Ｖｔｈ３１１は異なる値とすることもできる。このとき信号Ｓ３４がローレベルになる。さらに時刻Ｅ４において信号Ｓ３３がハイレベルになるとトランジスタ３１３がオン状態になり、ノードＮ１の電位はＶＧＮＤになり、順序回路はリセット状態になり、リセット状態の間、トランジスタ３１２はオフ状態に維持される。
図１４及び図１５に一例として示したように、本実施の形態の電子回路における順序回路は、例えば同一の導電型の電界効果トランジスタを用いて構成することができる。同一の導電型のトランジスタを用いることにより、複数の異なる導電型のトランジスタを用いる場合に比べて作製工程数を低減することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ及び置き換えを行うことができる。
（実施の形態６）
本実施の形態では、本発明の一態様である電子回路にトランジスタを用いる場合に適用可能なトランジスタの構造の一例について説明する。
（構造１）
本実施の形態における、本発明の一態様である電子回路に適用可能なトランジスタの構造の一例について図１７を用いて説明する。図１７は、本実施の形態における、本発明の一態様である電子回路に適用可能なトランジスタの構造の一例を示す断面図である。
図１７に示すトランジスタは、基板１１０１上に、ゲート電極１１０３と、微結晶半導体層１１１５ａと、混合層１１１５ｂと、非晶質半導体を含む層１１２９ｃと、ゲート電極１１０３及び微結晶半導体層１１１５ａの間に設けられるゲート絶縁層１１０５と、非晶質半導体を含む層１１２９ｃに接するソース領域又はドレイン領域としての機能を有する領域を有する不純物半導体層１１２７と、不純物半導体層１１２７に接する配線１１２５とを有する。
なお、本明細書において、ＡはＢ上に設けられる、又はＡはＢの上に設けられると記載した場合には、Ａは必ずしもＢの上に直接接して設けられる必要はなく、特に指定する場合を除き、例えば断面視においてＡとＢと間に別の対象物が介在する場合も含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、膜、層、など）であるとする。
また、ＡはＢの下に設けられると記載した場合も同様に、Ａは必ずしもＢの下に直接接して設けられる必要はなく、特に指定する場合を除き、例えば断面視においてＡとＢと間に別の対象物が介在する場合も含むものとする。
基板１１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板１１０１に透光性を要しない場合には、基板１１０１としてステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板１１０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、又は６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、又は７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。
ゲート電極１１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、又はこれらを主成分とする合金材料を用いて形成することができ、また、ゲート電極１１０３の形成に適用可能な材料を積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてゲート電極１１０３を形成してもよい。
ゲート電極１１０３の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層構造、銅層上にモリブデン層が積層された二層構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された二層構造、又は窒化チタン層とモリブデン層との二層構造とすることが好ましい。ゲート電極１１０３の３層の積層構造としては、タングステン層又は窒化タングステン層と、アルミニウム及びシリコンの合金層又はアルミニウムとチタンの合金層と、窒化チタン層又はチタン層とが積層された構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
なお、ゲート電極１１０３及び基板１１０１との密着性を向上させるために、上記の金属材料の窒化物層を、基板１１０１と、ゲート電極１１０３との間に設けてもよい。
ゲート絶縁層１１０５は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、又は窒化酸化シリコン層を単層、又は積層して形成することができる。
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
微結晶半導体層１１１５ａを構成する微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶又は針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶又は針状結晶の界面には、結晶粒界が形成される場合もある。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークが示される。また、未結合手（ダングリングボンド）を終端するため、微結晶半導体には、水素又はハロゲンを少なくとも１原子％又はそれ以上含ませている。さらに、微結晶半導体にヘリウム、アルゴン、クリプトン、又はネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
また、微結晶半導体層１１１５ａに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体層１１１５ａの結晶性を高めることができる。
非晶質半導体を含む層１１２９ｃは、非晶質構造を有する。さらには、非晶質構造に加え、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含む場合もある。ここでは、従来の非晶質半導体層と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層を、非晶質半導体を含む層１１２９ｃという。即ち、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層を、非晶質半導体を含む層１１２９ｃという。非晶質半導体を含む層１１２９ｃは、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。
なお、非晶質半導体を含む層１１２９ｃの非晶質半導体とは、代表的にはアモルファスシリコンである。
また、非晶質半導体を含む層１１２９ｃは、窒素、ＮＨ基、又はＮＨ２基を有してもよい。
図１８に、図１７のゲート絶縁層１１０５と、ソース領域及びドレイン領域として機能する不純物半導体層１１２７の間の拡大図を示し、特に混合層１１１５ｂについて詳細に示す。
図１８（Ａ）に示すように、混合層１１１５ｂは、微結晶半導体層１１１５ａ及び非晶質半導体を含む層１１２９ｃの間に設けられる。また、混合層１１１５ｂは、微結晶半導体領域１１０８ａ、及び当該微結晶半導体領域１１０８ａの間に充填される非晶質半導体領域１１０８ｂを有する。具体的には、微結晶半導体層１１１５ａから凸状に伸びた微結晶半導体領域１１０８ａ及び非晶質半導体を含む層１１２９ｃと同様の半導体で形成される非晶質半導体領域１１０８ｂとで形成される。なお、混合層１１１５ｂに含まれる非晶質半導体領域１１０８ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含む場合もある。
微結晶半導体領域１１０８ａは、ゲート絶縁層１１０５から非晶質半導体を含む層１１２９ｃへ向けて、先端が狭まる凸状、又は錐形状の微結晶半導体結晶の領域である。なお、微結晶半導体領域１１０８ａは、ゲート絶縁層１１０５から非晶質半導体を含む層１１２９ｃへ向けて幅が広がる凸状、又は錐形状の微結晶半導体結晶の領域であってもよい。
混合層１１１５ｂにおいて、微結晶半導体領域１１０８ａが、ゲート絶縁層１１０５から非晶質半導体を含む層１１２９ｃへ向けて、先端が狭まる凸状の半導体結晶粒の領域の場合は、微結晶半導体層１１１５ａ側の方が、非晶質半導体を含む層１１２９ｃ側と比較して、微結晶半導体領域の割合が多い。これは、微結晶半導体領域１１０８ａの結晶が微結晶半導体層１１１５ａの表面から膜厚方向に成長するが、原料ガスに窒素を含むガスを含ませる、又は原料ガスに窒素を含むガスを含ませつつ、微結晶半導体膜の成膜条件よりシランに対する水素の流量を低減すると、微結晶半導体領域１１０８ａの半導体結晶粒の成長が抑制され、錐状の半導体結晶粒となるとともに、やがて非晶質半導体が堆積するためである。
なお、混合層１１１５ｂに含まれる微結晶半導体領域１１０８ａは微結晶半導体層１１１５ａと概略同質の半導体であり、また、混合層１１１５ｂに含まれる非晶質半導体領域１１０８ｂは非晶質半導体を含む層１１２９ｃの非晶質半導体と概略同質の半導体である。また、微結晶半導体層と、非晶質半導体を含む層の界面が、混合層１１１５ｂにおける微結晶半導体領域１１０８ａ及び非晶質半導体領域１１０８ｂの界面に相当するため、微結晶半導体領域１１０８ａと、非晶質半導体を含む層１１２９ｃの界面は凹凸状であるともいえる。
混合層１１１５ｂが微結晶半導体領域１１０８ａを有するため、縦方向（膜厚方向）における抵抗、即ち、微結晶半導体層１１１５ａと、ソース領域又はドレイン領域として機能する不純物半導体層１１２７の間の抵抗を下げることが可能である。
このため、チャネル領域を微結晶半導体層１１１５ａで形成し、チャネル領域を含む微結晶半導体層１１１５ａとソース領域及びドレイン領域として機能する不純物半導体層１１２７の間に、微結晶半導体領域１１０８ａを有する混合層１１１５ｂと、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層１１２９ｃと、を設けることで、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが可能である。
また、図１８（Ｂ）に示すように、混合層１１１５ｂは、微結晶半導体層１１１５ａ及び不純物半導体層１１２７の間に設けられ、混合層１１１５ｂと不純物半導体層１１２７との間に、非晶質半導体を含む層１１２９ｃが形成されない構成となる場合がある。このような構造は、非晶質半導体領域１１０８ｂに対する微結晶半導体領域１１０８ａの割合が少ないことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。また、混合層１１１５ｂにより、縦方向（膜厚方向）における抵抗と、ソース領域又はドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
また、混合層１１１５ｂは、窒素、代表的にはＮＨ基又はＮＨ２基を有することが好ましい。これは、微結晶半導体領域１１０８ａに含まれる半導体結晶粒の界面、又は微結晶半導体領域１１０８ａと非晶質半導体領域１１０８ｂとの界面において、窒素、代表的にはＮＨ基又はＮＨ２基が、シリコン原子のダングリングボンドと結合すると、欠陥が低減するためである。このため、窒素濃度を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。または、上記した界面における半導体原子のダングリングボンドがＮＨ２基で終端されて、欠陥準位が消失する。この結果、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（厚さ方向）の抵抗が低減する。即ち、薄膜トランジスタの電界効果移動度とオン電流が増加する。
また、混合層１１１５ｂの酸素濃度を低減することにより微結晶半導体領域１１０８ａと非晶質半導体領域１１０８ｂとの界面や、半導体結晶粒同士の界面における欠陥における、キャリアの移動を阻害する結合を低減することができる。
なお、ここでは、微結晶半導体層１１１５ａとは、概略厚さが等しい領域をいう。また、微結晶半導体層１１１５ａと混合層１１１５ｂとの界面とは、微結晶半導体領域１１０８ａと非晶質半導体領域１１０８ｂとの界面における平坦部において、ゲート絶縁層１１０５に最も近い領域を延長した領域をいう。
微結晶半導体層１１１５ａ及び混合層１１１５ｂの厚さの合計、即ち、ゲート絶縁層１１０５の界面から、混合層１１１５ｂの突起（凸部）の先端の距離は、３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする。これにより薄膜トランジスタのオフ電流を低減できる。
不純物半導体層１１２７は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層１１２７は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、混合層１１１５ｂ又は非晶質半導体を含む層１１２９ｃと、配線１１２５とがオーミックコンタクトをする場合は、不純物半導体層１１２７を形成しなくともよい。
また、不純物半導体層１１２７を、リンが添加された微結晶シリコン又はボロンが添加された微結晶シリコンで形成する場合は、混合層１１１５ｂ又は非晶質半導体を含む層１１２９ｃと、不純物半導体層１１２７との間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層１１２７と、混合層１１１５ｂ又は非晶質半導体を含む層１１２９ｃとの界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、微結晶半導体層１１１５ａ、混合層１１１５ｂ、非晶質半導体を含む層１１２９ｃ、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
図１７に示す配線１１２５は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、又は積層して形成することができる。又は、配線１１２５は、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。また、配線１１２５は、不純物半導体層１１２７と接する側の層を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としても良い。更には、配線１１２５は、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、若しくはタングステン、又はこれらの元素の窒化物で挟んだ積層構造としてもよい。
図１７及び図１８に示す薄膜トランジスタは、オフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが可能である。また、図１７及び図１８に示す薄膜トランジスタは、チャネル領域を微結晶半導体層で形成するため、劣化が少なく、電気特性の低下がおきにくく、信頼性が高い。さらには、図１７及び図１８に示す薄膜トランジスタは、オン電流が高いため、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタと比較して、チャネル領域の面積、即ち薄膜トランジスタの占有面積を低減することが可能であり、薄膜トランジスタの高集積化が可能である。
（構造２）
図１９に、薄膜トランジスタの一形態の断面図を示す。図１９に示す薄膜トランジスタは、基板１１０１上にゲート電極１１０３を有し、ゲート電極１１０３を覆うゲート絶縁層１１０５を有し、ゲート絶縁層１１０５に接してチャネル領域として機能する微結晶半導体層１１３１を有し、微結晶半導体層１１３１上に一対の非晶質半導体を含む層１１３２を有し、非晶質半導体を含む層１１３２に接して、ソース領域及びドレイン領域として機能する不純物半導体層１１２７を有する。また、不純物半導体層１１２７に接して配線１１２５を有する。配線１１２５はソース電極及びドレイン電極として機能する。また、微結晶半導体層１１３１の表面には、第１の絶縁層１１３５ａが形成される。また、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７の表面には、第２の絶縁層１１３５ｃが形成される。また、配線１１２５の表面には、第３の絶縁層１１３５ｅが形成される。
微結晶半導体層１１３１は、ゲート絶縁層１１０５に接する第１の微結晶半導体層１１３１ａと、錐形状の複数の突起（凸部）を有する第２の微結晶半導体層１１３１ｂとを有する。
第１の微結晶半導体層１１３１ａは、図１７に示す微結晶半導体層１１１５ａと同様の微結晶半導体で形成される。第２の微結晶半導体層１１３１ｂは図１８に示す混合層１１１５ｂに含まれる微結晶半導体領域１１０８ａと同様に形成することができる。
一対の非晶質半導体を含む層１１３２は、図１８（Ａ）に示す非晶質半導体を含む層１１２９ｃと同様に、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で形成することができる。
第１の絶縁層１１３５ａは、微結晶半導体層１１３１を酸化した酸化物層、微結晶半導体層１１３１を窒化した窒化物層、微結晶半導体層１１３１を窒化及び酸化した酸化窒化物層又は窒化酸化物層等で形成される。第１の絶縁層１１３５ａの代表例としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層等がある。
第２の絶縁層１１３５ｃは、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７を酸化した酸化物層、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７を窒化した窒化物層、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７を窒化及び酸化した酸化窒化物層又は窒化酸化物層等で形成される。第２の絶縁層１１３５ｃの代表例としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層等がある。また、第２の絶縁層１１３５ｃの代表例としては、上記絶縁層にリン又はボロンが添加された絶縁層がある。
第３の絶縁層１１３５ｅは、配線１１２５を酸化した酸化物層、配線１１２５を窒化した窒化物層、配線１１２５を窒化及び酸化した酸化窒化物層又は窒化酸化物層で形成される。なお、第３の絶縁層１１３５ｅは、ここでは、配線１１２５の上面及び側面に形成されるが、配線１１２５の側面にのみ形成され、配線１１２５の上面には形成されない場合がある。第３の絶縁層１１３５ｅの代表例としては、金属酸化物層、金属窒化物層、金属酸化窒化層、金属窒化酸化物層等がある。ここでの金属は、配線１１２５に示す金属元素である。
非晶質半導体を含む層１１３２は、非晶質半導体を含むため、弱いｎ型を示す。また、微結晶半導体層１１３１と比較して、密度が低い。このため、非晶質半導体層を酸化又は窒化した第２の絶縁層１１３５ｃは密度が低く、疎な絶縁層であり、絶縁性が低い。しかしながら、本実施の形態に示す薄膜トランジスタには、バックチャネル側に微結晶半導体層１１３１を酸化した第１の絶縁層１１３５ａが形成される。微結晶半導体層は、非晶質半導体層と比較して密度が高いため、第１の絶縁層１１３５ａも密度が高く、絶縁性が高い。さらに、第２の微結晶半導体層１１３１ｂは、錐形状の突起（凸部）を複数有するため、表面が凹凸状である。このため、ソース領域からドレイン領域までのリークパスの距離が長い。これらのことから、薄膜トランジスタのリーク電流及びオフ電流を低減することができる。
本実施の形態に示す薄膜トランジスタは、チャネル領域が錐形状の突起を複数有する微結晶半導体層で形成され、且つ微結晶半導体層に接して一対の非晶質半導体を含む層を有するため、非晶質半導体をチャネル領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、従来の微結晶半導体をチャネル領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
本発明の一態様の電子回路にトランジスタを用いる場合、該電子回路が有するトランジスタを上記（構造１）及び（構造２）に示すような、チャネル領域に微結晶半導体を用いた薄膜トランジスタとすることにより、薄膜トランジスタの特性劣化の程度を小さくすることができ、表示品質の劣化の度合いを抑えることができる。また薄膜トランジスタの半導体層として、微結晶半導体を用いる場合、生産性の向上を図ることができるため、電子回路の大型化、コストの低減、又は歩留まりの向上などを図ることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えをすることができる。
（実施の形態７）
本実施の形態では、実施の形態６に示す薄膜トランジスタの作製方法について説明する。
本実施の形態における薄膜トランジスタの作製方法について図２０乃至図２５を用いて説明する。図２０乃至図２５は、実施の形態６に示す薄膜トランジスタの作製方法を示す図である。なお、ここでは、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
（方法１）
はじめに、図１７で示した、薄膜トランジスタの作製工程を、図２０で説明する。図２０（Ａ）に示すように、基板１１０１上にゲート電極１１０３を形成する。次に、ゲート電極１１０３を覆うゲート絶縁層１１０５を形成した後に、第１の半導体層１１０６を形成する。
ゲート電極１１０３は、基板１１０１上に、スパッタリング法又は真空蒸着法を用いて実施の形態６で示した材料により導電層を形成し、該導電層上にフォトリソグラフィ法又はインクジェット法等によりレジストマスクを形成し、該レジストマスクを用いて導電層をエッチングして形成することができる。また、銀、金又は銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することでレジストマスクを形成することもできる。ここでは、基板１１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングして、ゲート電極１１０３を形成する。
なお、フォトリソグラフィ工程においては、レジストマスクを基板全面に塗布してもよいが、レジストマスクを形成する領域に印刷法によりレジストマスクを印刷した後、露光することで、レジストマスクを節約することが可能であり、コスト削減が可能である。また、露光機を用いてレジストマスクを露光する代わりに、レーザビーム直描装置によってレジストを露光してもよい。
また、ゲート電極１１０３の側面をテーパー形状とすることで、ゲート電極１１０３上に形成する半導体層及び配線層の段差の箇所における配線切れを低減することができる。ゲート電極１１０３の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
また、本発明の一態様である電子回路を表示装置の駆動回路とし、該電子回路と表示装置の画素部を同時に形成する場合、ゲート電極１１０３を形成する工程でゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方又は双方と、ゲート電極１１０３とは別工程で形成してもよい。
ゲート絶縁層１１０５は、ＣＶＤ法又はスパッタリング法等を用いて、実施の形態６で示した材料を用いて形成することができる。また、ゲート絶縁層１１０５は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いてゲート絶縁層１１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の絶縁耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁層１１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、後に形成する微結晶半導体層の結晶性を高めることが可能であるため、形成される薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
第１の半導体層１１０６としては、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。第１の半導体層１１０６の厚さは、厚さ３〜１０ｎｍ、好ましくは３〜５ｎｍと薄くすることで、後に形成される第２の半導体層において、微結晶半導体で形成される複数の錐形状の突起（凸部）の長さを制御し、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
第１の半導体層１１０６は、プラズマＣＶＤ装置の反応室内において、シリコン又はゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。又は、シリコン又はゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコン又はゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。
シリコン又はゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
第１の半導体層１１０６の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第１の半導体層１１０６の成膜速度が高まる。また、成膜速度が高まることで、第１の半導体層１１０６に混入される不純物量が低減するため、第１の半導体層１１０６の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、薄膜トランジスタの生産性を高めることができる。
第１の半導体層１１０６を形成する際の、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、又は３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。更には、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、成膜速度を高めることができる。
なお、第１の半導体層１１０６を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、シリコン又はゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層１１０５及び第１の半導体層１１０６における不純物量を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
次に、図２０（Ｂ）に示すように、第１の半導体層１１０６上に半導体層を堆積して、第２の半導体層１１０７を形成する。次に、第２の半導体層１１０７上に、不純物半導体層１１０９、及び導電層１１１１を形成する。次に、導電層１１１１上にレジストマスク１１１３を形成する
第１の半導体層１１０６を種結晶として、部分的に結晶成長させる条件で、微結晶半導体層１１０７ａ、混合層１１０７ｂ、非晶質半導体を含む層１１０７ｃを有する第２の半導体層１１０７を形成する。なお、ここでは、便宜的に第２の半導体層１１０７に第１の半導体層１１０６も含む構造、即ち、第１の半導体層１１０６が微結晶半導体層１１０７ａに含まれる構造を示す。
第２の半導体層１１０７は、プラズマＣＶＤ装置の処理室内において、シリコン又はゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素等がある。
このとき、シリコン又はゲルマニウムを含む堆積性気体と、水素との流量比は、第１の半導体層１１０６と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、第１の半導体層１１０６の成膜条件よりも、結晶成長を低減する条件とすることができる。この結果、第２の半導体層１１０７において、混合層１１０７ｂ及び非晶質半導体を含む層１１０７ｃを形成することができる。
ここでの第２の半導体層１１０７を形成する条件の代表例は、シリコン又はゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍の条件である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコン又はゲルマニウムを含む堆積性気体の流量に対する水素の流量が０〜５倍の条件である。
また、第２の半導体層１１０７の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、又はクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
第２の半導体層１１０７の堆積初期においては、第１の半導体層１１０６を種結晶として、第１の半導体層１１０６上全体に微結晶半導体層が堆積される（堆積初期）。この後、原料ガスに窒素を含む気体が含まれるため、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される（堆積中期）。さらに、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体を含む層が形成される（堆積後期）。
このことから、図１７及び図１８に示す微結晶半導体層１１１５ａは、図２０（Ａ）に示す第１の半導体層１１０６、及び第２の半導体層１１０７の堆積初期に形成される微結晶半導体層、即ち、図２０（Ｂ）に示す微結晶半導体層１１０７ａに相当する。
また、図１７及び図１８に示す混合層１１１５ｂは、図２０（Ｂ）に示す第２の半導体層１１０７の堆積中期に形成される錐状の微結晶半導体領域及びその間を充填する非晶質半導体領域を有する層、即ち、混合層１１０７ｂに相当する。
また、図１７及び図１８に示す非晶質半導体を含む層１１２９ｃは、図２０（Ｂ）に示す第２の半導体層１１０７の堆積後期に形成される非晶質半導体を含む層１１０７ｃに相当する。
このような方法により形成した第２の半導体層１１０７において、二次イオン質量分析法によって計測される窒素濃度は、微結晶半導体層１１０７ａと、混合層１１０７ｂとの界面近傍でピーク濃度を有し、混合層１１０７ｂ及び非晶質半導体を含む層１１０７ｃの堆積方向に対して一定濃度となる。
不純物半導体層１１０９は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、フォスフィン（水素希釈又はシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、又はリンが添加された微結晶シリコンを形成する。
導電層１１１１は、図１７に示す配線１１２５と同様の材料を適宜用いることができる。導電層１１１１は、ＣＶＤ法、スパッタリング法又は真空蒸着法を用いて形成する。また、導電層１１１１は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。
レジストマスク１１１３は、フォトリソグラフィ工程により形成する。レジストマスク１１１３は厚さの異なる領域を有する。このようなレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を低減し、作製工程数が削減できる。本実施の形態では、第２の半導体層１１０７のパターンを形成する工程と、ソース領域とドレイン領域を分離する工程において、多階調マスクを用いることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図２２（Ａ−１）及び図２２（Ｂ−１）は、代表的な多階調マスクの断面図を示す図である。図２２（Ａ−１）にはグレートーンマスク１１８０を示し、図２２（Ｂ−１）にはハーフトーンマスク１１８５を示す。
図２２（Ａ−１）に示すグレートーンマスク１１８０は、透光性を有する基板１１８１上に遮光層により形成された遮光部１１８２、及び遮光層のパターンにより設けられた回折格子部１１８３で構成されている。
回折格子部１１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１１８３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１１８１としては、石英等を用いることができる。遮光部１１８２及び回折格子部１１８３を構成する遮光層は、クロム又は酸化クロム等により設けられる。
グレートーンマスク１１８０に露光するための光を照射した場合、図２２（Ａ−２）に示すように、遮光部１１８２に重畳する領域における透光率は０％となり、遮光部１１８２又は回折格子部１１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１１８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調整可能である。
図２２（Ｂ−１）に示すハーフトーンマスク１１８５は、透光性を有する基板１１８６上に半透光層により形成された半透光部１１８７、及び遮光層により形成された遮光部１１８８で構成されている。
半透光部１１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１１８８は、グレートーンマスク１１８０の遮光層と同様の材料を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク１１８５に露光するための光を照射した場合、図２２（Ｂ−２）に示すように、遮光部１１８８に重畳する領域における透光率は０％となり、遮光部１１８８及び半透光部１１８７が設けられていない領域における透光率は１００％となる。また、遮光部１１８８に重ならない半透光部１１８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により調整可能である。
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。
次に、レジストマスク１１１３を用いて、第２の半導体層１１０７、不純物半導体層１１０９、及び導電層１１１１をエッチングする。この工程により、第２の半導体層１１０７、不純物半導体層１１０９、及び導電層１１１１を素子毎に分離し、第２の半導体層１１１５、不純物半導体層１１１７、及び導電層１１１９を形成する。なお、第２の半導体層１１１５は、微結晶半導体層１１１５ａ、混合層１１１５ｂ、及び非晶質半導体を含む層１１１５ｃを有する（図２０（Ｃ）を参照）。
次に、レジストマスク１１１３を後退させて、分離されたレジストマスク１１２３を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するようにレジストマスク１１１３をアッシングすることで、レジストマスク１１２３を形成することができる（図２１（Ａ）参照）。
次に、レジストマスク１１２３を用いて導電層１１１１をエッチングし、ソース電極及びドレイン電極として機能する配線１１２５を形成する（図２１（Ｂ）を参照）。導電層１１１１のエッチングとしては、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層１１１１が等方的にエッチングされる。その結果、導電層１１１１はレジストマスク１１２３よりも内側に後退し、配線１１２５が形成される。本発明の一態様である電子回路を表示装置の駆動回路に用いる場合、配線１１２５は、ソース電極又はドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
次に、レジストマスク１１２３を用いて、非晶質半導体を含む層１１１５ｃ及び不純物半導体層１１１７のそれぞれの一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、表面に凹部を有する非晶質半導体を含む層１１２９ｃと、不純物半導体層１１２７と、を形成する。この後、レジストマスク１１２３を除去する（図２１（Ｃ）参照）。
なお、ここでは、導電層１１１１をウエットエッチングし、非晶質半導体を含む層１１１５ｃ及び不純物半導体層１１１７のそれぞれ一部をドライエッチングしたため、導電層１１１９が等方的にエッチングされ、配線１１２５の側面と、不純物半導体層１１２７の側面は一致せず、配線１１２５の側面の外側に、不純物半導体層１１２７の側面が形成される形状となる。
また、レジストマスク１１２３を除去した後、不純物半導体層１１１７及び非晶質半導体を含む層１１１５ｃの一部をエッチングしてもよい。当該エッチングより、配線１１２５を用いて不純物半導体層１１１７をエッチングするため、配線１１２５及び不純物半導体層１１２７のそれぞれ側面が概略一致する。
次に、レジストマスク１１２３を除去した後、ドライエッチングを行ってもよい。ドライエッチングの条件としては、露出している非晶質半導体を含む層１１２９ｃにダメージが入らず、且つ非晶質半導体を含む層１１２９ｃに対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層１１２９ｃの表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層１１２９ｃの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、又はＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
次に、非晶質半導体を含む層１１２９ｃの表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。
上記したように、不純物半導体層１１２７を形成した後に、非晶質半導体を含む層１１２９ｃにダメージを与えない条件で更なるドライエッチングを行うことで、露出した非晶質半導体を含む層１１２９ｃ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、作製する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
以上の工程により、少ないマスク数で、チャネル領域が微結晶半導体層を用いて形成される薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを作製することができる。
（方法２）
上記（方法１）とは異なる薄膜トランジスタの作製方法について、図２０、図２３及び図２４を用いて示す。
上記（方法１）と同様に、基板１１０１上にゲート電極１１０３を形成する。次に、ゲート電極１１０３を覆ってゲート絶縁層１１０５、第１の半導体層１１０６を形成する（図２０（Ａ）参照）。次に、上記（方法１）と同様に、第１の半導体層１１０６から結晶成長させて、第２の半導体層１１０７（微結晶半導体層１１０７ａ、混合層１１０７ｂ、非晶質半導体を含む層１１０７ｃ）を形成する。次に、第２の半導体層１１０７上に不純物半導体層１１０９を形成する。その後、不純物半導体層１１０９上にレジストマスク（図示せず。）を形成する（図２３（Ａ）を参照）。
次に、レジストマスクを用いて、第２の半導体層１１０７及び不純物半導体層１１０９をエッチングする。この工程により、第２の半導体層１１０７及び不純物半導体層１１０９を素子毎に分離し、第２の半導体層１１１５（微結晶半導体層１１１５ａ、混合層１１１５ｂ、非晶質半導体を含む層１１１５ｃ）、及び不純物半導体層１１１７を形成する（図２３（Ｂ）を参照）。
次に、ゲート絶縁層１１０５、第２の半導体層１１１５、及び不純物半導体層１１１７上に導電層１１１１を形成する（図２３（Ｃ）参照）。
次に、導電層１１１１上にレジストマスク（図示せず。）を形成し、当該レジストマスクを用いて導電層１１１１をエッチングして、ソース電極及びドレイン電極として機能する配線１１３３を形成する（図２４（Ａ）参照）。
次に、不純物半導体層１１１７をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体層１１２７を形成する。また、非晶質半導体を含む層１１１５ｃをエッチングして、非晶質半導体を含む層１１２９ｃを形成する（図２４（Ｂ）参照）。
以上の工程により、薄膜トランジスタを作製することができる。
なお、配線１１３３を形成した後、レジストマスクを除去せず非晶質半導体を含む層１１１５ｃの一部をエッチングしたが、当該レジストマスクを除去した後、不純物半導体層１１１７及び非晶質半導体を含む層１１２９ｃの一部をエッチングしてもよい。当該エッチングより、配線１１３３をマスクとして不純物半導体層１１１７をエッチングするため、配線１１３３及び不純物半導体層１１２７のそれぞれ側面が概略一致する。
次に、レジストマスクを除去した後、ドライエッチングを行うとよい。ドライエッチングの条件としては、露出している非晶質半導体を含む層１１２９ｃにダメージが入らず、且つ非晶質半導体を含む層１１２９ｃに対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層１１２９ｃ表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層１１２９ｃの厚さがほとんど減少しない条件を用いる。
次に、非晶質半導体を含む層１１２９ｃの表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。
上記したように、非晶質半導体を含む層１１２９ｃを形成した後に、非晶質半導体を含む層１１２９ｃにダメージを与えない条件で更なるドライエッチングを行うことで、非晶質半導体を含む層１１２９ｃ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
（方法３）
次に、図１９に示す薄膜トランジスタの作製方法について、図２０、図２１、及び図２５を用いて示す。
上記（方法１）と同様に、図２０、図２１（Ａ）、及び図２１（Ｂ）を経て、配線１１２５を形成した後、不純物半導体層１１１７をエッチングして、不純物半導体層１１２７を形成する。また、非晶質半導体を含む層１１１５ｃをエッチングして、一対の非晶質半導体を含む層１１３２を形成する（図２５（Ａ）参照）。
ここでは、ウエットエッチング又はドライエッチングを用いて、非晶質半導体を含む層１１１５ｃを選択的にエッチングし、第２の微結晶半導体層１１３１ｂを露出する条件を適宜用いる。非晶質半導体層を選択的にウエットエッチングすることができるエッチャントの代表例としては、ヒドラジン、水酸化カリウム、又はエチレンジアミンを含むエッチャントを用いることができる。また、フッ酸及び硝酸の混合溶液を含むエッチャントを用いることができる。また、水酸化テトラメチルアンモニウム（ＴＭＡＨとも呼ばれる。）水溶液を用いることができる。
また、非晶質半導体層を選択的にドライエッチングすることができるエッチングガスとしては、水素を用いることができる。また、塩素、臭素、若しくはヨウ素を含むガスをエッチングガスとして用いることができ、代表的には、塩化水素、臭化水素、若しくはヨウ化水素、４塩化シリコン、３塩化リン、若しくは３塩化ボロン等がある。又は、フッ素を含むガスをエッチングガスとして用いることができ、代表的には、４フッ化メタン、６フッ化硫黄、３フッ化窒素、４フッ化シリコン、３フッ化ボロン、２フッ化キセノン、３フッ化塩素等がある。また、４フッ化メタン及び酸素の混合ガス、又は６フッ化硫黄及び塩素の混合ガスをエッチングガスとして用いることができる。
この後、レジストマスクを除去し、第２の微結晶半導体層１１３１ｂ、一対の非晶質半導体を含む層１１３２、不純物半導体層１１２７、及び配線１１２５の表面を酸化、又は窒化するプラズマ処理１１４０を行って、図２５（Ｃ）に示す絶縁層１１３５ａ、絶縁層１１３５ｃ、絶縁層１１３５ｅを形成する。
非晶質半導体を含む層１１３２は、弱いｎ型である。また、非晶質半導体を含む層１１３２は、微結晶半導体層と比較して、密度が低い。このため、非晶質半導体を含む層１１３２を酸化又は窒化することにより形成された第２の絶縁層１１３５ｃは密度が低く、疎な絶縁層であり、絶縁性が低い。しかしながら、図１９に示す薄膜トランジスタには、バックチャネル側に微結晶半導体層１１３１を酸化することにより形成された第１の絶縁層１１３５ａが形成される。微結晶半導体層は、非晶質半導体層と比較して密度が高いため、第１の絶縁層１１３５ａも密度が高く、絶縁性が高い。さらに、第２の微結晶半導体層１１３１ｂは、複数の錐形状の突起（凸部）を複数有するため、表面が凹凸状である。このため、ソース領域からドレイン領域までのリークパスの距離が長い。これらのことから、薄膜トランジスタのリーク電流及びオフ電流を低減することができる。
なお、ここでは、配線１１２５を形成した後、非晶質半導体を含む層１１１５ｃをエッチングし、第２の微結晶半導体層１１３１ｂを露出したが、配線１１２５を形成した後、レジストマスクを除去し、不純物半導体層１１１７、非晶質半導体を含む層１１１５ｃのそれぞれ一部をドライエッチングし、さらに第２の微結晶半導体層１１３１ｂの表面を酸化又は窒化するプラズマ処理１１４０を行ってもよい。この場合、配線１１２５をマスクとして、不純物半導体層１１２７、及び非晶質半導体を含む層１１１５ｃがエッチングされるため、配線１１２５の側面と、ソース領域及びドレイン領域として機能する不純物半導体層１１２７との側面が概略一致する形状となる。
上記したように、錐形状の突起（凸部）を有する第２の微結晶半導体層１１３１ｂを露出した後、プラズマ処理により第２の微結晶半導体層１１３１ｂの表面に絶縁層を形成することで、ソース領域及びドレイン領域の間のリークパスの距離を長くすることが可能であると共に、絶縁性の高い絶縁層を形成することができる。また、チャネル領域が微結晶半導体層を用いて形成されている。これらのことから、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを作製することができる。
（方法４）
（方法１）乃至（方法３）に適用可能な第２の半導体層１１０７の作製方法について、以下に示す。ここでは、第２の半導体層１１０７の原料ガスとして、窒素を含む気体を用いる代わりに、プラズマＣＶＤ装置の処理室内に窒素を含む層を形成した後、第２の半導体層１１０７を形成することで、第２の半導体層１１０７に窒素を供給することを特徴とする。
第１の半導体層１１０６を形成した後、プラズマＣＶＤ装置の処理室から基板を搬出する。次に、プラズマＣＶＤ装置の処理室内に、窒素を含む層を形成する。ここでは、窒素を含む層として、窒化シリコン層を形成する。次に、処理室内に基板を搬入した後、第２の半導体層１１０７の堆積に用いる材料ガスを処理室内に導入し、第２の半導体層１１０７を形成する。ここでは、原料ガスとして、シリコン又はゲルマニウムを含む堆積性気体、及び水素を用いる。処理室内の内壁に形成された窒素を含む層がプラズマに曝されることにより、窒素を含む層の一部が解離し、Ｎが脱離する。又は、ＮＨ基若しくはＮＨ２基が生成される。この結果、第２の半導体層１１０７には窒素が含まれ、図１８（Ａ）に示すように、微結晶半導体層１１０７ａ、混合層１１０７ｂ、及び非晶質半導体を含む層１１０７ｃで構成される第２の半導体層１１０７、又は図１８（Ｂ）に示すように、微結晶半導体層１１０７ａ、及び混合層１１０７ｂで構成される第２の半導体層１１０７を形成することができる。
このような方法により形成した第２の半導体層１１０７において、二次イオン質量分析法によって計測される窒素濃度は、微結晶半導体層１１０７ａの上方、又は微結晶半導体層１１０７ａと混合層１１０７ｂとの界面近傍で、ピーク濃度を有し、第２の半導体層１１０７の堆積方向に対して減少する。
以上の工程により、第２の半導体層１１０７を形成することができる。
（方法５）
（方法１）乃至（方法３）に適用可能な第２の半導体層１１０７の作製方法について、以下に示す。ここでは、第２の半導体層１１０７の原料ガスとして、窒素を含む気体を用いる代わりに、第２の半導体層１１０７を形成する前にＣＶＤ装置の処理室内に窒素を含む気体を導入した後、第２の半導体層１１０７を形成することで、第２の半導体層１１０７に窒素を供給することを特徴とする。
第１の半導体層１１０６を形成した後、第１の半導体層１１０６の表面を、窒素を含む気体で曝して（ここでは、フラッシュ処理という。）、プラズマＣＶＤ装置の処理室内に窒素を供給する。窒素を含む気体として、アンモニア、窒素、フッ化窒素、塩化窒素等がある。また、窒素を含む気体のいずれかに水素を含ませてもよい。ここでは、第１の半導体層１１０６の表面をアンモニアに曝すことで窒素を供給する。
次に、第２の半導体層１１０７の堆積に用いる材料ガスを処理室内に導入した後、第２の半導体層１１０７を形成する。ここでは、原料ガスとして、シリコン又はゲルマニウムを含む堆積性気体及び水素を用いる。
第２の半導体層１１０７の形成工程において、フラッシュ処理により処理室内に導入された窒素を含む気体、ここではアンモニアがプラズマ放電により分解され、Ｎが脱離する。又は、ＮＨ基若しくはＮＨ２基が生成される。この結果、第２の半導体層１１０７には窒素が含まれ、図１８（Ａ）に示すように、微結晶半導体層１１０７ａ、混合層１１０７ｂ、及び非晶質半導体を含む層１１０７ｃで構成される第２の半導体層１１０７、又は図１８（Ｂ）に示すように、微結晶半導体層１１０７ａ、及び混合層１１０７ｂで構成される第２の半導体層１１０７を形成することができる。
このような方法により形成した第２の半導体層１１０７において、二次イオン質量分析法によって計測される窒素濃度は、微結晶半導体層１１０７ａの上方、又は微結晶半導体層１１０７ａと混合層１１０７ｂとの界面近傍でピーク濃度を有し、混合層１１０７ｂ及び非晶質半導体を含む層１１０７ｃの堆積方向に対して減少する濃度となる。
以上の工程により、第２の半導体層１１０７を形成することができる。
以上、本実施の形態では、本発明の一態様である電子回路に適用可能な薄膜トランジスタの作製方法の一例について説明した。薄膜トランジスタのチャネル領域として、微結晶半導体を用いる場合、電子回路の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体をチャネル領域として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、電子回路の寿命を長くすることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えをすることができる。
（実施の形態８）
本実施の形態では、本発明の一態様である電子回路の構造について説明する。
本実施の形態の電子回路の構造の一例について図２６を用いて説明する。図２６は、本実施の形態の電子回路の構造の一例を示す図であり、図２６（Ａ）は上面図であり、図２６（Ｂ）は、図２６（Ａ）における線分Ａ−Ｂ及び線分Ｃ−Ｄの断面図である。なお、図２６では、一例として図３に示す電子回路の構造の一例について示し、さらに図３における順序回路２０１１及び順序回路２０１２をそれぞれ図１４（Ｅ）に示す回路構成とし、図１４（Ｅ）の制御回路３１６を図１５（Ｅ）に示す回路構成とし、図３の制御回路２０２１を図５（Ａ）に示す回路構成とし、さらに電子回路が有するトランジスタを図２４（Ｂ）に示す構造とした場合について説明する。
図２６に示す電子回路は、順序回路２０１１、順序回路２０１２を有し、順序回路２０１１及び順序回路２０１２は、トランジスタ３１１、トランジスタ３１２、トランジスタ３１３、トランジスタ３１４、トランジスタ３１７、トランジスタ３６１１、トランジスタ３６１２、及びトランジスタ３６１７を有する。
さらに順序回路２０１１におけるトランジスタ３１３のゲート電極１１０３は、開口部３８２を介して配線３８０に電気的に接続され、順序回路２０１２におけるトランジスタ３１２の配線１１３３は、開口部３８１を介して配線３８０に電気的に接続される。すなわち順序回路２０１２におけるトランジスタ３１２の配線１１３３は、配線３８０を介してトランジスタ３１３のゲート電極１１０３に電気的に接続される。
図２６に示す電子回路では、配線３８０の配線抵抗及び寄生容量により制御回路２０２１が構成されている。配線３８０は、制御回路２０２１の仕様に応じた配線抵抗及び寄生容量となるように配線の材料、配線の厚さ、又は配線幅などを適宜設定することが好ましい。
配線３８０は、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜などを用いて形成することができる。
図２６に一例として挙げたように、本実施の形態の電子回路は、例えば配線の抵抗及び寄生容量を利用して制御回路を構成することができる。これにより、作製工程数を増やすことなく制御回路を形成することができる。なお、図２６に示す電子回路の構成に限定されず、本実施の形態の電子回路は、例えば半導体素子を用いて制御回路を形成することもできる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えをすることができる。
（実施の形態９）
本実施の形態では、本発明の一態様である表示装置について説明する。
本実施の形態の表示装置の構成について図２７を用いて説明する。図２７は本実施の形態の表示装置の構成の一例を示す図である。
図２７に示す表示装置は、端子電極５０１と、配線５０２と、走査線駆動回路５０３と、走査線５３１と、信号線駆動回路５０４と、信号線５４１と、画素部５０５と、を有する。
端子電極５０１は、例えば走査信号及び映像信号などが入力される信号入力端子の一部、電源電圧が与えられる電源端子の一部、及び接地電位が与えられる接地端子などの電極などが含まれる。
走査線駆動回路５０３は、配線５０２を介して端子電極５０１に電気的に接続される。走査線駆動回路５０３は、端子電極５０１から例えば制御信号などの信号が入力、又は電源電圧が与えられ、入力された信号に応じたタイミングで走査線５３１を介して走査信号を出力する。
信号線駆動回路５０４は、配線５０２を介して端子電極５０１に電気的に接続される。信号線駆動回路５０４は、端子電極５０１から例えば制御信号及び映像信号などの信号が入力、又は電源電圧が与えられ、入力された信号に応じたタイミングで信号線５４１を介して映像信号を出力する。
画素部５０５は、複数の画素５０５１を有し、それぞれの画素５０５１は、走査線５３１のいずれか及び信号線５４１のいずれかに電気的に接続され、走査信号及び映像信号が入力される。
次に画素５０５１の回路構成の一例について図２８を用いて説明する。図２８は画素５０５１の回路構成の一例を示す図である。
図２８（Ａ）に示す画素は、トランジスタ６１１と、液晶素子６１２と、容量素子６１３と、を有する。なお、図２８（Ａ）に示すトランジスタ６１１は、一例として電界効果トランジスタとする。
トランジスタ６１１は、選択スイッチとしての機能を有する。また、トランジスタ６１１は、ゲートが走査線５３１に電気的に接続され、ソース及びドレインの一方が信号線５４１に電気的に接続される。
液晶素子６１２は、第１端子及び第２端子を有し、第１端子がトランジスタ６１１のソース及びドレインの他方に電気的に接続され、第２端子に電圧Ｖ１又は電圧Ｖ２が与えられる。液晶素子６１２は、例えば第１端子の一部又は全部となる第１の電極と、第２端子の一部又は全部となる第２の電極と、第１の電極と第２の電極との間に電圧が印加されることにより透過率が変化する液晶分子を有する層（液晶層という）により構成することができる。
液晶層の一例、液晶層に適用可能な液晶材料の一例、又は液晶層を含む液晶素子６１２に適用可能な液晶モードの一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどがある。
容量素子６１３は、第１端子がトランジスタ６１１のソース及びドレインの他方に電気的に接続され、第２端子に液晶素子６１２と同様に電圧Ｖ１又は電圧Ｖ２が与えられる。容量素子６１３は保持容量としての機能を有する。なお、容量素子６１３は必ずしも設ける必要はないが、容量素子６１３を設けることにより、トランジスタ６１１のリーク電流による影響を抑制することができる。
次に図２８（Ａ）に示す画素の動作について説明する。
まず図２７に示す走査線駆動回路５０３により走査線５３１が選択されると、走査線駆動回路５０３から入力される走査信号によりトランジスタ６１１がオン状態になる。
このとき液晶素子６１２の第１端子及び容量素子６１３の第１端子の電位が図２７に示す信号線駆動回路５０４により入力される映像信号に応じた電位となり、液晶素子６１２は、第１端子と第２端子の間に印加される電圧に応じて配向が制御され、画素は、液晶素子６１２の透過率に応じて表示を行う。上記動作を図２７に示す走査線５３１毎に順次行うことにより、すべての画素においてデータが書き込まれる。以上が図２８（Ａ）に示す画素の動作である。
なお、本実施の形態の表示装置における画素の回路構成は、図２８（Ａ）に示す画素の回路構成に限定されず、例えば図２８（Ａ）に示す画素の回路構成に別のトランジスタ、抵抗素子、又は容量素子などを設ける構成にすることもできる。
また、本実施の形態の表示装置における画素の回路構成は、図２８（Ａ）に示す画素の回路構成に限定されず、他の回路構成にすることもできる。本実施の形態の表示装置における画素の回路構成の他の一例について図２８（Ｂ）を用いて説明する。図２８（Ｂ）は、本実施の形態の表示装置における画素の回路構成の一例を示す回路図である。
図２８（Ｂ）に示す画素は、トランジスタ６１１と、容量素子６１３と、トランジスタ６１４と、発光素子６１５と、を有する。
トランジスタ６１１は、ゲートが走査線５３１に電気的に接続され、ソース及びドレインの一方が信号線５４１に電気的に接続される。
容量素子６１３は、第１端子及び第２端子を有し、第１端子がトランジスタ６１１のソース及びドレインの他方に電気的に接続され、第２端子に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。容量素子６１３は保持容量としての機能を有する。なお容量素子６１３は必ずしも設ける必要はないが、容量素子６１３を設けることにより、一定期間トランジスタ６１４のオン状態を維持することができる。
トランジスタ６１４は、ゲートがトランジスタ６１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方に電圧Ｖ１及び電圧Ｖ２の一方が与えられる。
発光素子６１５は、第１端子及び第２端子を有し、第１端子がトランジスタ６１４のソース及びドレインの他方に電気的に接続され、第２端子に電圧Ｖ１及び電圧Ｖ２の他方が与えられる。発光素子６１５は、例えば第１端子の一部又は全部となる第１の電極と、第２端子の一部又は全部となる第２の電極と、第１の電極と第２の電極の間に電圧が印加されることにより発光する電界発光層より構成することができる。発光素子６１５としては、例えばＥＬ（エレクトロルミネセンスともいう）素子を用いることができ、ＥＬ素子としては、例えば有機ＥＬ素子又は無機ＥＬ素子を用いることができる。
発光素子６１５における第１の電極又は第２の電極は、少なくとも一方が透光性を有する導電材料を用いて形成されたものであればよい。これにより、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子とすることができる。透光性を有する導電材料としては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることもできる。
電界発光層は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、第１の電極上に電子注入層、電子輸送層、電界発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。電界発光層としては有機化合物又は無機化合物を用いて形成することができる。
次に図２８（Ｂ）に示す画素の動作について説明する。
まず図２７に示す走査線駆動回路５０３により走査線５３１が選択されると、走査線駆動回路５０３から入力される走査信号によりトランジスタ６１１がオン状態になる。
このときトランジスタ６１４のゲート及び容量素子６１３の第１端子の電位が図２７に示す信号線駆動回路５０４により入力される映像信号に応じた電位となり、トランジスタ６１４はオン状態になり、トランジスタ６１４のソース及びドレインの間に電流が流れる。さらにトランジスタ６１４に流れる電流に応じて所定の電圧が発光素子６１５の第１端子及び第２端子の間に印加され、画素は表示を行う。上記動作を図２７に示す走査線５３１毎に順次行うことにより、すべての画素においてデータが書き込まれる。以上が図２８（Ｂ）に示す画素の動作である。
また信号線５４１から画素に入力されるデータ信号がデジタル形式の場合、画素はトランジスタのオン状態とオフ状態の切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法又は時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を図２８（Ｂ）に示す回路構成にして独立にデータ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
発光素子６１５は、例えば図２８（Ａ）に示す液晶素子６１２などに比べて応答速度が高いので、時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光又は非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
次に図２７に示す表示装置における走査線駆動回路５０３及び信号線駆動回路５０４の構成の一例について図２９を用いて説明する。図２９は図２７に示す表示装置における走査線駆動回路及び信号線駆動回路の構成の一例を示す図であり、図２９（Ａ）は走査線駆動回路の構成の一例を示すブロック図であり、図２９（Ｂ）は信号線駆動回路の構成の一例を示すブロック図である。
図２９（Ａ）に示す走査線駆動回路５０３は、シフトレジスタ７１１と、レベルシフタ７１２と、バッファ回路７１３と、を有する。
シフトレジスタ７１１は、走査線５３１を順次選択する機能を有する。
レベルシフタ７１２は、入力された信号をもとに用途によって電圧状態の異なる複数の信号を生成する機能を有する。
バッファ回路７１３は、入力されたレベルシフタ７１２の出力信号を増幅する機能を有し、例えばオペアンプなどを有する構成にすることができる。
図２９（Ｂ）に示す信号線駆動回路５０４は、シフトレジスタ７２１と、ラッチ回路７２２と、レベルシフタ７２３と、バッファ回路７２４と、ＤＡ変換回路７２５と、を有する。
シフトレジスタ７２１は、信号線５４１を順次選択する機能を有する。
ラッチ回路７２２は、シフトレジスタ７２１から信号が入力され、入力された信号を一定期間保持し、保持したラッチ信号を一斉に図２７における画素部５０５に出力する。これを線順次駆動と呼ぶ。
レベルシフタ７２３は、入力された信号をもとに用途によって異なる複数の信号を生成する機能を有する。
バッファ回路７２４は、入力されたレベルシフタ７２３からの出力信号を増幅させる機能を有し、例えばオペアンプなどを有する構成にすることができる。
ＤＡ変換回路７２５は、入力された信号がデジタル信号の場合にアナログ信号に変換する機能を有する。なお、入力される信号がアナログ信号の場合には必ずしも設ける必要はない。
上記走査線駆動回路又は信号線駆動回路などの駆動回路は、例えば半導体素子を用いて構成することができる。半導体素子としては、例えばトランジスタ、容量素子、又は抵抗素子などが挙げられる。例えばトランジスタを用いる場合には、本発明の一態様である電子回路のトランジスタと同じ構造とすることができる。
さらに、走査線駆動回路又は信号線駆動回路におけるシフトレジスタの回路構成の一例について図３０を用いて説明する。図３０は、本実施の形態の表示装置の駆動回路におけるシフトレジスタの回路構成の一例について示す図である。なお、図３０に示すシフトレジスタにおける順序回路は、図１４（Ｅ）に示す回路構成とし、図１４（Ｅ）の制御回路３１６を図１５（Ｅ）に示す回路構成とし、制御回路は、図６（Ｂ）に示す回路構成とした場合について説明する。
図３０に示すシフトレジスタは、互いに電気的に接続されたＮ個（Ｎは自然数）の順序回路（順序回路８０１＿１乃至８０１＿Ｎ）からなるＮ段の順序回路と、いずれか一つがＯ段目の順序回路（Ｏは１乃至Ｎ−１の自然数）及びＯ＋１段目の順序回路に電気的に接続されたＮ個の制御回路（制御回路８０２＿１乃至制御回路８０２＿Ｎ）からなるＮ段の制御回路と、を有する。
Ｎ段の順序回路のそれぞれは、図３０における順序回路８０１＿１を一例として示すように、トランジスタ８１１と、トランジスタ８１２と、トランジスタ８１３と、トランジスタ８１４と、トランジスタ８１７と、トランジスタ８６１１と、トランジスタ８６１２と、トランジスタ８６１７と、を有する。
さらにＫ段目の順序回路において、トランジスタ８１２は、ソース及びドレインの一方がクロック信号線８３３又は反転クロック信号線８３４に電気的に接続され、ソース及びドレインの他方がＫ＋１段目の順序回路におけるトランジスタ８１１のゲート並びにソース及びドレインの一方に電気的に接続され、ゲートがトランジスタ８１１のソース及びドレインの他方に電気的に接続される。
また、Ｋ段目の順序回路において、トランジスタ８１３は、ソース及びドレインの一方がトランジスタ８１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線８３２に電気的に接続される。
また、Ｋ段目の順序回路において、トランジスタ８１４は、ソース及びドレインの一方がトランジスタ８１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線８３２に電気的に接続される。
また、Ｋ段目の順序回路において、トランジスタ８１７は、ゲートがトランジスタ８１４のゲートに電気的に接続され、ソース及びドレインの一方がトランジスタ８１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線８３２に電気的に接続される。
また、Ｋ段目の順序回路において、トランジスタ８６１１は、ゲート並びにソース及びドレインの一方が電源線８３１に電気的に接続され、ソース及びドレインの他方がトランジスタ８１４のゲートに電気的に接続される。
また、Ｋ段目の順序回路において、トランジスタ８６１２は、ゲートがトランジスタ８１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ８６１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線８３２に電気的に接続される。
また、Ｋ段目の順序回路において、トランジスタ８６１７は、ソース及びドレインの一方がトランジスタ８１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線８３２に電気的に接続される。
また、Ｋ段目の順序回路は、トランジスタ８１１のゲート及びトランジスタ８６１７のゲートにスタート信号（ＳＴともいう）が入力される。
また、Ｎ段の制御回路のそれぞれは、図３０における制御回路８０２＿１を一例として示すように、トランジスタ８２１と、トランジスタ８２２と、トランジスタ８２３と、トランジスタ８２４と、を有する。
さらにＫ段目の制御回路において、トランジスタ８２１は、ゲート並びにソース及びドレインの一方が電源線８３１に電気的に接続される。また、さらにＫ段目の制御回路において、トランジスタ８２２は、ゲートがＫ＋１段目の順序回路におけるトランジスタ８１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ８２１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線８３２に電気的に接続される。また、さらにＫ段目の制御回路において、トランジスタ８２３は、ゲートがＫ＋１段目の順序回路におけるトランジスタ８１２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が電源線８３１に電気的に接続され、ソース及びドレインの他方がＫ段目の順序回路におけるトランジスタ８１３のゲートに電気的に接続される。また、Ｋ段目の制御回路において、トランジスタ８２４は、ゲートがトランジスタ８２１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ８２３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線８３２に電気的に接続される。
さらに図３０に示すシフトレジスタの動作検証について説明する。なお、検証は、Ｎ＝１０とし、１０段の順序回路に加え、１段のダミーの順序回路を設けた構成のシフトレジスタについて行う。ダミーの順序回路の出力信号を利用することにより１０段目の順序回路のリセット信号を制御することができる。また、トランジスタはすべてＮ型とし、制御回路のトランジスタのサイズは、順序回路のトランジスタのサイズより小さくし、且つ所望の遅延時間となるように設定したものとする。また、図３０に示すシフトレジスタの比較例として図３０に示すシフトレジスタにおいて、１段乃至Ｎ段の制御回路を設けない場合についての検証を行った。なお、検証において、順序回路８０１＿１のトランジスタ８１１のゲート並びにソース及びドレインの一方にスタート信号（ＳＴともいう）が入力され、クロック信号線８３３を介してクロック信号（ＣＫともいう）が入力され、反転クロック信号線８３４を介してクロック信号線８３３におけるクロック信号の反転クロック信号（ＣＫＢともいう）が入力され、クロック信号の周期を２４μＳとし、クロック信号の周波数を４１．７ｋＨｚとし、クロック信号の振幅を０Ｖ〜３０Ｖとし、Ｖｄｄ＝３０Ｖとし、Ｖｓｓ＝０Ｖとし、トランジスタのそれぞれの閾値電圧を８Ｖとする。制御回路を設けない場合、Ｋ＋１段目の順序回路におけるトランジスタ８１２のソース及びドレインの他方は、Ｋ段目の順序回路におけるトランジスタ８１３のゲートに電気的に接続された回路構成となる。検証結果について図３１を用いて説明する。図３１は、本実施の形態のシフトレジスタにおける動作検証の結果を示すタイミングチャートであり、図３１（Ａ）は、比較例のシフトレジスタのタイミングチャートであり、図３１（Ｂ）は、図３０に示すシフトレジスタのタイミングチャートである。
まず比較例のシフトレジスタでは、図３１（Ａ）に示すように、各順序回路の出力信号（ＯＵＴ８０１＿１乃至ＯＵＴ８０１＿１０）が立ち下がるまでに遅延が生じる。比較例のシフトレジスタにおける順序回路では、出力信号が立ち上がった後、クロック信号が立ち上がり、トランジスタ８１２及びトランジスタ８１４がオン状態になることにより出力信号の電圧が下がり始める。通常トランジスタ８１２のチャネル幅はトランジスタ８１４のチャネル幅より大きく作られることが多いため、トランジスタ８１２を用いることにより、出力信号の立ち下がり時間を短くすることができる。しかしながら、比較例のシフトレジスタでは各順序回路の出力信号が立ち下がる前に、各リセット信号（ＲＥ８０１＿１乃至ＲＥ８０１＿１０）によりトランジスタ８１３がオン状態になり、トランジスタ８１２がオフ状態になってしまい、トランジスタ８１２がオフ状態になると、トランジスタ８１４により出力信号が立ち下がるため、トランジスタ８１２を用いて出力信号を立ち下げる場合と比較して、出力信号が立ち下がるまでに時間がかかる。
一方、図３０に示すシフトレジスタでは、図３１（Ｂ）に示すように、２段目乃至１０段目の順序回路の出力信号が制御回路を介してそれぞれ前段の順序回路にリセット信号として入力されるため、１段目乃至１０段目の順序回路のリセット信号は、それぞれ次段の順序回路の出力信号と比較して遅延する。遅延したリセット信号が順序回路に入力されることにより、出力信号を立ち下げる際にトランジスタ８１３がオン状態になるタイミングが一定時間遅らせることができるため、トランジスタ８１２を用いて出力信号を立ち下げることができ、出力信号の立ち下がり時間を短くすることができる。
図３１に示すように、１０段の順序回路を有する場合であっても各順序回路のリセット信号を制御することにより各順序回路の出力信号を制御することができることがわかる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置換を行うことができる。
（実施の形態１０）
本実施の形態では、本発明の一態様である表示装置の一形態として、液晶表示装置の構造について、図３２を参照して説明する。具体的には、ＴＦＴ基板と、対向基板と、対向基板とＴＦＴ基板との間に挟持された液晶層とを有する液晶表示装置の構造について説明する。また、図３２（Ａ）は、液晶表示装置の上面図である。図３２（Ｂ）は、図３２（Ａ）の線Ｃ−Ｄにおける断面図である。なお、図３２（Ｂ）は、基板１６０１上に、チャネル領域に微結晶半導体層を用いた逆スタガ型の薄膜トランジスタを形成した構造を有し、表示方式がＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置の断面図である。
図３２（Ａ）に示す液晶表示装置は、基板１６０１上に、画素部１６０３、第１の走査線駆動回路１６０５ａ、第２の走査線駆動回路１６０５ｂ、及び信号線駆動回路１６０７が形成されている。画素部１６０３、第１の走査線駆動回路１６０５ａ、第２の走査線駆動回路１６０５ｂ、及び信号線駆動回路１６０７は、シール材１６０９によって、基板１６０１と基板１６１１との間に封止されている。また、ＴＡＢ方式によって、ＦＰＣ１６１３、及びＩＣチップ１６１５が基板１６０１上に配置されている。
図３２（Ａ）の線Ｃ−Ｄにおける断面構造について、図３２（Ｂ）を参照して説明する。ここでは、基板１６０１上に形成される、画素部１６０３と、その周辺駆動回路部の一部である第２の走査線駆動回路１６０５ｂと、端子部１６１７とを示す。
基板１６０１上に、第２の走査線駆動回路１６０５ｂに設けられる薄膜トランジスタ１６２１と、画素部１６０３に設けられる薄膜トランジスタ１６２３が形成される。また、薄膜トランジスタ１６２１、１６２３上に絶縁層１６２５、１６２７が形成される。また、絶縁層１６２５、絶縁層１６２７の開口部を介して、薄膜トランジスタ１６２１のソース電極又はドレイン電極に接続する配線１６２９が形成され、絶縁層１６２５、絶縁層１６２７の開口部を介して、薄膜トランジスタ１６２３のソース電極又はドレイン電極に接続する画素電極１６３１が形成される。また、絶縁層１６２７、配線１６２９、及び画素電極１６３１上に絶縁層１６３５が形成される。
薄膜トランジスタ１６２１、１６２３の構造及び作製方法については、実施の形態６及び実施の形態７に示す薄膜トランジスタの構造及び作製方法を適宜適用することができる。
絶縁層１６２５及び絶縁層１６２７は、無機絶縁層、有機樹脂層等を用いて形成することができる。無機絶縁層としては、酸化珪素層、酸化窒化珪素層、窒化酸化珪素層、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素層などを用いることができる。有機樹脂層ならば、アクリル樹脂、エポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン樹脂などを用いることができる。また、シロキサンポリマーを用いることができる。
絶縁層１６２５及び絶縁層１６２７は、ＣＶＤ法、スパッタリング法、印刷法、塗布法、スリットコート法等を適宜用いて形成することができる。
また、絶縁層１６２５又は絶縁層１６２７の少なくとも一方を、有機樹脂層を用いて形成することで、平坦性を高めることが可能であるため、液晶層１６４９の液晶分子の配向を制御しやすくなる。
配線１６２９及び画素電極１６３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、又は酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
また、配線１６２９及び画素電極１６３１は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。配線１６２９及び画素電極１６３１は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率は、０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等が挙げられる。
なお、画素電極１６３１が反射電極として機能する場合は、配線１６２９及び画素電極１６３１として、アルミニウム、銀などや、それらの合金などを用いることができる。また、配線１６２９及び画素電極１６３１をチタン、モリブデン、タンタル、クロム、タングステンと、アルミニウムとを積層させた２層構造、アルミニウムを、チタン、モリブデン、タンタル、クロム、タングステンなどの金属で挟んだ３層積層構造としてもよい。
画素電極１６３１には、開口部を形成しておく。画素電極１６３１に形成される開口部は、液晶分子に傾斜を持たせることができるため、ＭＶＡ方式での突起物と同じ役割をさせることができる。
絶縁層１６３５は配向膜として機能する。
画素部１６０３の周辺部、若しくは画素部１６０３の周辺部とその周辺駆動回路部の周辺部に、インクジェット法などにより、シール材１６０９が形成される。導電層１６４１、絶縁層１６４３、及び突起部１６４５などが形成された基板１６１１と、基板１６０１とがスペーサ１６４７を介して、シール材１６０９で貼り合わされており、その隙間に、液晶層１６４９が配置されている。なお、基板１６１１は、対向基板として機能する。
スペーサ１６４７は、数μｍの粒子を散布して設けてもよいし、基板全面に樹脂層を形成した後に、樹脂層をエッチング加工して設けてもよい。
導電層１６４１は、対向電極として機能する。導電層１６４１としては、配線１６２９及び画素電極１６３１と同様なものを用いることができる。また、絶縁層１６４３は、配向膜として機能する。
端子部１６１７においては、接続端子１６５９が形成されている。接続端子１６５９は、画素部１６０３及び周辺駆動回路部の配線１６２９と電気的に接続されている。接続端子１６５９は、画素部１６０３の画素電極１６３１及び周辺駆動回路部の配線１６２９と同様に形成される。
ここでは、薄膜トランジスタ１６２１、１６２３として、多階調マスクを用いた工程により形成される構造を示したため、接続端子１６５９及び基板１６０１の間には、薄膜トランジスタの微結晶半導体層と同時に形成された微結晶半導体層１６５１と、ソース領域及びドレイン領域と同時に形成された不純物半導体層１６５３と、配線１６５５と、が形成される。
接続端子１６５９上に、異方性導電体層１６５７を介して、ＦＰＣ１６１３が配置されている。また、ＦＰＣ１６１３上に、異方性導電体層１６６１を介して、ＩＣチップ１６１５が配置されている。つまり、ＦＰＣ１６１３、異方性導電体層１６５７、１６６１、及びＩＣチップ１６１５は、電気的に接続されている。
異方性導電体層１６５７、１６６１は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））等の接着性を有する材料を用いることができる。また、異方性導電体層１６５７、１６６１は、銀ペースト、銅ペースト又はカーボンペースト等の導電性接着剤や半田接合剤等を用いることもできる。
なお、ＩＣチップ１６１５に機能回路（メモリやバッファ）を形成することで、基板面積を有効利用することができる。
なお、図３２（Ｂ）は、表示方式がＭＶＡ方式での断面図について説明したが、表示方式がＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式でもよい。ＰＶＡ方式の場合は、基板１６１１上の導電層１６４１に対し、スリットを設ける構成にすることで液晶分子を傾斜配向させればよい。またスリットが設けられた導電層上に突起部１６４５（配向制御用突起ともいう）を設けて、液晶分子の傾斜配向をさせてもよい。また、これに限定されず、表示方式としては、図２８（Ａ）に示す液晶素子６１２に適用可能な液晶モードのいずれかを適用することができる。
図３２（Ａ）、図３２（Ｂ）の液晶パネルは、第１の走査線駆動回路１６０５ａ、第２の走査線駆動回路１６０５ｂ、及び信号線駆動回路１６０７を基板１６０１上に形成した場合の構成について説明したが、信号線駆動回路１６０７に相当する駆動回路をドライバＩＣとし、ＣＯＧ方式などで液晶パネルに実装した構成としてもよい。信号線駆動回路１６０７をドライバＩＣとすることで、省電力化を図ることができる。また、ドライバＩＣをシリコンウエハ等の半導体チップとすることで、液晶表示装置はより高速動作が可能になり、且つ低消費電力化を図ることができる。
以上のように、本実施の形態の表示装置では、薄膜トランジスタのチャネル領域として、微結晶半導体を用いることにより、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体を半導体層として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えなどを行うことができる。
（実施の形態１１）
本実施の形態においては、本発明の一態様である表示装置を表示部に有する電子機器について説明する。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）は、電子機器の一例を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は表示装置の動作を制御する操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図３３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図３３（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図３３（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図３３（Ｅ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有することができる。図３３（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図３３（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図３４（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図３４（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図３４（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図３４（Ｄ）は携帯電話機であり、上述したものの他に、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。また、アンテナは筐体５０００内部に内蔵されている。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、又は、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動又は手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。表示部に本発明の一態様である表示装置を適用することによって、信頼性の向上、歩留まりの向上、コストの削減、表示部の大型化、表示部の高精細化などを図ることができる。
図３４（Ｅ）に、本発明の一態様である表示装置を、建造物と一体にして設けた例について示す。図３４（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。表示装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図３４（Ｆ）に、建造物内に本発明の一態様である表示装置を、建造物と一体にして設けた別の例について示す。表示装置である表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に本発明の一態様である表示装置を設置することができる。
次に、本発明の一態様である表示装置を、移動体と一体にして設けた例について示す。
図３４（Ｇ）は、本発明の一態様である表示装置を自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図３４（Ｈ）は、本発明の一態様である表示装置を旅客用飛行機と一体にして設けた例について示した図である。図３４（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
図３５は、携帯型情報端末の一例であり、図３５（Ａ）が携帯型情報端末の正面図、図３５（Ｂ）が携帯型情報端末の背面図、図３５（Ｃ）が携帯型情報端末の展開図である。図３５を一例とした携帯型情報端末は、複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様々なデータ処理機能を備えることもできる。電話機能を有する携帯型情報端末を携帯電話ともいう。
図３５に示す携帯型情報端末は、筐体９８０及び筐体９８１の二つの筐体で構成されている。筐体９８０には、表示部９８２、スピーカ９８３、マイクロフォン９８４、操作キー９８５、ポインティングデバイス９８６、カメラ用レンズ９８７、外部接続端子９８８、イヤホン端子９８９などを備え、筐体９８１には、キーボード９９０、外部メモリスロット９９１、カメラ用レンズ９９２、ライト９９３などを備えている。また、アンテナは筐体９８１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
本発明の一態様である表示装置は、表示部９８２に用いることができ、使用形態に応じて表示の方向が適宜変化する。また、表示部９８２と同一面上にカメラ用レンズ９８７を備えているため、テレビ電話が可能である。また、表示部９８２をファインダーとしカメラ用レンズ９９２及びライト９９３で静止画及び動画の撮影が可能である。スピーカ９８３及びマイクロフォン９８４は音声通話に限らず、テレビ電話、録音、再生などが可能である。操作キー９８５では、電話の発着信、電子メールなどの簡単な情報入力、画面のスクロール、カーソル移動などが可能である。さらに、重なり合った筐体９８０と筐体９８１（図３５（Ａ））はスライドし、図３５（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード９９０、ポインティングデバイス９８６を用いて円滑な操作が可能である。外部接続端子９８８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット９９１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
以上、本実施の形態では、上記実施の形態で説明した表示装置を具備する電子機器の一例について説明した。微結晶半導体を用いる場合、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体を薄膜トランジスタのチャネル領域として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ、又は置き換えをすることができる。
１０１ 順序回路
１０２ 制御回路
１１１ 期間
１１２ 期間
１１３ 期間
２０２ 制御回路
２１１ 期間
２１２ 期間
２１３ 期間
２２１ 期間
２２２ 期間
２２３ 期間
２３１ 期間
２３２ 期間
２３３ 期間
２４１ インバータ
２４２ ＮＯＲゲート
２９０ 点線
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ トランジスタ
３１６ 制御回路
３１７ トランジスタ
３５１ 期間
３５２ 期間
３５３ 期間
３８０ 配線
３８１ 開口部
３８２ 開口部
５０１ 端子電極
５０２ 配線
５０３ 走査線駆動回路
５０４ 信号線駆動回路
５０５ 画素部
５３１ 走査線
５４１ 信号線
６１１ トランジスタ
６１２ 液晶素子
６１３ 容量素子
６１４ トランジスタ
６１５ 発光素子
７１１ シフトレジスタ
７１２ レベルシフタ
７１３ バッファ回路
７２１ シフトレジスタ
７２２ ラッチ回路
７２３ レベルシフタ
７２４ バッファ回路
７２５ ＤＡ変換回路
８０１ 順序回路
８０２ 制御回路（制御回路
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８１７ トランジスタ
８２１ トランジスタ
８２２ トランジスタ
８２３ トランジスタ
８２４ トランジスタ
８３１ 電源線
８３２ 電源線
８３３ クロック信号線
８３４ 反転クロック信号線
９８０ 筐体
９８１ 筐体
９８２ 表示部
９８３ スピーカ
９８４ マイクロフォン
９８５ 操作キー
９８６ ポインティングデバイス
９８７ カメラ用レンズ
９８８ 外部接続端子
９８９ イヤホン端子
９９０ キーボード
９９１ 外部メモリスロット
９９２ カメラ用レンズ
９９３ ライト
１１０１ 基板
１１０３ ゲート電極
１１０５ ゲート絶縁層
１１０６ 半導体層
１１０７ 半導体層
１１０７ａ 微結晶半導体層
１１０７ｂ 混合層
１１０７ｃ 非晶質半導体を含む層
１１０８ａ 微結晶半導体領域
１１０８ｂ 非晶質半導体領域
１１０９ 不純物半導体層
１１１１ 導電層
１１１３ レジストマスク
１１１５ 半導体層
１１１５ａ 微結晶半導体層
１１１５ｂ 混合層
１１１５ｃ 非晶質半導体を含む層
１１１７ 不純物半導体層
１１１９ 導電層
１１２３ レジストマスク
１１２５ 配線
１１２７ 不純物半導体層
１１２９ａ 非晶質半導体を含む層
１１２９ｃ 非晶質半導体を含む層
１１３１ 微結晶半導体層
１１３１ａ 微結晶半導体層
１１３１ｂ 微結晶半導体層
１１３２ 非晶質半導体を含む層
１１３３ 配線
１１３５ａ 絶縁層
１１３５ｃ 絶縁層
１１３５ｅ 絶縁層
１１４０ プラズマ処理
１１８０ グレートーンマスク
１１８１ 基板
１１８２ 遮光部
１１８３ 回折格子部
１１８５ ハーフトーンマスク
１１８６ 基板
１１８７ 半透光部
１１８８ 遮光部
１６０１ 基板
１６０３ 画素部
１６０５ａ 走査線駆動回路
１６０５ｂ 走査線駆動回路
１６０７ 信号線駆動回路
１６０９ シール材
１６１１ 基板
１６１３ ＦＰＣ
１６１５ ＩＣチップ
１６１７ 端子部
１６２１ 薄膜トランジスタ
１６２３ 薄膜トランジスタ
１６２５ 絶縁層
１６２７ 絶縁層
１６２９ 配線
１６３１ 画素電極
１６３５ 絶縁層
１６４１ 導電層
１６４３ 絶縁層
１６４５ 突起部
１６４７ スペーサ
１６４９ 液晶層
１６５１ 微結晶半導体層
１６５３ 不純物半導体層
１６５５ 配線
１６５７ 異方性導電体層
１６５９ 接続端子
１６６１ 異方性導電体層
２０１１ 順序回路
２０１２ 順序回路
２０２１ 制御回路
２０２２Ａ 制御回路
２０２２Ｂ 制御回路
２０２３ 制御回路
２２１１ 抵抗素子
２２１２ 容量素子
２２１３ 容量素子
２２１４ 抵抗素子
２２１５ 容量素子
２２２１ 抵抗素子
２２２２ 容量素子
２２２３ 容量素子
２２２４ 抵抗素子
２２２５ 容量素子
２２３１ バッファ回路
２２４１ インバータ
２２４２ インバータ
２２４３ トランジスタ
２２４４ トランジスタ
２２４５ トランジスタ
２２４６ トランジスタ
２２５１ インバータ
２２５３ トランジスタ
２２５４ トランジスタ
２２５５ トランジスタ
２２５６ トランジスタ
２３１１ トランジスタ
２３１２ トランジスタ
２３１３ トランジスタ
２３１４ トランジスタ
２３２２ トランジスタ
２３３１ トランジスタ
２３３２ トランジスタ
２３３３ トランジスタ
２３３４ トランジスタ
２３３５ トランジスタ
２３３６ トランジスタ
２３３７ トランジスタ
２３３８ トランジスタ
２４１１ トランジスタ
２４１２ トランジスタ
２４１３ トランジスタ
２４１４ トランジスタ
２４２１ トランジスタ
２４２２ トランジスタ
２４２３ トランジスタ
２４２４ トランジスタ
２４２５ トランジスタ
２４２６ トランジスタ
２４３１ インバータ
２４３２ ＡＮＤゲート
２４４１ トランジスタ
２４４２ トランジスタ
２４４３ トランジスタ
２４４４ トランジスタ
２４５１ 容量素子
２４５２ トランジスタ
３６１１ トランジスタ
３６１２ トランジスタ
３６１３ トランジスタ
３６１４ トランジスタ
３６１５ トランジスタ
３６１６ トランジスタ
３６１７ トランジスタ
３６２１ 容量素子
３６２２ トランジスタ
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５０５１ 画素
８６１１ トランジスタ
８６１２ トランジスタ
８６１７ トランジスタ

Claims (3)

  1. 第１乃至第５のトランジスタと、第１の順序回路と、第２の順序回路と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第４のトランジスタのゲートには、第１の信号が入力され、
    前記第２のトランジスタのゲートには、第２の信号が入力され、
    前記第３のトランジスタのソース又はドレインの一方からは、第３の信号が出力され、
    前記第１の順序回路には、少なくとも第１のスタート信号、第１のクロック信号及び第１のリセット信号が入力され、
    前記第２の順序回路には、少なくとも第２のスタート信号、第２のクロック信号及び第２のリセット信号が入力され、
    前記第１のリセット信号は、前記第３の信号であり、
    前記第２のスタートパルスは、前記第１の順序回路の出力信号であり、
    前記第１の信号は、前記第１の順序回路の出力信号であり、
    前記第２の信号は、前記第２の順序回路の出力信号であることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のトランジスタの半導体層は、粒径が２ｎｍ以上２００ｎｍ以下の結晶粒を含む第１の層と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒を含む第２の層と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒を含む第３の層と、を有することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のトランジスタの半導体層は、酸化物半導体を有することを特徴とする半導体装置。
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