[go: up one dir, main page]

JP5730393B2 - 複合基板およびその製造方法 - Google Patents

複合基板およびその製造方法 Download PDF

Info

Publication number
JP5730393B2
JP5730393B2 JP2013522866A JP2013522866A JP5730393B2 JP 5730393 B2 JP5730393 B2 JP 5730393B2 JP 2013522866 A JP2013522866 A JP 2013522866A JP 2013522866 A JP2013522866 A JP 2013522866A JP 5730393 B2 JP5730393 B2 JP 5730393B2
Authority
JP
Japan
Prior art keywords
substrate
oxide layer
layer
epitaxial layer
composite
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013522866A
Other languages
English (en)
Other versions
JPWO2013002212A1 (ja
Inventor
勝信 北田
勝信 北田
本城　智郁
智郁 本城
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2013522866A priority Critical patent/JP5730393B2/ja
Publication of JPWO2013002212A1 publication Critical patent/JPWO2013002212A1/ja
Application granted granted Critical
Publication of JP5730393B2 publication Critical patent/JP5730393B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/03—Manufacture or treatment wherein the substrate comprises sapphire, e.g. silicon-on-sapphire [SOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、複数の材料を組み合わせた、半導体素子を形成するための複合基板およびその製造方法に関する。
近年、半導体素子の性能向上を図るべく、寄生容量を減らす技術の開発が進められている。この寄生容量を減らす技術として、ＳＯＳ（Silicon On Sapphire）構造がある。このＳＯＳ構造を形成する方法として、例えば特開平１０−１２５４７号公報に記載された技術がある。
しかし、特開平１０−１２５４７号公報に記載された技術では、シリコンとサファイアとの格子構造の違いによって、半導体部であるシリコンに格子欠陥が生じてしまっていた。
このため、格子欠陥の少ない半導体部を有する複合基板が求められていた。
本発明の実施形態の複合基板の製造方法は、半導体材料からなる第１基板上に半導体の性質を有するエピタキシャル層を形成するエピタキシャル層形成工程と、前記エピタキシャル層上に、ＡＬＤ（Atomic Layer Deposition）法によって酸化物層を形成する酸化物層形成工程と、前記酸化物層に絶縁性材料から成る第２基板を貼り合わせて複合基板を得る接合工程とを有する。
また、本発明の実施形態の複合基板は、半導体材料からなる第１基板と絶縁性材料からなる第２基板との間に、該第２基板側から順に酸化物層と半導体の性質を有するエピタキシャル層とが配置され、前記酸化物層の前記エピタキシャル層側には酸素原子が並んでいるものである。
本発明によれば、格子欠陥の少ない半導体部を有する複合基板を提供することができる。
（ａ）〜（ｅ）は本発明の１つの実施形態に係る複合基板の製造方法の製造工程を示す断面図である。 酸化物層形成工程を示すフローチャートである。 図２により形成した酸化物層を含む複合基板の要部断面図である。 （ａ），（ｂ）は、本発明の実施形態の変形例を示す、図１に続く工程を示す断面図である。 （ａ）は本発明の１つの実施形態に係る複合基板の概略構成を示す平面図であり、（ｂ）は複合基板を斜視した部分断面図である。
本発明の複合基板の製造方法の実施形態の一例について、図面を参照しつつ、説明する。
（第１の実施形態）
（エピタキシャル層形成工程）
まず、図１（ａ）に示すように、半導体材料からなる第１基板１０を準備する。半導体材料としては、Ｓｉ，ＧａＡｓ，ＧａＰ，ＧａＮ等、半導体の性質を有するものであれば特に限定されないが、この例では、シリコン（Ｓｉ）で形成された場合を例に説明する。この第１基板１０のシリコンとしては、ｐ型またはｎ型のシリコンが採用できる。この第１基板１０のドーパント濃度は、自由に設定できる。
次に、図１（ｂ）に示すように、第１基板１０の矢印Ｄ１方向（第１方向）側の上面に、半導体の性質を有する材料をエピタキシャル成長させ、エピタキシャル層（半導体層）２０を形成する。半導体の性質を有する材料としては、Ｓｉ，ＧａＡｓ、ＳｉＧｅ等を適宜選択できるが、ベースとなる第１基板１０と格子整合をとりつつエピタキシャル成長できる材料を選ぶことが望ましい。この例では、第１基板１０としてシリコンを用いているため、第１基板１０を構成する材料と同じ材料であるシリコンを用いている。
このエピタキシャル成長の方法としては、第１基板１０を加熱しながら、当該第１基板１０の表面に気体状のシリコン化合物を通過させて熱分解させて成長させる熱化学気相成長法（熱ＣＶＤ法）などの種々の方法を採用できる。このエピタキシャル層２０は、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。
また、エピタキシャル層２０は、通常は真空雰囲気下で成膜する。このため、エピタキシャル層２０中への不純物の混入を抑制することができる。特に、酸素の混入を抑制することができる。具体的には、層中の酸素濃度を、１×１０１６〔ａｔｏｍｓ／ｃｍ３〕以下とすることができる。
このエピタキシャル層２０としては、ｐ型またはｎ型のシリコンで、且つ第１基板１０よりもドーパントが少ないものを採用できる。このエピタキシャル層２０の上面部は、相対的に低濃度のｐ−およびｎ−のドーパント濃度、ならびにノンドープのいずれか１つとなるように形成される。ｐ−のドーパント濃度としては、１×１０１６〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ−のドーパント濃度としては、５×１０１５〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ここで「ノンドープのシリコン」としているものは、単に不純物を意図してドープしないシリコンであって、不純物を含まない真性シリコンに限られるものではない。なお、「ｐ」および「ｎ」の右上に記載している「−」の記載は、シリコンの抵抗値を基準とするものである。このエピタキシャル層２０のドーパント濃度は、エピタキシャル成長させる際の不純物の供給量を調整することで制御できる。この不純物の供給をゼロにすることで、ノンドープのシリコンを形成することができる。また、エピタキシャル成長させる際に生じるドーパントの拡散減少によって、ドーパント濃度の徐々に変化させてもよい。
このようなエピタキシャル層２０の厚みは、特に限定されないが、例えば２μｍ程度とする。
このようにエピタキシャル層２０を高抵抗の層とすることで、半導体素子を形成した際にリーク電流の発生を抑制できるものとなる。
（酸化物層形成工程）
次に、図１（ｃ）に示すように、エピタキシャル層２０の矢印Ｄ１方向（第１方向）の上面にＡＬＤ（Atomic Layer Deposition）法によって酸化物層３０を形成する。酸化物材料としては、種々の材料を用いることができるが、この例では、酸化アルミニウム（ＡｌＯｘ）とする。より具体的には、アルミニウムを原料としたトリメチルアルミニウム（ＴＭＡ）と、Ｈ２Ｏガスまたは酸素ガスから発生させたラジカル酸素とを交互に基板表面に流し、各ガスの間には、Ａｒ等の不活性ガスでパージすることで酸化物層３０を形成する。この成膜は約０．１ｎｍ／一原子層形成サイクルで形成し、１サイクルにかかる時間は数秒程度である。酸化物層３０の厚みは約５０ｎｍとすればよいが、タクトタイムの関係から、１００ｎｍ以下で形成するとよい。
ここで、ＡＬＤ法において酸化物層３０の成膜温度は、通常のＡＬＤ窓と言われる温度範囲内で決定される。ここでＡＬＤ窓(ALD window)とは、均一な膜厚を得ることのできる、ＡＬＤ法で用いられる前駆体（この例であればＴＭＡとＨ２Ｏ）に特有の温度範囲を示す。ＴＭＡとＨ２Ｏを用いる場合には、この温度範囲として２００℃〜３００℃を例示することができる。このように、酸化物層３０を通常の成膜方法に比べて低温で形成することができるので、エピタキシャル層２０中のドーパント分布状態を変化させることなく成膜することができる。
（接合工程）
次に、図１（ｄ）に示すように、絶縁性材料からなる第２基板４０を準備する。この第２基板４０の形成材料としては、酸化アルミニウム単結晶（サファイア）、炭化シリコンなどを用いることができる。本実施形態では、第２基板４０としてサファイアを採用する。サファイアの結晶面は特に限定されないが、Ｒ面を用いることが好ましい。Ｒ面を用いることにより、エピタキシャル層２０を構成するＳｉとの格子定数を近付けることができる。また、Ｒ面を用いることにより、スピネル型のγアルミナとすることができる。その場合には、最表面を占めるＡｌ原子の割合を高くすることができる。
上述のように第２基板４０と酸化物層３０との主成分の材料を同一とすることにより、エピタキシャル層２０中への不純物の混入を抑制することができる。
次に、図１（ｅ）に示したように、第２基板４０の第２方向（Ｄ２）側の上面と、酸化物層３０の第１方向（Ｄ１）側の上面とを貼り合わせる。貼り合わせの方法としては、貼り合わせる面の表面を活性化して接合する方法、および静電気力を利用して接合する方法が挙げられる。表面の活性化する方法としては、例えば真空中でイオンビームや中性子ビームを照射して表面をエッチングして活性化する方法、化学溶液で表面をエッチングして活性化する方法などが挙げられる。この接合を常温下で行ってもよい。常温下で接合することにより、エピタキシャル層２０中のドーパント分布を変化させることなく接合することができる。ここで、「常温」とは、室温程度が好ましいが、一般的な異種材料の基板接合技術において用いられる接合温度よりも低い温度範囲も含むものとする。例えば、３００℃未満を例示できる。
なお、この接合に際しては、樹脂系などの接着剤を使用しない方法が採用され、原子間力などを利用した固相接合（Solid State Bonding）によって、酸化物層３０と第２基板４０とが直接的に接合される。この直接的な接合に際しては、酸化物層３０と第２基板４０との間に混成層が形成される場合もある。この固相接合によって接合する場合には、酸化物層３０および第２基板４０は、接合する面の面粗さが小さいことが好ましい。この面粗さは、例えば算術平均粗さＲａで表される。この算術平均粗さＲａの範囲としては、１０ｎｍ未満が挙げられる。算術平均粗さを小さくすることによって、互いに接合する際に加える圧力を小さくすることができる。
ここまでの工程を経ることによって、第１基板１０と第２基板４０との間に、エピタキシャル層２０および酸化物層３０を有する複合基板５０ができる。
なお、理由は明らかではないが、酸化物層３０をＡＬＤ法以外の他の薄膜形成方法（スパッタリング法等）で作製したときには、表面を活性化して常温で接触させても、酸化物層３０と第２基板４０とを接合することができない。
このような複合基板５０によれば、第１基板１０は単結晶基板を用いており、そのＤ１方向の上面に形成されたエピタキシャル層２０は、単結晶の第１基板１０の上にエピタキシャル成長させているため、半導体の性質を示す部分（半導体部：第１基板１０およびエピタキシャル層２０）において格子欠陥を少なくすることができる。特にこの例では第１基板１０とエピタキシャル層２０とを同じ材料で構成しているため、特に格子欠陥を少なくすることができる。
エピタキシャル層２０は、ＣＺ法などで形成したバルク基板よりも酸素濃度および不純物濃度を少なくすることができる。これにより、複合基板５０を用いて半導体素子を形成する際に機能層となるエピタキシャル層２０の電気抵抗を高くし、ＯＳＦ等の欠陥の発生原因と成り得る不純物の濃度を低くすることができる。
また、エピタキシャル層２０のＤ１方向側の表面に酸化物層３０が配置されていることにより、酸化物層３０がパッシベーション膜として機能する。このため、複合基板５０を用いて半導体素子を形成する際に機能層となるエピタキシャル層２０の界面準位を安定化させることができる。
また、エピタキシャル層２０を形成することにより、第１基板１０のＤ１方向における上面に比べてエピタキシャル層２０のＤ１方向における上面の平坦度を向上させることができる。これにより、エピタキシャル層２０上の酸化物層３０のＤ１方向における平坦度をも向上させることができるので、酸化物層３０と第２基板４０とを常温で接合する際に小さい圧力で必要な接合強度を得ることができる。
また、酸化物層３０と第２基板４０とが同じ材料系で構成されているため、第１基板１０上に配置された構造体と第２基板４０との接合強度を高めることができる。
さらに、酸化物層３０が酸化アルミニウムであるため、放熱性に優れた複合基板５０とすることができる。
また、ＡＬＤ法により形成した酸化物層３０は、一般的にアモルファス層となる。すなわち、複合基板５０は、単結晶からなる第１基板１０およびエピタキシャル層２０と、単結晶からなる第２基板４０との間にアモルファス層が存在する構成となっている。このような構成とすることにより、酸化物層３０と第２基板４０との表面を活性化したときに、活性化させた表面に接合装置内の雰囲気に存在する不純物が付着しても、アモルファス層の酸化物層３０で不純物原子のエピタキシャル層２０側への拡散を抑制することができる。さらに、同様のメカニズムにより、第２基板４０が含有する金属元素等の微量不純物がエピタキシャル層２側へ拡散することを抑制することができる。
さらに、ＡＬＤ法によって酸化物層３０を形成すると、エピタキシャル層２０と酸化物層３０との界面に負の界面準位を形成することができる。これにより、金属不純物原子が存在した場合にもこの不純物原子に起因する電荷を界面に固定化することができる。
（第２の実施形態）
次に、本発明の第２の実施形態について図２，図３を用いて説明する。第２の実施形態は、第１の実施形態とは酸化物層形成工程が異なる。以下、異なる部分を説明する。
まず、図２に示すように、第１基板１０ＡのＤ１方向の上面に配置されたエピタキシャル層２０Ａの表面に、酸素原子を供給する。より具体的には、酸素原子を含むＨ２Ｏまたは酸素ガスから発生させた酸素ラジカルを供給する。これにより、エピタキシャル層２０Ａの表面にＯＨ基が形成される。以下、Ｈ２Ｏを供給した例で説明する。
次に、例えば窒素等の不活性ガスを供給する。これによって余剰のＨ２Ｏ分子を除去する。続いて、金属原子を供給する。より具体的には、金属原子を含むＴＭＡを供給する。ＴＭＡは、エピタキシャル層２０ＡのＤ１方向の表面に形成したＯＨ基に分子吸着する。これにより、ＯＨ基の酸素にアルミニウムが結合する。
次に、不活性ガスを供給し、余剰のＴＭＡ分子等を除去する。続いて、再度、酸素原子を含むＨ２Ｏを供給する。これにより、酸素がアルミニウムとメチル基との結合を切り離してアルミニウムと結合する。
次に、不活性ガスを供給し、余剰のＨ２Ｏ分子および分離したメチル分子等を除去する。このように酸素原子、不活性ガス、金属原子、不活性ガスの供給を繰り返すことにより、金属原子（この例ではＡｌ）と酸素原子とが１原子層ずつ交互に並んで構成される酸化物層３０Ａが形成される。なお、酸素原子、不活性ガス、金属原子、不活性ガスの供給の繰り返し回数により所望の厚みに制御することができる。
そして、金属原子を供給した後に反応を停止させ、図３に示すような酸化物層３０Ａとする。なお、酸化物層３０Ａは前記工程を２回繰り返した例であり、酸素原子配列層（３１ａ，３１ｂ），金属原子配列層（３２ａ，３２ｂ）が交互に積層されてなる。
このようにして酸化物層３０Ａを形成することにより、酸化物層３０Ａのエピタキシャル層２０Ａ側の面には酸素原子が並ぶこととなる。すなわち、酸素原子が並んだ酸素原子配列層３１ａが存在する。言い換えると、酸化物層３０Ａのエピタキシャル層２０Ａ側には、酸化物層３０Ａ全体の平均酸素濃度に比べて酸素濃度の高い領域が存在する。これにより、酸化物層３０ＡのＤ１方向の上面に第２基板４０Ａを接合した際に、第２基板４０Ａを構成する金属原子（Ａｌ）がエピタキシャル層２０Ａに拡散することを抑制することができる。
また、酸化物層３０ＡのＤ１方向の最表面には金属原子（Ａｌ）が並ぶＡｌ原子配列層３２ｂが存在する。言い換えると、酸化物層３０Ａの上面側には、酸化物層３０Ａ全体の平均Ａｌ濃度に比べてＡｌ濃度の高い領域が存在する。このような構成により、酸化物層３０ＡのＤ１方向の上面に第２基板４０Ａを接合した際に、両者を金属結合で結合することができ、接合強度を高めることができる。
特に、第２基板４０Ａをサファイア基板のＲ面を用いるときには、第２基板４０Ａの最上面には金属原子（Ａｌ）が並ぶので、第２基板４０Ａと酸化物層３０Ａとを金属結合で結合させる割合をより高めることができる。
さらに、酸化物層３０ＡのＤ１方向の最表面には金属原子（Ａｌ）が並ぶＡｌ原子配列層が存在するため、第２基板４０Ａとの接合の際に互いの表層に存在するＯＨ基が脱水して結合する脱水反応を抑制することができる。これにより、脱水反応の結果生じるＨ２Ｏの影響が少ないため、両者の結合強度をより高めることができる。また、Ｈ２Ｏの発生を抑制できるので、酸化物層３０Ａの厚みを薄くすることができる。酸化物層３０Ａの厚みを薄くすることができるので、短時間で酸化物層３０Ａを形成することができ、生産性の高いものとなる。さらに、タクト時間を短縮できるため、第１基板１０Ａの大口径化にも対応することができる。
このような構成とするためには、酸化物層形成工程から接合工程までの工程において、第１基板１０Ａに形成された構造体を大気中に晒すことなく不活性ガス中でハンドリングすることが好ましい。また、接合工程に先立ち、酸化物層３０Ａの表面（第１方向側の主面）にスパッタリング等の表面処理を施して再度表面を活性化することが好ましい。
（変形例）
上述の実施形態の複合基板５０，５０Ａにおいて、半導体の性質を示す部位（第１基板１０，１０Ａ，エピタキシャル膜２０，２０Ａ）を薄層化する工程を追加してもよい。
薄層化する工程について、第１の実施形態を用いて説明する。薄層化するためには、例えば砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。ここでは、化学的エッチング処理によって薄層化する場合を例に図４を用いて説明する。
まず、第１基板１０として、ｐ型またはｎ型のシリコンを採用し、ドーパント濃度として、相対的に高濃度のｐ＋＋およびｎ＋＋、ならびに中濃度のｐ＋およびｎ＋のものが採用する。ｐ＋＋のドーパント濃度としては、１×１０１８以上１×１０２１〔ａｔｏｍｓ／ｃｍ３〕以下の範囲が挙げられる。ｐ＋のドーパント濃度としては、１×１０１６以上１×１０１８〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ＋＋のドーパント濃度としては、５×１０１７以上１×１０２１〔ａｔｏｍｓ／ｃｍ３〕以下の範囲が挙げられる。ｎ＋のドーパント濃度としては、５×１０１５以上５×１０１７〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。本実施形態では、ｐ型でドーパント濃度がｐ＋＋のものを第１基板として採用する。なお、「ｐ」および「ｎ」の右上に記載している「＋＋」および「＋」の記載は、シリコンの抵抗値を基準とするものである。
次に、第１基板１０の矢印Ｄ１方向（第１方向）側の上面に、Ｓｉをエピタキシャル成長させてエピタキシャル層（半導体層）２０を形成する。このエピタキシャル層２０としては、ｐ型またはｎ型のシリコンで、且つ第１基板１０よりもドーパントが少ないものを採用できる。この例では、エピタキシャル層２０は、第１基板１０側から上面側に向かって、ドーパント濃度が徐々に薄くなるように形成される。このエピタキシャル層２０の上面部は、相対的に低濃度のｐ−およびｎ−のドーパント濃度、ならびにノンドープのいずれか１つとなるように形成される。ｐ−のドーパント濃度としては、１×１０１６〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ−のドーパント濃度としては、５×１０１５〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ここで「ノンドープのシリコン」としているものは、単に不純物を意図してドープしないシリコンであって、不純物を含まない真性シリコンに限られるものではない。本実施形態のエピタキシャル層２０は、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ−となるように形成する。なお、「ｐ」および「ｎ」の右上に記載している「−」の記載は、シリコンの抵抗値を基準とするものである。このエピタキシャル層２０のドーパント濃度は、エピタキシャル成長させる際の不純物の供給量を調整することで制御できる。この不純物の供給をゼロにすることで、ノンドープのシリコンを形成することができる。また、エピタキシャル成長させる際に生じるドーパントの拡散減少によって、ドーパント濃度の徐々に変化させてもよい。
上述の工程において、エピタキシャル層２０は、ドーパントの拡散濃度が飽和するまでエピタキシャル成長をしなくてもよい。この場合、形成したエピタキシャル層は、ドーパント濃度が下面から徐々に変化する遷移領域のみで構成されることとなる。
このようなエピタキシャル層２０上に酸化物層３０を形成し、この酸化物層３０の上面に第２基板４０を接合して複合基板５０を形成する。
次に、この複合基板５０を矢印Ｄ２方向側から加工して、図４（ａ）に示したように第１基板１０の厚みを薄くする。この厚みを薄くする加工方法としては、例えば砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。ここでは、厚みが薄くなった第１基板を、第１薄基板１１とする。
さらに、研磨後にエッチング液でエッチングし、図４（ｂ）に示したようにエピタキシャル層２０の厚みを薄くする。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチング液を採用することで可能となる。この選択性のエッチング液としては、例えばフッ酸、硝酸、および酢酸の混合液、ならびにフッ酸、硝酸、および水の混合液などが挙げられる。本実施形態では、フッ酸、硝酸、および酢酸の混合液をエッチング液として採用する。このエッチング液は、ｐ型シリコンを採用している本変形例において、ドーパント濃度が７×１０１７〜２×１０１８［ａｔｏｍｓ／ｃｍ３］を境にしてエッチング速度が著しく低下するように調整されている。なお、選択性のエッチングをする他の方法としては、５％程度のフッ化水素溶液内での電界エッチング法、ＫＯＨ溶液でのパルス電極陽極酸化法などが挙げられる。このエピタキシャル層２０は、ドーパント濃度が徐々に変化している遷移領域の途中までエッチングされることとなる。
ここでは、エッチングによって厚みが薄くなったエピタキシャル層を、機能層２１とする。この機能層２１の厚みとしては、例えば数百ｎｍから２μｍ程度の範囲が挙げられる。なお、第１基板１０または第１薄基板１１が残っている場合は、残っている第１基板１０または第１薄基板１１も併せてエッチングする。
ここまでの工程を経ることによって、図５に示したような、第２基板４０の矢印Ｄ２方向側の上方に、機能層２１が積層された複合基板５０’を製造することができる。言い換えると、この複合基板５０’は、第２基板４０の矢印Ｄ２方向側の上面に酸化物層３０を介して機能層２１が接合されている。この機能層２１のドーパント濃度は、表面側に比べて接合側が薄くなっている。また、ドーパント濃度を電気抵抗の大きさとして考えた場合は、この機能層２１の電気抵抗は、表面側から接合側に近づくにつれて小さくなっている。
上述の製造方法では、第２基板４０に接合する前に、当該第２基板４０に接合する側の面に機能層２１となるエピタキシャル層２０のドーパント濃度の勾配を形成している。このように接合前に勾配を形成することによって、接合後に勾配を形成する場合に比べて、第２基板４０の上面に形成する機能層２１の厚みのばらつきを低減することができる。接合後に勾配を形成すると、第１基板１０の下面から加工することになるので、当該第１基板１０の厚みのばらつきによる影響を受けたり、第２基板４０の反りによる影響を受けたりするからである。第１基板１０の厚みのばらつき量、および第２基板４０の反り量の少なくとも一方よりも厚みの薄い機能層を形成する場合は、特に有効になる。なお、シリコンウエハは、一般的に±１０〔μｍ〕の厚みばらつきがあると言われている。この厚みばらつきは、ＳＯＳ基板のシリコンに求められている厚みである、数十ｎｍから数百ｎｍの値に比べてとても大きい。
複合基板５０’の製造後に、当該複合基板５０’を精密研磨してもよい。この精密研磨によって、機能層２１の厚みの均一性を向上させることができる。この精密エッチングに用いるエッチング手段としては、例えばドライエッチングが挙げられる。このドライエッチングには、化学的な反応によるものと、物理的な衝突によるものとが含まれる。化学的な反応を利用するものとしては、反応性の気体（ガス）、イオンおよびイオンビーム、ならびにラジカルを利用するものなどが挙げられる。この反応性イオンに使われるエッチングガスとしては、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）などが挙げられる。また、物理的な衝突によるものとしては、イオンビームを利用するものが挙げられる。このイオンビームを利用するものには、ガス・クラスタ・イオンビーム（Gas Cluster Ion Beam；ＧＣＩＢ）を用いた方法が含まれている。これらのエッチング手段を用いて狭い領域をエッチングしながら、可動ステージで複合基板５０’を走査することで、大面積の素材基板であっても良好に精密エッチングをすることができる。
上述の工程では、第１基板１０を研磨して厚みを薄くしたが、この研磨工程を省略してもよい。研磨工程を省略した場合は、エッチングなどによって第１基板１０を除去する。
また、上述の工程では、エピタキシャル層２０上に酸化物層３０を形成した例で説明したが、酸化物層３０Ａを形成してもよい。
上述の工程では、基板等を洗浄する工程を明記していないが、必要に応じて基板の洗浄をしてもよい。基板の洗浄方法としては、超音波を用いた洗浄、有機溶媒を用いた洗浄、化学薬品を用いた洗浄、およびＯ２アッシングを用いた洗浄などの種々の方法が挙げられる。これらの洗浄方法は、組み合わせて採用してもよい。
上述の工程では、第１基板１０上にエピタキシャル層２０，酸化物層３０の順に形成しているが、第１基板１０とエピタキシャル層２０とからなる半導体基板と第２基板との間にＡＬＤ法で形成した酸化物層３０が存在することが重要である。このため、エピタキシャル層２０を省いたものとしてもよい。
なお、酸化物層３０の含有不純物濃度、結晶状態等を、Ｄ−ＳＩＭＳやＴＯＦ−ＳＩＭＳ，ラザーフォード後方散乱（ＲＢＳ）等によって分析することにより、酸化物層３０の形成方法を推定することができる。
１０・・・第１基板
１１・・・第１薄基板
２０・・・エピタキシャル層
２１・・・機能層
３０・・・酸化物層
４０・・・第２基板
５０・・・複合基板

Claims (6)

  1. 半導体材料からなる第１基板上に半導体の性質を有するエピタキシャル層を形成するエピタキシャル層形成工程と、
    前記エピタキシャル層上に、ＡＬＤ（Atomic Layer Deposition）法によって酸化物層を
    形成する酸化物層形成工程と、
    前記酸化物層に絶縁性材料から成る第２基板を貼り合わせて複合基板を得る接合工程とを有し、
    前記第１基板を構成する半導体材料をシリコンとし、前記第２基板を構成する絶縁性材料をサファイアとし、前記エピタキシャル層を構成する材料をシリコンとし、前記酸化物層を構成する材料を酸化アルミニウムとすることで、前記酸化物層と前記第２基板とを同じ材料系で構成した、複合基板の製造方法。
  2. 前記第２基板は、結晶面をＲ面とした、請求項１記載の複合基板の製造方法。
  3. 前記エピタキシャル層形成工程において、前記エピタキシャル層は、前記第１基板側から離れるに従いドーパント濃度が薄くなるように形成され、
    前記接合工程において、前記酸化物層と前記第２基板とを常温で貼り合せ、
    前記接合工程の後に、前記第１基板を除去し、前記エピタキシャル層の厚みを、ドーパント濃度の違いによりエッチング速度の大きく変化するエッチング液を用いて薄くする、薄層化工程をさらに有する、請求項１記載の複合基板の製造方法。
  4. 半導体材料からなる第１基板と絶縁性材料からなる第２基板との間に、該第２基板側から順に酸化物層と半導体の性質を有するエピタキシャル層とが配置され、前記酸化物層の前記エピタキシャル層側には酸素原子が並んでおり、前記第１基板および前記エピタキシャル層は、シリコンを主成分とし、前記酸化物層および前記第２基板は、酸化アルミニウムを主成分とすることで、前記酸化物層と前記第２基板とを同じ材料系で構成した、複合基板。
  5. 前記酸化物層はアモルファス層である、請求項４記載の複合基板。
  6. 前記第２基板の結晶面はＲ面である、請求項４記載の複合基板。
JP2013522866A 2011-06-30 2012-06-26 複合基板およびその製造方法 Expired - Fee Related JP5730393B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013522866A JP5730393B2 (ja) 2011-06-30 2012-06-26 複合基板およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011145608 2011-06-30
JP2011145608 2011-06-30
JP2013522866A JP5730393B2 (ja) 2011-06-30 2012-06-26 複合基板およびその製造方法
PCT/JP2012/066263 WO2013002212A1 (ja) 2011-06-30 2012-06-26 複合基板およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2013002212A1 JPWO2013002212A1 (ja) 2015-02-23
JP5730393B2 true JP5730393B2 (ja) 2015-06-10

Family

ID=47424103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013522866A Expired - Fee Related JP5730393B2 (ja) 2011-06-30 2012-06-26 複合基板およびその製造方法

Country Status (4)

Country Link
US (1) US9287351B2 (ja)
EP (1) EP2728608A4 (ja)
JP (1) JP5730393B2 (ja)
WO (1) WO2013002212A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287353B2 (en) * 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
JP5989559B2 (ja) * 2013-02-07 2016-09-07 京セラ株式会社 複合基板
JP6414391B2 (ja) * 2013-04-30 2018-10-31 日亜化学工業株式会社 発光装置の製造方法
JP5926401B2 (ja) * 2013-05-31 2016-05-25 京セラ株式会社 複合基板およびその製造方法
CN105336579B (zh) * 2015-09-29 2018-07-10 安徽三安光电有限公司 一种半导体元件及其制备方法
JP2017220652A (ja) * 2016-06-10 2017-12-14 大学共同利用機関法人自然科学研究機構 レーザ装置とその製造方法
CN112368828A (zh) * 2018-07-03 2021-02-12 伊文萨思粘合技术公司 在微电子学中用于接合异种材料的技术
WO2020010056A1 (en) * 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
CN115943489A (zh) 2020-03-19 2023-04-07 隔热半导体粘合技术公司 用于直接键合结构的尺寸补偿控制
JP7222493B2 (ja) * 2021-04-28 2023-02-15 日本電産マシンツール株式会社 半導体装置の製造方法、及び常温接合装置
JP2023074067A (ja) * 2021-11-17 2023-05-29 信越半導体株式会社 窒化物半導体基板及び窒化物半導体基板の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
EP0553852B1 (en) * 1992-01-30 2003-08-20 Canon Kabushiki Kaisha Process for producing semiconductor substrate
JPH0832037A (ja) * 1994-07-18 1996-02-02 Canon Inc 半導体基板の作製方法
JPH1012547A (ja) 1996-06-19 1998-01-16 Asahi Chem Ind Co Ltd 半導体基板の製造方法
KR100401655B1 (ko) * 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US7153761B1 (en) * 2005-10-03 2006-12-26 Los Alamos National Security, Llc Method of transferring a thin crystalline semiconductor layer
US7696574B2 (en) * 2005-10-26 2010-04-13 International Business Machines Corporation Semiconductor substrate with multiple crystallographic orientations
EP1858071A1 (en) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for fabricating a semiconductor on insulator type wafer and semiconductor on insulator wafer
US8278193B2 (en) * 2008-10-30 2012-10-02 Soitec Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same
KR20120049899A (ko) * 2009-09-04 2012-05-17 스미또모 가가꾸 가부시키가이샤 반도체 기판, 전계 효과 트랜지스터, 집적 회로 및 반도체 기판의 제조 방법
DE102010016908B4 (de) * 2010-05-11 2021-11-11 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum silikatischen Bonden von beschichteten und unbeschichteten optischen Körpern
US8461017B2 (en) * 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
FR2978604B1 (fr) * 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
KR20140090346A (ko) * 2013-01-07 2014-07-17 삼성전자주식회사 반도체 발광 소자
US9978650B2 (en) * 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor channel

Also Published As

Publication number Publication date
EP2728608A4 (en) 2014-11-19
US20140167230A1 (en) 2014-06-19
EP2728608A1 (en) 2014-05-07
JPWO2013002212A1 (ja) 2015-02-23
US9287351B2 (en) 2016-03-15
WO2013002212A1 (ja) 2013-01-03

Similar Documents

Publication Publication Date Title
JP5730393B2 (ja) 複合基板およびその製造方法
US11208719B2 (en) SiC composite substrate and method for manufacturing same
JP2015503215A (ja) 炭化ケイ素エピタキシャル成長法
JP2002134375A (ja) 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
EP0843346A2 (en) Method of manufacturing a semiconductor article
JP2008124480A (ja) ２つの固体材料の分子接着界面における結晶欠陥および／または応力場の顕在化プロセス
KR20120112533A (ko) 접합 웨이퍼의 제조 방법
CN108699687B (zh) 化合物半导体基板、表膜、和化合物半导体基板的制造方法
JP5926401B2 (ja) 複合基板およびその製造方法
JP5484578B2 (ja) 複合基板および製造方法
JPH10326883A (ja) 基板及びその作製方法
JP4654710B2 (ja) 半導体ウェーハの製造方法
JP3293767B2 (ja) 半導体部材の製造方法
JP2013232499A (ja) 複合基板
JP2013135175A (ja) 複合基板およびその製造方法
JP2014195026A (ja) 複合基板
JP6825923B2 (ja) 化合物半導体基板、ペリクル膜、および化合物半導体基板の製造方法
JP2002118242A (ja) 半導体部材の製造方法
JP4613656B2 (ja) 半導体ウエーハの製造方法
JP2014049581A (ja) 複合基板および複合基板の製造方法
JP2013157431A (ja) 複合基板の製造方法
JP3293766B2 (ja) 半導体部材の製造方法
JP2014007365A (ja) 複合基板の製造方法
JP6162381B2 (ja) 複合基板
JP2013138059A (ja) 複合基板そのおよび製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150407

R150 Certificate of patent or registration of utility model

Ref document number: 5730393

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees