JP5724394B2 - 受信回路、伝送システムおよび受信方法 - Google Patents

Description

本発明は、受信回路、伝送システムおよび受信方法に関する。

チップ内の複数の回路ブロック間、ＬＳＩチップ間、あるいは回路基板や筐体間で、高速の信号伝送が行われる。伝送される信号は、シリアルデータであり、送信側では、マルチプレクサ（ＭＵＸ）によりパラレルデータをシリアルデータに変換し、受信側では、デマルチプレクサ（ＤＥＭＵＸ）によりシリアルデータをパラレルデータに変換する。

送信側の内部回路は、送信データのボーレート周波数と同じ動作周波数で動作する必要がある。例えば、データレートが１０Ｇｂｐｓの場合、送信側の内部回路は、１０ＧＨｚで動作する必要がある。しかし、内部回路が、送信データと同じ速度の高速のクロックで動作することは困難であり、また消費電力が大きくなる等の問題が発生する。そのため、一般的には、より低い周波数の多相クロックを用いる。多相クロックは、同一の周波数で位相が所定量ずつ異なるクロックであり、例えば、ボーレート周波数が１０Ｇｂｐｓで８相の多相クロックの場合、１．２５ＧＨｚのクロックを０．１ｎｓずつずらした８個のクロックである。

受信回路でも、送信回路と同じ理由で、ボーレート周波数より低い周波数の多相クロックを用いる場合が一般的であり、ラッチ回路からなる取込回路にサンプリングクロックとして多相クロックが入力される。受信回路では、多相クロックと受信信号の位相差を検出して、取込回路で受信信号を適切なタイミングで取り込めるように、位相インターポレータ(Phase Interpolator:PI)やデューティ補正回路などにより、多相クロックの位相を一様に調整する。

各社から送信回路および／または受信回路を有する多数の製品が供給されている。このような製品間で信号伝送を行う場合、受信回路で正しい受信が行えるように、出力する送信信号の特性等が規定されている。製品の送信回路は、出力する送信信号の特性等が規定され、製品の受信回路はそのような送信信号を受信可能であることが要求される。

しかし、多相クロックの相数については特に規定されておらず、送信回路および受信回路で任意に設定されていた。例えば、Ａ社製の製品の送信回路は、８相の多相クロックを使用して送信信号を生成しているが、Ｂ社製の製品の受信回路は、４相の多相クロックを使用して受信信号を取り込むという場合がある。多相クロックの相数は、製品を作る各社の設計仕様に基づいて任意に設定し、送信回路の場合は、規定されている送信信号の特性を満たし、受信回路の場合は、そのような信号を受信できることが求められる。

送信回路では、多相クロックから生成した信号をマルチプレクサ（セレクタ）のセレクタ信号として使用するため、例えば、クロック発生回路で多相クロック間にスキューが発生した場合には、出力波形のアイパタンが劣化する、すなわち一部のアイパタンの幅（開口度）が狭くなるという問題が発生する。アイパタンの開口度が狭くなると、その分受信回路における多相クロックのタイミング調整の余裕度が減少し、調整が難しくなるという問題が発生する。送受信システムの性能は、最も狭いアイパタンの開口度により決まる。この問題は、受信回路における多相クロックのスキューによっても同様に発生する。

上記のように、製品の送信回路は、規定されている送信信号の特性を満たし、製品の受信回路は、そのような信号を受信できることが必要であるが、温度変動等の規定外の変動があった場合にも、できるだけ安定して伝送が行えることが望まれる。

上記のように、送信回路の多相クロックや受信回路の多相クロックにスキュー等がある場合には、その分受信回路における送信信号の取り込みタイミングの調整が難しくなり、伝送エラーの発生率が上昇する。上記のような多相クロックの位相を一様に調整する方法では、送信回路の多相クロックのスキューの影響を十分に調整することはできない。また、送信回路と受信回路の多相クロックの相数が一致しない場合、送信回路の多相クロックの相数に比べ受信回路の多相クロックの相数が偶数倍の関係でなければ、受信信号のスキューの影響を十分に調整することはできない。

特開平１１−２１５１１０号公報 特開２０００−３３２７３６号公報

H. Takauchi et al., "A CMOS Multichannel 10-Gb/s Tranceiver" IEEE J.Solid-State Circuits, vol.38, pp. 2094-2100, Dec. 2003

実施形態によれば、ビットエラーレート（ＢＥＲ）を低減した伝送システム、受信回路および受信方法が提供される。

発明の第１の観点によれば、所定数の位相の異なる複数のクロックを発生可能で、所定数以下の受信に使用するクロック相数に対応した多相クロックを発生する多相クロック発生回路と、多相クロックで受信信号を取り込む取込回路と、受信信号と多相クロックの位相差を検出する位相検出回路と、検出した位相差に基づいて、受信信号の取り込みに適した多相クロックの位相調整量を抽出する評価回路と、抽出した位相調整量に応じて、多相受信クロックの位相を調整する位相調整回路と、を有する受信回路が提供される。

発明の第２の観点によれば、送信側回路と、伝送線路と、受信側回路と、を含む伝送システムであって、送信側回路は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、シリアル送信データを出力するドライバと、を有し、受信側回路は、所定数の位相の異なる複数のクロックを発生可能で、所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、伝送線路を介して送信されたシリアル送信データを、受信多相クロックで受信信号として取り込む取込回路と、受信信号と受信多相クロックの位相差を検出する位相検出回路と、検出した位相差に基づいて、受信信号の取り込みに適した受信多相クロックの位相調整量を抽出する評価回路と、抽出した位相調整量を、伝送線路を介して、送信側回路に送信する送信回路と、を有し、送信側回路の送信位相調整回路は、受信した位相調整量に応じて、複数の送信クロックの位相をそれぞれ調整する伝送システムが提供される。

発明の第３の観点によれば、第１送信部と、第１受信部と、を有する第１回路と、第２送信部と、第２受信部と、を有する第２回路と、第１送信部から第２受信部への第１伝送線路と、第２送信部から第１受信部への第２伝送線路と、を含む伝送システムであって、第１および第２送信部は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、シリアル送信データを出力するドライバと、を有し、第１および第２受信部は、所定数の位相の異なる複数のクロックを発生可能で、所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、伝送線路を介して送信されたシリアル送信データを、受信多相クロックで受信信号として取り込む取込回路と、受信信号と受信多相クロックの位相差を検出する位相検出回路と、検出した位相差に基づいて、受信信号の取り込みに適した受信多相クロックの位相調整量を抽出する評価回路と、を備え、イニシャライズ時に、第１送信部は、第１伝送線路を介して第２受信部へ、第１受信部が抽出した第２位相調整量を送信し、第２送信部は、第２伝送線路を介して第１受信部へ、第２受信部が抽出した第１位相調整量を送信し、第１送信部の送信位相調整回路は、受信した第１位相調整量に応じて、送信多相クロックの位相をそれぞれ調整し、第２送信部の送信位相調整回路は、受信した第２位相調整量に応じて、受信多相クロックの位相をそれぞれ調整する伝送システムが提供される。

発明の第４の観点によれば、発生可能である所定数の位相の異なる複数のクロックのうちで、所定数以下の受信に使用するクロック相数に対応した多相クロックを発生し、選択された多相クロックで受信信号を取り込み、受信信号と多相クロックの位相差を検出し、検出した位相差に基づいて、受信信号の取り込みに適した多相クロックの位相調整量を抽出し、抽出した位相調整量に応じて、多相クロックの位相を調整する受信方法が提供される。

上記の観点によれば、多相クロックを使用して受信を行う場合に、受信信号に適した相数で受信動作が行えるため、受信信号が安定した状態で受信信号の取り込みが行え、信号伝送におけるビットエラーレータを低減する。

図１は、一般的な高速信号伝送システムの概略構成を示す図である。 図２は、図１の高速信号伝送システムの構成をより詳細に示した図である。 図３は、送信回路の多相クロックの相数が４の場合のクロック間のスキューとアイパタンの劣化の様子を示した図である。 図４は、位相調整機能を有する受信回路の一般的な構成およびサンプリングタイミングを示す図である。 図５は、位相インターポレータ（ＰＩ）の基本構成およびＰＩの動作を説明する波形図である。 図６は、位相インタポレータ（ＰＩ）の実際の回路例を示す図である。 図７は、図６のＰＩにおける重み付け（オフセット）の与え方と、重み付けに応じた入力クロックの位相の順番のローテートを示す図である。 図８は、データセンタクロックが４相の場合のクロックのデューティ補正による多相クロックのスキュー補正を説明する図である。 図９は、クロックのデューティを補正するクロックデューティ補正（ＤＣＣ）回路の構成を示す図である。 図１０は、２個の位相インターポレータ（ＰＩ）を有し、多相クロックのスキューに起因する波形劣化を低減する受信回路の構成、および調整動作を示す図である。 図１１は、受信回路での多相クロックの相数が不足する場合、多相クロックの立ち上がりをバウンダリに一致させられないことを説明する図である。 図１２は、第１実施形態の受信回路の構成を示す図である。 図１３は、位相検出回路（ＰＤ）の動作を説明する図である。 図１４は、評価回路の構成を示す図である。 図１５は、平均値検出器の出力例を示す図である。 図１６は、第１実施形態の受信回路の初期化動作を示すフローチャートである。 図１７は、第２実施形態の受信回路の構成を示す図である。 図１８は、第２実施形態の評価回路の構成を示す図である。 図１９は、第３実施形態の受信回路の構成を示す図である。 図２０は、第４実施形態の受信回路の構成を示す図である。 図２１は、第５実施形態の受信回路の構成を示す図である。 図２２は、高速信号伝送システムにおいて、送信回路で発生した多相クロックのスキューの影響を説明する図である。 図２３は、第６実施形態の高速信号伝送システムの構成を示す図である。 図２４は、第１の送信回路の構成を示す図である。

以下、本発明の実施形態について、図面を参照して具体的に説明するが、実施形態を説明する前に、実施形態に適用される一般的な高速信号伝送システムの構成について説明する。

図１は、一般的な高速信号伝送システムの概略構成を示す図である。

このシステムは、送信回路（Ｔｘ）１０と、伝送線路１８と、受信回路（Ｒｘ）２０と、を有する。送信回路１０は、伝送信号を出力するドライバ１１を有する。受信回路２０は、アナログ等化(Analog Equlizer)回路２１と、取込(Decision Latch)回路２２と、クロックデータ再生(Clock Data Recovery:CDR)回路２３と、を有する。

送信回路１０から送信されたデータは、伝送線路１８を経て、受信回路２０に入力される。伝送線路１８の周波数特性のため、送信信号波形の高周波成分が失われ、受信回路２０の受信波形は劣化する。システムの各部における信号の状態例が、図１の下側に示されている。劣化が大きく正しくデータ受信できない場合には、送信回路１０、あるいは受信回路２０のアナログ等化回路２１にて等化処理を行い信号波形の劣化を補正した後、取込回路２２にてデータ判定を行う。取込回路２の出力を元に、クロックデータ再生回路２３ではタイミング抽出を行い、適切なタイミングにてサンプルし、データ判定を行う。なお、伝送線路１８による波形劣化の程度が小さい場合には、アナログ等化回路２１は必ずしも必須ではない。以下の説明では、アナログ等化回路２１を設けない場合を例として説明を行う。

図２は、図１の高速信号伝送システムの構成をより詳細に示した図である。上記のように、アナログ等化回路は設けていない。

送信回路１０は、ドライバ１１と、多相クロック発生回路１２と、マルチプレクサ１３と、を有する。受信回路２０は、多相クロック発生回路２４と、取込回路を形成する複数のラッチ回路２５Ａ−２５Ｍと、デマルチプレクサ２６と、ＣＤＲ回路２３と、を有する。

前述のように、多相クロックを使用した場合、伝送線路１８による波形劣化とは別に、送信回路１０に起因する波形劣化が生じる場合がある。以下、その理由を説明する。送信回路１０の内部回路は送信データと同じ速度（ボーレート周波数、例えば、データレートが１０Ｇｂｐｓならば、１０ＧＨｚ）のクロックで動作することは困難であり、消費電力が大きくなる等の理由から、一般的にはより低い周波数の多相クロックを用いる。この多相クロックから生成した信号をマルチプレクサ（セレクタ）のセレクタ信号として使用するため、多相クロック間にスキューエラーがある場合（例えば、多相クロック発生回路１２で発生）には、出力波形のアイパタンに劣化が発生する。

図３は、送信回路１０の多相クロックの相数が４の場合に、すなわちＣＬＫ０からＣＬＫ３が使用される場合に、クロック間のスキューとアイパタンの劣化の様子を示した図である。送信回路１０のセレクタ信号は、隣り合うクロック同士を論理演算した信号（例えば、ＣＬＫ０・／ＣＬＫ１）（／は反転信号を意味する）を用いる。このため、理想クロックの場合には、図３の（Ａ）に示すように、アイパタンの開口度、すなわちアイパタンの時間幅１ＵＩが等しいことが期待される。しかし、スキューがある場合には、図３の（Ｂ）に示すように、開口度が等しくなくなってしまう。アイパタンの開口度、すなわちタイミングの余裕度に関しては、送受信システムの性能は、最も狭いアイパタン開口度により決まる。

受信回路２０の内部でも、送信回路１０と同じ理由で、ボーレート周波数より低い周波数の多相クロックを用いる場合が一般的であり、多相クロックが、サンプリングクロックとして複数のラッチ回路２５Ａ−２５Ｍのそれぞれに入力されるのが一般的である。

図４の（Ａ）は、位相調整機能を有する受信回路２０の一般的な構成を、図４の（Ｂ）は、サンプリングタイミングを、それぞれ示す図である。図４に示した例では、４相クロックを使用しており、４相クロックは位相がπ／２ずつずれており、それぞれ位相０、π／２、π、３π／２で表す。位相０およびπのクロックが、入力信号（データ）の変化エッジ（データバウンダリ）に位置している。位相π／２および３π／２のクロックが、入力データの変化エッジの中央（データセンタ）に位置しており、通常は位相π／２および３π／２のクロックがサンプリングクロックとして供給される。

受信回路２０は、４個のラッチを有する取込回路２５と、ＣＤＲ回路２３と、位相インターポレータ（ＰＩ）２７と、を有する。４個のラッチ回路には、位相０、π／２、π、３π／２のクロックが、サンプリングクロックとして供給される。以下、データバウンダリのクロックが供給されるラッチのグループを２８Ａで表し、データセンタのクロックが供給されるラッチのグループを２８Ｂで表す。

入力データは、ラッチ回路２５により１ＵＩのうち２回の頻度でサンプリングされる。言い換えれば、データセンタとデータバウンダリＣでサンプリングされる。４個のラッチ回路２５の出力データ（ＤとＢ）は、デマルチプレクサ（図示せず）により低速化およびパラレル化され、ＣＤＲ２３に出力される。ＣＤＲ２３では、データセンタＤおよびデータバウンダリＢのデータ値より、受信波形の遷移（バウンダリ）タイミングを位相検出器により検出し、制御信号（位相調整コード）を発生し、位相インターポレータ（ＰＩ）２７に供給する。この時、複数のＵＩにおけるデータセンタおよびデータバウンダリの値は、ひとまとめとして計算され、計算された位相出力値がＰＩ２７に出力される。ＰＩ２７は、デジタルで制御された遅延器の一種であり、供給された位相出力値に従って、ＰＬＬ等から供給された基準クロックθ０−θ３の位相を一様に調整する。

図５の（Ａ）は、位相インターポレータ（ＰＩ）２７の基本構成を示し、図５の（Ｂ）は、ＰＩ２７の動作を説明する波形図である。

ＰＩ２７は、第１のＶ−Ｉ回路２８Ａと、第２のＶ−Ｉ回路２８Ｂと、容量ＣＡＨ、ＣＡＬ、ＣＢＨ、ＣＢＬと、第１重み付け回路２９Ａと、第２重み付け回路２９Ｂと、コンパレータ３０と、を有する。第１のＶ−Ｉ回路２８Ａは、基準クロックθ０とθ２の差電圧を差動電流信号に変換する。第２のＶ−Ｉ回路２８Ｂは、基準クロックθ１とθ３の差電圧を差動電流信号に変換する。容量ＣＡＨ、ＣＡＬ、ＣＢＨ、ＣＢＬは、第１および第２のＶ−Ｉ回路２８Ａおよび２８Ｂの出力する差動電流信号の高周波成分をカットするローパスフィルタとして動作する。第１重み付け回路２９Ａは、高周波成分をカットした第１のＶ−Ｉ回路２８Ａの出力する差動電流信号に重みｗを与える（乗算する）。第２重み付け回路２９Ｂは、高周波成分をカットした第２のＶ−Ｉ回路２８Ｂの出力する差動電流信号に重み１−ｗを与える（乗算する）。第１重み付け回路２９Ａと第２重み付け回路２９Ｂの差動出力は接続されており、差動出力は加算される。コンパレータ３０は、加算された差動出力を比較して２値化する。

図５の（Ｂ）において、ｓｎ（ｔ）は、基準クロックθ０とθ２の差電圧を差動電流信号に変換した後、高周波成分をカットした信号に対応する電圧信号である。また、ｃｓ（ｔ）は、基準クロックθ１とθ３の差電圧を差動電流信号に変換した後、高周波成分をカットした信号に対応する電圧信号である。ｃｓ（ｔ）は、ｓｎ（ｔ）の位相を９０°（π／２）変化させた信号である。Ｖ（ｔ）は、ｗで重み付けしたｓｎ（ｔ）と１−ｗで重み付けしたｃｓ（ｔ）の加算信号であり、Ｖ（ｔ）＝ｗ＊ｓｎ（ｔ）＋（１−ｗ）＊ｃｓ（ｔ）である。ｗの値を１から０の間で変化させることにより、Ｖ（ｔ）はｓｎ（ｔ）とｃｓ（ｔ）の間で変化する。すなわち、ｗ＝１の時にはｓｎ（ｔ）に、ｗ＝０の時にはｃｓ（ｔ）になり、図５の（Ｂ）には、ｗが１と０の間の値の１例が示されている。コンパレータ３０により、Ｖ（ｔ）の信号を２値化することにより、矩形波形のクロックφ０とその反転信号φ２が得られる。

以上のように、ｗの値を設定することにより、クロックの位相を０からπ／２の間でシフト（ずらす）することができる。

図６は、位相インタポレータ（ＰＩ）２７の実際の回路例を示す図である。図６の（Ａ）に示すように、データバウンダリのグループＢのクロック用のＰＩ３１Ｂと、データセンタのグループＤのクロック用のＰＩ３１Ｄが設けられる。ＰＩ３１ＢおよびＰＩ３１Ｄは同じ回路構成を有し、θ０−θ３として入力される基準信号が異なる。図６の（Ｂ）は、ＰＩ３１ＢおよびＰＩ３１Ｄの回路構成を示す。

図６の（Ｂ）の回路は、図５で説明したＰＩと同様の原理で動作するが、４個のＶ−Ｉ回路を設け、４個のＶ−Ｉ回路の出力にｗ０、ｗ１、ｗ２、ｗ３の重み付けを行った後加算することにより、入力クロックの位相の順番をローテートさせる。

図６の（Ｂ）において、参照符号３２Ａから３２Ｄが、Ｖ−Ｉ変換回路に対応し、３３がローパスフィルタを形成する容量に対応し、３６Ａから３６Ｄが重み付け回路に対応し、３４がコンパレータに対応し、３５Ａから３５Ｄが位相調整コードを電流信号に変換する電流ＤＡＣを示す。ＰＩおよび各回路要素は、広く知られているので、詳しい説明は省略する。

図７は、図６のＰＩにおける重み付け（オフセット）の与え方と、重み付けに応じた入力クロックの位相の順番のローテートを示す図である。

コンパレータ３４の入力に発生する電圧Ｖ（ｔ）は、図７の（Ａ）に示すように、Ｖ（ｔ）＝（ｗ０−ｗ１）ｓｎ＋（ｗ２−ｗ３）ｃｎで表される。図７の（Ｂ）は、ｗ０、ｗ１、ｗ２、ｗ３に対するローテート角度θの変化を示し、下側が（ｗ０−ｗ１）ｓｎを、上側が（ｗ２−ｗ３）ｃｎを示す。θを０からπ／２の間で変化させるには、ｗ０を１から０に減少させ、ｗ２を０から１に増加させ、ｗ１およびｗ３を０に維持する。θをπ／２からπの間で変化させるには、ｗ１を０から１に増加させ、ｗ２を１から０に減少させ、ｗ０およびｗ３を０に維持する。θをπから３π／２の間で変化させるには、ｗ３を０から１に増加させ、ｗ１を１から０に減少させ、ｗ０およびｗ２を０に維持する。θを３π／２から２πの間で変化させるには、ｗ０を０から１に増加させ、ｗ３を１から０に減少させ、ｗ１およびｗ２を０に維持する。

図７の（Ｃ）は、（ｗ０−ｗ１）および（ｗ２−ｗ３）の符号と、ローテート角度θとの関係を示す図である。図７の（Ｂ）に示すように、θを０からπ／２の間では、ｗ０＞ｗ１およびｗ２＞ｗ３であり、（ｗ０−ｗ１）は正（＋）、（ｗ２−ｗ３）は正（＋）であり、図７の（Ｃ）の第１象限のｓｎ＝＋、ｃｎ＝＋と合致する。

以上説明したように、位相インターポレータ（ＰＩ）を用いることにより、クロックの位相を変化させることができる。

一般に、送信回路１０および受信回路で多相クロックを用いる場合、多相クロックの間の位相差は正確であることを前提としていた。そこで、受信回路では、ＰＩなどの位相調整機構により、多相基準クロック（θ０−θ３）の位相を一様に調整する方法が行われていた。しかし、実際には、多相クロックの各クロック間にもスキューが発生する。

これまでは、クロックのデューティを補正する方法、またはＰＩを２段に用いる方法で、多相クロックのスキューに起因する波形劣化を低減していた。

図８は、データセンタクロックが４相の場合のクロックのデューティ補正による多相クロックのスキュー補正を説明する図であり、図８の（Ａ）が受信信号（データ）を、図８の（Ｂ）が多相クロックを示す。上記のように、バウンダリクロックが４相あるので、多層クロックの相数は８である。

送信回路における多相クロックにスキューが発生し、受信信号のバウンダリが図８の（Ａ）に示すように変化した場合を考える。図８において、破線が多相クロックにスキューが無い理想的な場合を、実線がスキューが発生した場合を、示す。多相クロックを調整しない場合には、図８の（Ｂ）に示すように、破線の矢印位置で受信信号を取り込む。幅が広がったアイパタンについては、これでも問題はないが、２番目の幅が狭くなったアイパタンについては、破線の矢印位置で受信信号を取り込んだ場合、正しい取り込みが行えないことが予測される。

そこで、多相クロックのφ０およびφ１の「高（Ｈ）」部分のデューティを大きくして、実線の矢印位置で受信信号を取り込むようにする。このデューティ補正により、受信信号の取込タイミングは、狭いアイパタンの中心付近になるので、受信エラーの発生が低減できる。なお、もしφ２およびφ３がφ０およびφ１の反転信号の場合には、「高（Ｈ）」部分のデューティは小さくなる。

図９は、クロックのデューティを補正するクロックデューティ補正（ＤＣＣ）回路の構成を示す図であり、図９の（Ａ）は全体構成を、図９の（Ｂ）はオフセット調整回路の回路図を示す。図９の（Ａ）に示すように、ＤＣＣ回路は、オフセット調整回路３７と、ＤＡＣ３８と、を有する。位相調整データに応じてＤＡＣ３８が発生した電圧信号を、オフセット調整回路３７のＶＯＳおよび／ＶＯＳ端子に印加することにより、クロックデューティを調整でき、それにより差動クロックのスキューを実効的に補正できる。オフセット調整回路の構成は知られているので、詳しい説明は省略する。

図１０は、２個の位相インターポレータ（ＰＩ）を有し、多相クロックのスキューに起因する波形劣化を低減する受信回路の構成、および調整動作を示す図である。

この受信回路２０は、ＰＬＬ４１と、第１の位相インターポレータ（ＰＩ）４２と、１組の第２の位相インターポレータ（ＰＩ）４３Ｂおよび４３Ｄと、取込回路を形成する複数のラッチ回路２５Ａ−２５Ｍと、デマルチプレクサ（ＤＥＭＵＸ）２６と、ＣＤＲ回路２３と、を有する。ＣＤＲ回路２３は、複数の位相検出回路４４Ａ−４４Ｎと、加算回路４５と、位相差算出回路４６と、選択回路（Ｓｅｌ）４７と、を有する。複数の位相検出回路４４Ａ−４４Ｎは、ＤＥＭＵＸ２６の出力する並列化した受信データから、各受信データ（アイパタン）の位相ずれを検出する。加算回路４５は、複数の位相検出回路４４Ａ−４４Ｐの出力を所定期間加算した結果を出力する。位相差算出回路４６は、加算回路４５の出力する結果から、位相差を検出する。

ＰＬＬ４１は、受信回路の外部から供給される基準クロックRef.Clkから多相クロックＩｎ０−Ｉｎ３を発生する。ここで、発生された多相クロックＩｎ０−Ｉｎ３は、図１０の（Ｂ）に示すように、位相が９０°（π／２）ずれているとする。第１のＰＩ４２は、一方の出力の組Ｏｕｔ０およびＯｕｔ２がＩｎ０とＩｎ１およびＩｎ２とＩｎ３の中間の位相になるように調整する。そして、第２のＰＩ４３Ｂまたは４３Ｄが、他方の出力の組Ｏｕｔ１およびＯｕｔ３がＩｎ１とＩｎ２およびＩｎ３とＩｎ０の中間の位相になるように調整する。以上のように、図１０の回路構成によれば、差動クロックのスキューを実効的に補正できる。図１０の回路構成は知られているので、詳しい説明は省略する。

上記のクロックのデューティを補正する方法およびＰＩを２段に用いる方法は、両者ともフィードフォワード的なタイミング補正であるため、大きなビットエラーレートの改善は実現できない。

以上、多相クロックを使用した伝送システムについて説明したが、前述のように、送信回路の多相クロックの相数および受信回路の多相クロックの相数は、それぞれ任意に設定される。そのため、送信回路の多相クロックの相数と受信回路の多相クロックの相数が異なる場合が起こり得る。受信回路のバウンダリ検出用の多相クロックの相数が、送信回路の多相クロックの相数に対して整数倍の関係でない場合には、受信信号の波形の遷移時間（アイパタンのエッジ）に立ち上がりを有する多相クロックを発生させることはできない。

図１１は、上記の関係でない場合に、多相クロックの立ち上がりをバウンダリに一致させられないことを説明する図である。図１１では、送信回路のクロックの相数が４に対して、（Ａ）は受信回路のバウンダリ検出用のクロックの相数が２の場合を示している。

送信回路の多相クロックがずれて、受信信号は図示のようなアイパタンを有するとする。受信回路で、位相がπずれた多相クロック間にずれが発生した場合を仮定する。受信回路のバウンダリ検出用のクロックの相数が２の場合、全てのクロックの立ち上がりと受信波形の遷移時間を合わせることは不可能である。送信回路の多相クロックにランダムなずれが発生した場合、受信信号では４相を１周期として同じアイパタンが繰り返されるが、１周期内のアイパタンのエッジ（バウンダリ）は一定間隔ではない。受信回路の多相クロックは２相であるため、受信信号の１周期内の最初の２相のバウンダリに一致するように調整しても、残りの２相は同じ調整量が繰り返されるため、バウンダリクロックの立ち上がりはアイパタンのバウンダリに一致しない。これは、送信回路のクロックの相数が８で、受信回路のバウンダリ検出用のクロックの相数が２または４の場合なども同様である。さらに、送信回路のクロックの相数が８で、受信回路のバウンダリ検出用のクロックの相数が３または６の場合なども同様であり、逆に送信回路のクロックの相数が３または６で、受信回路のバウンダリ検出用のクロックの相数が４または８の場合なども同様である。

以上のような場合、ＣＤＲ２３から出力される位相調整コードには、データ遷移の時間的な発生揺らぎにともなって、時間的な変動が生じるため、データセンタの位相調整コードにも時間的な変動が発生してしまう。これは、データセンタのサンプリングクロックにジッタが加わることを意味しており、ビットエラーレートの劣化の原因となる。

受信回路のバウンダリ検出用の多相クロックの相数が、送信回路の多相クロックの相数に対して整数倍の関係である場合には、受信回路において、全ての多相クロックの立ち上がりと受信波形の遷移時間を合わせることが可能である。ただし、このためには、受信回路において、全ての多相クロックを独立して調整できることが必要である。

例えば、図１１の（Ｂ）に示すように、送信回路のクロックの相数が４に対して、受信回路のバウンダリ検出用のクロックの相数が４の場合を考える。この場合、受信信号のすべてのバウンダリに、クロックの立ち上がりを一致させることができる。

以下、図面を参照して実施形態を説明する。

図１２は、第１実施形態の受信回路の構成を示す図である。第１実施形態の受信回路は、図２に示した高速信号伝送システムの受信回路２０として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信し、受信回路は、多相クロックの相数に関するデータを受けずに動作する。

第１実施形態の受信回路は、ＰＬＬ回路４１と、多相クロック発生回路５１と、２個の位相インターポレータ（ＰＩ）５２Ｂおよび５２Ｄと、スキュー調整回路５３と、２組のラッチ回路グループ２５Ｂおよび２５Ｄと、デマルチプレクサ（ＤＥＭＵＸ）５４と、クロックデータ再生回路２３と、評価回路５６と、乗算器５７と、を有する。

ＰＬＬ回路４１は、基準クロックRef. CLKから受信動作の基になる内部クロックを発生する。基準クロックRef. CLKは、水晶発振器等で発生されたクロックを使用する。ここで、内部クロックは、受信信号のアイパタンの幅の平均値の１／２の周期ｔｐを有するとする。

多相クロック発生回路５１は、ＰＬＬ回路４１の発生した内部クロックから、内部クロックの周期ｔｐずつ位相がシフトした２Ｎ個の多相クロック（受信クロック）を発生する。したがって、多相クロックは、２Ｎ×ｔｐを１周期とし、ｔｐずつ位相がずれたクロックのグループである。多相クロックの相数２Ｎは、評価回路５６の評価した相数Ｎを乗算器５７で２倍にして多相クロック発生回路５１に供給される。

多相クロックは、１つおきに２つのグループに分けられ、一方のグループをバウンダリ多相クロックＢ、他方のグループをデータセンタ多相クロックＤとする。したがって、理想的には、バウンダリ多相クロックＢは、２ｔｐずつ位相がシフトしたＮ個のクロックであり、データセンタ多相クロックＤは、バウンダリ多相クロックＢの各クロックをｔｐシフトしたＮ個のクロックである。

ＰＩ５２Ｂは、バウンダリ多相クロックＢのＮ個のクロックを受信信号に同期するように一様に位相調整を行う。ＰＩ５２Ｄは、データセンタ多相クロックＤのＮ個のクロックを受信信号に同期するように一様に位相調整を行う。ＰＩ５２ＢおよびＰＩ５２Ｄは、図５から図７で説明したＰＩなどで実現される。なお、図示していないが、ＰＩ５２ＢおよびＰＩ５２Ｄは、クロックデータ再生回路２３に含まれる位相検出回路ＰＤの１個の出力を利用して位相調整を行ってもよい。

スキュー調整回路５３は、バウンダリ多相クロックＢおよびデータセンタ多相クロックＤに含まれる２Ｎ個の多相クロックの位相を、評価回路５６の出力する多相クロックそれぞれの位相誤差に応じて、それぞれ独立に調整する。スキュー調整回路５３は、所定の個数Ｍ（Ｍ≧２Ｎ）の多相クロックの位相調整が可能であるが、所定数のうちの評価回路５６の評価した相数Ｎに対応した個数２Ｎのみ動作させ、残りは動作を停止させて消費電力を低減する機能を有する。

ラッチ回路グループ２５Ｂおよび２５Ｄは、それぞれＭ／２個のラッチ回路を有し、受信信号Data Inを取り込む取込回路を形成する。ラッチ回路グループ２５Ｂの各ラッチ回路は、バウンダリ多相クロックＢの各多相クロックに応じて受信信号をラッチし、Ｍ／２個のラッチデータＢｉ（ｉ＝０〜Ｍ／２−１）を出力する。ラッチ回路グループ２５Ｄの各ラッチ回路は、データセンタ多相クロックＤの各多相クロックに応じて受信信号をラッチし、Ｍ／２個のラッチデータＤｉ（ｉ＝０〜Ｍ／２−１）を出力する。なお、ラッチ回路グループ２５Ｂおよび２５Ｄは、それぞれＭ／２個のうちのＮ個のみ動作させ、残りは動作を停止させて消費電力を低減する機能を有する。

ＤＥＭＵＸ５４は、ラッチ回路グループ２５Ｂおよび２５Ｄの出力するデータをパラレルデータに変換する。ＤＥＭＵＸ５４は、最大Ｍビットのパラレルデータを生成可能であるが、評価回路の出力する相数Ｎに対応した２Ｎビットのパラレルデータを生成する動作を行う。なお、ＤＥＭＵＸ５４は、直前のパラレルデータの最後のビット（ラッチ回路グループ２５Ｄの出力）を、次のパラレルデータの最初のビットに付加してＭ＋１ビットのパラレルデータを生成可能とする。同様に、ＤＥＭＵＸ５４は、２Ｎビットのパラレルデータを生成する時には、直前のパラレルデータの最後のビットを、次のパラレルデータの最初のビットに付加して２Ｎ＋１ビットのパラレルデータを生成可能とする。

ＣＤＲ回路２３は、複数の位相検出回路（ＰＤ）４４Ａ−４４Ｐと、加算回路４５と、位相差算出回路４６と、選択回路（Ｓｅｌ）４７と、を有する。ここでは、Ｐ＝Ｍ／２である。複数のＰＤ４４Ａ−４４Ｐは、ＤＥＭＵＸ２６の出力するパラレルデータから、各受信データ（アイパタン）の位相ずれを検出する。加算回路４５は、複数のＰＤ４４Ａ−４４Ｐの出力を所定期間加算した結果を出力する。位相差算出回路４６は、加算回路４５の出力する結果から、位相差を検出する。選択回路（Ｓｅｌ）４７は、パラレルデータから出力データData Outとして出力するデータを選択する。

複数のＰＤ４４Ａ−４４Ｐは、それぞれ同じ構成を有し、一般的な位相検出回路で構成できる。

図１３は、位相検出回路（ＰＤ）の動作を説明する図である。図１３は、サンプリングクロックが入力信号（データ）のバウンダリ周波数の場合を示している。例えば、１０Ｇｂｐｓのデータに対し、１０ＧＨｚのサンプリングクロック（Ｈの状態とＬの状態を含む）場合である。ＰＤは、入力データのアイセンタ付近でサンプルしたデータＤｉ−１，Ｄｉと、その間の入力データの遷移時間（バウンダリ）でサンプルしたデータＢｉを元に、サンプリングクロックの位相が入力データの位相に対して、早いか遅いかの判定値“ＣＯＤＥ”を出力する。判定ルールを図１３の（Ｃ）の表に示す。例えば、図１３の（Ａ）の場合は、Ｄｉ−１＝０、Ｂｉ＝１、Ｄｉ＝１またはＤｉ−１＝１、Ｂｉ＝０、Ｄｉ＝０となるので、ＣＯＤＥ＝−１となる。

なお、ここでは、ＰＤの出力が３値（−１／０／＋１出力）であるが、回路規模が大きくなることを避けるために、２値コードを発生するようにしてもよい。

位相検出回路４４Ａ−４４Ｐは、それぞれ上記のような動作を行う。位相検出回路４４Ａ−４４Ｐは、ＤＥＭＵＸ５４の出力するＭ＋１ビットのパラレルデータ、すなわちＭ／２ビットのデータＢｉ（ｉ＝０〜Ｍ／２−１）と、各Ｂｉの両側のデータＤｉ（ｉ＝０〜Ｍ／２）から、ＣＯＤＥを演算して出力する。位相検出回路４４Ａ−４４Ｐは、上記のようにＭ／２個設けられているが、評価回路５６により相数Ｎが決定された場合には、ＤＥＭＵＳ５４はＮビットのパラレルデータを出力するので、それに応じてＮ個のみが動作し、残りは消費電力を低減するために動作を停止することが望ましい。

加算回路４５は、複数の位相検出回路４４Ａ−４４Ｐの出力を所定期間加算した結果を出力する。位相差算出回路４６は、加算回路４５の出力する結果から、位相差を検出してＰＩ５２Ｂおよび５２Ｄに出力する。

評価回路５６は、位相検出回路４４Ａ−４４Ｐの検出した位相差に関するデータ（ＣＯＤＥ）から、受信回路で入力信号（データ）を再生するのに最適な相数と、データセンタ多相クロックＤを各アイパタンの中心に位置させるのに必要な位相調整量を演算して出力する。

図１４は、評価回路５６の構成を示す図である。

評価回路５６は、位相検出回路４４Ａ−４４Ｐの検出した位相差に関するデータをそれぞれ所定期間積分する積分器６１Ａ−６１Ｐと、積分器６１Ａ−６１Ｐの所定期間の平均値を検出する平均値検出器６２Ａ−６２Ｐと、演算回路６３と、を有する。演算回路６３は、平均値検出器６２Ａ−６２Ｐの出力からアイパタンの歪みの周期、すなわち受信信号（データ）における多相クロックの相数Ｎを検出する周期検出部６４と、平均値検出器６２Ａ−６２Ｐの出力強度を検出する強度検出部６５と、を有する。周期検出部６４は、相数Ｎを乗算回路５７、スキュー調整回路５３、ラッチ回路グループ２５Ｂおよび２５Ｄ、ＤＥＭＵＸ５４などに出力する。

図１５は、平均値検出器６２Ａ−６２Ｐの出力例を示す図である。パタン１では、平均値検出器の出力が、１、−１の変化を繰り返しており、繰り返し数が２であるから、送信回路における多相クロックの相数は２であることが分かる。パタン２では、平均値検出器の出力が、１、２、−３、０の変化を繰り返しており、繰り返し数が４であるから、送信回路における多相クロックの相数は４であることが分かる。このようにして、評価回路５６は、アイパタンの歪みの周期、すなわち受信信号（データ）における多相クロックの相数Ｎを検出する。

さらに、評価回路５６は、平均値検出器６２Ａ−６２Ｐの出力強度を検出し、データセンタ多相クロックＤを各アイパタンの中心に位置させ、またバウンダリ多相クロックＢを受信信号の波形の遷移時間に位置させるのに必要な位相調整量としてスキュー調整回路５３にフィードバックする。スキュー調整回路５３は、データセンタ多相クロックＤ、バウンダリ多相クロックＢのそれぞれを、フィードバックされた位相調整量だけシフトし、以後そのシフト量を維持する。

評価回路５６における積分器６１Ａ−６１Ｐの積分期間および平均値検出器６２Ａ−６２Ｐの平均値算出期間は、評価回路の目的が直流（ＤＣ）的な位相ずれを検出することであるため、十分長い時間間隔とすれば良い。短すぎる場合には、入力データの位相あるいはサンプリングクロックの位相に重畳する高周波のノイズの影響により、誤差が生じてしまう。なお、長周期のリセット信号を生成するための回路で、分周器等により回路サイズが増加する場合には、ＣＤＲ２３のフィードバックループ帯域に対応する周期程度とすればよい。

図１６は、第１実施形態の受信回路の初期化動作を示すフローチャートである。第１実施形態の受信回路の初期化動作を終了した後、通常の動作状態になる。

ステップＳ１では、受信回路の動作を開始する。これに応じて、伝送システムを形成する送信回路は、受信回路の初期化に適した信号を出力することが望ましい。

ステップＳ２では、ＣＤＲの初期化を行う。

ステップＳ３では、評価回路５６が、受信信号（データ）の再生に適した多相クロックの相数Ｎを計算し、乗算回路５７、スキュー調整回路５３、ラッチ回路グループ２５Ｂおよび２５Ｄ、ＤＥＭＵＸ５４などに出力する。

ステップＳ４では、乗算回路５７、スキュー調整回路５３、ラッチ回路グループ２５Ｂおよび２５Ｄ、およびＤＥＭＵＸ５４などが、通知された相数Ｎに応じた設定を行う。

ステップＳ５では、評価回路５６が、多相クロックのそれぞれの位相差を計算し、計算結果をスキュー調整回路５３に出力する。

ステップＳ６では、スキュー調整回路５３が、多相クロックのそれぞれを、指示された位相量だけシフトするように調整する。

ステップＳ５とＳ６は、多相クロックのそれぞれの位相差が所定の閾値以下になるまで繰り返してもよい。

以上説明したように、第１実施形態の受信回路では、送信回路や受信回路の多相クロックのタイミングエラー（スキュー）に起因したアイパタンの劣化に対応するため、受信回路の多相クロックの相数を送信回路の多相クロックの相数に対して最適化する。そのため、受信回路は、受信信号におけるアイパタンの誤差の繰り返しから受信信号の相数を検出し、受信回路のクロック相数を、送信回路のクロック相数に一致させるか、送信回路のクロック相数の偶数倍に設定する。そして、受信回路は、データセンタ多相クロックを各アイパタンの中心に位置させ、またバウンダリ多相クロックを受信信号の波形の遷移時間に位置するように調整する。

図１７は、第２実施形態の受信回路の構成を示す図である。第２実施形態の受信回路も、高速信号伝送システムの受信回路２０として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信し、受信回路は、多相クロックの相数に関するデータを受けずに動作する。

図１７に示すように、第２実施形態の受信回路は、第１実施形態の受信回路と類似の構成を有し、多相クロックの相数の設定および設定した相数の多相クロックの位相調整が、第１実施形態と異なる。

第１実施形態では、評価回路５６が、受信信号から多相クロックの相数を決定したのに対して、第２実施形態では、多相クロックの相数を変化させながら、それぞれの相数でスキュー調整回路５３による調整を行い、位相誤差（相対位相）が許容値以下になるか判定する。多相クロックの相数の変化は総当り的に全ての相数を試してゆき、許容値以下の相対位相誤差が得られれば、そのクロック相数に設定する。図１７に示すように、評価回路５６で上記の計算を行うかどうかを選択する切り替え信号、および許容（相対位相）閾値が、外部から評価回路５６に与えられる。

図１８は、第２実施形態の評価回路５６の構成を示す図である。

第２実施形態の評価回路５６は、図１４に示した第１実施形態の評価回路と類似の構成を有するが、セレクタ６６、制御部６７、最大値検出回路６８および表データメモリ６９がさらに設けられていることが異なる。

最大値検出回路６８は、平均値検出器６２Ａ−６２Ｐの出力の最大値を検出する。表データメモリ６９は、各相数に設定した時に最大値検出回路６８が検出する最大値を、相数と対応させて順次記憶する。制御部６７は、表データメモリ６９に記憶された値で最小のものを検出して、それに対応する相数をセレクタ６６に送る。セレクタ６６は、切り替え信号が計算を行う場合を示している時には、このようにして決定された相数を選択して出力し、それ以外の時には第１実施形態と同様の相数を出力する。

なお、上記の相数を総当りで探索する途中において、許容閾値を下回る相数が見つかった時点で、その相数を採用するようにしてもよい。この場合には、表データメモリ６９は不要である。また、最小値を見つける方法では、許容閾値の設定は不要である。

図１９は、第３実施形態の受信回路の構成を示す図である。第３実施形態の受信回路も、高速信号伝送システムの受信回路２０として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信する。送信回路１０の多相クロックの相数は既知であり、受信回路は、多相クロックの相数に関するデータを外部から受ける。

スキュー調整回路５３、ラッチ回路グループ２５Ｂおよび２５Ｄ、ＤＥＭＵＸ５４は、外部から指示される相数以上の多相クロックで動作可能であり、それぞれの内部を指示された相数に応じた状態に設定する。他の部分は、第１実施形態と同様に動作する。

図２０は、第４実施形態の受信回路の構成を示す図である。第４実施形態の受信回路も、高速信号伝送システムの受信回路２０として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信する。第４実施形態の受信回路は、ＰＬＬ回路４１と、分周回路７２と、２個の位相インターポレータ（ＰＩ）５２Ｂおよび５２Ｄと、２組のラッチ回路グループ２５Ｂおよび２５Ｄと、デマルチプレクサ（ＤＥＭＵＸ）５４と、クロックデータ再生回路２３と、評価回路５６と、減算器７１と、を有する。

送信回路１０の多相クロックの相数は既知であり、しかも１相あるいは２相であるのに対して、ラッチ回路グループ２５Ｂおよび２５Ｄ、ＤＥＭＵＸ５４は、外部から指示される相数以上の多相クロックで動作可能である。

ここで、外部から受信回路１０に、相数＝４の多相クロックで動作するように指示する。これにより、スキュー調整回路を設けなくても、その役割をＰＩ５２Ｂおよび５２Ｄで行うことが可能である。減算器７１は、ＤＦ２３の出力から評価回路５６の出力を減算して、ＰＩ５２Ｂに供給する。一方、ＰＩ５２Ｄには、ＤＦ２３の出力が供給される。これにより、ＰＩ５２Ｂは、アイパタンの遷移時間（変化エッジ）に一致するように調整される。また、第４実施形態では、ＰＬＬ４１の発振周波数は、受信信号のクロック周波数（アイパタンの変化周波数）よりも高いので、分周回路７２によりバウンダリ用多相クロックおよびデータセンタ用多相クロックが発生可能である。この場合、ＰＬＬ４１の発振周波数Ｆｐｌｌ、分周比Ｎｄｉｖおよび受信クロック周波数Ｆｒｘは、以下の関係を満たす必要がある。

Ｆｐｌｌ＝Ｆｒｘ×Ｎｄｉｖ
もし、ＰＬＬ４１の発振周波数が受信クロック周波数よりも低い場合には、分周回路７２の代わりに逓倍器を設けてＰＬＬ４１の発振周波数を逓倍した後、ＰＩ５２Ｂおよび５２Ｄに供給する。

図２１は、第５実施形態の受信回路の構成を示す図である。第５実施形態の受信回路も、高速信号伝送システムの受信回路２０として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信する。第５実施形態の受信回路は、ＰＬＬ回路４１と、分周回路７２と、２個の位相インターポレータ（ＰＩ）５２Ｂおよび５２Ｄと、デューティ調整（ＤＣＣ）回路７５と、２組のラッチ回路グループ２５Ｂおよび２５Ｄと、デマルチプレクサ（ＤＥＭＵＸ）５４と、クロックデータ再生回路２３と、評価回路５６と、インバータ７６と、を有する。

第５実施形態は、送信回路１０の多相クロックの相数が１相であることが既知である場合に適用される。ラッチ回路グループ２５Ｂおよび２５Ｄ、ＤＥＭＵＸ５４は、外部から指示される相数以上の多相クロックで動作可能である。

ここで、外部から受信回路１０に、相数＝４の多相クロックで動作するように指示する。これにより、スキュー調整回路を設けなくても、その役割をＤＣＣ７５で行うことが可能である。ＤＣＣ７５は、ＰＩ５２Ｂからのバウンダリ用クロックのデューティを調整する。

図２２は、高速信号伝送システムにおいて、送信回路で発生した多相クロックのスキューの影響を説明する図である。

送信用ドライバ１１Ａにおける多相クロックにスキューが発生し、出力信号に位相誤差が発生した場合を考える。送信信号は伝送線路１８Ａを介して受信回路に伝送されるが、伝送線路１８Ａの特性に応じて受信回路２０に到達する信号が劣化し、歪みが発生する。送信信号に位相誤差がある場合には、受信回路２０に到達する信号の歪みが拡大される。受信回路２０のラッチ（スライサ）回路２２Ｂは、送信された信号を取り込むが、送信信号に位相誤差がある場合一般的には位相誤差が拡大されて取り込まれる。これまで説明した第１から第５実施形態では、ＣＤＲおよび評価回路８０Ｂが、このような位相誤差が拡大された受信信号（データ）から、位相誤差を検出して、ラッチ（スライサ）回路２２Ｂにより取込（サンプリング）タイミングを調整した。

上記のように、送信回路で発生した多相クロックのスキューによる位相誤差は、受信回路には拡大されて伝送される。大きな位相誤差の補正は、その分電力消費が大きくなる。そこで、受信回路で検出した位相誤差の情報を送信回路に伝えて、送信回路で位相誤差の補正を行えば、電力消費を小さくすることが可能である。ただし、伝送線路により発生する位相歪みを減少させるには、受信回路でのみ補正を行うことが望ましい。

図２３は、第６実施形態の高速信号伝送システムの構成を示す図である。第６実施形態の伝送システムは、第１の装置（チップ）１Ａと、第２の装置（チップ）１Ｂと、の間に、第１伝送線路１８Ａおよび第２伝送線路１８Ｂを設けて相互に信号を伝送するシステムである。

第１の装置１Ａは、第１の送信回路と、第１の受信回路と、メモリ８１Ａと、を有し、第２の装置１Ｂは、第２の送信回路と、第２の受信回路と、メモリ８１Ｂと、を有する。第１の受信回路は、ラッチ（スライサ）回路２２Ａと、ＣＤＲおよび評価回路８０Ａと、を有する。第２の受信回路は、ラッチ（スライサ）回路２２Ｂと、ＣＤＲおよび評価回路８０Ｂと、を有する。第１の送信回路からの送信信号は、第１伝送線路１８Ａを介して第２の受信回路に伝送され、第２の送信回路からの送信信号は、第２伝送線路１８Ｂを介して第１の受信回路に伝送される。

第６実施形態では、第１および第２の受信回路は、第１から第５実施形態で説明した構成を有することができ、評価回路５６が算出した相数および位相調整量などの情報を、メモリ８１Ａおよび８１Ｂなどに記憶する。

図２４は、第１の送信回路の構成を示す図であり、第２の送信回路も同様の構成を有する。第１の送信回路は、多相クロック発生回路１２Ａと、スキュー調整回路８３Ａと、マルチプレクサ（ＭＵＸ）１２Ａと、ドライバ１１Ａと、を有する。これらの要素は、一般的な多相クロックを使用する送信回路と類似しているので説明は省略する。メモリ８１Ａは、上記のように、第１の受信回路で算出した相数および位相調整量などの情報を記憶すると共に、対向側（第２の装置１Ｂ）から送信された対向側で検出した相数および位相調整量を記憶する。メモリ８１Ａに記憶された対向側で検出した相数および位相調整量は、スキュー調整回路８３Ａに供給され、多相クロックの相数が一致するかを確認した上で、スキュー調整回路８３Ａで多相クロックのそれぞれの位相を調整するのに使用される。

イニシャルシーケンス時に、各装置１Ａおよび１Ｂのそれぞれの送信回路１Ａおよび１Ｂがテストパターンを送信し、各受信回路がそれぞれの伝送系における送信データタイミングと受信タイミングのずれ情報を検出し、メモリ８１Ａおよび８１Ｂに記憶する。次に、このメモリ８１Ａおよび８１Ｂに記憶したデータを、それぞれの伝送系を用いて、対向側に送信し、実動作時に補正する。

第６実施形態では、隣接する２対の送受信回路のみを記載しているが、対が複数存在する場合にも、同様の構成を適用して補正が可能である。さらに、第１の装置と第２の装置間で直接補正データをやり取りする場合について説明したが、別の装置を介して補正データをやり取りすることも可能である。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生する多相クロック発生回路と、
前記多相クロックで受信信号を取り込む取込回路と、
受信信号と前記多相クロックの位相差を検出する位相検出回路と、
検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出する評価回路と、
抽出した前記位相調整量に応じて、前記多相受信クロックの位相を調整する位相調整回路と、を備えることを特徴とする受信回路。
（付記２）
前記多相クロック発生回路は、外部から入力される前記クロック相数に応じて、前記多相クロックを発生する付記１記載の受信回路。
（付記３）
前記評価回路は、前記位相検出回路が検出した前記受信信号と前記多相クロックの前記位相差に基づいて、前記受信信号の取り込みに適したクロック相数を決定し、決定した前記クロック相数を前記多相クロック発生回路に出力する付記１記載の受信回路。
（付記４）
前記位相検出回路は、前記多相クロック発生回路の発生可能な前記所定数の位相の異なる複数のクロックの相数分の複数の位相検出器を備え、
前記評価回路は、前記複数の位相検出器の検出結果から、前記受信信号の各クロックに対する周期性を検出する付記３記載の受信回路。
（付記５）
前記複数の位相検出器は、前記受信信号と前記所定数の位相の異なる複数のクロックのそれぞれとの誤差を検出し、
前記評価回路は、前記複数の位相検出器の検出した位相差が所定値以下となる群を検出し、検出した前記群に含まれる要素数から前記周期性を算出する付記４記載の受信回路。
（付記６）
前記取込回路は、
前記複数のクロックに応じて、前記受信信号を取り込む複数のラッチ回路と、
前記複数のラッチ回路の出力を並列データに変換するデマルチプレクサと、を備え、
前記複数のラッチ回路および前記複数の位相検出器は、受信に使用する前記クロック相数に応じて動作する個数を変化させ、
前記デマルチプレクサは、受信に使用する前記クロック相数に応じて、段数を変化させる付記４に記載の受信回路。
（付記７）
送信側回路と、伝送線路と、受信側回路と、を備える伝送システムであって、
前記送信側回路は、
位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、
前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、
調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、
前記シリアル送信データを出力するドライバと、を備え、
前記受信側回路は、
所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、
前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、
前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、
検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、
抽出した前記位相調整量を、前記伝送線路を介して、前記送信側回路に送信する送信回路と、を備え、
前記送信側回路の前記送信位相調整回路は、受信した前記位相調整量に応じて、前記複数の送信クロックの位相をそれぞれ調整することを特徴とする伝送システム。
（付記８）
第１送信部と、第１受信部と、を備える第１回路と、
第２送信部と、第２受信部と、を備える第２回路と、
前記第１送信部から前記第２受信部への第１伝送線路と、
前記第２送信部から前記第１受信部への第２伝送線路と、を備える伝送システムであって、
前記第１および第２送信部は、
位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、
前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、
調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、
前記シリアル送信データを出力するドライバと、を備え、
前記第１および第２受信部は、
所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、
前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、
前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、
検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、を備え、
イニシャライズ時に、前記第１送信部は、第１伝送線路を介して前記第２受信部へ、前記第１受信部が抽出した第２位相調整量を送信し、前記第２送信部は、第２伝送線路を介して前記第１受信部へ、前記第２受信部が抽出した前記第１位相調整量を送信し、
前記第１送信部の前記送信位相調整回路は、受信した前記第１位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整し、
前記第２送信部の前記送信位相調整回路は、受信した前記第２位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整することを特徴とする伝送システム。
（付記９）
発生可能である所定数の位相の異なる複数のクロックのうちで、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生し、
選択された前記多相クロックで受信信号を取り込み、
受信信号と前記多相クロックの位相差を検出し、
検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出し、
抽出した前記位相調整量に応じて、前記多相クロックの位相を調整する、ことを特徴とする受信方法。
（付記１０）
検出した前記受信信号と前記多相クロックの前記位相差に基づいて、前記受信信号の取り込みに適したクロック相数を決定することを、備え、
決定した前記クロック相数に基づいて、前記多相クロックを発生する付記９記載の受信方法。

１０ 送信回路
１８ 伝送線路
２０ 受信回路
２３ クロックデータ再生回路（ＣＤＲ）
２５Ｂ，２５Ｄ ラッチ回路グループ（取込回路）
４１ ＰＬＬ
４４Ａ−４４Ｐ 位相検出回路
５１ 多相クロック発生回路
５２Ｂ，５２Ｄ インターポレータ（ＰＩ）
５３ スキュー調整回路
５４ デマルチプレクサ（ＤＥＭＵＸ）
５６ 評価回路

Claims (4)

1. 所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生する多相クロック発生回路と、
   前記多相クロックで受信信号を取り込む取込回路と、
   受信信号と前記多相クロックの位相差を検出する位相検出回路と、
   検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出する評価回路と、
   抽出した前記位相調整量に応じて、前記多相受信クロックの位相を調整する位相調整回路と、を備え、
   前記評価回路は、前記位相検出回路の検出した前記受信信号と前記多相受信クロックの前記位相差に基づいて、前記受信信号の取り込みに適したクロック相数を決定し、決定した前記クロック相数を前記多相クロック発生回路に出力することを特徴とする受信回路。
2. 送信側回路と、伝送線路と、受信側回路と、を備える伝送システムであって、
   前記送信側回路は、
   位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、
   前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、
   調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、
   前記シリアル送信データを出力するドライバと、を備え、
   前記受信側回路は、
   所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、
   前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、
   前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、
   検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、
   抽出した前記位相調整量を、前記伝送線路を介して、前記送信側回路に送信する送信回路と、を備え、
   前記送信側回路の前記送信位相調整回路は、受信した前記位相調整量に応じて、前記複数の送信クロックの位相をそれぞれ調整することを特徴とする伝送システム。
3. 第１送信部と、第１受信部と、を備える第１回路と、
   第２送信部と、第２受信部と、を備える第２回路と、
   前記第１送信部から前記第２受信部への第１伝送線路と、
   前記第２送信部から前記第１受信部への第２伝送線路と、を備える伝送システムであって、
   前記第１および第２送信部は、
   位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、
   前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、
   調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、
   前記シリアル送信データを出力するドライバと、を備え、
   前記第１および第２受信部は、
   所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、
   前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、
   前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、
   検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、を備え、
   イニシャライズ時に、前記第１送信部は、第１伝送線路を介して前記第２受信部へ、前記第１受信部が抽出した第２位相調整量を送信し、前記第２送信部は、第２伝送線路を介して前記第１受信部へ、前記第２受信部が抽出した前記第１位相調整量を送信し、
   前記第１送信部の前記送信位相調整回路は、受信した前記第１位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整し、
   前記第２送信部の前記送信位相調整回路は、受信した前記第２位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整することを特徴とする伝送システム。
4. 発生可能である所定数の位相の異なる複数のクロックのうちで、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生し、
   選択された前記多相クロックで受信信号を取り込み、
   受信信号と前記多相クロックの位相差を検出し、
   検出した前記受信信号と前記多相クロックの前記位相差に基づいて、前記受信信号の取り込みに適したクロック相数を決定し、
   決定した前記クロック相数に基づいて、前記多相クロックを発生し、
   前記多相クロックで受信信号を取り込み、
   受信信号と前記多相クロックの位相差を検出し、
   検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出し、
   抽出した前記位相調整量に応じて、前記多相クロックの位相を調整する、ことを特徴とする受信方法。

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