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JP5672652B2 - 半導体素子用基板の製造方法および半導体装置 - Google Patents

半導体素子用基板の製造方法および半導体装置 Download PDF

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Description

本発明は、半導体素子を実装するための半導体素子用基板に係わり、特にリードフレーム状の基板の製造方法とそれを用いた半導体装置に関する。
ウェハープロセスで製造される各種のメモリー、ＣＭＯＳ、ＣＰＵ等の半導体素子は、電気的接続用の端子を有する。その電気的接続用端子のピッチと、半導体素子が装着されるプリント基板側の接続部のピッチとは、そのスケールが数倍から数百倍程度も異なる。そのため、半導体素子とプリント基板を接続しようとする場合、「インターポーザ」と称されるピッチ変換のための仲介用基板（半導体素子実装用基板）が使用される。
このインターポーザの一方の面に、半導体素子を実装し、他方の面もしくは基板の周辺でプリント基板との接続が成される。インターポーザは内部もしくは表面に金属リードフレームを有しており、リードフレームにより電気的接続経路を引き回して、プリント基板との接続を行う外部接続端子のピッチを拡張している。
図３に、インターポーザの一例としてＱＦＮ式リードフレームの構造を模式的に示した（ＱＦＮ；Quad Flat Non-lead）。
図３（ａ）に示すように、材質が主にアルミニウムまたは銅のいずれかで出来たリードフレームの中央部に半導体素子１６を搭載する平坦部分１５が設けてあり、外周部にはピッチの広いリード２０を配設したもので、リード２３と半導体素子の電気的接続用端子との接続には、金線などを使用したメタルワイヤー１８によるワイヤーボンディング法を使用したものである。図３（ｂ）に示すように、最終的には全体を樹脂でモールド１９して一体化する。
尚、図３（ａ）と図３（ｂ）中に描かれた保持材２１はリードフレームを保持するもので、樹脂モールドの後に図３（ｃ）に示すように除去される。
しかし、図３に示すインターポーザでは、電気的接続が半導体素子の外周部とリードフレームの外周部とでしか行えないため、端子数が多い半導体素子には不向きという問題が有った。
プリント基板とインターポーザの接続は、端子数が少ない場合には、インターポーザの外延部の取り出し電極２６に金属ピンを装着して行われる。又、その端子数が多い場合には、半田ボールを外周部分の外部接続端子にアレイ状に配置するＢＧＡ（Ball Grid Array）が知られている。
面積が狭く端子数が多い半導体素子に対しては、配線層が一層のみのインターポーザではピッチの変換が困難である。その為、配線層を多層化し積層する手法がよく採用されている。
面積が狭く端子数が多い半導体素子の接続端子は、半導体素子の底面にアレイ状に配置して形成されることが多い。そのため、インターポーザ側の外部接続端子も同一なアレイ状の配置として、インターポーザとプリント基板との接続には微少な半田ボールを用いるフリップチップ接続方式がよく採用される。インターポーザ内の配線は、上部から垂直方向にドリルもしくはレーザー等で穿孔し、その孔内に金属めっきを行うことにより、上下の層間の電気的な導通が行われる。この方式によるインターポーザでは、外部接続端子のピッチは凡そ１５０〜２００μｍ程度まで微細化できるため、接続端子数を増やすことはできる。
但し、接合の信頼性や安定性は低下し、高い信頼性が要求される車載用などには向いていない。
こうしたインターポーザは使用する材料や構造により、リードフレーム部分が保持される構造がセラミックのものであるとか、Ｐ−ＢＧＡ（Plastic Ball Grid Array）、ＣＳＰ（Chip Size Package）、又はＬＧＡ（Land Drid Array）のように基材が有機物のものなど、数種類が考えられており、実際の用途や要求仕様に応じて適宜使い分けられている。
いずれも、半導体素子の小型化、多ピン化、又は高速化に対応して、インターポーザ側でも、半導体素子との接続部分のピッチの微細化（ファインピッチ化）や高速信号への適合化が進んでいる。微細化の進展を考慮すると、最近の端子部分のピッチは凡そ８０〜１００μｍが必要である。
ところで、導通部・兼・支持部材の役目を果たすリードフレームは、代表例として薄い金属をエッチング加工することにより形成される。そして、安定したエッチング処理と、その後の加工工程における適切なハンドリングの為には、金属板の厚さは凡そ１２０μｍ程度であることが望ましい。またワイヤーボンディングの際に十分な接合強度を得る為には、ある程度の金属層の厚みとランド面積とが必要となる。
これら双方の必要性を考慮すると、リードフレーム向きの金属板の厚さとしては最低でも凡そ１００〜１２０μｍ程度が必要といえる。
また、その場合には、リードフレーム向きの金属板の両側からエッチング加工を行うとして、リードのピッチで１２０μｍ程度まで、リード線幅は６０μｍ程度までの微細化が限界とされている。
さらに別の問題として、リードフレームの製造プロセスにおいて、図３（ｃ）に係る事例のように、保持材を廃棄する必要性があり、これは材料費や加工費の観点では無駄の一種として評価することができ、結果的にコスト大に繋がっていると考えられる。この点に関して、また図２を用いて説明する。
リードフレーム２０はポリイミドテープからなる保持材２１に貼り付けられ、その所定箇所（平坦部分２１）に半導体素子１６を固定用樹脂２２／もしくは固定用テープで固定する。
その後、ワイヤーボンディングを行い、トランスファーモールド法で複数のチップ（半導体素子１６）をモールド用樹脂１９で一括して樹脂モールドしてしまう。
しかる後に、外装加工を施し、１個１個になるよう断裁してしまう。
リードフレームの裏面１５がプリント基板との接続面となる場合、モールド時にモールド樹脂がリード裏面の接続端子面に回り込み、接続端子に付着しないようにするために不可欠である。
しかし、最終的には保持材２１は不要であるため、モールド加工をした後に、取り外して棄てることになり、コストアップに繋がってしまう。
これらの問題を解決し、超ファインピッチの配線（ピッチが極めて小さい配線）を形成でき、安定したワイヤーボンディング加工が可能で、且つ、経済性にも優れた類の半導体素子用基板を提供する手法として、例えばプリモールド樹脂を配線の支持体とした構造のリードフレーム状の半導体素子用基板が知られている（特許文献１）
特許文献１に記載の発明について以下に述べる。
このリードフレーム状の半導体素子用基板の製造方法としては、金属板（例えば銅製）の第一の面には接続用ポスト形成用のレジストパターンを、また第二の面には配線パターン形成用のレジストパターンをそれぞれ形成し、第一の面の上から、金属板を所望の厚さまでエッチングしたのち、第一の面にプリモールド用樹脂を塗布し、プリモールド層を形成し、その後に、第二の面からエッチングを行い、配線を形成して、最後に両面のレジストを剥離している。
このようにして製造したリードフレーム状の半導体素子用基板は、金属の厚さをファインエッチングが可能なレベルまで薄くしても、プリモールド樹脂が支持体となっている為に、安定したエッチングが可能であり、また超音波エネルギーの拡散が小さい為に、ワイヤーボンディング性にも優れる。さらに、ポリイミドテープの保持材を使用しない為、それに費やしていたコストも削減できる。
特開平１０−２２３８２８号公報
しかしながら、この特許文献１のような発明にも問題点が見られる。即ち、特許文献１の発明では、金属板を厚さ方向の途中までエッチングした面に液状プリモールド樹脂をポティング法により塗布しているが、これは技術的には困難である。つまり、塗布する膜の厚さは、リードフレームに必要な剛性を与えるのに十分な程度必要であり、且つ、接続用ポストの底面は、完全に露出していなければならない。
このような厚さを制御して塗布する為の具体策としては、例えば、シリンジ等を用いて塗布面底の一点から樹脂を流し込み、それが塗布面全体まで濡れ広がるのを待つ手法が考えられる。しかし、プリモールド樹脂はある程度の粘性を持っている為に、それが塗布面の全体に濡れ広がるのにあまりに長い時間を要してしまうことになるので、これでは生産性の面では問題となってしまう。
また、プリモールド樹脂が、その表面張力の作用から球状になってしまい、狭い範囲に留まってしまう場合もあって、その場合には、注入したプリモールド樹脂が少量であったとしても高さが高く成ってしまう不良や、また接続用ポストの高さ以上に塗布してしまうことによる不良の発生も心配される。
また、ディスペンサー等の装置を用いて、塗布面の底に複数の注入箇所を設けてやる対策案も考えられるが、やはりプリモールド樹脂の粘性の高さの為に、プリモールド樹脂が、ある注入箇所から他の箇所に移動していく間に、このプリモールド樹脂が糸をひき、それが接続用ポストの底面に付着するという不良や、塗布面を樹脂が移動することによって気泡を含んでしまうという不良も発生しやすいと考えられる。
本発明は、前記従来の技術が抱える問題点に鑑み成されたもので、液状樹脂を用いたプリモールド付きのリードフレーム状の半導体素子用基板を製造する過程で、プリモールド樹脂を適切な厚さに容易に設けることができる半導体素子用基板の製造方法や半導体装置を提供することを目的とする。
前記課題を解決するために提供する本発明は、
金属板の両面に感光性樹脂層を設けて該感光性樹脂層に所定のパターンに応じて選択的に露光を行い現像することにより、該金属板の第１の面に該現像された該感光性樹脂層からなる接続用ポスト形成用のエッチング用マスクを、また該金属板の他方の面である第２の面には該現像された該感光性樹脂層からなる配線パターン形成用のエッチング用マスクを形成するマスク工程の後に、
前記第一の面側から前記金属板の中途までエッチングを行い、該接続用ポストを形成し
、液状プリモールド用の樹脂を該エッチングされた面に塗布し、前記液状プリモールド用の樹脂の塗布を真空チャンバー内で行い、その上から弾性率の低い離型フィルムを介して該液状プリモールド用の樹脂を真空チャンバー内で加圧硬化するモールド工程、及び、前記第二の面側から前記金属板のエッチングを行い、配線パターンを形成する配線パターン形成工程、を行うことを特徴とする半導体素子用基板の製造方法である。
また本発明は、前記プリモールド用の液状樹脂を塗布する厚さを前記接続用ポストの高さよりも高くしないこと、を特徴とする半導体素子用基板の製造方法である。
また本発明は、前記モールド工程、及び前記配線パターン形成工程が終了した後に、前記エッチング用マスクを剥離すること、を特徴とする半導体素子用基板の製造方法である。
そして本発明は、本発明の半導体素子用基板の製造方法によって得られた半導体素子用基板に半導体素子が実装されており、該半導体素子用基板と該半導体素子とがワイヤーボンディングで電気的に接続されていることを特徴とする半導体基板である。
本発明によれば、プリモールド付きのリードフレーム型基板を製造する際に、気泡を含まずまた簡便に、液状プリモールド樹脂の高さを接続用ポストより高くならないようにすることが出来る。
プリモールド樹脂のこの高さは、リードフレーム型基板の支持体として、十分な剛性をもち、且つ、接続用ポストが露出しやすいという長所を呈する。そのため、十分な機械的強度を持ち、且つ、電気的な接続を行うことについても高い信頼性と高い接合強度を得られる。
（ａ）〜（ｄ）は本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 （ｅ）〜（ｈ）は本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。（図１の続き） 従来の基板の構造を模式的に示す説明図。
以下、本発明によるリードフレーム型基板の製造方法の一実施例について、ＬＧＡタイプの半導体素子用基板を対象に挙げて図１と図２を参照しながら説明する。
製造した個々の単位のＬＧＡのサイズは１０ｍｍ角で、１６８ピンの平面視でアレイ状の外部接続部をもつもので、基板に多面付けして、以下の製造工程を経た後に切断、断裁を行い、個々のＬＧＡタイプのリードフレーム型基板を得た。
まず、図１（a）に示すように、幅が１５０ｍｍ厚みが１５０μｍの長尺帯状の銅基板１を用意した。次いで、図１（ｂ）に示すように、銅基板１の両面ロールコーターで感光性レジスト２（東京応化（株）製、ＯＦＰＲ４０００）を５μｍの厚さになるようにコーティングした後、９０℃でプリベークをした。
次に、所望のパターンを有するパターン露光用フォトマスクを介して、両面からパターン露光し、その後１％水酸化ナトリウム溶液で現像処理を行った後に、水洗およびポストベークを行い、図１（ｃ）に示すようにレジストパターン３を得た。
尚、銅基板の一方の面側（半導体素子が搭載される面とは反対側の面であり、本実施例では以下、第一の面側と記す）には、接続用ポストを形成するためのレジストパターンを形成し、他方の面側（半導体素子が搭載される面であり、本実施例では以下、第二の面側と記す）には、配線パターンを形成するためのレジストパターンを形成した。
尚、図２（ｈ）に示すように、半導体素子１０は基板中央部のリード上面に搭載されるので、本例の配線パターンに関しては、半導体素子１０の外周のリード上面にワイヤーボンディング用のランド４が形成されている。リードの裏面には、上部配線からの電気信号を裏面に導くための接続用ポスト５が、例えば平面視アレイ上に配置される。
この他、半導体素子１０の周囲のランド４のうち幾つかを、半導体素子の下面に位置する接続用ポスト５に電気的に接続させる必要がある。その為、半導体素子１０周辺のランド４の幾つかと各々接続した配線パターン６を半導体素子下面に位置する接続用ポスト５と接続するよう基板の外周から中心方向に向けて、例えば放射状に形成している（図示せず）。
次に、銅基板の第二の面側をバックシートで覆って保護した後、塩化第二鉄溶液を用いて、銅基材の第一の面側より、第１回目のエッチング処理を行い、第一の面側のレジストパターンから露出した銅基板部位の厚さを３０μｍまで薄くした（図１（ｄ））。
塩化第二鉄溶液の比重は１．３８、液温５０℃とした。第１回目のエッチングの際、接続用ポスト形成用のレジストパターンが形成された部位の銅基板には、エッチング処理が行われない。そのため、銅基板の厚み方向に、第１回目のエッチング処理で形成されたエッチング面から銅基板下側面までの高さを有して延在する、プリント基板との外部接続を可能とした接続用ポストを形成することが出来る。
なお、第１回目のエッチングでは、エッチング処理を行う部位の銅基板をエッチング処理で完全に溶解除去するものではなく、所定の厚さの銅基板となった段階でエッチング処理を終了するよう、中途までエッチング処理を行う。
次に、第一の面に関して、２０％水酸化ナトリウム水溶液によって、レジストの剥離を行った、剥離液の温度は１００℃とした。
次に、図２（ｆ）に示すように、液状の熱硬化性樹脂（信越化学株式会社製「ＳＭＣ−３７６ＫＦ１」）を用いて、第一回目のエッチングで形成された下面にポッティング法によってプリモールド用液状樹脂を塗布し、その上に弾性率の低い離型フィルム(５〜０．０１ＧＰａ)を被せ(１４)、真空チャンバー内でプレス加工し、プリモールド樹脂層を形成した。フィルムの厚さについては、樹脂が接続用ポストの底面に被さらない高さまで充填されるように調整し、１３０μｍとした。
プレスに際しては、真空加圧式ラミネート装置を用い、プレス部の温度は１００℃、真空チャンバー内の真空度は０．２ｔｏｒｒ、プレス時間は３０秒にてフィルム樹脂のプレス加工を行った。
このように、プリモールド用の液状樹脂の上に、弾性率の低い離型フィルムを被せて真空プレス加工することは、液状樹脂を用いたポッティング法による加工を簡便にするだけでなく、プリモールド用液状樹脂の塗布量を調整することにより、接続用ポストの上に樹脂が被ってしまう不良をなくすという点で、また、接続用ポストを樹脂面より高くすることができ、プリント基板と安定に接続できる点で効果的である。
また、真空チャンバー内でのプレス加工を行うことによって、樹脂内に生じた空隙を解消する効果があり、樹脂内のボイドの発生を抑えることができる。
そして、液状樹脂をプレス加工した後には、ポストベークとして、１８０℃にて６０分間の加熱を行った。プリモールド樹脂のポストベークの後には、離型フィルムをはずし、第二の面のバックシートを除去した後、エッチングを行った。エッチング液としては、塩化第二鉄溶液を用い、液の比重は１．３２、液温は５０℃とした。エッチングは、第二の面に配線パターンを形成することを目的としており、第二の面の上のレジストパターンから露出した銅を溶解除去した。次いで、図２（ｇ）に示すように、第二の面のレジストパターンの剥離を行い、所望のリードフレーム型ＬＧＡ基板を得た。
次に、レジストの剥離後、露出した金属面に対し、無電解ニッケル／パラジウム／金めっき形成法による表面処理を施した。
ここで、リードフレームへのめっき層の形成には他に、電解めっき法も適用可能ではある。しかし、電解めっき法によると、めっき電流を供給するためのめっき電極の形成が必要になるので、めっき電極を形成する分、配線領域が狭くなってしまうことから、配線の引き回しが困難になり易い欠点も心配される。
この観点で、供給用電極が不要な、無電解ニッケル／パラジウム／金めっき形成法の方が一般に好ましい。
この実施例では、金属面に酸性脱脂、ソフトエッチング、酸洗浄、白金触媒活性処理、プレディップ、無電解白金めっき、無電解金めっき、の手順により係るめっき層を形成した。
めっき厚さはニッケルが３μｍ、パラジウムが０．２μｍ、金が０．０３μｍとした。使用しためっき液は、ニッケルがエンプレートＮＩ（メルテックス社製）、パラジウムがパウロボンドＥＰ（ロームアンドハース社製）、金がパウロボンドＩＧ（ロームアンドハース社製）である。
次いで、リードフレーム上に半導体素子を固定用接着剤１３もしくは固定用テープで接着、搭載した後、半導体素子の電気的接続用端子と配線パターンの所定の部位（ワイヤボンディング用ランド４）とを金細線を用いてワイヤボンディングを行った後、リードフレームと半導体素子とを被覆するようにモールディングを行い、個々の半導体基板を得た。
その後、面付けされた半導体基板に断裁を行い、個々の半導体基板を得た。
本発明をこのように適用した半導体素子用基板の製造方法や半導体装置は、やはり、液状樹脂を用いたプリモールド付きのリードフレーム状の半導体素子用基板を製造する過程で、プリモールド樹脂を適切な厚さに容易に設けることができるものであった。
１・・・銅基板
２・・・感光性レジスト
３・・・レジストパターン
４・・・ワイヤボンディング用ランド
５・・・接続用ポスト
６・・・配線パターン
７・・・下面
１０、１６・・半導体素子
１１・・プリモールド層
１２・・めっき層
１３・・固定用接着剤
１４・・離型フィルム
１５・・リードフレーム（平坦部）
１７・・リード
１８・・メタルワイヤー
１９・・モールド用樹脂
２０・・取り出し電極
２１・・保持材

Claims (4)

  1. 金属板の両面に感光性樹脂層を設けて該感光性樹脂層に所定のパターンに応じて選択的に露光を行い現像することにより、該金属板の第１の面に該現像された該感光性樹脂層からなる接続用ポスト形成用のエッチング用マスクを、また該金属板の他方の面である第２の面には該現像された該感光性樹脂層からなる配線パターン形成用のエッチング用マスクを形成するマスク工程の後に、
    前記第一の面側から前記金属板の中途までエッチングを行い、該接続用ポストを形成し
    、液状プリモールド用の樹脂を該エッチングされた面に塗布し、前記液状プリモールド用の樹脂の塗布を真空チャンバー内で行い、その上から弾性率の低い離型フィルムを介して該液状プリモールド用の樹脂を真空チャンバー内で加圧硬化するモールド工程、及び、前記第二の面側から前記金属板のエッチングを行い、配線パターンを形成する配線パターン形成工程、を行うことを特徴とする半導体素子用基板の製造方法。
  2. 前記プリモールド用の液状樹脂を塗布する厚さを前記接続用ポストの高さよりも高くしないこと、を特徴とする請求項１に記載の半導体素子用基板の製造方法。
  3. 前記モールド工程、及び前記配線パターン形成工程が終了した後に、前記エッチング用マスクを剥離すること、を特徴とする請求項１乃至２のいずれかに記載の半導体素子用基板の製造方法。
  4. 前記請求項１乃至３のいずれかに記載の半導体素子用基板の製造方法によって得られた半導体素子用基板に半導体素子が実装されており、該半導体素子用基板と該半導体素子とがワイヤーボンディングで電気的に接続されていることを特徴とする半導体基板。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102747366A (zh) * 2012-06-26 2012-10-24 昆山世铭金属塑料制品有限公司 一种金属标牌的蚀刻方法
TWM539698U (zh) * 2016-12-29 2017-04-11 Chang Wah Technology Co Ltd 具改良式引腳的導線架預成形體
CN107507780B (zh) * 2017-08-09 2020-05-12 杰群电子科技（东莞）有限公司 一种半导体封装方法及半导体结构
JPWO2019098043A1 (ja) * 2017-11-16 2020-11-19 三菱瓦斯化学株式会社 パターニングされた金属箔付き積層体の製造方法及びパターニングされた金属箔付き積層体
US20210376563A1 (en) * 2020-05-26 2021-12-02 Excelitas Canada, Inc. Semiconductor Side Emitting Laser Leadframe Package and Method of Producing Same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5123985A (en) * 1986-09-02 1992-06-23 Patricia Evans Vacuum bagging apparatus and method including a thermoplastic elastomer film vacuum bag
IT1274181B (it) * 1994-05-18 1997-07-15 Amedeo Candore Laminazione di pellicole fotosensibili per formare una maschera di saldatura su schede di circuito stampato
JP2899956B2 (ja) * 1996-05-01 1999-06-02 東洋精密工業株式会社 半導体装置及びその製造方法
US6048483A (en) * 1996-07-23 2000-04-11 Apic Yamada Corporation Resin sealing method for chip-size packages
JP3642911B2 (ja) 1997-02-05 2005-04-27 大日本印刷株式会社 リードフレーム部材とその製造方法
JP3282988B2 (ja) * 1997-05-01 2002-05-20 アピックヤマダ株式会社 樹脂モールド方法及び樹脂モールド装置
JP4058182B2 (ja) * 1998-12-09 2008-03-05 アピックヤマダ株式会社 樹脂封止方法
JP3494586B2 (ja) * 1999-03-26 2004-02-09 アピックヤマダ株式会社 樹脂封止装置及び樹脂封止方法
TW460717B (en) * 1999-03-30 2001-10-21 Toppan Printing Co Ltd Optical wiring layer, optoelectric wiring substrate mounted substrate, and methods for manufacturing the same
JP2000299334A (ja) * 1999-04-14 2000-10-24 Apic Yamada Corp 樹脂封止装置
JP4077118B2 (ja) * 1999-06-25 2008-04-16 富士通株式会社 半導体装置の製造方法および半導体装置製造用金型
JP2001127228A (ja) * 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2001168117A (ja) * 1999-12-06 2001-06-22 Idemitsu Petrochem Co Ltd 半導体素子の封止用離型フィルム及びそれを用いる半導体素子の封止方法
JP2001176902A (ja) * 1999-12-16 2001-06-29 Apic Yamada Corp 樹脂封止方法
JP3971541B2 (ja) * 1999-12-24 2007-09-05 富士通株式会社 半導体装置の製造方法及びこの方法に用いる分割金型
JP2001310348A (ja) * 2000-04-27 2001-11-06 Apic Yamada Corp リリースフィルム使用樹脂成形用モールド金型装置
JP2002026047A (ja) * 2000-07-04 2002-01-25 Apic Yamada Corp チップサイズパッケージの樹脂封止方法及び樹脂封止装置
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP4607429B2 (ja) * 2003-03-25 2011-01-05 東レ・ダウコーニング株式会社 半導体装置の製造方法および半導体装置
JP3859654B2 (ja) * 2003-07-31 2006-12-20 沖電気工業株式会社 半導体装置の製造方法
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP5004410B2 (ja) * 2004-04-26 2012-08-22 Ｔｏｗａ株式会社 光素子の樹脂封止成形方法および樹脂封止成形装置
JP4443334B2 (ja) * 2004-07-16 2010-03-31 Ｔｏｗａ株式会社 半導体素子の樹脂封止成形方法
KR101048712B1 (ko) * 2005-06-24 2011-07-14 엘지디스플레이 주식회사 소프트 몰드를 이용한 미세패턴 형성방법
US7520052B2 (en) * 2005-06-27 2009-04-21 Texas Instruments Incorporated Method of manufacturing a semiconductor device
US7147447B1 (en) * 2005-07-27 2006-12-12 Texas Instruments Incorporated Plastic semiconductor package having improved control of dimensions
US20070063393A1 (en) * 2005-09-22 2007-03-22 Nicolas Vernin Vacuum assisted resin transfer molding techniques with flow flooding chamber
JP2007227503A (ja) * 2006-02-22 2007-09-06 Sanyo Electric Co Ltd 板状体およびそれを用いた回路装置の製造方法
JP4668096B2 (ja) * 2006-03-09 2011-04-13 芝浦メカトロニクス株式会社 樹脂層形成装置及び樹脂層形成方法
JP2007251094A (ja) * 2006-03-20 2007-09-27 Towa Corp 半導体チップの樹脂封止成形装置
US20070243667A1 (en) * 2006-04-18 2007-10-18 Texas Instruments Incorporated POP Semiconductor Device Manufacturing Method
KR100857521B1 (ko) * 2006-06-13 2008-09-08 엘지디스플레이 주식회사 박막트랜지스터 제조용 몰드의 제조방법 및 그 제조장비
JP2008021904A (ja) * 2006-07-14 2008-01-31 Apic Yamada Corp コーティング装置及びコーティング方法
US7833456B2 (en) * 2007-02-23 2010-11-16 Micron Technology, Inc. Systems and methods for compressing an encapsulant adjacent a semiconductor workpiece
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
JP4857175B2 (ja) * 2007-04-26 2012-01-18 芝浦メカトロニクス株式会社 樹脂層形成方法及び樹脂層形成装置
JP2008293575A (ja) * 2007-05-23 2008-12-04 Shibaura Mechatronics Corp 樹脂層形成装置及び樹脂層形成方法
US8134085B2 (en) * 2007-10-29 2012-03-13 Mitsubishi Electric Corporation Printed interconnection board having a core including carbon fiber reinforced plastic
US8906743B2 (en) * 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods

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