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JP5671681B2 - 積層型半導体装置 - Google Patents

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Description

本発明は、基板と半導体チップとがリードで接続された、半導体装置および積層型半導体装置に関する。
近年、例えばＤＲＡＭ（Dynamic Random Access Memory）のような半導体チップを搭載する半導体装置として、ＢＧＡ（Ball Grid Array）型またはＦＢＧＡ(Fine pitch Ball Grid Array)型の半導体装置が用いられている。また、複数のＦＢＧＡ型の半導体装置を積層したｓＦＢＧＡ（stacked FBGA）型の半導体装置も用いられている（例えば、特許文献１，２参照。）。
特許文献１には、ｓＦＢＧＡ型の半導体装置が記載されている。各半導体装置の配線基板上には半導体チップが実装されている。各半導体装置の配線基板同士を接続する層間接続端子は、半導体チップよりも外側に配置されている。
また、特許文献２〜４には、半導体チップに形成された電極パッドに、キャリアに設けられたリードが接続された半導体装置が記載されている。特許文献２に記載の半導体装置は、ボンディングパッドが形成された半導体チップと、配線が形成されたフレキシブル配線基板（キャリア）と、を有する。フレキシブル配線基板の配線からはリードが突出しており、半導体チップのボンディングパッドに接続されている。
半導体チップとフレキシブル配線基板とはエラストマを介して接続されている。フレキシブル配線基板の主面上にはソルダレジストが形成されている。またフレキシブル配線基板の配線のバンプランドには、半田バンプが接続されている。配線基板から突出したリードは、エラストマ及び配線基板に形成された開口部を介して、半導体チップのボンディングパッドに接続されている（特許文献２の図１０参照。）。
特開２００７−３１１６４３号公報 特開２００６−０１３５５３号公報 特開平１０−１４４７２３号公報 特開平９−２４６３３１号公報
電子機器の小型化にともない、半導体装置の薄型化が強く要求されている。本願発明者は、半導体装置の薄型化に関して検討を行った結果、次のような課題を見出した。
特許文献２に記載の半導体装置において、リードを半導体チップと接続するためには、リードの接続（ボンディング）前の状態において、リードと半導体チップとの間を、所定の間隔以上あける必要がある。この間隔は、リードをボンディングツールで押し切るために必要であり、この間隔が小さいとリードが切断されず、接続不良を起こす。したがって、この間隔を維持するためには、半導体チップと基板との間に設けられたエラストマを薄くすることは困難である。
特許文献２では、半導体装置の薄型化という課題には言及されていない。また、半導体チップと実装基板との熱膨張係数が異なることに起因する、半田バンプに対する応力集中を緩和するために、エラストマが設けられている。特に、半導体チップのチップ搭載領域と重なる位置に半田ボールが設けられた半導体装置では、応力緩和のために、十分な膜厚を有するエラストマが用いられる。上記のような理由から、特許文献２に記載の半導体装置を薄型化することは困難である。また、特許文献３，４に記載の半導体装置においても、半導体チップのチップ搭載領域と重なる位置に半田ボールが設けられているため、同様の課題を有している。
一実施形態に係る積層型半導体装置は、下層の半導体装置及び上層の半導体装置を備える。下層の半導体装置は、配線基板と、半導体チップと、接合部材と、バンプと、を有する。半導体チップは配線基板に搭載されている。接合部材は、配線基板と半導体チップとの間に設けられている。配線基板の一方の面には配線層が形成されている。配線層からはリードが延ばされ、リードは半導体チップと接続されている。バンプは、基板の、半導体チップが搭載された領域の外部に設けられている。また、配線基板の配線層は、半導体チップが搭載された面の反対側の面に形成されている。上層の半導体装置は、上層の配線基板、上層の半導体チップ及び上層のバンプを有し、下層の半導体装置の上に上層のバンプを介して積層されている。下層の半導体装置のバンプは、上層の半導体装置の上層のバンプよりも大きい。
リードが延ばされた配線層が、半導体チップが搭載された面とは反対側に形成されるため、配線基板と半導体チップとの間隔が小さくても、配線層と半導体チップとの間隔が大きくなり、リードを半導体チップに接続するために必要な間隔を確保することができる。さらに、バンプが配線基板のチップ搭載領域の外部に設けられるため、バンプに生じるせん断変形が小さくなる。したがって、接合部材は、配線基板の応緩和機能を有する必要がないため、接合部材の厚みが低減される。これらの結果として、半導体装置および積層型半導体装置が薄型化される。
第１の実施形態に係る半導体装置の模式的断面図。 図１の半導体装置の製造方法を説明する模式図。 図１の半導体装置の製造方法を説明する模式図。 図１の半導体装置の製造方法を説明する模式図。 図１の半導体装置の製造方法を説明する模式図。 第２の実施形態に係る半導体装置の模式的断面図。 第３の実施形態に係る積層型半導体装置の模式的断面図。 第４の実施形態に係る積層型半導体装置の模式的断面図。 （ａ）および（ｂ）は、図８の積層型半導体装置の一製造方法を説明する模式図。 （ａ）および（ｂ）は、図８の積層型半導体装置の別の製造方法を説明する模式図。 （ａ）および（ｂ）は、図８の積層型半導体装置のさらに別の製造方法を説明する模式図。 第５の実施形態に係る積層型半導体装置の模式的断面図。 第６の実施形態に係る積層型半導体装置の模式的断面図。
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態に係る半導体装置の模式的断面図である。半導体装置は、配線基板１３と、半導体チップ１と、バンプ１０と、を有している。
配線基板１３は、コア材６と配線層３，４とを有している。コア材６の両面に配線層３，４が形成されている。また、両配線層３，４上には絶縁層８，９が形成されている。コア材６の両面に形成された配線層３，４は、コア材６を貫通するビア（不図示）によって、互いに電気的に接続されている。配線基板１３の一方の面３１に形成されている配線層４からはリード５が延ばされている。
半導体チップ１は接合部材２を介して配線基板１３に搭載されている。本実施形態では、半導体チップ１は、配線基板１３の少なくとも両端部近傍に隙間をあけて、配線基板１３のチップ搭載面３２に搭載されている。本明細書において、「チップ搭載面」とは、半導体チップ１が搭載される、配線基板１３の一面のことを言う。
バンプ１０は、配線基板１３のチップ搭載面３２とは反対側の面の両端部近傍に設けられている。バンプ１０としては、半田ボールを用いることができる。上記のように、バンプ１０は、配線基板１３のチップ搭載領域の外部に設けられている。「チップ搭載領域」とは、配線基板上の、半導体チップ１が搭載されている領域をさす。
リード５は配線層４と一体的に形成されている。リード５は配線層４から突出し、配線基板１３の厚み方向へ延びて、半導体チップ１と接続されている。配線基板１３の一方の面３１は、半導体チップ１とは反対側に向けられている。
配線基板１３および接合部材２には、貫通穴が形成されている。配線層４から突出したリード５は、貫通穴を通って、半導体チップ１と接続されている。つまり、リード５の一端は配線層４と一体的に連結されており、リード５の他端は半導体チップ１と接続されている。貫通穴は封止体７で封止されており、封止体７によってリード５は保護されている。封止体７としては例えば封止樹脂を用いることができる。
本実施形態では、リードと一体の配線層４が、半導体チップ１とは反対側に向けられている。したがって、リードと一体の配線層４と半導体チップ１との間隔は、実質的に、配線基板１３の厚みと接合部材２の厚みとの和になる。したがって、配線基板１３と半導体チップ１との間隔、つまり接合部材２の厚みが小さくても、リードと一体の配線層４と半導体チップ１との間隔は、配線基板１３の厚みだけ大きくなる。これにより、接合部材２の厚みが小さくても、リード５を半導体チップ１に接続するために必要な間隔を確保することができる。
半導体チップ１と配線基板１３とが接合された領域は、温度変化の際、半導体チップ１と配線基板１３との熱変形差によって反り変形する。通常、配線基板１３の熱変形は半導体チップ１の熱変形より大きい。そのため、半導体装置は、降温時には半導体チップ側が凸となる方向に変形し、昇温時には半導体チップ側が凹となる方向に変形する。半導体装置を実装基板に実装した後に温度変化が生じた場合、この反り変形によって半導体装置と実装基板の熱変形差が小さくなるので、これらを接続するバンプ１０に生じるせん断変形は小さくなる。
仮に、バンプ１０が配線基板１３のチップ搭載領域に設けられている場合、バンプ１０は、半導体チップ１や配線基板１３の反り変形を拘束する。これにより、バンプ１０に生じるせん断変形が大きくなる。
本実施形態では、バンプ１０は、配線基板１３のチップ搭載領域の外部に設けられている。そのため、半導体チップ１および配線基板１３が反り変形し、半導体チップ１と配線基板１３との熱変形差が緩和される。したがって、バンプ１０に生じるせん断変形が小さくなる。
バンプ１０のせん断変形が抑制されるため、接合部材２は、配線基板１３の応力を緩和する機能を有する必要がない。さらに、上述したように、リード５を切断して半導体チップに接続するために必要な間隔であって、リードと一体の配線層４と半導体チップ１との間隔は、配線基板１３の厚みだけ大きくなる。これらの理由から、接合部材２の厚みを低減することができ、結果として、半導体装置が薄型化される。
配線基板１３が、例えばテープ基板のようなフレキシブル配線基板であれば、バンプ１０に生じるせん断変形がより抑制されるため、より好ましい。
また、接合部材２は、応力緩和の機能を有する必要がないため、本実施形態では、接合部材２として、エラストマだけではなくダイアタッチペースト（Die Attach Paste：ＤＡＰ）やダイアタッチフィルム（Die Attach Film：ＤＡＦ）を用いることができる。ＤＡＰとしては、例えば、住友ベークライト社ＣＲＭ−１１００シリーズを用いることができ、ＤＡＦとしては、例えば、新日鐵化学社ＮＥＸシリーズを用いることができる。ＤＡＰやＤＡＦは、エラストマのような低弾性体よりも薄いため、半導体装置がより薄型化される。
次に、図２〜図５を参照して、第１の実施形態に係る半導体装置の製造方法について説明する。まず、コア材６の両面に配線層３，４が形成された配線基板１３を準備する。両配線層３，４上には絶縁層８，９が形成されている。配線基板１３には、配線基板１３を貫通する貫通穴２１が形成されている。この貫通穴２１を跨ぐリード５が、配線基板１３の一方の面３１に形成された配線層４と一体に形成されている。
次に、配線基板１３上に接合部材２を介して半導体チップ１を搭載する（図２参照。）。半導体チップ１は表面に電極パッド１４を有している。電極パッド１４は、配線基板１３の貫通穴２１に位置している。
このとき、まだリード５は切断されておらず、半導体チップ１の表面と略平行に帯状に形成されている。また、リード５と電極パッド１４との間隔Ｈは、実質的に配線基板１３の厚みと接合部材２の厚みとの和に相当する。この間隔Ｈは、配線基板１３および接合部材２の厚みによって調節することができる。
次に、ボンディングツール２３をリード５に押し付けて、リード５を切断位置２２で切断し（図３参照。）、さらにボンディングツール２３を押し付けて、リード５を電極パッド１４に接続する（図４参照。）。リードの接続方法としては、超音波接続あるいは熱圧着などの方法が用いられる。
リード５と電極パッド１４との間隔Ｈは、リード５を切断するために必要な最小の間隔であることが好ましい。これにより、半導体装置が薄型化される。この間隔Ｈは、予め配線基板１３や接合部材２の厚みによって、調整可能である。
次に、配線基板１３の貫通穴２１を封止体７で封止する（図５参照。）。これにより、半導体チップ１の電極パッド１４やリード５が保護される。その後、例えば半田ボールのようなバンプ１０を配線基板１３に形成する。具体的には、バンプ１０は、配線基板１３のチップ搭載領域の外部に設けられる。
［第２の実施形態］
図６は、第２の実施形態に係る半導体装置の模式的断面図である。第１の実施形態に係る半導体装置では、コア材６の両面に配線層３，４が形成されていたが、本実施形態の半導体装置では、コア材６の一方の面３１のみに配線層４が形成されている。
配線層４からはリード５が突出している。配線基板１３の一方の面３１に形成された配線層４は、半導体チップ１と反対側に向けられている。その他の構成は第１の実施形態と同様であるため、その説明を省略する。本実施形態の場合にも、第１の実施形態と同様に、半導体装置を薄型化することができる。
［第３の実施形態］
図７は、第３の実施形態に係る積層型半導体装置の模式的断面図である。本実施形態の積層型半導体装置は、４つの半導体装置４１ａ，４１ｂ，４１ｃ，４１ｄが積層されてなる。各々の半導体装置４１ａ，４１ｂ，４１ｃ，４１ｄは、第１の実施形態で説明した半導体装置の構成と同様である。各々の半導体装置４１ａ，４１ｂ，４１ｃ，４１ｄは、バンプ１０によって、互いに接続されている。具体的には、ある層の半導体装置が有するバンプ１０が、その下層の半導体装置が有する配線基板１３の配線層３と接続されている。
本実施形態によれば、第１の実施形態と同様に、個々の半導体装置４１ａ，４１ｂ，４１ｃ，４１ｄが薄型化されるため、積層型半導体装置全体が薄型化される。また、ある層の半導体装置が有するバンプ１０が、その下層の半導体装置が有する半導体チップ１を避けて配置されている。そのため、図７からも判るように、積層型半導体装置の厚みは、４つの半導体装置の厚みの和よりも小さくなる。
［第４の実施形態］
図８は、第４の実施形態に係る積層型半導体装置の模式的断面図である。本実施形態に係る積層型半導体装置は、４つの半導体装置４２ａ，４２ｂ，４２ｃ，４２ｄが積層されている。各々の半導体装置の構成は、第２の実施形態で説明したものと同様である。すなわち、各々の半導体装置が有するコア材６の片面のみに配線層４が形成されている。この場合にも、第３の実施形態と同様の効果が得られる。
本実施形態に係る積層型半導体装置の一製造方法を、図９を参照して説明する。まず、各々の半導体装置を製造する（図９（ａ）参照。）。これは、第１の実施形態で記載した半導体装置の製造方法を用いて製造することができる。ただし、半導体装置の製造の際、コア材６の片面のみに配線層４が形成されている配線基板１３を準備する。
次に、各々の半導体装置を、バンプ１０を介して積層する（図９（ｂ）参照。）。本実施形態では、コア材６の片面のみに配線層４が形成されている。したがって、バンプ１０は隣接する層の半導体装置が有する配線基板１３の配線層４同士と接続される。そのため、コア材６には、バンプ１０を挿入する穴が開けられている。バンプ１０は、例えばリフローによって、接続される。上記のようにして、積層型半導体装置を製造することができる。
次に、積層型半導体装置の別の製造方法を、図１０を参照して説明する。まず、バンプ１０が形成されていない、各々の半導体装置を製造する。そして、最上層以外の半導体装置４２ｂ，４２ｃ，４２ｄにバンプ１０を接続する（図１０（ａ）参照。）。具体的には、半導体装置４２ｂ，４２ｃ，４２ｄの配線基板１３のチップ搭載面３２にバンプ１０を接続する。さらに、積層型半導体装置を実装する実装基板５１にも、バンプ１０を接続する。
次に、バンプ１０を介して各々の半導体装置を接続する。なお、積層型半導体装置の実装基板５１への接続も同時に行うことができる。
この製造方法によれば、先に、例えば半田ボールのようなバンプを、コア材６に形成された穴に挿入する。そのため、上記の積層型半導体装置の製造方法と比較して、コア材６の穴により良くバンプを挿入することができる。したがって、半導体装置同士の接続不良を低減することができる。
次に、積層型半導体装置のさらに別の製造方法を、図１１を参照して説明する。まず、各々の半導体装置を製造する（図１１（ａ）参照。）。次に、最上層以外の半導体装置４２ｂ〜４２ｄのコア材６の穴に、導電性ペースト７１を充填する。
そして、上述の製造方法と同様に、バンプ１０を介して、各々の半導体装置４２ａ〜４２ｄを接続する。バンプ１０は、例えばリフローによって接続される。本製造方法によれば、実装用の実装基板５１上に、予めバンプを形成しておく必要が無いという利点がある。また、配線基板のコア材６の穴に、導電性ペースト７１を充填しておくことで、バンプ１０の接続不良がより低減される。導電性ペースト７１としては、例えばペースト状の半田を用いることができる。
上記のいずれの製造方法を用いても、本実施形態の積層型半導体装置を製造することができる。したがって、例えば製造装置の仕様に合わせて、適切な製造方法を用いれば良い。
［第５の実施形態］
図１２は、第５の実施形態に係る積層型半導体装置の模式的断面図である。第３の実施形態の半導体装置との相違点は、各々の半導体装置４３ａ，４３ｂ，４３ｃ，４３ｄのバンプ１０が、配線基板１３のチップ搭載面に配置されていることである。
バンプ１０は半導体チップ１よりも外側に設けられている。この場合においても、配線基板１３の、リード５と一体の配線層４は、半導体チップ１とは反対側に向けられる。これにより、配線基板１３の厚みの分だけ接合部材２の厚みを低減することができ、半導体装置の薄型化を図ることができる。
本実施形態の場合、半導体チップ１を実装基板１３に搭載する際、半導体チップ１は実装基板５１側に向けられる。したがって、最上層の半導体装置４３ａが有する半導体チップ１も配線基板１３の実装基板５１側に搭載され、積層型半導体装置が更に薄型化される。
本実施形態では積層型半導体装置について説明したが、単層の半導体装置であっても良い。
［第６の実施形態］
図１３は、第６の実施形態に係る積層型半導体装置の模式的断面図である。本実施形態の積層型半導体装置は、第３の実施形態の積層型半導体装置とほぼ同様の構成であるが、バンプ１０の大きさのみが異なっている。本実施形態では、最上層の半導体装置４１ａと最下層の半導体装置４１ｄが有するバンプ１０が、その他のバンプ１０よりも大きい。
各々の半導体装置４１ａ〜４１ｄが有する配線基板１３は、熱によって、ほぼ同程度に変形する。最下層の半導体装置４１ｄは、バンプ１０を介して実装基板５１に接続される。したがって、実装基板５１の熱変形と最下層の半導体装置４１ｄの熱変形との差によって、最下層の半導体装置４１ｄが有するバンプ１０には強い負荷が生じる。
また、最上層の半導体装置４１ａの上層には半導体装置がなく、最上層の半導体装置４１ａの変形をサポートする部材がない。したがって、最上層の半導体装置４１ａが有するバンプ１０にも、強い負荷が生じる。
そのため、最上層と最下層の半導体装置４１ａ，４１ｄが有するバンプ１０の接続信頼性が低下することがある。本実施形態では、最下層と最上層の半導体装置４１ａ，４１ｄが有するバンプ１０が他のバンプより大きいため、バンプ１０の接続信頼性を向上することができる。なお、第４および第５の実施形態の積層型半導体装置に対しても、バンプ１０大きさを調整して、接続信頼性を向上させることができる。
第３〜第５の実施形態では、４層の半導体装置が積層された積層型半導体装置について説明したが、積層する半導体装置の数は任意の数であって良い。
以上、本発明の望ましい実施形態について提示し、詳細に説明したが、本発明は上記実施形態に限定されるものではなく、要旨を逸脱しない限り、さまざまな変更及び修正が可能であることを理解されたい。
１ 半導体チップ
２ 接合部材
３ 配線層
４ リードと一体の配線層
５ リード
６ コア材
７ 封止樹脂
８，９ 絶縁層
１０ バンプ
１３ 配線基板
１４ 電極パッド
１５ 接続パッド
２１ 貫通穴
２２ 切断位置
２３ ボンディングツール
３１ 一方の面
３２ チップ搭載面
４１ａ，４１ｂ，４１ｃ，４１ｄ 半導体装置
４２ａ，４２ｂ，４２ｃ，４２ｄ 半導体装置
４３ａ，４３ｂ，４３ｃ，４３ｄ 半導体装置
５１ 実装基板
７１ 導電性ペースト

Claims (13)

  1. 配線基板と、
    前記配線基板に搭載された半導体チップと、
    前記配線基板と前記半導体チップとの間に設けられた接合部材と、
    前記配線基板の、前記半導体チップが搭載された面の反対側の面に形成された配線層と、
    前記配線層から延ばされて、前記半導体チップと接続されたリードと、
    前記配線基板の、前記半導体チップが搭載された領域の外部に設けられたバンプと、を有する下層の半導体装置と、
    上層の配線基板、上層の半導体チップ及び上層のバンプを有し、前記下層の半導体装置の上に前記上層のバンプを介して積層された上層の半導体装置と、を備え、
    前記下層の半導体装置の前記バンプは、前記上層の半導体装置の前記上層のバンプよりも大きい、積層型半導体装置。
  2. 前記リードは、前記配線層から前記配線基板の厚み方向に延びている、請求項１に記載の積層型半導体装置。
  3. 前記半導体チップは、前記配線基板の少なくとも両端部近傍に隙間をあけて搭載され、 前記配線基板の両端部近傍に前記バンプが形成されている、請求項１または２に記載の積層型半導体装置。
  4. 前記配線基板と前記接合部材とを貫く貫通穴が形成されており、
    前記リードは、前記貫通穴を通って、前記半導体チップと電気的に接続されている、請求項１から３のいずれか１項に記載の積層型半導体装置。
  5. 前記貫通穴に封止体が充填されている、請求項４に記載の積層型半導体装置。
  6. 前記配線基板の他方の面に別の配線層がさらに形成されている、請求項１から５のいずれか１項に記載の積層型半導体装置。
  7. 前記バンプが、前記配線基板の前記半導体チップが搭載された面に設けられている、請求項１から６のいずれか１項に記載の積層型半導体装置。
  8. 前記配線基板がフレキシブル配線基板である、請求項１から７のいずれか１項に記載の積層型半導体装置。
  9. 前記配線基板の前記配線層上に絶縁層が形成されている、請求項１から８のいずれか１項に記載の積層型半導体装置。
  10. 前記接合部材がダイアタッチフィルムまたはダイアタッチペーストである、請求項１から９のいずれか１項に記載の積層型半導体装置。
  11. 前記上層の半導体装置が、該上層の半導体装置が有する上層のバンプを介して前記下層の半導体装置上に複数積層されてなる、請求項１から１０のいずれか１項に記載の積層型半導体装置。
  12. 最上層の前記上層の半導体装置が有する前記上層のバンプおよび最下層の前記下層の半導体装置が有する配線基板に形成されたバンプが、他の層に位置する前記上層のバンプよりも大きい、請求項１１に記載の積層型半導体装置。
  13. 前記下層の半導体装置の前記配線基板は、前記半導体チップが搭載された領域の外部であって、前記配線基板の他面の前記バンプと重なる位置に形成された穴を有し、前記穴は半田が充填され、前記上層の半導体装置の前記上層のバンプは前記半田に接続される、請求項１から１２のいずれか１項に記載の積層型半導体装置。
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