JP5630060B2

JP5630060B2 - Solder bonding method, semiconductor device and manufacturing method thereof

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Publication number: JP5630060B2
Application number: JP2010085937A
Authority: JP
Inventors: 岡本　圭史郎; 圭史郎岡本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-04-02
Filing date: 2010-04-02
Publication date: 2014-11-26
Anticipated expiration: 2030-04-02
Also published as: JP2011216813A

Description

本発明は、はんだ接合方法と、これを利用した半導体装置及びその製造方法に関する。 The present invention relates to a solder bonding method, a semiconductor device using the solder bonding method, and a manufacturing method thereof.

半導体チップ等の電子部品を回路基板上にフリップチップ実装する場合、半導体チップのバンプ電極を回路基板上の電極に接合して、電気的な接続をとる。バンプ電極の金属材料や、接合用のペースト材料として、はんだが使用される場合が多い。はんだペーストを介して、あるいは直接はんだバンプを回路基板上の電極に位置合わせし、リフロー処理で、回路基板側の電極に融着する。 When an electronic component such as a semiconductor chip is flip-chip mounted on a circuit board, a bump electrode of the semiconductor chip is joined to an electrode on the circuit board to establish an electrical connection. Solder is often used as a metal material for bump electrodes or a paste material for bonding. The solder bumps are aligned with the electrodes on the circuit board through the solder paste or directly, and are fused to the electrodes on the circuit board side by a reflow process.

電子部品の適正な動作のためには、回路基板とチップとの接合の信頼性が重要である。これに加えて、近年では、環境保護の観点から、有害物質の排除、消費電力・ＣＯ2排出量の低減、処理工程の低温化の要請も高まっている。そのため、はんだに低融点材料であるビスマス（Ｂｉ）を加えて、電子部品に対する熱ストレスを低減しようとする取り組みが行われている。 For proper operation of electronic components, the reliability of bonding between the circuit board and the chip is important. In addition to this, in recent years, from the viewpoint of environmental protection, there are increasing demands for elimination of harmful substances, reduction of power consumption and CO2 emissions, and reduction of processing steps. Therefore, efforts are being made to reduce thermal stress on electronic components by adding bismuth (Bi), which is a low melting point material, to solder.

はんだ材料にＢｉを用いることで、処理温度を下げることができる、濡れ性が向上するなどの効果が得られる。しかし、Ｂｉ量が多くなると、Ｂｉの偏析によるリフトオフ、Ｂｉの脆弱さによる接合信頼性の低下といった問題が生じる。 By using Bi as the solder material, it is possible to lower the processing temperature and improve wettability. However, when the amount of Bi increases, problems such as lift-off due to Se segregation of Bi and deterioration in bonding reliability due to Bi weakness arise.

図１は上述した従来技術の問題点を説明するための図である。図１（Ａ）の加熱前の状態において、回路基板（不図示）のＣｕ電極１０１上に、ＳｎＢｉ粉末１０３を含むはんだペースト１０２が印刷されている。このＣｕ電極１０１に対して、図示しないチップ側のバンプ電極を位置合わせし、図１（Ｂ）でリフロー加熱する。加熱処理により、ＳｎＢｉ粉末１０３が溶融してＳｎ−Ｂｉ層１０５が形成される。これとともに、Ｃｕ電極１０１の界面にＣｕ−Ｓｎ層１０６が形成される。リフロー時間が長くなると、図１（Ｃ）に示すように、電極界面のＣｕ−Ｓｎ層１０６上にＢｉが偏析し、脆弱なＢｉ層１０７が形成される。バンプ接合部に衝撃や応力が加わると、Ｂｉ層１０７に容易にクラック１０８が走り、耐衝撃性が低下し、誤動作の原因となる。 FIG. 1 is a diagram for explaining the problems of the above-described prior art. In a state before heating in FIG. 1A, a solder paste 102 containing SnBi powder 103 is printed on a Cu electrode 101 of a circuit board (not shown). A bump electrode on the chip side (not shown) is aligned with the Cu electrode 101, and reflow heating is performed in FIG. By the heat treatment, the SnBi powder 103 is melted to form the Sn—Bi layer 105. At the same time, a Cu—Sn layer 106 is formed at the interface of the Cu electrode 101. When the reflow time becomes longer, as shown in FIG. 1C, Bi is segregated on the Cu—Sn layer 106 at the electrode interface, and a fragile Bi layer 107 is formed. If an impact or stress is applied to the bump bonding portion, the crack 108 easily runs in the Bi layer 107, the impact resistance is lowered, and a malfunction occurs.

そこで、Ｂｉの偏析を防止する方法が提案されている。たとえば、はんだ合金に対するＢｉの重量比を２１重量％以下にする方法や（たとえば、特許文献１参照）、Ｂｉを含有するＰｂフリーはんだを用いて固相線温度付近まで急冷し、そこからさらにゆっくりと冷却する方法が知られている（たとえば、特許文献２参照）。前者の方法は、はんだ合金に対するＢｉ重量比を２１重量％以下にすることで、高温放置の状態でＳｎに固溶するＢｉの割合を向上させ、固体状態のＢｉの割合を低減する。これにより、はんだ接合部全体としての伸びを増大させて、はんだ接合部にかかる熱応力を緩和するものである。後者の方法は、実装時のリフトオフ、クラック発生、Ｂｉ偏析の低減を目的とする。 Therefore, a method for preventing the segregation of Bi has been proposed. For example, a method of setting the weight ratio of Bi to solder alloy to 21% by weight or less (see, for example, Patent Document 1), quenching to near the solidus temperature using Pb-free solder containing Bi, and further slowly from there. A cooling method is known (for example, see Patent Document 2). In the former method, by setting the Bi weight ratio to the solder alloy to 21% by weight or less, the ratio of Bi dissolved in Sn in a state of being left at high temperature is improved, and the ratio of Bi in the solid state is reduced. Thereby, the elongation as the whole solder joint part is increased, and the thermal stress concerning a solder joint part is relieved. The latter method aims to reduce lift-off, crack generation, and Bi segregation during mounting.

しかし、前者の方法では、Ｂｉ析出が防止しきれず、Ｂｉの脆さの影響により、はんだ接合構造の耐熱疲労強度を充分に確保することができないという問題がある。特に高温環境下ではＢｉ組織が粗大化するため、はんだ接合部に応力がかかると、ＳｎとＢｉ組織との界面ですべりが生じ、クラックが生じやすくなる。後者の方法では、Ｂｉ量をコントロールしたとしても、はんだ中のＳｎと配線電極（Ｃｕ等）との間で合金層（たとえばＣｕ₆Ｓｎ₅）が形成され、合金層上にＢｉが層状に析出してしまうため、耐衝撃性を充分に確保することは難しい。 However, in the former method, Bi precipitation cannot be prevented, and there is a problem that the heat fatigue strength of the solder joint structure cannot be sufficiently secured due to the brittleness of Bi. In particular, since the Bi structure becomes coarse in a high temperature environment, when a stress is applied to the solder joint, slip occurs at the interface between the Sn and Bi structures, and cracks are likely to occur. In the latter method, even if the amount of Bi is controlled, an alloy layer (for example, Cu ₆ Sn ₅ ) is formed between Sn in the solder and the wiring electrode (Cu, etc.), and Bi is deposited in a layered manner on the alloy layer. For this reason, it is difficult to ensure sufficient impact resistance.

特開２００８−１３０６９７号公報JP 2008-130697 A 特開平１１−３５４９１９号公報Japanese Patent Laid-Open No. 11-354919

そこで本発明は、ＳｎとＢｉを含有するはんだ材料を用いた場合において、半導体チップ等の電子部品と回路基板との接続信頼性を向上することができるはんだ接合方法と、そのような接合方法を利用した半導体装置及びその製造方法を提供することを課題とする。 Accordingly, the present invention provides a solder bonding method capable of improving the connection reliability between an electronic component such as a semiconductor chip and a circuit board when using a solder material containing Sn and Bi, and such a bonding method. It is an object of the present invention to provide a used semiconductor device and a manufacturing method thereof.

上記課題を解決するために、ひとつの側面では、半導体チップと、前記半導体チップを搭載する回路基板と、前記半導体チップと前記回路基板を電気的に接続する接続電極とを有する半導体装置を提供する。この半導体装置は、
前記接続電極はＳｎとＢｉの合金であり、前記接続電極と接合される前記回路基板の外部電極と、前記接続電極と接合される前記半導体チップの外部電極の少なくとも一方が、Ｂｉ、Ｘ、Ｙで構成される共晶組成の合金であり、
前記Ｘは、Ｃｕ、Ｎｉ、Ｓｎからなる金属元素グループから選択される少なくとも１つの金属元素であり、
前記Ｙは、Ａｇ、Ａｕ、Ｍｇ、Ｒｈ、Ｚｎ、Ｓｂ、Ｃｏ、Ｌｉ、Ａｌからなる金属元素グループから選択される少なくとも１つの金属元素である。 In order to solve the above-described problem, in one aspect, a semiconductor device including a semiconductor chip, a circuit board on which the semiconductor chip is mounted, and a connection electrode that electrically connects the semiconductor chip and the circuit board is provided. . This semiconductor device
The connection electrode is an alloy of Sn and Bi, and at least one of the external electrode of the circuit board joined to the connection electrode and the external electrode of the semiconductor chip joined to the connection electrode is Bi, X, Y An eutectic alloy composed of
X is at least one metal element selected from the metal element group consisting of Cu, Ni, and Sn;
Y is at least one metal element selected from the metal element group consisting of Ag, Au, Mg, Rh, Zn, Sb, Co, Li, and Al.

別の側面では、第１の導電部材と第２の導電部材を、Ｓｎ及びＢｉを含有するはんだを用いて接合する方法を提供する。この方法は、
前記第１の導電部材と前記第２の導電部材の少なくとも一方を、Ｃｕ、Ｎｉ、Ｓｎからなる第１金属元素グループから選択される少なくとも１つの金属元素であるＸと、Ａｇ、Ａｕ、Ｍｇ、Ｒｈ、Ｚｎ、Ｓｂ、Ｃｏ、Ｌｉ、Ａｌからなる第２金属元素グループから選択される少なくとも１つの金属元素であるＹとの合金で形成し、
前記第１の導電部材と前記第２の導電部材を、前記はんだを介して位置合わせして加熱処理する。 In another aspect, a method of joining a first conductive member and a second conductive member using a solder containing Sn and Bi is provided. This method
At least one of the first conductive member and the second conductive member is at least one metal element selected from the first metal element group consisting of Cu, Ni, and Sn, and Ag, Au, Mg, Formed of an alloy with Y, which is at least one metal element selected from the second metal element group consisting of Rh, Zn, Sb, Co, Li, and Al;
The first conductive member and the second conductive member are aligned and heat-treated through the solder.

また別の側面では、半導体チップをＳｎ及びＢｉを含有するはんだを用いて回路基板に実装する半導体装置の製造方法を提供する。この方法は、
前記回路基板上の第１電極と、前記第１電極と接合されることになる前記半導体チップの第２電極の少なくとも一方を、Ｃｕ、Ｎｉ、Ｓｎからなる第１金属元素グループから選択される少なくとも１つの金属Ｘと、Ａｇ、Ａｕ、Ｍｇ、Ｒｈ、Ｚｎ、Ｓｂ、Ｃｏ、Ｌｉ、Ａｌからなる第２金属元素グループから選択される少なくとも１つの金属Ｙとの合金で形成し、
前記第１電極と前記第２電極を、前記はんだを介して位置合わせして加熱処理する。 In another aspect, there is provided a method for manufacturing a semiconductor device in which a semiconductor chip is mounted on a circuit board using solder containing Sn and Bi. This method
At least one of the first electrode on the circuit board and the second electrode of the semiconductor chip to be bonded to the first electrode is at least selected from the first metal element group consisting of Cu, Ni, and Sn. An alloy of one metal X and at least one metal Y selected from the second metal element group consisting of Ag, Au, Mg, Rh, Zn, Sb, Co, Li, Al,
The first electrode and the second electrode are aligned and heat-treated through the solder.

上述したはんだ接合方法により、はんだ接合の信頼性が向上する。また、このようなはんだ接合を用いて製造された半導体装置の動作の信頼性、歩留まりが向上する。 The reliability of solder joint is improved by the solder joint method described above. In addition, the operation reliability and yield of a semiconductor device manufactured using such solder joints are improved.

従来のＳｎＢｉ系はんだ接合の問題点を説明するための図である。It is a figure for demonstrating the problem of the conventional SnBi type solder joint. 実施形態におけるＳｎＢｉ系はんだ接合の原理を説明するための図である。It is a figure for demonstrating the principle of SnBi type | system | group solder joining in embodiment. ＳｎＢｉはんだペーストを用いる接合例であり、加熱前の状態を示す図である。It is a joining example using SnBi solder paste, and is a figure which shows the state before a heating. ＳｎＢｉはんだペーストを用いる接合例であり、加熱後の状態を示す図である。It is a joining example using SnBi solder paste, and is a figure which shows the state after a heating. 実施例及び比較例の接続抵抗変化率の分布を示す図である。It is a figure which shows distribution of the connection resistance change rate of an Example and a comparative example. ＳｎＢｉはんだバンプを用いる接合例であり、加熱前の状態を示す図である。It is a joining example using a SnBi solder bump, and is a figure which shows the state before a heating. ＳｎＢｉはんだバンプを用いる接合例であり、加熱後の状態を示す図である。It is a joining example using a SnBi solder bump, and is a figure which shows the state after a heating.

図２は、実施形態におけるＳｎＢｉ系はんだ接合の原理を説明するための図である。第１の導電部材１１と、第２の導電部材１４を、ＳｎＢｉ粉末１３を含有するはんだペースト１２で接合する場合を説明する。 FIG. 2 is a view for explaining the principle of SnBi solder joint in the embodiment. The case where the 1st conductive member 11 and the 2nd conductive member 14 are joined by the solder paste 12 containing SnBi powder 13 is demonstrated.

第１の導電部材１１は、たとえば図示しない回路基板上に設けられた外部電極である。この第１の導電部材１１上にはんだペースト１２を塗布し、その上に第２の導電部材１４を位置合わせする。第２の導電部材１４は、たとえば半導体チップなどの電子部品に設けられた電極端子である。 The first conductive member 11 is, for example, an external electrode provided on a circuit board (not shown). The solder paste 12 is applied on the first conductive member 11, and the second conductive member 14 is aligned thereon. Second conductive member 14 is an electrode terminal provided on an electronic component such as a semiconductor chip.

ＳｎＢｉ系はんだ材料（図２の例では、はんだペースト１２）と直接接触する第１の導電部材１１と第２の導電部材１４の少なくとも一方は、Ｘ−Ｙで表記される合金で形成される。金属Ｘは、Ｃｕ、Ｎｉ、Ｓｎからなるグループから選択される少なくとも１つの金属元素である。金属Ｙは、Ａｇ、Ａｕ、Ｍｇ、Ｒｈ、Ｚｎ、Ｓｂ、Ｃｏ、Ｌｉ、Ａｌからなるグループから選択される少なくとも１つの金属元素である。第１の金属元素グループに含まれる元素は、はんだペースト１２中のＳｎと反応して合金を形成する金属である。第２の金属元素グループに含まれる金属は、はんだペースト１２中のＢｉと反応して、Ｘ−Ｙ合金中にＢｉを取り込み（拡散させ）、共晶を構成することのできる金属材料である。 At least one of the first conductive member 11 and the second conductive member 14 in direct contact with the SnBi-based solder material (solder paste 12 in the example of FIG. 2) is formed of an alloy represented by XY. The metal X is at least one metal element selected from the group consisting of Cu, Ni, and Sn. The metal Y is at least one metal element selected from the group consisting of Ag, Au, Mg, Rh, Zn, Sb, Co, Li, and Al. An element included in the first metal element group is a metal that reacts with Sn in the solder paste 12 to form an alloy. The metal contained in the second metal element group is a metal material that can react with Bi in the solder paste 12 to incorporate (diffuse) Bi into the XY alloy and constitute a eutectic.

図２（Ａ）の例では、第１の導電部材１１をＸ−Ｙ合金、たとえばＣｕ−Ａｇ合金で構成し、第２の導電部材１４を任意の金属材料、たとえばＳｎＢｉ合金で構成する。第１のＸ−Ｙ合金の例としては、２元系合金として、Ｃｕ−18Ａｇ、Ｃｕ−2.3Ａｌ、Ｃｕ−10Ｚｎなどが挙げられる。３元系Ｘ−Ｙ合金として、97Ｃｕ−1Ｚｎ−2Ｎｉがあり、４元系Ｘ−Ｙ合金として、85Ｃｕ−5Ｓｎ−4Ｚｎ−1Ｎｉ、87Ｃｕ−6Ｓｎ−6Ｚｎ−1Ｎｉ、60Ｃｕ−1Ｓｎ−38Ｚｎ−1Ｎｉ、97.7Ｃｕ−1.3Ｓｎ−0.3Ｚｎ−0.7Ｎｉなどが挙げられる。 In the example of FIG. 2A, the first conductive member 11 is made of an XY alloy, for example, a Cu-Ag alloy, and the second conductive member 14 is made of an arbitrary metal material, for example, an SnBi alloy. Examples of the first XY alloy include Cu-18Ag, Cu-2.3Al, and Cu-10Zn as binary alloys. As the ternary XY alloy, there is 97Cu-1Zn-2Ni, and as the quaternary XY alloy, 85Cu-5Sn-4Zn-1Ni, 87Cu-6Sn-6Zn-1Ni, 60Cu-1Sn-38Zn-1Ni, 97.7Cu-1.3Sn-0.3Zn-0.7Ni etc. are mentioned.

図２（Ａ）のように、第１の導電部材１１と第２の導電部材１４を、ＳｎＢｉ系はんだペースト１２を介して位置合わせし、図２（Ｂ）のように、加熱処理する。加熱処理温度は、ＳｎＢｉ系はんだペーストの共晶温度（約１３８℃）以上であって、ＢｉがＸ−Ｙ合金母材中に拡散する温度、すなわち金属Ｙと反応する温度である。Ｘ−Ｙの組成にもよるが、一例として、１３８℃〜２００℃の範囲とする。あるいは、第１の加熱温度（はんだペーストの共晶温度以上である１３８℃〜２００℃）ではんだを溶融させた後、第２の加熱温度８０℃〜１３５℃で、ＢｉをＸ−Ｙ合金母材中に拡散（すなわち金属Ｙと反応）させるプロセスを取ってもよい。加熱処理は、たとえば、はんだペースト１２を介して位置合わせがされた第１の導電部材１１と第２の導電部材１４の全体を、N2リフロー炉に入れて加熱する。加熱により、第２の導電部材１４とはんだペースト１２が溶融してＳｎ−Ｂｉ合金の接続電極１５が形成されるとともに、第１の導電部材１１の界面にＣｕ−Ｓｎ界面層１６が形成される。 As shown in FIG. 2A, the first conductive member 11 and the second conductive member 14 are aligned via the SnBi-based solder paste 12, and heat treatment is performed as shown in FIG. The heat treatment temperature is equal to or higher than the eutectic temperature (about 138 ° C.) of the SnBi solder paste, and is the temperature at which Bi diffuses into the XY alloy base material, that is, the temperature at which the metal Y reacts. Although it depends on the composition of XY, as an example, the range is 138 ° C to 200 ° C. Alternatively, after melting the solder at the first heating temperature (138 ° C. to 200 ° C. which is equal to or higher than the eutectic temperature of the solder paste), Bi is added to the XY alloy mother at the second heating temperature of 80 ° C. to 135 ° C. A process of diffusing into the material (ie, reacting with metal Y) may be taken. In the heat treatment, for example, the entire first conductive member 11 and second conductive member 14 aligned with each other via the solder paste 12 are heated in an N2 reflow furnace. By heating, the second conductive member 14 and the solder paste 12 are melted to form the Sn—Bi alloy connection electrode 15, and the Cu—Sn interface layer 16 is formed at the interface of the first conductive member 11. .

ＳｎＢｉ系はんだペースト１２では、加熱により、まずＳｎが拡散する。拡散したＳｎは、母材であるＸ−Ｙ合金の金属Ｘと反応して、第１の導電部材１１の界面に、Ｓｎ−Ｘで表記される合金の界面層（図２の例ではＣｕ−Ｓｎ界面層）１６を形成する。この時点で、第１の導電部材１１と第２導電部材１４とは、融着される状態となっている。 In the SnBi solder paste 12, Sn is first diffused by heating. The diffused Sn reacts with the metal X of the XY alloy that is the base material, and an interface layer of the alloy represented by Sn—X (Cu— in the example of FIG. 2) is formed on the interface of the first conductive member 11. Sn interface layer) 16 is formed. At this time, the first conductive member 11 and the second conductive member 14 are in a fused state.

図２（Ｃ）に示すように、さらに加熱を続けると、はんだ中のＢｉが、Ｘ−Ｙ合金中の金属Ｙの影響を受けて、Ｃｕ−Ｓｎ界面層１６の粒界を通って、第１の導電部材１１の表面に到達する。Ｂｉは金属Ｙとの反応によってＸ−Ｙ合金中に取り込まれ、拡散する。取り込まれたＢｉは、Ｘ、Ｙと共融混合物を構成し、冷却されたときに共晶組成となるＸ−Ｙ−Ｂｉ合金１９を形成する。図２の例では、ＢｉがＣｕ−Ａｇ合金のＡｇと反応してＣｕ−Ａｇ合金中に取り込まれ、共晶組成のＣｕ−Ａｇ−Ｂｉ合金１９が形成される。 As shown in FIG. 2C, when the heating is further continued, Bi in the solder is affected by the metal Y in the XY alloy, passes through the grain boundary of the Cu—Sn interface layer 16, It reaches the surface of one conductive member 11. Bi is taken into the XY alloy by reaction with the metal Y and diffuses. The incorporated Bi constitutes a eutectic mixture with X and Y, and forms an XY-Bi alloy 19 having a eutectic composition when cooled. In the example of FIG. 2, Bi reacts with Ag of the Cu—Ag alloy and is taken into the Cu—Ag alloy to form a Cu—Ag—Bi alloy 19 having a eutectic composition.

このように、はんだペースト１２中のＢｉを、Ｃｕ−Ｓｎ界面層１６の粒界からＸ−Ｙ合金中に拡散させることにより、Ｃｕ−Ｓｎ界面層１６上にＢｉが偏析するのを防止することができる。結果として、はんだ接合部の耐衝撃性が向上する。なお、Ｘ−Ｙ−Ｂｉ合金中のＢｉの量は、５wt%以下であることが望ましい。５wt％を超えると接合強度が低下するおそれがあるからである。さらに望ましくは、Ｂｉ量は、０．５wt%≦Ｂｉ≦５wt%である。Ｘ−Ｙ−Ｂｉ合金中のＢｉ量が０．５wt%より少ないと、ＳｎＣｕ界面層１６上にＢｉが偏析するおそれがあるからである。これにより、信頼性の高いはんだ接合を実現することができる。 Thus, Bi is prevented from being segregated on the Cu—Sn interface layer 16 by diffusing Bi in the solder paste 12 from the grain boundary of the Cu—Sn interface layer 16 into the XY alloy. Can do. As a result, the impact resistance of the solder joint is improved. The amount of Bi in the XY-Bi alloy is desirably 5 wt% or less. This is because if it exceeds 5 wt%, the bonding strength may decrease. More preferably, the Bi amount is 0.5 wt% ≦ Bi ≦ 5 wt%. This is because if the amount of Bi in the XY-Bi alloy is less than 0.5 wt%, Bi may segregate on the SnCu interface layer 16. Thereby, a highly reliable solder joint is realizable.

図３及び図４は、図２の手法を半導体装置の製造に適用した実施例１の構成を示す。実施例１では、はんだバンプ３５を有する半導体チップ３０を、ＳｎＢｉ系はんだペースト２４を介してプリント回路基板２０上の電極２１に接続する。はんだペースト２４は、Ｓｎ−58Ｂｉ系のはんだペーストであり、はんだ粒径２５〜４５μｍのはんだ粒子が９０wt%以上を占めている。フラックス含有率は９．５wt%である。 3 and 4 show the configuration of the first embodiment in which the method of FIG. 2 is applied to the manufacture of a semiconductor device. In the first embodiment, the semiconductor chip 30 having the solder bumps 35 is connected to the electrode 21 on the printed circuit board 20 through the SnBi solder paste 24. The solder paste 24 is a Sn-58Bi solder paste, and solder particles having a solder particle size of 25 to 45 μm occupy 90 wt% or more. The flux content is 9.5 wt%.

このはんだペースト２４を、スクリーン印刷により、プリント回路基板２０上の電極２１に塗布する。より詳しくは、外部接続用の電極２１は、プリント配線板２２の図示しない多層配線に電気的に接続されている。プリント配線板２２の表面は、電極２１を除いてソルダーレジスト２３で被覆されている。電極２１に対応する位置に開口を有するマスク（不図示）を用いて、スキージによりハンダペースト２４を印刷する。 This solder paste 24 is applied to the electrodes 21 on the printed circuit board 20 by screen printing. More specifically, the external connection electrode 21 is electrically connected to a multilayer wiring (not shown) of the printed wiring board 22. The surface of the printed wiring board 22 is covered with a solder resist 23 except for the electrodes 21. The solder paste 24 is printed with a squeegee using a mask (not shown) having an opening at a position corresponding to the electrode 21.

一方、半導体チップ３０は、半導体基板３２上に素子、配線等と絶縁膜とが交互に積層された積層部３３を有する。半導体基板３２側からみた積層部の最上層に、回路基板との接続を取るための電極２１が形成され、電極２１上にシード層３６を介してＳｎＢｉはんだバンプ３５が形成されている。ＳｉＢｉはんだバンプ３５は、たとえば電極２１を露出するようにパッシベーション膜３４を設け、Ｃｕシード層３６を形成した後に電界メッキ等によりＳｎＢｉ層を形成し、不要な部分のＳｎＢｉ層及びＣｕシード層を除去してリフローすることにより形成される。 On the other hand, the semiconductor chip 30 has a stacked portion 33 in which elements, wirings, and insulating films are alternately stacked on a semiconductor substrate 32. An electrode 21 for connecting to the circuit board is formed on the uppermost layer of the stacked portion as viewed from the semiconductor substrate 32 side, and an SnBi solder bump 35 is formed on the electrode 21 via a seed layer 36. For example, the SiBi solder bump 35 is provided with a passivation film 34 so as to expose the electrode 21, and after forming a Cu seed layer 36, an SnBi layer is formed by electroplating or the like, and unnecessary portions of the SnBi layer and the Cu seed layer are removed. And formed by reflowing.

実施例１で用いた半導体チップ３０は、サイズが８．５×８．５ｍｍ、周辺に約１２０個のＳｎ−58Ｂｉはんだバンプ３５を配置したものである。一方、プリント回路基板２０は、４０×４０ｍｍのＦＲ−４基板であり、半導体チップ３０のはんだバンプ３５と対応する位置にＣｕ−15Ａｇ電極２１を配置したものである。半導体チップ３０を、ＳｎＢｉバンプ電極がプリント回路基板２０と向き合うようにチップマウンターで保持し、印刷されたはんだペースト２４上に搭載した後、Ｎ2リフロー炉に搬送する。 The semiconductor chip 30 used in Example 1 has a size of 8.5 × 8.5 mm, and about 120 Sn-58Bi solder bumps 35 are arranged around the periphery. On the other hand, the printed circuit board 20 is a 40 × 40 mm FR-4 board in which the Cu-15Ag electrodes 21 are arranged at positions corresponding to the solder bumps 35 of the semiconductor chip 30. The semiconductor chip 30 is held by a chip mounter so that the SnBi bump electrode faces the printed circuit board 20, mounted on the printed solder paste 24, and then transferred to an N2 reflow furnace.

図４は、リフロー加熱後のはんだ接合構造を有する半導体装置１の概略構成図である。はんだ接合のためのＮ2リフローのプリヒート条件は、温度１００〜１２０℃を９０〜１２０秒とした。ピーク条件は、１７０℃を５０〜６０秒とした。冷却速度は２〜３℃／ｓとした。リフロー処理により、はんだペースト２４とはんだバンプ３５は溶融し、冷却後にＳｎ−58Ｂｉ合金の接続電極４５を構成する。はんだペースト２４に含まれるＳｎは、プリント回路基板２０のＣｕ−Ａｇ電極２１のＣｕ（第１金属元素グループから選択された金属元素）と合金を形成し、Ｃｕ−Ａｇ電極２１上にＣｕ−Ｓｎ界面層３６を形成する。一方、はんだペースト２４に含まれるＢｉの一部は、Ｃｕ−Ｓｎ界面層３６の粒界を通って、Ｃｕ−Ａｇ電極２１を構成するＣｕ−Ａｇ合金中に拡散させる。その結果、プリント回路基板２０上の電極２１は、冷却されたときに共晶組成のＣｕ−Ａｇ−Ｂｉ合金電極２９となる。ＳｎＢｉ接続電極４５、Ｃｕ−Ｓｎ界面層３６、共晶組成のＣｕ−Ａｇ−Ｂｉ合金電極２９で、はんだ接合構造２を構成する。この構成では、Ｂｉが粒界を通ってＣｕ−Ａｇ合金中に拡散するので、Ｃｕ−Ｓｎ界面層３６上に析出することが防止される。 FIG. 4 is a schematic configuration diagram of the semiconductor device 1 having a solder joint structure after reflow heating. The preheating conditions for N2 reflow for solder joining were set to a temperature of 100 to 120 ° C. for 90 to 120 seconds. The peak condition was 170 ° C. for 50 to 60 seconds. The cooling rate was 2-3 ° C./s. The solder paste 24 and the solder bumps 35 are melted by the reflow process, and the Sn-58Bi alloy connection electrode 45 is formed after cooling. Sn contained in the solder paste 24 forms an alloy with Cu (a metal element selected from the first metal element group) of the Cu—Ag electrode 21 of the printed circuit board 20, and Cu—Sn is formed on the Cu—Ag electrode 21. The interface layer 36 is formed. On the other hand, part of Bi contained in the solder paste 24 passes through the grain boundary of the Cu—Sn interface layer 36 and diffuses into the Cu—Ag alloy constituting the Cu—Ag electrode 21. As a result, the electrode 21 on the printed circuit board 20 becomes a eutectic Cu-Ag-Bi alloy electrode 29 when cooled. The SnBi connection electrode 45, the Cu—Sn interface layer 36, and the eutectic Cu—Ag—Bi alloy electrode 29 constitute the solder joint structure 2. In this configuration, Bi diffuses through the grain boundary and into the Cu—Ag alloy, so that precipitation on the Cu—Sn interface layer 36 is prevented.

このようにして形成した半導体装置１を用いて、基板３２側の引き出し配線（不図示）を用いて、はんだ接合構造２の導通試験を行った。試験の結果、全てのはんだ接合構造において導通していることが確認できた。さらに、落下高さ１．６ｍ、基板歪み量４０００μεを１サイクルとし、これを５０サイクル繰り返す落下衝撃試験を行った。 Using the semiconductor device 1 formed as described above, a continuity test of the solder joint structure 2 was performed using a lead-out wiring (not shown) on the substrate 32 side. As a result of the test, it was confirmed that all the solder joint structures are conductive. Further, a drop impact test was performed in which a drop height of 1.6 m and a substrate strain amount of 4000 με was set as one cycle, and this was repeated for 50 cycles.

図５は、実施例１、後述する実施例２、比較例１、比較例２の落下衝撃試験の結果を示す図である。各例において、５０サイクルにわたる接続抵抗変化（％）の分布を示している。図５に示すように、実施例１では、５０サイクル終了後でも、半導体装置１の接続抵抗変化率は＋３％に抑えられている。また、はんだ接合部の断面ＳＥＭ／ＥＰＭＡ解析を行った結果、いずれのはんだ接合部のＣｕ−Ｓｎ界面層３６上にもＢｉの偏析は認められず、Ｃｕ−15Ａｇ電極内部に微細なＢｉが分散析出していることを確認した。 FIG. 5 is a diagram showing the results of the drop impact test of Example 1, Example 2, which will be described later, Comparative Example 1, and Comparative Example 2. In each example, the distribution of connection resistance change (%) over 50 cycles is shown. As shown in FIG. 5, in Example 1, the connection resistance change rate of the semiconductor device 1 is suppressed to + 3% even after the end of 50 cycles. Moreover, as a result of the cross-sectional SEM / EPMA analysis of the solder joint, Bi segregation was not observed on the Cu—Sn interface layer 36 of any solder joint, and fine Bi was dispersed inside the Cu-15Ag electrode. It was confirmed that it was precipitated.

実施例１のプリント回路基板２０に形成する電極２１を、Ｃｕ−15Ａｇ電極に代えて、Ｃｕ−10Ｚｎ電極とした。実施例１と同様の条件で半導体装置を作製し、導通測定および落下衝撃試験を実施した。その結果、図５に示すように、落下衝撃５０サイクル後の接続抵抗値は＋４％であった。このように、実施例１、実施例２を通して、本発明の構成による半導体装置１では、５０サイクル後の接続抵抗変化率を＋５％以下に抑制できることがわかった。また、実施例２の構成ではんだ接合部の断面ＳＥＭ／ＥＰＭＡ解析を行った結果、いずれのはんだ接合部のＣｕ−Ｓｎ界面層３６上にもＢｉの偏析は認められず、Ｃｕ−10Ｚｎ電極内部に微細なＢｉが分散析出していることが確認された。 Instead of the Cu-15Ag electrode, the electrode 21 formed on the printed circuit board 20 of Example 1 was a Cu-10Zn electrode. A semiconductor device was manufactured under the same conditions as in Example 1, and continuity measurement and a drop impact test were performed. As a result, as shown in FIG. 5, the connection resistance value after 50 cycles of the drop impact was + 4%. Thus, it was found that through Example 1 and Example 2, in the semiconductor device 1 according to the configuration of the present invention, the connection resistance change rate after 50 cycles can be suppressed to + 5% or less. Further, as a result of the cross-sectional SEM / EPMA analysis of the solder joint portion in the configuration of Example 2, no segregation of Bi was observed on the Cu-Sn interface layer 36 of any solder joint portion, and the inside of the Cu-10Zn electrode It was confirmed that fine Bi was dispersed and precipitated.

［比較例１］
実施例１のプリント回路基板２０上の電極２１を、Ｃｕ−15Ａｇ電極に代えて、Ｃｕ電極を用いて半導体装置を作製し、実施例１と同様にして導通測定及び落下衝撃試験を実施した。その結果、３サイクル後にすでに接続抵抗値の上昇が見られ、図５に示すように、５０サイクル終了後の接続抵抗変化率が＋３０％と実施例１の１０倍にもなることがわかった。また、はんだ接合部の断面ＳＥＭ／ＥＰＭＡ解析を行った結果、いずれのはんだ接合部のＣｕ−Ｓｎ界面層上にＢｉが層状に偏析しており、同箇所にてクラックが発生していることが確認された。 [Comparative Example 1]
A semiconductor device was fabricated using a Cu electrode instead of the Cu-15Ag electrode for the electrode 21 on the printed circuit board 20 of Example 1, and a continuity measurement and a drop impact test were performed in the same manner as in Example 1. As a result, it was found that the connection resistance value was already increased after 3 cycles, and as shown in FIG. 5, the connection resistance change rate after the end of 50 cycles was + 30%, 10 times that of Example 1. In addition, as a result of cross-sectional SEM / EPMA analysis of the solder joint, Bi is segregated in a layered manner on the Cu-Sn interface layer of any solder joint, and cracks are generated at the same location. confirmed.

［比較例２］
実施例１のプリント回路基板２０の電極２１として、Ｃｕ−15Ａｇ電極でなく、Ａｕ／Ｎｉ電極（Ｎｉ電極上にＡｕめっきをしたもの）を用いて実施例１と同様の条件で半導体装置を作製し、実施例１と同様にして導通測定及び落下衝撃試験を実施した。その結果、落下衝撃試験５サイクル後にすでに接続抵抗値の上昇が見られ、図５に示すように、５０サイクル終了後の接続抵抗変化率（％）は、実施例１の１２倍、実施例２の９倍にもなることがわかった。また、はんだ接合部の断面ＳＥＭ／ＥＰＭＡ解析を行った結果、いずれのはんだ接合部のＡｕ−Ｓｎ界面層上にＢｉが層状に偏析しており、同箇所にてクラックが発生していることが確認された。 [Comparative Example 2]
A semiconductor device is manufactured under the same conditions as in Example 1 by using not an Cu-15Ag electrode as an electrode 21 of the printed circuit board 20 of Example 1 but also an Au / Ni electrode (Ni plated on Au electrode). Then, the continuity measurement and the drop impact test were performed in the same manner as in Example 1. As a result, the connection resistance value has already increased after 5 cycles of the drop impact test. As shown in FIG. 5, the connection resistance change rate (%) after the end of 50 cycles is 12 times that of Example 1, and Example 2 It turned out to be nine times as much. Moreover, as a result of the cross-sectional SEM / EPMA analysis of the solder joint, Bi is segregated in a layered manner on the Au—Sn interface layer of any solder joint, and cracks are generated at the same location. confirmed.

［変形例］
図６及び図７は、実施例１の変形例を示す図である。実施例１では、ＳｎＢｉ系はんだペースト２４を介して、半導体チップ３０のはんだバンプ３５をプリント回路基板２０の電極２１に接合した。変形例では、はんだペーストを用いずに、半導体チップ６０のはんだバンプ６５を直接、回路基板５０上の電極５１に接続する。この場合、半導体チップ６０の接続電極（パッド電極またはアンダーバンプメタル）３１が第２の導電部材となり、はんだバンプ６５によって、第１の導電部材である回路基板側の電極５０に接続される。変形例では、柱状のはんだバンプ６５としているが、この例に限られず、実施例１と同様にボール状のはんだバンプであってもよい。 [Modification]
6 and 7 are diagrams showing a modification of the first embodiment. In Example 1, the solder bumps 35 of the semiconductor chip 30 were joined to the electrodes 21 of the printed circuit board 20 via the SnBi solder paste 24. In the modification, the solder bump 65 of the semiconductor chip 60 is directly connected to the electrode 51 on the circuit board 50 without using the solder paste. In this case, the connection electrode (pad electrode or under bump metal) 31 of the semiconductor chip 60 becomes the second conductive member, and is connected to the circuit board side electrode 50 which is the first conductive member by the solder bump 65. In the modification, the columnar solder bumps 65 are used. However, the present invention is not limited to this example, and ball-shaped solder bumps may be used as in the first embodiment.

実施例１と同様に、半導体チップ６０は、半導体基板６２と、素子、配線等と絶縁膜とが交互に積層された積層部６３とを有する。積層部６３の半導体基板６２からみた最上層に外部接続用の電極３１が形成され、電極３１を除く積層部６３の表面はパッシベーション膜６４で保護されている。電極３１上にＣｕシード層３６を介してＳｎＢｉ柱状バンプ６５が形成されている。 Similar to the first embodiment, the semiconductor chip 60 includes a semiconductor substrate 62 and stacked portions 63 in which elements, wirings, and the like and insulating films are alternately stacked. The external connection electrode 31 is formed on the uppermost layer of the stacked portion 63 as viewed from the semiconductor substrate 62, and the surface of the stacked portion 63 except the electrode 31 is protected by a passivation film 64. An SnBi columnar bump 65 is formed on the electrode 31 via a Cu seed layer 36.

プリント回路基板５０は、プリント配線板５２の最上層に形成された外部接続用のＣｕ−Ａｇ電極５１を有する。プリント配線板５２の表面は、電極５１を除いて、たとえばエポキシ樹脂等の絶縁層５３で被覆されている。半導体チップ６０のＳｎＢｉはんだバンプ６５を、プリント回路基板５０の電極５１上に直接位置合わせして配置する。この状態でリフロー炉に搬送し、加熱処理する。 The printed circuit board 50 includes an external connection Cu—Ag electrode 51 formed on the uppermost layer of the printed wiring board 52. The surface of the printed wiring board 52 is covered with an insulating layer 53 such as an epoxy resin except for the electrodes 51. The SnBi solder bumps 65 of the semiconductor chip 60 are arranged in direct alignment on the electrodes 51 of the printed circuit board 50. In this state, it is conveyed to a reflow furnace and heat-treated.

図７に示すように、加熱処理により、ＳｎＢｉはんだバンプ６５が溶融して、プリント回路基板５０の電極５９上に融着される。このとき、ＳｎＢｉはんだバンプに含まれるＳｎと、プリント回路基板５０の電極５１を構成するＣｕ−Ａｇ合金の第１金属元素であるＣｕとが、電極界面にＣｕ−Ｓｎ界面層６６を形成する。また、ＳｎＢｉはんだバンプに含まれるＢｉが、Ｃｕ−Ｓｎ界面層６６の粒界を通って電極５１のＣｕ−Ａｇ合金中に拡散し、冷却されたときに共晶組成のＣｕ−Ａｇ−Ｂｉ合金電極５９を構成する。溶融、冷却後のＳｎＢｉ接続電極（バンプ電極）６７、Ｃｕ−Ｓｎ界面層６６、共晶組成のＣｕ−Ａｇ−Ｂｉ合金電極５９で、はんだ接合構造７５を構成する。はんだ接合構造７５では、Ｃｕ−Ｓｎ界面層６６上のＢｉ偏析が抑制され、接合信頼性の向上が実現される。 As shown in FIG. 7, the SnBi solder bumps 65 are melted by the heat treatment and fused onto the electrodes 59 of the printed circuit board 50. At this time, Sn contained in the SnBi solder bump and Cu, which is the first metal element of the Cu—Ag alloy constituting the electrode 51 of the printed circuit board 50, form a Cu—Sn interface layer 66 at the electrode interface. Further, Bi contained in the SnBi solder bumps diffuses into the Cu-Ag alloy of the electrode 51 through the grain boundary of the Cu-Sn interface layer 66 and, when cooled, the eutectic composition Cu-Ag-Bi alloy. The electrode 59 is configured. The SnBi connection electrode (bump electrode) 67 after melting and cooling, the Cu—Sn interface layer 66, and the Cu—Ag—Bi alloy electrode 59 having a eutectic composition constitute a solder joint structure 75. In the solder joint structure 75, Bi segregation on the Cu—Sn interface layer 66 is suppressed, and improvement in joint reliability is realized.

以上の説明に対し、以下の付記を提示する。
（付記１）
半導体チップと、前記半導体チップを搭載する回路基板と、前記半導体チップと前記回路基板を電気的に接続する接続電極とを有する半導体装置において、
前記接続電極はＳｎとＢｉの合金であり、
前記接続電極と接合される前記回路基板の第１電極と、前記接続電極と接合される前記半導体チップの第２電極の少なくとも一方が、Ｂｉ、Ｘ、Ｙで構成される共晶組成の合金で構成され、
前記Ｘは、Ｃｕ、Ｎｉ、Ｓｎからなる金属元素グループから選択される少なくとも１つの金属元素であり、
前記Ｙは、Ａｇ、Ａｕ、Ｍｇ、Ｒｈ、Ｚｎ、Ｓｂ、Ｃｏ、Ｌｉ、Ａｌからなる金属元素グループから選択される少なくとも１つの金属元素であることを特徴とする半導体装置。
（付記２）
前記Ｂｉ、Ｘ、Ｙで構成される合金のＢｉ量は５wt%以下であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記Ｂｉ、Ｘ、Ｙで構成される共晶組成の合金の界面に存在する界面層をさらに含み、前記界面層は、前記はんだ中のＳｎと前記Ｘとの合金層であることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
第１の導電部材と第２の導電部材を、Ｓｎ及びＢｉを含有するはんだを用いて接合する方法において、
前記第１の導電部材と前記第２の導電部材の少なくとも一方を、Ｃｕ、Ｎｉ、Ｓｎからなる第１金属元素グループから選択される少なくとも１つの金属元素であるＸと、Ａｇ、Ａｕ、Ｍｇ、Ｒｈ、Ｚｎ、Ｓｂ、Ｃｏ、Ｌｉ、Ａｌからなる第２金属元素グループから選択される少なくとも１つの金属元素であるＹとの合金で形成し、
前記第１の導電部材と前記第２の導電部材を、前記はんだを介して位置合わせして加熱処理する
ことを特徴とするはんだ接合方法。
（付記５）
前記加熱は、前記はんだ中のＢｉを前記Ｘ、Ｙの合金中に拡散させる工程を含むことを特徴とする付記４に記載のはんだ接合方法。
（付記６）
半導体チップをＳｎ及びＢｉを含有するはんだを用いて回路基板に実装する半導体装置の製造方法であって、
前記回路基板上の第１電極と、前記第１電極と接合されることになる前記半導体チップの第２電極の少なくとも一方を、Ｃｕ、Ｎｉ、Ｓｎからなる第１金属元素グループから選択される少なくとも１つの金属Ｘと、Ａｇ、Ａｕ、Ｍｇ、Ｒｈ、Ｚｎ、Ｓｂ、Ｃｏ、Ｌｉ、Ａｌからなる第２金属元素グループから選択される少なくとも１つの金属Ｙとの合金で形成し、
前記第１電極と前記第２電極を、前記はんだを介して位置合わせして加熱処理する、
ことを特徴とする半導体装置の製造方法。
（付記７）
前記加熱は、前記はんだ中のＢｉを、前記ＸとＹの合金中に拡散させる工程を含むことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記はんだは、ＳｎとＢｉを含有するはんだペーストであり、前記はんだペーストを前記回路基板の第１電極上に配置する工程をさらに含むことを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記はんだは、前記半導体チップに設けられたはんだバンプであり、前記はんだバンプを前記回路基板の第１電極上に位置合わせして、前記加熱することにより、前記はんだバンプ中のＢｉを前記第１電極中に拡散させることを特徴とする付記７に記載の半導体装置の製造方法。 The following notes are presented for the above explanation.
(Appendix 1)
In a semiconductor device having a semiconductor chip, a circuit board on which the semiconductor chip is mounted, and a connection electrode that electrically connects the semiconductor chip and the circuit board,
The connection electrode is an alloy of Sn and Bi,
At least one of the first electrode of the circuit board to be joined to the connection electrode and the second electrode of the semiconductor chip to be joined to the connection electrode is an alloy having a eutectic composition composed of Bi, X, and Y. Configured,
X is at least one metal element selected from the metal element group consisting of Cu, Ni, and Sn;
Y is at least one metal element selected from a metal element group consisting of Ag, Au, Mg, Rh, Zn, Sb, Co, Li, and Al.
(Appendix 2)
The semiconductor device according to appendix 1, wherein the Bi content of the alloy composed of Bi, X, and Y is 5 wt% or less.
(Appendix 3)
It further includes an interface layer that exists at the interface of the eutectic alloy composed of Bi, X, and Y, and the interface layer is an alloy layer of Sn and X in the solder. The semiconductor device according to appendix 1 or 2.
(Appendix 4)
In the method of joining the first conductive member and the second conductive member using solder containing Sn and Bi,
At least one of the first conductive member and the second conductive member is at least one metal element selected from the first metal element group consisting of Cu, Ni, and Sn, and Ag, Au, Mg, Formed of an alloy with Y, which is at least one metal element selected from the second metal element group consisting of Rh, Zn, Sb, Co, Li, and Al;
A solder joining method, wherein the first conductive member and the second conductive member are aligned and heat-treated through the solder.
(Appendix 5)
The soldering method according to appendix 4, wherein the heating includes a step of diffusing Bi in the solder into the alloy of X and Y.
(Appendix 6)
A method of manufacturing a semiconductor device in which a semiconductor chip is mounted on a circuit board using solder containing Sn and Bi,
At least one of the first electrode on the circuit board and the second electrode of the semiconductor chip to be bonded to the first electrode is at least selected from the first metal element group consisting of Cu, Ni, and Sn. An alloy of one metal X and at least one metal Y selected from the second metal element group consisting of Ag, Au, Mg, Rh, Zn, Sb, Co, Li, Al,
The first electrode and the second electrode are aligned and heat-treated through the solder,
A method for manufacturing a semiconductor device.
(Appendix 7)
The method of manufacturing a semiconductor device according to appendix 6, wherein the heating includes a step of diffusing Bi in the solder into the alloy of X and Y.
(Appendix 8)
The method of manufacturing a semiconductor device according to appendix 7, wherein the solder is a solder paste containing Sn and Bi, and further includes a step of placing the solder paste on the first electrode of the circuit board.
(Appendix 9)
The solder is a solder bump provided on the semiconductor chip, and the solder bump is positioned on the first electrode of the circuit board and heated to thereby convert Bi in the solder bump into the first. The method for manufacturing a semiconductor device according to appendix 7, wherein the semiconductor device is diffused into an electrode.

液体の液質の調整が求められるシステム、たとえばコンピュータ水冷システム、自動販売機の冷却システム等に適用することができる。 The present invention can be applied to systems that require adjustment of liquid quality, such as computer water cooling systems and vending machine cooling systems.

１半導体装置
２、７５はんだ接合構造
１１、２１，５１第１導電部材（第１電極）
１２、２４はんだペースト
１３ＳｎＢｉ粉末
１４、３５、６１第２導電部材（第２電極）
１６、３６、６６界面層（Ｓｎ−Ｘ合金）
１９、２９、５９共晶組成のＢｉ−Ｘ−Ｙ合金電極
２０、５０回路基板
３０、６０半導体チップ
３５、６５はんだバンプ
４５、６７Ｓｎ−Ｂｉ合金（接続電極） DESCRIPTION OF SYMBOLS 1 Semiconductor device 2, 75 Solder joint structure 11, 21, 51 1st electroconductive member (1st electrode)
12, 24 Solder paste 13 SnBi powder 14, 35, 61 Second conductive member (second electrode)
16, 36, 66 Interface layer (Sn-X alloy)
19, 29, 59 Bi-XY alloy electrode 20, 50 of eutectic composition Circuit board 30, 60 Semiconductor chip 35, 65 Solder bump 45, 67 Sn-Bi alloy (connection electrode)

Claims

In a semiconductor device having a semiconductor chip, a circuit board on which the semiconductor chip is mounted, and a connection electrode that electrically connects the semiconductor chip and the circuit board,
The connection electrode is an alloy of Sn and Bi,
At least one of the first electrode of the circuit board to be joined to the connection electrode and the second electrode of the semiconductor chip to be joined to the connection electrode is an alloy having a eutectic composition composed of Bi, X, and Y. Configured,
X is any one of Cu, Ni, Cu—Ni, Cu—Sn, Ni—Sn, or Cu—Ni—Sn ,
Y is at least one metal element selected from a metal element group consisting of Ag, Au, Mg, Rh, Zn, Sb, Co, Li, and Al;
In the combination of X and Y, X reacts with Sn in the connection electrode to form an X-Sn alloy at the interface with the connection electrode, and Y reacts with Bi in the connection electrode. A semiconductor device characterized in that it is a combination capable of incorporating Bi into an XY alloy to form a eutectic.

The semiconductor device according to claim 1, wherein the Bi content of the alloy composed of Bi, X, and Y is 5 wt% or less.

The XY alloy includes Cu-18Ag, Cu-2.3Al, Cu-10Zn, 97Cu-1Zn-2Ni, 85Cu-5Sn-4Zn-1Ni, 87Cu-6Sn-6Zn-1Ni, 60Cu-1Sn-38Zn-1Ni, The semiconductor device according to claim 1, wherein the semiconductor device is selected from 97.7Cu-1.3Sn-0.3Zn-0.7Ni.

In the method of joining the first conductive member and the second conductive member using solder containing Sn and Bi,
At least one of the first conductive member and the second conductive member is made of X, Cu, Ni, Cu—Ni, Cu—Sn, Ni—Sn, or Cu—Ni—Sn , Ag, Formed of an alloy with Y that is at least one metal element selected from the second metal element group consisting of Au, Mg, Rh, Zn, Sb, Co, Li, and Al;
The first conductive member and the second conductive member are aligned and heat-treated through the solder,
A combination of X and Y, wherein the X reacts with Sn in the solder by the heating to form an X-Sn alloy at the interface with the solder, and the Y is heated by the heating A solder bonding method, characterized by being a combination capable of reacting with Bi in solder and diffusing the Bi into the XY alloy.

The XY alloy includes Cu-18Ag, Cu-2.3Al, Cu-10Zn, 97Cu-1Zn-2Ni, 85Cu-5Sn-4Zn-1Ni, 87Cu-6Sn-6Zn-1Ni, 60Cu-1Sn-38Zn-1Ni, The solder joining method according to claim 4, wherein the solder joining method is selected from 97.7Cu-1.3Sn-0.3Zn-0.7Ni.

A method of manufacturing a semiconductor device in which a semiconductor chip is mounted on a circuit board using solder containing Sn and Bi,
At least one of the first electrode on the circuit board and the second electrode of the semiconductor chip to be bonded to the first electrode is Cu, Ni, Cu-Ni, Cu-Sn, Ni-Sn, or Alloy of metal X which is any one of Cu—Ni—Sn and at least one metal Y selected from the second metal element group consisting of Ag, Au, Mg, Rh, Zn, Sb, Co, Li and Al Formed with
The first electrode and the second electrode are aligned and heat-treated through the solder,
A combination of X and Y, wherein the X reacts with Sn in the solder by the heating to form an X-Sn alloy at the interface with the solder, and the Y is heated by the heating A method of manufacturing a semiconductor device, wherein the semiconductor device is a combination capable of reacting with Bi in solder and diffusing Bi into the XY alloy.

The XY alloy includes Cu-18Ag, Cu-2.3Al, Cu-10Zn, 97Cu-1Zn-2Ni, 85Cu-5Sn-4Zn-1Ni, 87Cu-6Sn-6Zn-1Ni, 60Cu-1Sn-38Zn-1Ni, The method of manufacturing a semiconductor device according to claim 6, wherein the semiconductor device is selected from 97.7 Cu-1.3Sn-0.3Zn-0.7Ni.