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JP5621340B2 - Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device - Google Patents

Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device Download PDF

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Description

本発明は、半導体素子が形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域とを有する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法およびＳｉＣ半導体装置に関し、特に、トレンチゲートを有するＳｉＣ半導体装置の製造方法に適用すると好適である。   The present invention relates to a method for manufacturing a silicon carbide (hereinafter referred to as SiC) semiconductor device and a SiC semiconductor device having a cell region in which a semiconductor element is formed and an outer peripheral region provided with an outer peripheral breakdown voltage structure surrounding the cell region. It is suitable when applied to a method of manufacturing a SiC semiconductor device having a trench gate.

近年、高い破壊電界強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では破壊電界強度が高いため、大電流の制御を行うことができる。そのため、ハイブリッドカー用のモーターの制御への活用が期待されている。   In recent years, SiC has attracted attention as a power device material that can provide high breakdown field strength. Since the SiC semiconductor device has a high breakdown electric field strength, a large current can be controlled. For this reason, it is expected to be used for controlling motors for hybrid cars.

このようなＳｉＣ半導体装置として、セル領域にトレンチゲート構造の半導体素子が形成され、そのセル領域を囲むように外周耐圧領域を備えた構造がある（例えば特許文献１参照）。   As such an SiC semiconductor device, there is a structure in which a semiconductor element having a trench gate structure is formed in a cell region, and an outer peripheral withstand voltage region is provided so as to surround the cell region (for example, see Patent Document 1).

図７は、従来のＳｉＣ半導体装置の外周耐圧構造を示した断面図である。この図に示されるように、半導体基板の表面からｐ型ＳｉＣ層Ｊ１を貫通してｎ-型ドリフト層Ｊ２に達する凹部Ｊ３にて構成されたメサ構造が形成されている。メサ構造を構成する凹部Ｊ３のうちセル領域側（内周側）の側壁から底面に至るまでｐ型リサーフ層Ｊ４が形成され、そのｐ型リサーフ層Ｊ４を囲むように複数のｐ型ガードリング層Ｊ５が形成されている。そして、メサ構造を構成する凹部Ｊ３の外周側の側壁から底面に至るまでＥＱＲ構造を構成するためのｎ+型領域Ｊ６が備えられ、さらに、このｎ+型領域Ｊ６と電気的に接続されるアップドレイン電極Ｊ７がメサ構造よりも外周側に配置されている。このような構造により、外周耐圧構造が構成されている。 FIG. 7 is a cross-sectional view showing a peripheral breakdown voltage structure of a conventional SiC semiconductor device. As shown in this figure, a mesa structure is formed which is constituted by a recess J3 that reaches the n − type drift layer J2 from the surface of the semiconductor substrate through the p type SiC layer J1. A p-type resurf layer J4 is formed from the cell region side (inner peripheral side) side wall to the bottom surface of the recess J3 constituting the mesa structure, and a plurality of p-type guard ring layers are provided so as to surround the p-type resurf layer J4. J5 is formed. An n + type region J6 for configuring the EQR structure is provided from the outer peripheral side wall to the bottom surface of the recess J3 that configures the mesa structure, and is further electrically connected to the n + type region J6. The up drain electrode J7 is disposed on the outer peripheral side of the mesa structure. With such a structure, an outer peripheral pressure resistant structure is configured.

特開平１１−０７４５２４号公報Japanese Patent Laid-Open No. 11-074524

上記従来のＳｉＣ半導体装置の外周耐圧構造では、ｐ型リサーフ層Ｊ４をｐ型ＳｉＣ層Ｊ１に接続するために、メサ構造を構成する凹部Ｊ３の側壁にもｐ型リサーフ層Ｊ４を形成することになる。これにより、ｐ型リサーフ層Ｊ４とｐ型ＳｉＣ層Ｊ１とが同電位になるため、ｐ型リサーフ層Ｊ４の電位を安定させることが可能となる。このとき、凹部Ｊ３の側壁にｐ型リサーフ層Ｊ４が形成されるようにするために、ｐ型不純物を斜めイオン注入することが必要になる。そして、セル領域を囲むように形成される外周領域の全域に斜めイオン注入を行うことが必要であるため、半導体基板を例えば９０°ずつ回転させながら４回に分けて行うなど、斜めイオン注入を複数回実施しなければならない。このため、ＳｉＣ半導体装置の製造工程が複雑になるという問題がある。   In the peripheral breakdown voltage structure of the conventional SiC semiconductor device, in order to connect the p-type RESURF layer J4 to the p-type SiC layer J1, the p-type RESURF layer J4 is also formed on the side wall of the recess J3 constituting the mesa structure. Become. Thereby, since the p-type RESURF layer J4 and the p-type SiC layer J1 have the same potential, the potential of the p-type RESURF layer J4 can be stabilized. At this time, in order to form the p-type RESURF layer J4 on the side wall of the recess J3, it is necessary to implant p-type impurities obliquely. Then, since it is necessary to perform oblique ion implantation over the entire outer peripheral region formed so as to surround the cell region, the oblique ion implantation is performed, for example, by dividing the semiconductor substrate into four times while rotating by 90 °, for example. Must be performed multiple times. For this reason, there exists a problem that the manufacturing process of a SiC semiconductor device becomes complicated.

同様に、ＥＱＲ構造を構成するためのｎ+型領域Ｊ６についても、凹部Ｊ３の側壁に形成しなければならないため、ｐ型リサーフ層Ｊ４と同様に、斜めイオン注入を行わなければならず、ＳｉＣ半導体装置の製造工程が複雑になるという問題を生じさせる。 Similarly, since the n + type region J6 for forming the EQR structure must be formed on the sidewall of the recess J3, the oblique ion implantation must be performed in the same manner as the p type RESURF layer J4. The manufacturing process of the semiconductor device is complicated.

本発明は上記点に鑑みて、リサーフ層もしくはＥＱＲ構造を構成するための不純物層の形成工程を簡略化することで、製造工程の簡略化を図ることができるＳｉＣ半導体装置の製造方法を提供することを目的とする。   In view of the above, the present invention provides a method of manufacturing a SiC semiconductor device that can simplify a manufacturing process by simplifying a process of forming an impurity layer for constituting a RESURF layer or an EQR structure. For the purpose.

上記目的を達成するため、請求項１に記載の発明は、凹部（２０）の形成予定位置が開口するマスク材（３０）を配置する工程と、マスク材（３０）をマスクとしてエッチングを行うことで凹部（２０）を形成する工程と、マスク材（３０）を除去する工程と、半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、リサーフ層（２１）のうち、ベース領域（３）の表層部に形成される部分を形成する工程と、半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、リサーフ層（２１）のうち、凹部（２０）の下方に位置するドリフト層（２）の表層部に形成される部分を形成する工程と、ＳｉＣのマイグレーションが生じる温度で熱処理を行い、凹部（２０）の内周側の側壁において、リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分を流動させることで、リサーフ層（２１）のうち凹部（２０）の内周側の側壁に形成される部分を形成し、該リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とを接続して当該リサーフ層（２１）を完成させる工程と、を含んでいることを特徴としている。   In order to achieve the above object, the invention described in claim 1 includes a step of arranging a mask material (30) in which the formation position of the recess (20) is opened, and etching using the mask material (30) as a mask. The step of forming the recess (20), the step of removing the mask material (30), and ion implantation of the second conductivity type impurity from the substrate normal direction to the semiconductor substrate, thereby forming the RESURF layer (21). Of the RESURF layer (21), a step of forming a portion formed in the surface layer portion of the base region (3) and ion implantation of a second conductivity type impurity from the substrate normal direction to the semiconductor substrate And a step of forming a portion formed in the surface layer portion of the drift layer (2) located below the recess (20) and a heat treatment at a temperature at which SiC migration occurs, and the inner peripheral side wall of the recess (20) In By forming a portion of the surf layer (21) formed on the surface layer portion of the base region (3) to flow, a portion of the resurf layer (21) formed on the inner peripheral side wall of the recess (20) is formed. And connecting a portion of the RESURF layer (21) formed in the surface layer portion of the base region (3) and a portion formed in the surface layer portion of the drift layer (2) located below the recess (20). And the step of completing the RESURF layer (21).

このように、ＳｉＣのマイグレーションによってリサーフ層（２１）のうち凹部（２０）の下方に位置するドリフト層（２）の表層部と、リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分とが接続されるようにしている。このため、凹部（２０）の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ベース領域（３）に対してリサーフ層（２１）を接続することができる。これにより、リサーフ層（２１）の形成工程を簡略化することが可能となり、製造工程の簡略化を図ることが可能となる。   Thus, by the migration of SiC, the surface layer portion of the drift layer (2) located below the recess (20) in the RESURF layer (21) and the surface layer portion of the base region (3) in the RESURF layer (21) The formed part is connected. For this reason, even if the sidewall of the recess (20) is steep, the RESURF layer (21) can be connected to the base region (3) without performing oblique ion implantation. Thereby, it becomes possible to simplify the formation process of a RESURF layer (21), and it becomes possible to simplify a manufacturing process.

例えば、請求項２に記載したように、マスク材（３０）を配置する工程では、マスク材（３０）のうち凹部（２０）の内周側の側壁と対応する箇所に凹凸が形成されるようにし、凹部（２０）を形成する工程では、マスク材（３０）をマスクとしてエッチングを行うことで、凹部（２０）の内周側の側壁に凹凸が形成されるようにし、リサーフ層（２１）を完成させる工程では、凹部（２０）の内周側の側壁に形成された凹凸の凹んだ部分において、リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分を流動させることにより、リサーフ層（２１）を完成させることができる。   For example, as described in claim 2, in the step of disposing the mask material (30), irregularities are formed in a portion of the mask material (30) corresponding to the inner peripheral side wall of the recess (20). Then, in the step of forming the recess (20), etching is performed using the mask material (30) as a mask so that unevenness is formed on the side wall on the inner peripheral side of the recess (20), and the RESURF layer (21) In the step of completing the step, the portion of the RESURF layer (21) formed in the surface layer portion of the base region (3) is caused to flow in the concave and convex portion formed on the inner peripheral side wall of the concave portion (20). Thus, the RESURF layer (21) can be completed.

請求項３に記載の発明は、ドリフト層（２）よりも高不純物濃度とされ、ベース領域（３）の表層部から凹部（２０）におけるセル領域と反対側となる外周側の側壁を介して凹部（２０）の下方に位置するドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなるＳｉＣ半導体装置の製造方法における第１導電型領域（２３）の形成に関して、請求項１で説明したリサーフ層（２１）の形成と同様の工程を採用したものである。   According to the third aspect of the present invention, the impurity concentration is higher than that of the drift layer (2), and the outer side wall on the opposite side of the cell region in the recess (20) from the surface layer portion of the base region (3) is interposed. Regarding the formation of the first conductivity type region (23) in the manufacturing method of the SiC semiconductor device in which the first conductivity type region (23) reaching the surface layer portion of the drift layer (2) located below the recess (20) is formed. The process similar to the formation of the RESURF layer (21) described in claim 1 is employed.

このように、ＥＱＲ構造を構成するための第１導電型領域（２３）についても、リサーフ層（２１）と同様に、ＳｉＣのマイグレーションによって、第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とを接続して第１導電型領域（２３）を完成させることができる。このため、凹部（２０）の側壁が急峻であったとしても、斜めイオン注入を行うことなく、第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分をドリフト層（２）と接続することができる。これにより、第１導電型領域（２３）の形成工程についても簡略化することが可能となり、製造工程の簡略化を図ることが可能となる。   Thus, also about the 1st conductivity type area | region (23) for comprising an EQR structure, like the RESURF layer (21), by migration of SiC, base region (3 ) And the portion formed in the surface layer portion of the drift layer (2) located below the recess (20) to complete the first conductivity type region (23). it can. Therefore, even if the side wall of the recess (20) is steep, the portion formed in the surface layer portion of the base region (3) in the first conductivity type region (23) drifts without performing oblique ion implantation. Can be connected to layer (2). As a result, the process of forming the first conductivity type region (23) can be simplified, and the manufacturing process can be simplified.

この場合にも、例えば、請求項４に記載したように、マスク材（３０）を配置する工程では、マスク材（３０）のうち凹部（２０）の外周側の側壁と対応する箇所に凹凸が形成されるようにし、凹部（２０）を形成する工程では、マスク材（３０）をマスクとしてエッチングを行うことで、凹部（２０）の外周側の側壁に凹凸が形成されるようにし、第１導電型領域（２３）を完成させる工程では、凹部（２０）の内周側の側壁に形成された凹凸の凹んだ部分において、第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分を流動させることにより、第１導電型領域（２３）を完成させることができる。   Also in this case, for example, as described in claim 4, in the step of arranging the mask material (30), the mask material (30) has irregularities at locations corresponding to the outer peripheral side walls of the recess (20). In the step of forming the recess (20), the etching is performed using the mask material (30) as a mask so that the unevenness is formed on the outer peripheral side wall of the recess (20). In the step of completing the conductivity type region (23), the surface layer of the base region (3) in the first conductivity type region (23) in the concave and convex portion formed on the inner peripheral side wall of the recess (20). By flowing the part formed in the part, the first conductivity type region (23) can be completed.

例えば、熱処理の雰囲気は、請求項５に記載したように、熱処理の雰囲気を窒素、水素、アルゴン、シラン、塩素のいずれか１つもしくは何れか複数の組み合わせとすることができる。   For example, as described in claim 5, the heat treatment atmosphere may be any one or a combination of nitrogen, hydrogen, argon, silane, and chlorine.

請求項６に記載の発明では、半導体素子として、ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側にドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴを形成する場合において、トレンチ（６）の形成予定位置が開口するマスク材（３０）を配置する工程と、マスク材（３０）をマスクとしてエッチングを行うことでトレンチ（６）を形成する工程と、マスク材（３０）を除去する工程と、ＳｉＣのマイグレーションが生じる温度で熱処理を行い、トレンチ（６）の側壁においてソース領域（４）を流動させることで、トレンチ（６）の側壁に部分的に、ソース領域（４）とドリフト層（２）とを接続する第１導電型の連結層（７）を形成する工程と、を含んでいることを特徴としている。   In the invention described in claim 6, as the semiconductor element, a trench (6) deeper than the base region (3) and a first impurity concentration higher than that of the drift layer (2) on both sides of the trench (6). In the case of forming a MOSFET or IGBT having a trench gate structure provided with a conductive type source region (4), a step of arranging a mask material (30) having an opening where a trench (6) is to be formed, and a mask material ( 30) is used as a mask to form the trench (6), the mask material (30) is removed, heat treatment is performed at a temperature at which SiC migration occurs, and the source on the sidewall of the trench (6) A first conductivity type coupling layer that partially connects the source region (4) and the drift layer (2) to the sidewall of the trench (6) by flowing the region (4). Is characterized in that it includes the steps of forming a 7), the.

このように、トレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴのトレンチ（６）の側壁にも、ＳｉＣのマイグレーションを利用して連結層（７）を形成することができる。このような連結層（７）を形成することで、反転型の半導体素子の場合には、オン時にはトレンチ（６）の側面に位置するベース領域（３）の反転層のみでなく、連結層（７）を通じても電流が流れるようにできることから、ベース領域（３）のみの場合と比較して、チャネル抵抗を低減することが可能となる。また、蓄積型の半導体素子の場合にも、オン時にトレンチ（６）の側面の表面に形成されるチャネル層のみでなく、連結層（７）を通じても電流が流れるようにできることから、チャネル層のみの場合と比較して、チャネル抵抗を低減することが可能となる。   As described above, the connection layer (7) can be formed also on the sidewall of the trench gate structure MOSFET or IGBT trench (6) by utilizing SiC migration. By forming such a coupling layer (7), in the case of an inversion type semiconductor device, not only the inversion layer of the base region (3) located on the side surface of the trench (6) but also the coupling layer ( Since the current can also flow through 7), the channel resistance can be reduced as compared with the case of only the base region (3). Also, in the case of a storage type semiconductor element, since the current can flow not only through the channel layer formed on the side surface of the trench (6) but also through the coupling layer (7) when turned on, only the channel layer is present. Compared with the case, the channel resistance can be reduced.

この場合にも、請求項７に記載したように、マスク材（３０）を配置する工程では、マスク材（３０）のうちトレンチ（６）の側壁と対応する箇所に凹凸が形成されるようにし、トレンチ（６）を形成する工程では、マスク材（３０）をマスクとしてエッチングを行うことで、トレンチ（６）の側壁に凹凸が形成されるようにし、連結層（７）を形成する工程では、トレンチ（６）の側壁に形成された凹凸の凹んだ部分において、ソース領域（４）を流動させることができる。   Also in this case, as described in claim 7, in the step of disposing the mask material (30), unevenness is formed in a portion of the mask material (30) corresponding to the side wall of the trench (6). In the step of forming the trench (6), etching is performed using the mask material (30) as a mask so that irregularities are formed on the sidewall of the trench (6), and in the step of forming the coupling layer (7). The source region (4) can be flowed in the concave and convex portions formed on the sidewalls of the trench (6).

さらに、蓄積型の半導体素子とする場合には、請求項８に記載したように、連結層（７）を形成したのち、トレンチ（６）内に蓄積型チャネルを形成するための第１導電型のチャネル層を形成する工程を行えば、蓄積型チャネルを用いる蓄積型のトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴとすることもできる。   Further, in the case of a storage type semiconductor element, as described in claim 8, after forming the coupling layer (7), the first conductivity type for forming the storage type channel in the trench (6). If the step of forming the channel layer is performed, a MOSFET or IGBT having a storage trench gate structure using a storage channel can be obtained.

請求項９ないし１５に記載の発明は、上記請求項１ないし８により製造されるＳｉＣ半導体装置に関する発明である。   The invention described in claims 9 to 15 is an invention related to the SiC semiconductor device manufactured according to the above claims 1 to 8.

例えば、請求項９に記載の発明は、外周耐圧構造として、ベース領域（３）よりも深く、かつ、セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、ベース領域（３）の表層部から凹部（２０）におけるセル領域側となる内周側の側壁を介して凹部（２０）の下方に位置するドリフト層（２）の表層部に至る第２導電型のリサーフ層（２１）が形成されてなるＳｉＣ半導体装置であって、リサーフ層（２１）は、凹部（２０）の内周側の側壁において、該リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分が流動させられることで、該リサーフ層（２１）のうち凹部（２０）の内周側の側壁に形成される部分が形成され、この部分により、該リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とが接続されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項１に記載の発明によって製造することができる。   For example, the invention according to claim 9 is directed to a mesa structure having a concave portion (20) formed deeper than the base region (3) and surrounding the cell region as the outer peripheral breakdown voltage structure, and the base region. The second conductivity type RESURF from the surface layer portion of (3) to the surface layer portion of the drift layer (2) located below the recess portion (20) through the inner peripheral side wall which is the cell region side in the recess portion (20) The SiC semiconductor device in which the layer (21) is formed, wherein the RESURF layer (21) is a surface layer of the base region (3) in the RESURF layer (21) on the inner peripheral side wall of the recess (20) When the portion formed in the portion is caused to flow, a portion formed on the inner peripheral side wall of the recess (20) is formed in the RESURF layer (21), and by this portion, the RESURF layer (21) Formed on the surface layer of the base region (3) The portion and the recess (20) surface layer portion to the forming portion of the drift layer located below the (2) is characterized in that it is connected. Such a SiC semiconductor device can be manufactured by the invention described in claim 1.

請求項１０に記載の発明は、リサーフ層（２１）のうち凹部（２０）の内周側の側壁に形成される部分は、凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項２に記載の発明によって製造することができる。   According to the tenth aspect of the present invention, the portion of the RESURF layer (21) formed on the inner peripheral side wall of the recess (20) is formed in a stripe shape parallel to the depth direction of the recess (20). It is characterized by being. Such a SiC semiconductor device can be manufactured by the invention according to claim 2.

請求項１１に記載の発明は、ドリフト層（２）よりも高不純物濃度とされ、ベース領域（３）の表層部から凹部（２０）におけるセル領域と反対側となる外周側の側壁を介して凹部（２０）の下方に位置するドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなるＳｉＣ半導体装置であって、第１導電型領域（２３）は、凹部（２０）の外周側の側壁において、該第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分が流動させられることで、該第１導電型領域（２３）のうち凹部（２０）の外周側の側壁に形成される部分が形成され、この部分により、該第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とが接続されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項３に記載の発明によって製造することができる。   According to the eleventh aspect of the present invention, the impurity concentration is higher than that of the drift layer (2), and the outer peripheral side wall opposite to the cell region in the concave portion (20) from the surface layer portion of the base region (3) is interposed. A SiC semiconductor device in which a first conductivity type region (23) reaching the surface layer portion of the drift layer (2) located below the recess (20) is formed, wherein the first conductivity type region (23) In the side wall on the outer peripheral side of (20), a portion of the first conductivity type region (23) formed in the surface layer portion of the base region (3) is caused to flow, whereby the first conductivity type region (23). Of the first conductive type region (23) and the portion formed in the surface layer portion of the base region (3) and the concave portion. Formed on the surface layer of the drift layer (2) located below (20) A portion is characterized in that it is connected. Such a SiC semiconductor device can be manufactured by the invention according to claim 3.

請求項１２に記載の発明は、第１導電型領域（２３）のうち凹部（２０）の外周側の側壁に形成される部分は、凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項４に記載の発明によって製造することができる。   According to the twelfth aspect of the present invention, the portion of the first conductivity type region (23) formed on the outer peripheral side wall of the recess (20) is formed in a stripe shape parallel to the depth direction of the recess (20). It is characterized by being. Such a SiC semiconductor device can be manufactured by the invention according to claim 4.

請求項１３に記載の発明は、半導体素子は、ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側にドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴであり、トレンチ（６）の側壁に部分的に、ソース領域（４）が流動させられることにより形成された第１導電型の連結層（７）が備えられ、該連結層（７）により、ソース領域（４）とドリフト層（２）とが接続されていることを特徴としている。   According to a thirteenth aspect of the present invention, the semiconductor device includes a trench (6) deeper than the base region (3) and a first impurity concentration higher than that of the drift layer (2) on both sides of the trench (6). A MOSFET or IGBT having a trench gate structure having a source region (4) of a conductivity type, and is formed by flowing the source region (4) partially on the sidewall of the trench (6). A type coupling layer (7) is provided, and the source region (4) and the drift layer (2) are connected by the coupling layer (7).

このようなＳｉＣ半導体装置については、請求項６に記載の発明によって製造することができる。このように、連結層（７）を形成することで、反転型の半導体素子の場合には、オン時にはトレンチ（６）の側面に位置するベース領域（３）の反転層のみでなく、連結層（７）を通じても電流が流れるようにできることから、ベース領域（３）のみの場合と比較して、チャネル抵抗を低減することが可能となる。また、蓄積型の半導体素子の場合にも、オン時にトレンチ（６）の側面の表面に形成されるチャネル層のみでなく、連結層（７）を通じても電流が流れるようにできることから、チャネル層のみの場合と比較して、チャネル抵抗を低減することが可能となる。   Such a SiC semiconductor device can be manufactured according to the invention described in claim 6. Thus, by forming the coupling layer (7), in the case of an inversion type semiconductor device, not only the inversion layer of the base region (3) located on the side surface of the trench (6) but also the coupling layer when turned on. Since the current can also flow through (7), the channel resistance can be reduced as compared with the case of only the base region (3). Also, in the case of a storage type semiconductor element, since the current can flow not only through the channel layer formed on the side surface of the trench (6) but also through the coupling layer (7) when turned on, only the channel layer is present. Compared with the case, the channel resistance can be reduced.

請求項１４に記載の発明は、連結層（７）は、トレンチ（６）の深さ方向に平行なストライプ状に形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項７に記載の発明によって製造することができる。   The invention described in claim 14 is characterized in that the coupling layer (7) is formed in a stripe shape parallel to the depth direction of the trench (6). Such a SiC semiconductor device can be manufactured by the invention according to claim 7.

請求項１５に記載の発明は、トレンチ（６）内には、該トレンチ（６）内において連結層（７）およびベース領域（３）を覆う第１導電型のチャネル層が形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項８に記載の発明によって製造することができる。   In the invention according to claim 15, a channel layer of the first conductivity type is formed in the trench (6) so as to cover the coupling layer (7) and the base region (3) in the trench (6). It is characterized by. Such a SiC semiconductor device can be manufactured by the invention according to claim 8.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかるＳｉＣ半導体装置の断面図である。1 is a cross-sectional view of an SiC semiconductor device according to a first embodiment of the present invention. ｐ型リサーフ層２１の詳細構造を示した断面図であり、（ａ）は、図１のＡ−Ａ’断面図、（ｂ）は、（ａ）のＢ−Ｂ’断面図、（ｃ）は、（ａ）のＣ−Ｃ’断面図である。It is sectional drawing which showed the detailed structure of the p-type RESURF layer 21, (a) is AA 'sectional drawing of FIG. 1, (b) is BB' sectional drawing of (a), (c). [Fig. 11] is a sectional view taken along line CC 'in (a). ｎ+型領域２３の詳細構造を示した断面図であり、（ａ）は、図１のＤ−Ｄ’断面図、（ｂ）は、（ａ）のＥ−Ｅ’断面図、（ｃ）は、（ａ）のＦ−Ｆ’断面図である。 2 is a cross-sectional view showing a detailed structure of an n + -type region 23, where (a) is a DD ′ cross-sectional view of FIG. 1, (b) is an EE ′ cross-sectional view of (a), and (c). These are FF 'sectional drawing of (a). マスク材を用いた凹部２０の形成工程を示した斜視断面図である。It is perspective sectional drawing which showed the formation process of the recessed part 20 using a mask material. 本発明の第２実施形態にかかるＳｉＣ半導体装置のセル領域に形成されたトレンチゲート構造のＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。It is the perspective sectional view which extracted one cell of MOSFET of the trench gate structure formed in the cell region of the SiC semiconductor device concerning a 2nd embodiment of the present invention. 図５に示すトレンチゲート構造のＭＯＳＦＥＴにおけるトレンチ６の内部構造を示した斜視断面図である。FIG. 6 is a perspective sectional view showing an internal structure of a trench 6 in the MOSFET having a trench gate structure shown in FIG. 5. 従来のＳｉＣ半導体装置の外周耐圧構造を示した断面図である。It is sectional drawing which showed the outer periphery pressure | voltage resistant structure of the conventional SiC semiconductor device.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
図１は、本実施形態にかかるＳｉＣ半導体装置の断面図である。図１に示すＳｉＣ半導体装置は、半導体素子が形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域とを有した構成とされている。本実施形態では、半導体素子として反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられている場合を例に挙げてある。 (First embodiment)
FIG. 1 is a cross-sectional view of the SiC semiconductor device according to the present embodiment. The SiC semiconductor device shown in FIG. 1 is configured to have a cell region in which a semiconductor element is formed and an outer peripheral region provided with an outer peripheral pressure resistant structure surrounding the cell region. In this embodiment, a case where an inverted trench gate structure MOSFET is provided as a semiconductor element is taken as an example.

ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２とＳｉＣからなるｐ型ベース領域３が順にエピタキシャル成長させられたものを半導体基板として用いて形成されている。ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。ｎ-型ドリフト層２は、窒素等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度とされている。ｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることもできる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。また、ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。 The SiC semiconductor device is formed using a semiconductor substrate in which an n − type drift layer 2 made of SiC and a p type base region 3 made of SiC are epitaxially grown on the main surface of an n + type substrate 1 made of SiC. Has been. The n + -type substrate 1 has an n-type impurity concentration such as nitrogen of 1.0 × 10 19 / cm 3 and a thickness of about 300 μm. The n − type drift layer 2 has an n type impurity concentration such as nitrogen of 3.0 to 7.0 × 10 15 / cm 3 and a thickness of about 10 to 15 μm. The impurity concentration of the n − type drift layer 2 may be constant in the depth direction, but the concentration distribution is inclined, and the n + type substrate 1 side of the n − type drift layer 2 is the n + type substrate. It is also possible to make the concentration higher than the side away from 1. In this way, since the internal resistance of the n − type drift layer 2 can be reduced, the on-resistance can be reduced. In addition, the p-type base region 3 is configured to have a p-type impurity concentration such as boron or aluminum of, for example, 5.0 × 10 16 to 2.0 × 10 19 / cm 3 and a thickness of about 2.0 μm.

セル領域では、ｐ型ベース領域３内におけるｐ型ベース領域３の表層部に、ｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。 In the cell region, an n + type source region 4 and a p + type contact layer 5 are formed in the surface layer portion of the p type base region 3 in the p type base region 3.

ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。 The n + -type source region 4 is configured such that the n-type impurity concentration (surface concentration) such as phosphorus in the surface layer portion is, for example, 1.0 × 10 21 / cm 3 and the thickness is about 0.3 μm. The p + -type contact layer 5 has a p-type impurity concentration (surface concentration) such as boron or aluminum in the surface layer portion of, for example, 1.0 × 10 21 / cm 3 and a thickness of about 0.3 μm. The n + -type source region 4 is disposed on both sides of a trench gate structure described later, and the p + -type contact layer 5 is provided on the opposite side of the trench gate structure with the n + -type source region 4 interposed therebetween.

また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。 For example, the width is 0.5 to 2.0 μm and the depth is 2.0 μm or more (for example, 2 μm) so as to penetrate the p-type base region 3 and the n + -type source region 4 and reach the n − -type drift layer 2. .4 μm) trenches 6 are formed. The p-type base region 3 and the n + -type source region 4 are arranged so as to be in contact with the side surface of the trench 6.

さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。   Further, the inner wall surface of the trench 6 is covered with the gate oxide film 8, and the trench 6 is filled with the gate electrode 9 made of doped Poly-Si formed on the surface of the gate oxide film 8. ing. The gate oxide film 8 is formed by thermally oxidizing the inner wall surface of the trench 6, and the thickness of the gate oxide film 8 is about 100 nm on both the side surface side and the bottom side of the trench 6.

このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、図１では表していないが、複数のトレンチゲート構造が図１中の左右方向に配列されることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。 In this way, a trench gate structure is configured. This trench gate structure is extended with the vertical direction in FIG. 1 as the longitudinal direction. Although not shown in FIG. 1, a plurality of trench gate structures are arranged in the left-right direction in FIG. Further, the n + type source region 4 and the p + type contact layer 5 are also extended along the longitudinal direction of the trench gate structure.

また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐ型ドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。 A source electrode 11 and a gate wiring (not shown) are formed on the surface of the n + type source region 4 and the p + type contact layer 5 and the surface of the gate electrode 9. The source electrode 11 and the gate wiring are composed of a plurality of metals (for example, Ni / Al, etc.), and at least n-type SiC (specifically, the n + -type source region 4 and the gate electrode 9 in the case of n-type doping). ) Is made of a metal capable of ohmic contact with n-type SiC, and at least a portion in contact with p-type SiC (specifically, p + -type contact layer 5 or gate electrode 9 in the case of p-type doping) It is made of a metal capable of ohmic contact with p-type SiC. The source electrode 11 and the gate wiring are electrically insulated by being formed on the interlayer insulating film 12, and the source electrode 11 is connected to the n + -type source region through the contact hole formed in the interlayer insulating film 12. 4 and the p + -type contact layer 5 are in electrical contact, and the gate wiring is in electrical contact with the gate electrode 9.

そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。 Then, on the back side of the n + -type substrate 1 n + -type substrate 1 and electrically connected to the drain electrode 13 are formed. With such a structure, an n-channel inversion type MOSFET having a trench gate structure is formed.

一方、外周領域では、セル領域と同様に、ｎ-型ドリフト層２の上部にｐ型ベース領域３が形成されているが、このｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するようにメサ構造を構成するための凹部２０が形成されている。そして、この凹部２０におけるセル領域側の側壁周辺にｐ型リサーフ層２１が形成されている。ｐ型リサーフ層２１は、例えばボロンもしくはアルミニウム等のｐ型不純物濃度が１×１０17〜１×１０18／ｃｍ3、厚さ０．１〜１．０μｍ程度とされている。このｐ型リサーフ層２１は、ｐ型ベース領域３と接続されており、ｐ型ベース領域３と同電位となって電位が安定する構造とされている。 On the other hand, in the outer peripheral region, a p-type base region 3 is formed on the n − -type drift layer 2, similar to the cell region, but penetrates the p-type base region 3 to form the n − -type drift layer 2. A concave portion 20 for forming the mesa structure is formed so as to reach. A p-type RESURF layer 21 is formed around the side wall of the recess 20 on the cell region side. The p-type RESURF layer 21 has a p-type impurity concentration such as boron or aluminum of 1 × 10 17 to 1 × 10 18 / cm 3 and a thickness of about 0.1 to 1.0 μm. The p-type RESURF layer 21 is connected to the p-type base region 3 and has the same potential as that of the p-type base region 3 and the potential is stabilized.

図２は、このｐ型リサーフ層２１の詳細構造を示した断面図であり、（ａ）は、図１のＡ−Ａ’断面図、（ｂ）は、（ａ）のＢ−Ｂ’断面図、（ｃ）は、（ａ）のＣ−Ｃ’断面図である。ｐ型リサーフ層２１は、少なくとも凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、この凹部２０の下方に位置するｎ-型ドリフト層２の表層部に形成された部分とｐ型ベース領域３とを繋ぐように凹部２０の側壁に形成されており、本実施形態では、ｐ型ベース領域３の表層部のうち凹部２０との境界部に隣接する部分にも形成されている。 2A and 2B are cross-sectional views showing the detailed structure of the p-type RESURF layer 21, wherein FIG. 2A is a cross-sectional view taken along the line AA 'in FIG. 1, and FIG. 2B is a cross-sectional view taken along the line BB' in FIG. FIG. 4C is a cross-sectional view taken along the line CC ′ of FIG. p-type RESURF layer 21, n is positioned below the at least recess 20 - the surface portion of the type drift layer 2, n is located below the recesses 20 - -type surface layer portion formed on a portion of the drift layer 2 and the p It is formed on the side wall of the recess 20 so as to connect to the mold base region 3, and in this embodiment, it is also formed on a portion adjacent to the boundary with the recess 20 in the surface layer portion of the p-type base region 3. .

ただし、ｐ型リサーフ層２１のうち凹部２０の側壁に形成された部分は、側壁全面に形成されているのではなく、部分的にだけ形成されており、凹部２０の深さ方向に平行なストライプ状に形成されている。具体的には、図２（ｂ）に示される断面、つまり凹部２０の側壁にｐ型リサーフ層２１が形成されている断面では、ｐ型リサーフ層２１がｐ型ベース領域３の表層部から凹部２０の側壁を経て凹部２０の下部に至るように形成されている。また、図２（ｃ）に示される断面、つまり凹部２０の側壁にｐ型リサーフ層２１が形成されていない断面では、ｐ型リサーフ層２１がｐ型ベース領域３の表層部と凹部２０の下部に形成され、これらが離間させられた状態となっている。   However, the portion of the p-type RESURF layer 21 formed on the side wall of the recess 20 is not formed on the entire side wall, but only partially, and a stripe parallel to the depth direction of the recess 20. It is formed in a shape. Specifically, in the cross section shown in FIG. 2B, that is, the cross section in which the p-type RESURF layer 21 is formed on the side wall of the recess 20, the p-type RESURF layer 21 is recessed from the surface layer portion of the p-type base region 3. It is formed so as to reach the lower part of the recess 20 through 20 side walls. Further, in the cross section shown in FIG. 2C, that is, the cross section in which the p-type RESURF layer 21 is not formed on the side wall of the recess 20, the p-type RESURF layer 21 is formed on the surface layer portion of the p-type base region 3 Are formed and separated from each other.

また、凹部２０の下方に位置するｎ-型ドリフト層２の表層部には、ｐ型リサーフ層２１を囲むように、複数本（図１中では６本記載してある）のｐ型ガードリング層２２が備えられている。ｐ型ガードリング層２２は、例えばボロンもしくはアルミニウム等のｐ型不純物濃度が１×１０17〜１×１０18／ｃｍ3、厚さ０．１〜１．０μｍ程度とされている。 Further, a plurality of (six in FIG. 1) p-type guard rings are provided in the surface layer portion of the n − -type drift layer 2 located below the recess 20 so as to surround the p-type RESURF layer 21. A layer 22 is provided. The p-type guard ring layer 22 has a p-type impurity concentration such as boron or aluminum of 1 × 10 17 to 1 × 10 18 / cm 3 and a thickness of about 0.1 to 1.0 μm.

そして、このｐ型ガードリング層２２よりも外周において、凹部２０におけるセル領域側とは反対側、つまり外周側の側壁周辺にＥＱＲ構造を構成するためのｎ+型領域２３が形成されている。このｎ+型領域２３は、例えばリン等のｎ型不純物濃度が１×１０19〜１×１０21／ｃｍ3、厚さ０．１〜１．０μｍ程度とされている。 An n + -type region 23 for forming an EQR structure is formed on the outer periphery of the p-type guard ring layer 22 on the opposite side of the recess 20 from the cell region side, that is, on the periphery of the outer peripheral side wall. The n + -type region 23 has an n-type impurity concentration such as phosphorus of 1 × 10 19 to 1 × 10 21 / cm 3 and a thickness of about 0.1 to 1.0 μm.

図３は、このｎ+型領域２３の詳細構造を示した断面図であり、（ａ）は、図１のＤ−Ｄ’断面図、（ｂ）は、（ａ）のＥ−Ｅ’断面図、（ｃ）は、（ａ）のＦ−Ｆ’断面図である。ｎ+型領域２３は、少なくとも凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、凹部２０の外周側の側壁との境界部に位置するｐ型ベース領域３の表層部と、これら各部を繋ぐように凹部２０の側壁に形成された部分とにより構成されている。 3A and 3B are cross-sectional views showing the detailed structure of the n + -type region 23. FIG. 3A is a cross-sectional view taken along the line DD ′ of FIG. 1, and FIG. 3B is a cross-sectional view taken along the line EE ′ of FIG. FIG. 4C is a sectional view taken along line FF ′ of FIG. The n + -type region 23 includes at least a surface layer portion of the p-type base region 3 located at a boundary portion between the surface layer portion of the n − -type drift layer 2 located below the recess 20 and the side wall on the outer peripheral side of the recess 20. It is comprised by the part formed in the side wall of the recessed part 20 so that these each part may be connected.

ただし、ｎ+型領域２３のうち凹部２０の側壁に形成された部分は、側壁全面に形成されているのではなく、部分的にだけ形成されており、凹部２０の深さ方向に平行なストライプ状に形成されている。具体的には、図３（ｂ）に示される断面、つまり凹部２０の側壁にｎ+型領域２３が形成されている断面では、ｎ+型領域２３がｐ型ベース領域３の表層部から凹部２０の側壁を経て凹部２０の下部に至るように形成されている。また、図３（ｃ）に示される断面、つまり凹部２０の側壁にｎ+型領域２３が形成されていない断面では、ｎ+型領域２３がｐ型ベース領域３の表層部と凹部２０の下部に形成され、これらが離間させられた状態となっている。 However, the portion of the n + -type region 23 formed on the side wall of the recess 20 is not formed on the entire side wall, but only partially, and a stripe parallel to the depth direction of the recess 20. It is formed in a shape. Specifically, in the cross section shown in FIG. 3B, that is, the cross section in which the n + -type region 23 is formed on the side wall of the recess 20, the n + -type region 23 is recessed from the surface layer portion of the p-type base region 3. It is formed so as to reach the lower part of the recess 20 through 20 side walls. Further, in the cross section shown in FIG. 3C, that is, the cross section in which the n + -type region 23 is not formed on the side wall of the recess 20, the n + -type region 23 corresponds to the surface layer portion of the p-type base region 3 Are formed and separated from each other.

さらに、ｎ+型領域２３は、層間絶縁膜１２に形成されたコンタクトホールを通じてアップドレイン電極２４と電気的に接続されている。このような構造により、ＥＱＲ構造が構成されている。 Further, the n + -type region 23 is electrically connected to the up drain electrode 24 through a contact hole formed in the interlayer insulating film 12. With such a structure, an EQR structure is configured.

続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について説明する。なお、本実施形態で説明するＳｉＣ半導体装置の製造方法のうち、ｐ型リサーフ層２１やｎ+型領域２３の形成工程以外の工程については、従来と同様であるため、従来と異なっている部分について主に説明する。 Next, a method for manufacturing the SiC semiconductor device according to this embodiment will be described. Note that, in the manufacturing method of the SiC semiconductor device described in the present embodiment, the processes other than the process of forming the p-type RESURF layer 21 and the n + -type region 23 are the same as the conventional processes, and are different from the conventional processes. Is mainly described.

まず、ｎ+型基板１を用意し、その表面にｎ-型ドリフト層２およびｐ型ベース領域３を順にエピタキシャル成長させる。そして、ｐ型ベース領域３に対してマスク材を用いて、例えば窒素等のイオン注入を行い、ｐ型ベース領域３の表層部の所定領域にｎ+型ソース領域４を形成する。また、ｐ型ベース領域３に対してマスク材を用いて、例えばボロンやアルミニウム等のイオン注入を行い、ｐ型ベース領域３の表層部の所定領域にｐ+型コンタクト層５を形成する。 First, an n + type substrate 1 is prepared, and an n − type drift layer 2 and a p type base region 3 are epitaxially grown on the surface in this order. Then, for example, nitrogen is ion-implanted into the p-type base region 3 using a mask material to form an n + -type source region 4 in a predetermined region of the surface layer portion of the p-type base region 3. Further, using a mask material for the p-type base region 3, for example, ion implantation of boron or aluminum is performed to form a p + -type contact layer 5 in a predetermined region of the surface layer portion of the p-type base region 3.

続いて、基板表面全面に凹部２０の形成予定位置およびトレンチ６の形成予定位置が開口するマスク材を配置したのち、マスク材を用いたエッチングを行うことで凹部２０を形成する。図４は、このマスク材を用いた凹部２０の形成工程を示した斜視断面図である。なお、この図では凹部２０のうち内周側の側壁の近傍のみを示してある。なお、図４では示していないが、本実施形態では、凹部２０の形成工程の際に、トレンチ６の形成工程も同時に行っている。   Subsequently, after arranging a mask material in which the formation position of the recess 20 and the formation position of the trench 6 are opened over the entire surface of the substrate, the recess 20 is formed by performing etching using the mask material. FIG. 4 is a perspective cross-sectional view showing a step of forming the recess 20 using this mask material. In this figure, only the vicinity of the inner peripheral side wall of the recess 20 is shown. Although not shown in FIG. 4, in the present embodiment, the formation process of the trench 6 is performed simultaneously with the formation process of the recess 20.

図４（ａ）に示されるように、基板表面にＬＴＯ等のマスク材３０を配置したのち、マスク材３０の上にフォトレジスト３１を配置し、露光してフォトレジスト３１をトレンチ６および凹部２０の形成予定位置以外の部分に残す。そしてフォトレジスト３１を利用してマスク材３０をパターニングする。このとき、フォトレジスト３１を露光する際に用いるマスク（図示せず）として、例えば凹部２０の側壁と対応する箇所に凹凸のパターンが形成されたものを利用する。このようにすることで、フォトレジスト３１やマスク材３０における凹部２０の側壁と対応する箇所にも凹凸が形成された状態となる。続いて、図４（ｂ）に示されるように、フォトレジスト３１を除去したのち、マスク材３０を利用したエッチングを行うことで、ｐ型ベース領域３よりも深い凹部２０（およびトレンチ６）を形成する。このとき、マスク材３０のうち凹部２０の側壁に対応する部分に凹凸が形成されているため、その凹凸が引き継がれ、凹部２０の側壁にも凹凸が形成される。   As shown in FIG. 4A, after a mask material 30 such as LTO is disposed on the substrate surface, a photoresist 31 is disposed on the mask material 30 and exposed to expose the photoresist 31 to the trench 6 and the recess 20. It is left in a part other than the planned formation position. Then, the mask material 30 is patterned using the photoresist 31. At this time, as a mask (not shown) used when exposing the photoresist 31, for example, a mask in which an uneven pattern is formed at a location corresponding to the side wall of the recess 20 is used. By doing in this way, it will be in the state by which the unevenness | corrugation was formed also in the location corresponding to the side wall of the recessed part 20 in the photoresist 31 or the mask material 30. FIG. Subsequently, as shown in FIG. 4B, after removing the photoresist 31, etching using the mask material 30 is performed, so that the recess 20 (and the trench 6) deeper than the p-type base region 3 is formed. Form. At this time, since the unevenness is formed in the portion of the mask material 30 corresponding to the side wall of the recess 20, the unevenness is taken over, and the unevenness is also formed on the side wall of the recess 20.

そして、マスク材３０を除去したのち、ｐ型リサーフ層２１およびｐ型ガードリング層２２の形成予定位置が開口するマスク材を配置し、基板法線方向から例えばボロンやアルミニウム等のイオン注入を行い、ｐ型ベース領域３のうち凹部２０の周辺および凹部２０の下方にｐ型リサーフ層２１を形成すると共にｐ型ガードリング層２２を形成する。このときには、イオン注入を斜め方向に行っていないため、ｐ型リサーフ層２１のうち凹部２０の側壁に形成される部分については、まだ形成されない。   Then, after removing the mask material 30, a mask material having openings where the p-type RESURF layer 21 and the p-type guard ring layer 22 are to be formed is arranged, and ions such as boron and aluminum are implanted from the substrate normal direction. The p-type resurf layer 21 and the p-type guard ring layer 22 are formed around the recess 20 and below the recess 20 in the p-type base region 3. At this time, since the ion implantation is not performed in an oblique direction, a portion of the p-type RESURF layer 21 formed on the side wall of the recess 20 is not yet formed.

さらに、ｐ型リサーフ層２１の形成に用いたマスク材を除去したのち、ｎ+型領域２３の形成予定位置が開口するマスク材を配置し、基板法線方向から例えば窒素等のイオン注入を行い、ｐ型ベース領域３のうち凹部２０の周辺および凹部２０の下方にｎ+型領域２３を形成する。このときにも、イオン注入を斜め方向に行っていないため、ｎ+型領域２３のうち凹部２０の側壁に形成される部分については、まだ形成されない。 Further, after removing the mask material used to form the p-type RESURF layer 21, a mask material having an opening where the n + -type region 23 is to be formed is placed, and ion implantation of, for example, nitrogen is performed from the substrate normal direction. In the p-type base region 3, an n + -type region 23 is formed around the recess 20 and below the recess 20. Also at this time, since the ion implantation is not performed in an oblique direction, a portion of the n + -type region 23 formed on the side wall of the recess 20 is not yet formed.

この後、ｎ+型領域２３の形成に用いたマスク材を除去したのち、窒素、水素、アルゴン、シラン、塩素のうちのいずれか１つもしくは複数の組み合わせによる雰囲気下において丸め処理用の熱処理を行うことで、トレンチ６の開口端や底部の角部および凹部２０の開口端や底部の角部を丸める。これにより、トレンチ６や凹部２０内および基板表面のＳｉＣのマイグレーションにより、ＳｉＣが流動する。 Thereafter, after removing the mask material used for forming the n + -type region 23, a heat treatment for rounding is performed in an atmosphere of any one or a combination of nitrogen, hydrogen, argon, silane, and chlorine. By doing so, the opening end and bottom corner of the trench 6 and the opening end and bottom corner of the recess 20 are rounded. Thereby, SiC flows by the migration of SiC in the trench 6 and the recess 20 and the substrate surface.

このとき、凹部２０のうちセル領域側の側壁には凹凸が形成されているため、その凹んだ部分内にｐ型ベース領域３やそのｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分を構成するｐ型ＳｉＣが流動する。そして、丸め処理を完了したときには、ｐ型リサーフ層２１は、凹部２０の側壁にも残り、ｐ型リサーフ層２１のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分とが、凹部２０の側壁に残った部分によって繋がれた状態となる。 At this time, since the recesses 20 are uneven on the side wall on the cell region side, the p-type base region 3 and the surface layer portion of the p-type base region 3 in the p-type RESURF layer 21 in the recessed portion. The p-type SiC constituting the portion formed in the flow. When the rounding process is completed, the p-type RESURF layer 21 remains on the side wall of the recess 20 and the p-type RESURF layer 21 has a surface layer portion of the n − -type drift layer 2 positioned below the recess 20 and p The part formed in the surface layer part of the p-type base region 3 in the mold RESURF layer 21 is connected by the part remaining on the side wall of the recess 20.

このように、ＳｉＣのマイグレーションによってｐ型リサーフ層２１のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｐ型ベース領域３に対してｐ型リサーフ層２１を接続することができる。 Thus, the SiC migration forms the surface layer portion of the n − type drift layer 2 located below the recess 20 in the p-type RESURF layer 21 and the surface layer portion of the p-type base region 3 in the p-type RESURF layer 21. The connected parts are connected. For this reason, even if the sidewall of the recess 20 is steep, the p-type RESURF layer 21 can be connected to the p-type base region 3 without performing oblique ion implantation.

同様に、凹部２０のうち外周側の側壁にも凹凸が形成されているため、その凹んだ部分内にｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分を構成するｎ型ＳｉＣが流動する。そして、丸め処理を完了したときには、ｎ+型領域２３は、凹部２０の側壁にも残り、凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型ベース領域３の表層部のうち凹部２０との境界部に隣接する部分に形成された部分とが、凹部２０の側壁に残った部分によって繋がれた状態となる。 Similarly, since the unevenness is also formed on the outer peripheral side wall of the recess 20, the portion formed in the surface layer portion of the p-type base region 3 in the n + -type region 23 is formed in the recessed portion. n-type SiC flows. When the rounding process is completed, the n + -type region 23 remains on the side wall of the recess 20, and the surface layer portion of the n − -type drift layer 2 positioned below the recess 20 and the surface layer portion of the p-type base region 3. The part formed in the part adjacent to the boundary part with the recessed part 20 will be in the state connected by the part which remained in the side wall of the recessed part 20.

この場合にも、ＳｉＣのマイグレーションによってｎ+型領域２３のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分をｎ-型ドリフト層２と接続することができる。 Also in this case, the surface layer portion of the n − type drift layer 2 located below the recess 20 in the n + type region 23 and the surface layer portion of the p type base region 3 in the n + type region 23 due to SiC migration. The formed part is connected. Therefore, even if the side wall of the recess 20 was steep, without performing oblique ion implantation, the p-type base region surface part formed part of 3 of n + -type region 23 n - -type drift layer 2 Can be connected with.

なお、ＳｉＣのマイグレーション温度については公知となっているため、その温度となるような丸め処理を行えばよい。例えば、水素雰囲気下でのアニール（水素アニール）であれば、１５００〜１７００℃の温度下で丸め処理を行うことにより、ＳｉＣをマイグレーションさせられる。   In addition, since the migration temperature of SiC is publicly known, the rounding process may be performed so as to reach that temperature. For example, in the case of annealing in a hydrogen atmosphere (hydrogen annealing), SiC can be migrated by performing a rounding process at a temperature of 1500 to 1700 ° C.

さらに、ウェット雰囲気による熱酸化によってゲート酸化膜８を形成したのち、ゲート酸化膜８の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極９を形成する。この後の工程については、従来と同様であり、層間絶縁膜１２の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極１２やゲート配線層およびアップドレイン電極２４を形成する工程、ｎ+型基板１の裏面にドレイン電極１３を形成する工程等を行うことで、図１に示すトレンチゲート構造のＭＯＳＦＥＴがセル領域に備えられていると共に、セル領域を囲む外周耐圧構造が外周領域に備えられたＳｉＣ半導体装置が完成する。 Further, after the gate oxide film 8 is formed by thermal oxidation in a wet atmosphere, a doped Poly-Si layer is formed on the surface of the gate oxide film 8, and the doped Poly-Si layer is patterned and left in the trench 6. Then, the gate electrode 9 is formed. The subsequent steps are the same as in the prior art, and the step of forming the interlayer insulating film 12, the step of forming a contact hole by photo-etching, the electrode material is deposited and then patterned, and the source electrode 12 and the gate wiring layer are improved. By performing the process of forming the drain electrode 24, the process of forming the drain electrode 13 on the back surface of the n + -type substrate 1, etc., the MOSFET having the trench gate structure shown in FIG. An SiC semiconductor device having an outer peripheral pressure-resistant structure surrounding the outer peripheral region is completed.

以上説明したように、本実施形態のＳｉＣ半導体装置の製造方法によれば、ＳｉＣのマイグレーションによってｐ型リサーフ層２１のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｐ型ベース領域３に対してｐ型リサーフ層２１を接続することができる。これにより、ｐ型リサーフ層２１の形成工程を簡略化することが可能となり、製造工程の簡略化を図ることが可能となる。 As described above, according to the manufacturing method of the SiC semiconductor device of the present embodiment, the surface layer portion of the n − type drift layer 2 located below the recess 20 in the p-type RESURF layer 21 by SiC migration, and p The part formed in the surface layer part of the p-type base region 3 in the type RESURF layer 21 is connected. For this reason, even if the sidewall of the recess 20 is steep, the p-type RESURF layer 21 can be connected to the p-type base region 3 without performing oblique ion implantation. Thereby, it becomes possible to simplify the formation process of the p-type RESURF layer 21, and to simplify the manufacturing process.

また、ＳｉＣのマイグレーションによってｎ+型領域２３のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分をｎ-型ドリフト層２と接続することができる。これにより、ｎ+型領域２３の形成工程についても簡略化することが可能となり、さらに製造工程の簡略化を図ることが可能となる。 Further, n is positioned under the concave portion 20 of the n + -type region 23 by the migration of the SiC - formed in a surface portion of the p-type base region 3 of the surface part of the type drift layer 2, n + -type region 23 The part is connected. Therefore, even if the side wall of the recess 20 was steep, without performing oblique ion implantation, the p-type base region surface part formed part of 3 of n + -type region 23 n - -type drift layer 2 Can be connected with. As a result, the process of forming the n + -type region 23 can be simplified, and the manufacturing process can be further simplified.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチゲート構造のＭＯＳＦＥＴの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the structure of the MOSFET having the trench gate structure is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment, and therefore only different portions will be described.

図５は、本実施形態のＳｉＣ半導体装置のセル領域に形成されたトレンチゲート構造のＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。また、図６は、図５に示すトレンチゲート構造のＭＯＳＦＥＴにおけるトレンチ６の内部構造を示した斜視断面図であり、図５の領域Ｒに対応している。   FIG. 5 is a perspective cross-sectional view in which one cell of a MOSFET having a trench gate structure formed in the cell region of the SiC semiconductor device of the present embodiment is extracted. FIG. 6 is a perspective sectional view showing the internal structure of the trench 6 in the MOSFET having the trench gate structure shown in FIG. 5, and corresponds to the region R in FIG.

図５および図６に示すように、本実施形態のＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴのトレンチ６の側壁に、トレンチ６の深さ方向と平行なｎ型連結層７を複数本備えた構造としている。つまり、トレンチ６の側壁は、基本的にはｐ型ベース領域３にて構成されているが、部分的にｎ型連結層７が形成された構造となっている。ｎ型連結層７は、複数本形成されており、トレンチ６の深さ方向に平行なストライプ状に形成されている。このｎ型連結層７の幅（トレンチ６の深さ方向と垂直な方向な寸法）は、ゲート電圧を印加していないときに、ｐ型ベース領域３側からｎ型連結層７内に伸びる空乏層によって、ｎ型連結層７がピンチオフされる程度とされている。   As shown in FIGS. 5 and 6, the SiC semiconductor device of this embodiment includes a plurality of n-type coupling layers 7 parallel to the depth direction of the trench 6 on the sidewall of the trench 6 of the MOSFET having the trench gate structure. It has a structure. That is, the sidewall of the trench 6 is basically constituted by the p-type base region 3 but has a structure in which the n-type coupling layer 7 is partially formed. A plurality of n-type coupling layers 7 are formed, and are formed in a stripe shape parallel to the depth direction of the trench 6. The width of the n-type coupling layer 7 (dimension perpendicular to the depth direction of the trench 6) is a depletion extending from the p-type base region 3 side into the n-type coupling layer 7 when no gate voltage is applied. The n-type coupling layer 7 is pinched off by the layer.

以上のような構造のＳｉＣ半導体装置は、基本的には第１実施形態と同様の製造方法によって製造されるが、トレンチ６の形成工程を行う点が第１実施形態と異なる。   The SiC semiconductor device having the above structure is basically manufactured by the same manufacturing method as that of the first embodiment, but differs from the first embodiment in that the step of forming the trench 6 is performed.

具体的には、ｎ+型基板１の表面にｎ-型ドリフト層２を形成したのち、ｐ型ベース領域３を形成する。また、トレンチ６の形成工程では、トレンチ６を形成する際に用いるフォトレジスト３１を露光する際のマスクとしてトレンチ６の側壁と対応する箇所に凹凸が形成されたものを利用する。このようにすることで、フォトレジスト３１やマスク材３０のうちトレンチ６の側壁と対応する箇所にも凹凸が形成された状態となる。そして、フォトレジスト３１を除去した後、マスク材３０を利用したエッチングを行ってトレンチ６を形成すると、トレンチ６の側壁に凹凸が形成される。 Specifically, after the n − type drift layer 2 is formed on the surface of the n + type substrate 1, the p type base region 3 is formed. Further, in the step of forming the trench 6, a mask in which unevenness is formed at a position corresponding to the side wall of the trench 6 is used as a mask for exposing the photoresist 31 used when forming the trench 6. By doing in this way, the unevenness | corrugation will be in the location corresponding to the side wall of the trench 6 among the photoresist 31 and the mask material 30. Then, after removing the photoresist 31 and performing etching using the mask material 30 to form the trench 6, irregularities are formed on the side wall of the trench 6.

この後、マスク材３０を除去した後、ｐ型リサーフ層２１やｐ型ガードリング層２２を形成するためのイオン注入工程、さらにはｎ+型領域２３を形成するためのイオン注入工程を経て、上述した丸め処理用の熱処理を行う。この熱処理により、トレンチ６の内壁面においてもＳｉＣのマイグレーションにより、ＳｉＣが流動する。これにより、トレンチ６の開口端や底部の角部が図６に示されるように丸まる。また、トレンチ６の側壁に凹凸が形成されているため、その凹んだ部分内にｎ+型ソース領域４を構成するｎ型ＳｉＣが流動する。そして、丸め処理が完了したときには、トレンチ６の側面にｎ型連結層７が残り、ｎ-型ドリフト層２とｎ+型ソース領域４がｎ型連結層７を介して連結された構造となる。 Thereafter, after removing the mask material 30, an ion implantation process for forming the p-type RESURF layer 21 and the p-type guard ring layer 22, and further an ion implantation process for forming the n + -type region 23, The above-described heat treatment for rounding is performed. By this heat treatment, SiC also flows on the inner wall surface of the trench 6 due to SiC migration. As a result, the opening end and the bottom corner of the trench 6 are rounded as shown in FIG. Moreover, since the unevenness is formed on the sidewall of the trench 6, the n-type SiC constituting the n + -type source region 4 flows in the recessed portion. When the rounding process is completed, the n-type coupling layer 7 remains on the side surface of the trench 6, and the n − -type drift layer 2 and the n + -type source region 4 are coupled via the n-type coupling layer 7. .

このように、トレンチゲート構造のＭＯＳＦＥＴのトレンチ６の側壁にも、ＳｉＣのマイグレーションを利用してｎ型連結層７を形成することができる。このようなｎ型連結層７を形成することで、オン時にはトレンチ６の側面に位置するｐ型ベース領域３の反転層のみでなく、ｎ型連結層７を通じても電流が流れるようにできることから、ｐ型ベース領域３のみの場合と比較して、チャネル抵抗を低減することが可能となる。また、ＭＯＳＦＥＴの閾値を低減することも可能となる。   As described above, the n-type coupling layer 7 can be formed also on the sidewall of the trench 6 of the MOSFET having the trench gate structure by utilizing the migration of SiC. By forming such an n-type coupling layer 7, current can flow not only through the inversion layer of the p-type base region 3 located on the side surface of the trench 6 but also through the n-type coupling layer 7 when turned on. Compared to the case of only the p-type base region 3, the channel resistance can be reduced. In addition, the threshold value of the MOSFET can be reduced.

（他の実施形態）
（１）上記実施形態では、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成される部分をｐ型リサーフ層２１のうちの他の部分（凹部２０の下方に位置する部分）を形成するためのイオン注入時に同時に形成するようにした。しかしながら、これは単なる一例を示したに過ぎず、この部分のみ、異なるイオン注入工程として形成しても良いし、ｐ+型コンタクト層５を形成する際のイオン注入時に同時に形成しても良い。 (Other embodiments)
(1) In the above embodiment, the part formed in the surface layer part of the p-type base region 3 in the p-type RESURF layer 21 is the other part in the p-type RESURF layer 21 (the part located below the recess 20). It was made to form simultaneously with the ion implantation for forming. However, this is merely an example, and only this portion may be formed as a different ion implantation step, or may be formed at the same time as the ion implantation when the p + -type contact layer 5 is formed.

同様に、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成される部分をｎ+型領域２３のうちの他の部分（凹部２０の下方に位置する部分）を形成するためのイオン注入時に同時に形成するようにした。しかしながら、これも単なる一例を示したに過ぎず、この部分のみ、異なるイオン注入工程として形成しても良いし、ｎ+型ソース領域４を形成する際のイオン注入時に同時に形成しても良い。 Similarly, n + -type p-type base region 3 in the region 23 the portion formed in a surface portion other of the n + -type region 23 moieties to form a (portion positioned under the concave portion 20) It was formed simultaneously with ion implantation. However, this is merely an example, and only this portion may be formed as a different ion implantation process, or may be formed at the same time as the ion implantation for forming the n + -type source region 4.

（２）上記第１実施形態では、反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、蓄積型チャネルを形成する蓄積型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置についても本発明を適用することができる。具体的には、上記各実施形態で説明した構造のＳｉＣ半導体装置において、トレンチ６の内壁面に窒素等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3とされたｎ型チャネル層をエピタキシャル成長させた後で、ゲート酸化膜８を形成した構造とすれば良い。ｎ型チャネル層はチャネル領域を構成するためのものであり、ノーマリオフ型となる厚さに設定され、例えば、トレンチ６の側面上で０．１〜０．３μｍの厚みとすることができる。 (2) In the first embodiment, the SiC semiconductor device including the inversion type trench gate structure MOSFET has been described as an example, but the storage type trench gate structure MOSFET for forming the storage type channel is provided. The present invention can also be applied to a SiC semiconductor device. Specifically, in the SiC semiconductor device having the structure described in the above embodiments, the n-type channel layer in which the n-type impurity concentration such as nitrogen is 1.0 × 10 16 / cm 3 is formed on the inner wall surface of the trench 6. After the epitaxial growth, the gate oxide film 8 may be formed. The n-type channel layer is used to form a channel region, and is set to a thickness that is normally off. For example, the n-type channel layer can have a thickness of 0.1 to 0.3 μm on the side surface of the trench 6.

なお、第２実施形態のようにｎ型連結層７を形成する場合にも、ｎ型チャネル層を形成した蓄積型のＭＯＳＦＥＴとすることができる。この場合、ｎ型連結層７を形成するための熱処理を行ったのち、トレンチ６内を含めてｎ型チャネル層をエピタキシャル成長させる。そして、基板表面側のｎ型チャネル層を除去するためにＣＭＰ（Chemical Mechanical Polishing）を行うか、もしくはマスクを配置したのちにドライエッチングなどを行うことで、ｎ+型ソース領域４やｐ+型コンタクト層５を露出させるようにすれば、ｎ+型ソース領域４やｐ+型コンタクト層５とソース電極１１との電気的な接続も可能となる。このような、蓄積型の半導体素子とする場合にも、オン時にトレンチ６の側面の表面に形成されるチャネル層のみでなく、ｎ型連結層７を通じても電流が流れるようにできることから、チャネル層のみの場合と比較して、チャネル抵抗を低減することが可能となる。 Even when the n-type coupling layer 7 is formed as in the second embodiment, a storage MOSFET having an n-type channel layer can be formed. In this case, after performing the heat treatment for forming the n-type coupling layer 7, the n-type channel layer including the inside of the trench 6 is epitaxially grown. Then, CMP (Chemical Mechanical Polishing) is performed in order to remove the n-type channel layer on the substrate surface side, or dry etching or the like is performed after the mask is arranged, whereby the n + -type source region 4 and the p + -type are formed. If the contact layer 5 is exposed, the n + type source region 4 or the p + type contact layer 5 and the source electrode 11 can be electrically connected. Even in the case of such a storage type semiconductor device, since the current can flow not only through the channel layer formed on the surface of the side surface of the trench 6 but also through the n-type coupling layer 7 when turned on, the channel layer Compared with the case of only the channel resistance, it becomes possible to reduce the channel resistance.

（３）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。   (3) In each of the above embodiments, an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the conductivity type of each component is inverted. The present invention can also be applied to a p-channel type MOSFET. In the above description, a MOSFET having a trench gate structure has been described as an example. However, the present invention can also be applied to an IGBT having a similar trench gate structure. The IGBT only changes the conductivity type of the substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-described embodiments.

（４）上記各実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成前などとしても構わない。   (4) In each of the above embodiments, an example in which the present invention is applied has been described. However, design changes can be made as appropriate. For example, in each of the above-described embodiments, the gate oxide film 8 by thermal oxidation has been described as an example of the gate insulating film. However, the gate insulating film may include an oxide film or nitride film that is not thermally oxidized. Further, the drain electrode 13 may be formed before the source electrode 11 is formed.

１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型コンタクト層
６ トレンチ
７ ｎ型連結層
８ ゲート酸化膜
９ ゲート電極
１１ ソース電極
１２ 層間絶縁膜
１３ ドレイン電極
２０ 凹部
２１ ｐ型リサーフ層
２３ ｎ+型領域
２４ アップドレイン電極
３０ マスク材 1 n + type substrate 2 n − type drift layer 3 p type base region 4 n + type source region 5 p + type contact layer 6 trench 7 n type coupling layer 8 gate oxide film 9 gate electrode 11 source electrode 12 interlayer insulating film 13 Drain electrode 20 Recess 21 P-type RESURF layer 23 n + type region 24 Up drain electrode 30 Mask material

Claims (15)

炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域側となる内周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第２導電型のリサーフ層（２１）が形成されてなる炭化珪素半導体装置の製造方法であって、
前記凹部（２０）の形成予定位置が開口するマスク材（３０）を配置する工程と、
前記マスク材（３０）をマスクとしてエッチングを行うことで前記凹部（２０）を形成する工程と、
前記マスク材（３０）を除去する工程と、
前記半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、前記リサーフ層（２１）のうち、前記ベース領域（３）の表層部に形成される部分を形成する工程と、
前記半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、前記リサーフ層（２１）のうち、前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成される部分を形成する工程と、
炭化珪素のマイグレーションが生じる温度で熱処理を行い、前記凹部（２０）の内周側の前記側壁において、前記リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分を流動させることで、前記リサーフ層（２１）のうち前記凹部（２０）の内周側の前記側壁に形成される部分を形成し、該リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とを接続して当該リサーフ層（２１）を完成させる工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。 A semiconductor element is formed by using a semiconductor substrate in which a first conductivity type drift layer (2) and a second conductivity type base region (3) are sequentially formed on a main surface of a silicon carbide substrate (1). And a peripheral region in which an outer peripheral breakdown voltage structure surrounding the cell region is formed, and the outer peripheral breakdown voltage structure is formed deeper than the base region (3) and surrounding the cell region. The mesa structure constituted by the recessed portion (20), and the recessed portion (20) through a side wall on the cell region side in the recessed portion (20) from the surface layer portion of the base region (3). A method of manufacturing a silicon carbide semiconductor device in which a second conductivity type RESURF layer (21) reaching the surface layer portion of the drift layer (2) located below is formed,
A step of arranging a mask material (30) in which a formation planned position of the recess (20) is opened;
Forming the recess (20) by etching using the mask material (30) as a mask;
Removing the mask material (30);
A step of forming a portion of the RESURF layer (21) formed in the surface layer portion of the base region (3) by ion-implanting a second conductivity type impurity from the substrate normal direction to the semiconductor substrate. When,
A surface layer of the drift layer (2) located below the recess (20) in the RESURF layer (21) by ion-implanting a second conductivity type impurity from the substrate normal direction to the semiconductor substrate. Forming a part to be formed in the part;
Heat treatment is performed at a temperature at which migration of silicon carbide occurs, and the portion formed in the surface layer portion of the base region (3) of the RESURF layer (21) on the side wall on the inner peripheral side of the recess (20) flows. To form a portion of the RESURF layer (21) formed on the side wall on the inner peripheral side of the recess (20), and the surface layer portion of the base region (3) in the RESURF layer (21) And connecting the portion formed in the surface layer portion of the drift layer (2) located below the concave portion (20) to complete the RESURF layer (21). A method for manufacturing a silicon carbide semiconductor device, comprising: 前記マスク材（３０）を配置する工程では、前記マスク材（３０）のうち前記凹部（２０）の内周側の前記側壁と対応する箇所に凹凸が形成されるようにし、
前記凹部（２０）を形成する工程では、前記マスク材（３０）をマスクとしてエッチングを行うことで、前記凹部（２０）の内周側の前記側壁に凹凸が形成されるようにし、
前記リサーフ層（２１）を完成させる工程では、前記凹部（２０）の内周側の前記側壁に形成された凹凸の凹んだ部分において、前記リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分を流動させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。 In the step of disposing the mask material (30), an unevenness is formed at a location corresponding to the side wall on the inner peripheral side of the recess (20) in the mask material (30),
In the step of forming the recess (20), by performing etching using the mask material (30) as a mask, irregularities are formed on the side wall on the inner peripheral side of the recess (20),
In the step of completing the RESURF layer (21), the base region (3) of the RESURF layer (21) is formed in the concave and convex portions formed on the side wall on the inner peripheral side of the concave portion (20). The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein a portion formed in the surface layer portion is caused to flow. 炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ドリフト層（２）よりも高不純物濃度とされ、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域と反対側となる外周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなる炭化珪素半導体装置の製造方法であって、
前記凹部（２０）の形成予定位置が開口するマスク材（３０）を配置する工程と、
前記マスク材（３０）をマスクとしてエッチングを行うことで前記凹部（２０）を形成する工程と、
前記マスク材（３０）を除去する工程と、
前記半導体基板に対して基板法線方向から第１導電型不純物をイオン注入することで、前記第１導電型領域（２３）のうち、前記ベース領域（３）の表層部に形成される部分を形成する工程と、
前記半導体基板に対して基板法線方向から第１導電型不純物をイオン注入することで、前記第１導電型領域（２３）のうち、前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成される部分を形成する工程と、
炭化珪素のマイグレーションが生じる温度で熱処理を行い、前記凹部（２０）の外周側の前記側壁において、前記第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分を流動させ、前記第１導電型領域（２３）のうち前記凹部（２０）の内周側の前記側壁に形成される部分を形成し、該第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とを接続して当該第１導電型領域（２３）を完成させる工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。 A semiconductor element is formed by using a semiconductor substrate in which a first conductivity type drift layer (2) and a second conductivity type base region (3) are sequentially formed on a main surface of a silicon carbide substrate (1). And a peripheral region in which an outer peripheral breakdown voltage structure surrounding the cell region is formed, and the outer peripheral breakdown voltage structure is formed deeper than the base region (3) and surrounding the cell region. A mesa structure constituted by the recessed portion (20) and a higher impurity concentration than the drift layer (2), opposite to the cell region in the recessed portion (20) from the surface layer portion of the base region (3) Manufacturing of a silicon carbide semiconductor device in which a first conductivity type region (23) reaching the surface layer portion of the drift layer (2) located below the concave portion (20) is formed through a side wall on the outer peripheral side serving as a side. A method,
A step of arranging a mask material (30) in which a formation planned position of the recess (20) is opened;
Forming the recess (20) by etching using the mask material (30) as a mask;
Removing the mask material (30);
Wherein the substrate normal direction with respect to the semiconductor substrate by a first conductivity type impurity is ion-implanted, of the first conductivity type region (23), a portion formed in the surface portion of the base region (3) Forming, and
The drift layer (2) located below the recess (20) in the first conductivity type region (23) by ion-implanting the first conductivity type impurity from the substrate normal direction to the semiconductor substrate. A step of forming a portion formed on the surface layer portion of
A portion formed in a surface layer portion of the base region (3) in the first conductivity type region (23) on the side wall on the outer peripheral side of the recess (20) by performing heat treatment at a temperature at which silicon carbide migration occurs. To form a portion of the first conductivity type region (23) formed on the side wall on the inner peripheral side of the recess (20), and the base region of the first conductivity type region (23). A portion formed in the surface layer portion of (3) and a portion formed in the surface layer portion of the drift layer (2) located below the concave portion (20) are connected to the first conductivity type region (23). A method of manufacturing a silicon carbide semiconductor device, comprising: 前記マスク材（３０）を配置する工程では、前記マスク材（３０）のうち前記凹部（２０）の前記外周側の側壁と対応する箇所に凹凸が形成されるようにし、
前記凹部（２０）を形成する工程では、前記マスク材（３０）をマスクとしてエッチングを行うことで、前記凹部（２０）の外周側の前記側壁に凹凸が形成されるようにし、
前記第１導電型領域（２３）を完成させる工程では、前記凹部（２０）の内周側の前記側壁に形成された凹凸の凹んだ部分において、前記第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分を流動させることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。 In the step of disposing the mask material (30), an unevenness is formed at a location corresponding to the outer peripheral side wall of the recess (20) in the mask material (30),
In the step of forming the concave portion (20), by performing etching using the mask material (30) as a mask, irregularities are formed on the side wall on the outer peripheral side of the concave portion (20), and
In the step of completing the first conductivity type region (23), in the concave and convex portion formed on the side wall on the inner peripheral side of the recess (20), the first conductivity type region (23) of the first conductivity type region (23) The method for manufacturing a silicon carbide semiconductor device according to claim 3, wherein a portion formed in the surface layer portion of the base region (3) is caused to flow. 前記熱処理の雰囲気を窒素、水素、アルゴン、シラン、塩素のいずれか１つもしくは何れか複数の組み合わせとすることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。   5. The silicon carbide semiconductor device according to claim 1, wherein an atmosphere of the heat treatment is any one of nitrogen, hydrogen, argon, silane, and chlorine or a combination of any one of them. Production method. 前記半導体素子は、前記ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側に前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴであり、
前記トレンチ（６）の形成予定位置が開口するマスク材（３０）を配置する工程と、
前記マスク材（３０）をマスクとしてエッチングを行うことで前記トレンチ（６）を形成する工程と、
前記マスク材（３０）を除去する工程と、
炭化珪素のマイグレーションが生じる温度で熱処理を行い、前記トレンチ（６）の側壁において前記ソース領域（４）を流動させることで、前記トレンチ（６）の側壁に部分的に、前記ソース領域（４）と前記ドリフト層（２）とを接続する第１導電型の連結層（７）を形成する工程と、を含んでいることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。 The semiconductor element includes a trench (6) deeper than the base region (3), and a source region (first conductivity type) having a higher impurity concentration than the drift layer (2) on both sides of the trench (6). 4) MOSFET or IGBT having a trench gate structure,
Disposing a mask material (30) in which the formation position of the trench (6) is opened;
Forming the trench (6) by etching using the mask material (30) as a mask;
Removing the mask material (30);
A heat treatment is performed at a temperature at which silicon carbide migration occurs, and the source region (4) is caused to flow in the sidewall of the trench (6), thereby partially forming the source region (4) on the sidewall of the trench (6). Forming a first conductive type coupling layer (7) that connects the drift layer (2) and the carbonization according to any one of claims 1 to 5 A method for manufacturing a silicon semiconductor device. 前記マスク材（３０）を配置する工程では、前記マスク材（３０）のうち前記トレンチ（６）の前記側壁と対応する箇所に凹凸が形成されるようにし、
前記トレンチ（６）を形成する工程では、前記マスク材（３０）をマスクとしてエッチングを行うことで、前記トレンチ（６）の前記側壁に凹凸が形成されるようにし、
前記連結層（７）を形成する工程では、前記トレンチ（６）の前記側壁に形成された凹凸の凹んだ部分において、前記ソース領域（４）を流動させることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。 In the step of disposing the mask material (30), an unevenness is formed at a position corresponding to the side wall of the trench (6) in the mask material (30),
In the step of forming the trench (6), by performing etching using the mask material (30) as a mask, irregularities are formed on the sidewall of the trench (6),
The said source region (4) is made to flow in the recessed part of the unevenness | corrugation formed in the said side wall of the said trench (6) in the process of forming the said connection layer (7). A method for manufacturing a silicon carbide semiconductor device. 前記連結層（７）を形成したのち、前記トレンチ（６）内に蓄積型チャネルを形成するための第１導電型のチャネル層を形成する工程を含んでいることを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。   The step of forming a channel layer of a first conductivity type for forming a storage channel in the trench (6) after forming the coupling layer (7). A method for manufacturing a silicon carbide semiconductor device according to claim 7. 炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域側となる内周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第２導電型のリサーフ層（２１）が形成されてなる炭化珪素半導体装置であって、
前記リサーフ層（２１）は、前記凹部（２０）の内周側の前記側壁において、該リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分が流動させられることで、該リサーフ層（２１）のうち前記凹部（２０）の内周側の前記側壁に形成される部分が形成され、この部分により、該リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とが接続されていることを特徴とする炭化珪素半導体装置。 A semiconductor element is formed by using a semiconductor substrate in which a first conductivity type drift layer (2) and a second conductivity type base region (3) are sequentially formed on a main surface of a silicon carbide substrate (1). And a peripheral region in which an outer peripheral breakdown voltage structure surrounding the cell region is formed, and the outer peripheral breakdown voltage structure is formed deeper than the base region (3) and surrounding the cell region. The mesa structure constituted by the recessed portion (20), and the recessed portion (20) through a side wall on the cell region side in the recessed portion (20) from the surface layer portion of the base region (3). A silicon carbide semiconductor device in which a second conductivity type RESURF layer (21) reaching the surface layer portion of the drift layer (2) located below is formed,
In the RESURF layer (21), a portion of the RESURF layer (21) formed in the surface layer portion of the base region (3) is caused to flow on the side wall on the inner peripheral side of the recess (20). In the RESURF layer (21), a portion formed on the side wall on the inner peripheral side of the recess (20) is formed, and by this portion, the surface layer of the base region (3) in the RESURF layer (21) A silicon carbide semiconductor device characterized in that a portion formed in a portion and a portion formed in a surface layer portion of the drift layer (2) located below the recess (20) are connected. 前記リサーフ層（２１）のうち前記凹部（２０）の内周側の前記側壁に形成される部分は、前記凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。   The portion of the RESURF layer (21) formed on the side wall on the inner peripheral side of the recess (20) is formed in a stripe shape parallel to the depth direction of the recess (20). The silicon carbide semiconductor device according to claim 9. 炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ドリフト層（２）よりも高不純物濃度とされ、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域と反対側となる外周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなる炭化珪素半導体装置であって、
前記第１導電型領域（２３）は、前記凹部（２０）の外周側の前記側壁において、該第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分が流動させられることで、該第１導電型領域（２３）のうち前記凹部（２０）の外周側の前記側壁に形成される部分が形成され、この部分により、該第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とが接続されていることを特徴とする炭化珪素半導体装置。 A semiconductor element is formed by using a semiconductor substrate in which a first conductivity type drift layer (2) and a second conductivity type base region (3) are sequentially formed on a main surface of a silicon carbide substrate (1). And a peripheral region in which an outer peripheral breakdown voltage structure surrounding the cell region is formed, and the outer peripheral breakdown voltage structure is formed deeper than the base region (3) and surrounding the cell region. A mesa structure constituted by the recessed portion (20) and a higher impurity concentration than the drift layer (2), opposite to the cell region in the recessed portion (20) from the surface layer portion of the base region (3) A silicon carbide semiconductor device in which a first conductivity type region (23) reaching a surface layer portion of the drift layer (2) located below the recess (20) via an outer peripheral side wall serving as a side is formed. And
The first conductivity type region (23) has a portion formed on a surface layer portion of the base region (3) in the first conductivity type region (23) on the side wall on the outer peripheral side of the recess (20). By flowing, a portion of the first conductivity type region (23) formed on the side wall on the outer peripheral side of the recess (20) is formed, and by this portion, the first conductivity type region (23) is formed. Of these, a portion formed in the surface layer portion of the base region (3) and a portion formed in the surface layer portion of the drift layer (2) located below the recess (20) are connected. A silicon carbide semiconductor device. 前記第１導電型領域（２３）のうち前記凹部（２０）の外周側の前記側壁に形成される部分は、前記凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴とする請求項１１に記載の炭化珪素半導体装置。   A portion of the first conductivity type region (23) formed on the side wall on the outer peripheral side of the recess (20) is formed in a stripe shape parallel to the depth direction of the recess (20). The silicon carbide semiconductor device according to claim 11, wherein the silicon carbide semiconductor device is a semiconductor device. 前記半導体素子は、前記ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側に前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴであり、
前記トレンチ（６）の側壁に部分的に、前記ソース領域（４）が流動させられることにより形成された第１導電型の連結層（７）が備えられ、該連結層（７）により、前記ソース領域（４）と前記ドリフト層（２）とが接続されていることを特徴とする請求項９ないし１２のいずれか１つに記載の炭化珪素半導体装置。 The semiconductor element includes a trench (6) deeper than the base region (3), and a source region (first conductivity type) having a higher impurity concentration than the drift layer (2) on both sides of the trench (6). 4) MOSFET or IGBT having a trench gate structure,
A connection layer (7) of a first conductivity type formed by flowing the source region (4) partially on the sidewall of the trench (6) is provided. The silicon carbide semiconductor device according to any one of claims 9 to 12, wherein a source region (4) and the drift layer (2) are connected to each other. 前記連結層（７）は、前記トレンチ（６）の深さ方向に平行なストライプ状に形成されていることを特徴とする請求項１３に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 13, wherein the coupling layer (7) is formed in a stripe shape parallel to the depth direction of the trench (6). 前記トレンチ（６）内には、該トレンチ（６）内において前記連結層（７）および前記ベース領域（３）を覆う第１導電型のチャネル層が形成されていることを特徴とする請求項１３または１４に記載の炭化珪素半導体装置。   The first conductivity type channel layer is formed in the trench (6) to cover the coupling layer (7) and the base region (3) in the trench (6). The silicon carbide semiconductor device according to 13 or 14.
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