JP5612768B2 - バランを備えるデュプレクサ - Google Patents

Description

本発明は，受信経路内にバランを備えるデュプレクサに関するものである。

デュプレクサは，例えば，データ伝送システムの所定周波数帯域における受信信号と送信信号とを分離する周波数分離フィルタであり，この場合にデータ送信は，例えば共用アンテナによって双方向的に行うことができる。無線周波数分野のアプリケーションにおいて，不平衡のフィルタ入力及びフィルタ出力を有し，特性インピーダンスが材質に関係するフィルタが主に使用されている。特に受信信号経路におけるノイズの結合は，このようなデータ伝送システムの伝送効率を著しく低減させることがある。

本発明の課題は，改善された電気特性を有するデュプレクサを提供することである。

この課題は，独立請求項の特徴によって解決される。また，本発明の有利な実施形態は従属請求項に記載したとおりである。

本発明は，基板を備えるデュプレクサによって特徴付けられる。基板は，少なくとも一つのパターン化されたメタライズ面を有し，送信経路及び受信経路が少なくとも部分的に配置されており，これらの経路は何れもアンテナポートに接続されている。デュプレクサは，送信経路に配置された送信フィルタを備え，この送信フィルタは一つ又は複数の共振器を含む第１弾性波フィルタにより構成されている。また，デュプレクサは，アンテナ側の受信経路に配置された受信フィルタを備え，この受信フィルタは一つ又は複数の共振器及びシングルエンド出力部を含む第２弾性波フィルタにより構成されている。更に，デュプレクサは，受信経路において受信フィルタの下流側に設けられたバランを備え，このバランの出力側は平衡信号を供給し，ＬＣ回路として構成され，バランの少なくとも一つのインダクタンス及び／又は少なくとも一つのキャパシタンスが，基板におけるパターン化されたメタライズ面内に形成されている。さらに、基板は少なくとも一つの大きな第１基準電位面（Ｍ１）の配置された上部メタライズ面（ＭＯ）及び少なくとも一つの大きな第２基準電位面（Ｍ２）の配置された下部メタライズ面（ＭＵ）であって、第１（Ｍ１）及び第２基準電位面（Ｍ２）がそれぞれ基準電位（ＧＮＤ）に接続される，上部メタライズ面（ＭＯ）及び下部メタライズ面（ＭＵ）を備える。また、基板は、バラン（ＢＬ）のキャパシタンス及び／又はインダクタンス及び／又は更なる回路構成素子が実現され上部（ＭＯ）と下部メタライズ面（ＭＵ）との間に配置される，少なくとも一つのパターン化されたメタライズ面とを備える。また、第１並列分岐（Ｐ１）が第１キャパシタンス（Ｃ１）及び第１インダクタンス（Ｌ１）を有し，第２並列分岐（Ｐ２）が第２キャパシタンス（Ｃ２）及び第２インダクタンスを有し，又は，第１並列分岐（Ｐ１）が第４キャパシタンス（Ｃ４）及び第３インダクタンス（Ｌ３）を有し，第２並列分岐（Ｐ２）が第５キャパシタンス（Ｃ５）及び第４インダクタンス（Ｌ４）を有する。また、並列分岐（Ｐ１）が第２基準電位面（Ｍ２）にではなく，第１基準電位面（Ｍ１）に接続され，第２並列分岐（Ｐ２）が少なくとも第１基準電位面（Ｍ１）に接続されている。

バランは，受信フィルタの出力で不平衡（「シングルエンド」とも称する）信号を平衡（バランス）信号に変換し，これにより受信側に平衡出力を有するデュプレクサを構成することができる。受信経路の出力部には，平衡信号を供給することが有利である。即ち，受信経路の出力部に平衡信号が供給すれば，不平衡信号に比べて，例えばクロストーク及び／又は外部からの信号混入の影響を受けにくくなるからである。平衡信号は一般に高い信号対雑音比も有している。バランは，受信フィルタと送信フィルタとの間に十分な絶縁を確保可能とすることにも貢献する。更に，シンプルな，接続されていない共振器と共に構成される弾性波フィルタを有するデュプレクサに与えられる送信要求を十分に満足できる回路構成が可能となる。これにより，費用効率の高い構成が可能である。各弾性波フィルタは，リアクタンス・フィルタ（ラダー型）として構成することも可能である。

好適な実施形態によれば，基板は多層セラミックスで構成される。

好適な実施形態によれば，第１弾性波フィルタ及び／又は第２弾性波フィルタはバルク波で作動する少なくとも一つの共振器を含む。好適には，第１及び第２弾性波フィルタをバルク弾性波フィルタ（BAW Filter: Bulk-Acoustic-Wave Filter）として構成することにより，バルク弾性波フィルタ（ＢＡＷフィルタ）は，表面弾性波フィルタ（SAW Filter: Surface-Acoustic-Wave Filter）として高い品質を保つことができる。また，第１及び／又は第２弾性波フィルタを表面弾性波フィルタ（ＳＡＷフィルタ）として構成することも可能である。即ち，第１弾性波フィルタ及び第２弾性波フィルタは互いに異なる構成とすることもできる。

好適な実施形態によれば，バランは，第１平衡端子，第２平衡端子及び不平衡端子を有している。更にバランは第１インダクタンス及び第２キャパシタンスを有し，第１インダクタンスは第１平衡端子及び基準電位に接続され，第２キャパシタンスは第２平衡端子及び基準電位に接続されている。更にバランは，第２インダクタンス及び第１キャパシタンスを有し，第２インダクタンスは第２平衡端子及び不平衡端子に，そして第１キャパシタンスは第１平衡端子及び不平衡端子に接続されている。好適には，このようなバランは極めて低い挿入損失を有する。そして，このようなバランを例えばセラミック基板上に形成すれば，設置面積を最小限に抑えることができ，例えば製造公差や環境の影響に由来する素子間のバラツキに対する感度を所定限界以下に保つことができる。

好適な実施形態によれば，バランは第１平衡端子及び第２平衡端子並びに不平衡端子を有する。バランは更に，直列の第３及び第４キャパシタンスと並列の第３インダクタンスとを含むＴ字部を有し，第３キャパシタンスは第１平衡端子に，そして第４キャパシタンスは不平衡端子に接続されている。バランは更に，第２平衡端子及び基準電位に接続された第５キャパシタンスと，第２平衡端子及び不平衡端子に接続された第４インダクタンスとを有する。好適には，このように構成されたバランは，例えば製造公差や環境の影響による素子間のバラツキに対して比較的低い感度を有している。

好適な実施形態によれば，第１弾性波フィルタ及び第２弾性波フィルタは個々のチップ上に配置されている。したがって，各弾性波フィルタを個別的に最適化することができる。

好適な実施形態によれば，基板はデュプレクサの筐体又はデュプレクサを含むモジュールの一部である。

好適な実施形態によれば，基板は，少なくとも一つの大きな第１基準電位面の配置された上部メタライズ面と，少なくとも一つの大きな第２基準電位面の配置された下部メタライズ面とを有しており，第１及び第２基準電位面はそれぞれ基準電位に接続されている。少なくとも一つのパターン化されたメタライズ面は，バランのキャパシタンス及び／又はインダクタンス内，及び／又は更なる接続素子内に形成され，上部のメタライズ面と下部のメタライズ面との間に配置される。基板は，例えば第１上部面側に第１基準電位面を，そして第２上部面側に第２基準電位面を有することができる。好適には，例えば，基準電位面のほぼ全表面に金属が配置される。上部及び／又は下部のメタライズ面の一部はそれぞれ，例えば接触面が凹部の形状を有しており，例えば第１及び第２平衡端子及び／または不平衡端子との接触を可能にすることができる。

好適な実施形態によれば，基板は，バランの第１平衡端子に対応する一体化された第１分岐部と，第２平衡端子に対応する一体化された第２分岐とを有し，第１及び第２分岐は上部メタライズ面と下部メタライズ面との間に配置されている。

好適な実施形態によれば，基板は全基板厚を有しており，第１分岐及び第２分岐は同じ高さに配置され，又は第１分岐と第２分岐との間の下部及び／又は上部メタライズ面に垂直な方向の高さの差が全基板厚の０．２倍よりも小さくなるように配置されている。

好適な実施形態によれば，第１並列分岐は第１キャパシタンス及び第１インダクタンスを，そして第２並列分岐は第２キャパシタンス及び第２インダクタンスを有する。代替的に，第１並列分岐は第４キャパシタンス及び第３インダクタンスを，そして第２並列分岐は第５キャパシタンス及び第４インダクタンスを有する。更に，第１並列分岐は第２基準電位面ではなく第１基準電位面に接続され，第２並列分岐は少なくとも第１基準電位面に接続されている。

好適な実施形態によれば，不平衡端子に対応する第１キャパシタンス又は第４キャパシタンスと第３分岐との間には金属面が配置されており，この金属面は基準電位に接続されている。基準電位に接続されている金属面は，好適にはシールド面として使用され，特に第１キャパシタンス又は第４キャパシタンスへのノイズ信号の結合を低減させることができる。追加的又は代替的に，第３分岐と第１分岐又は第４キャパシタンスとの間隔を，例えば約３００μｍ以上とすることができる。

好適な実施形態によれば，基板は少なくとも一つのはんだパッドを有し，このはんだパッドの少なくとも一部は第３キャパシタンスとして使用される。例えばプリント基板に基板を実装するために，基板には一つ又は複数のはんだパッドを設けることができる。各はんだパッドはキャパシタンスを有することができ，このキャパスタンスは少なくとも部分的に回路として使用することができる。好適には，第３キャパシタンスは，第３及び第４インダクタンスからの間隔が大きくなるように配置される。これは，例えば第３キャパシタンスをパターン化されたメタライズ面に配置し，それぞれのパターン化されたメタライズ面までの間隔を大きくし，その間隔の中に第３及び／又は第４インダクタンスを配置することによって実現させることができる。

更に，第３及び第４インダクタンス又は第１及び第２インダクタンスが，大きな金属面との間に十分な間隔を有することが好適である。例えば，第２インダクタンス又は第４インダクタンスは，導体経路により基準電位，好適には接地電位に接続されている。導体経路は導体経路キャパシタンスを有している。導体経路キャパシタンスと第２又は第４インダクタンスは共振回路を形成する。従って，好適には，第２インダクタンス又は第４インダクタンスとその他のレイアウト構成素子を，共振回路の共振周波数がバランの中心周波数より少なくとも１．５倍大きくなるように構成及び配置することが好適である。

バランＢＬの第１実施形態を示す図である。 バランＢＬの第２実施形態を示す図である。 デュプレクサＤＰＬの一実施形態を示す図である。 多層セラミック基板を使用する回路技術を考慮した，バランＢＬの等価回路図である。

以下，添付図面に示す実施例を参照して本発明を更に詳述する。図面において，同一の参照符号は同等の機能を有する要素を表している。

図１は，バランＢＬの第１実施形態を示す。このバランＢＬは，第１平衡端子ＳＹＭ１及び第２平衡端子ＳＹＭ２並びに不平衡端子ＳＥを有する。

バランＢＬは，例えば第１インダクタンスＬ１及び第２キャパシタンスＣ２を有し，第１インダクタンスＬ１は第１平衡端子ＳＹＭ１及び基準電位ＧＮＤに接続され，第２キャパシタンスＣ２は第２平衡端子ＳＹＭ２及び基準電位ＧＮＤに接続されている。バランＢＬは，第２インダクタンスＬ２及び第１キャパシタンスＣ１を更に有し，第２インダクタンスＬ２は第２平衡端子ＳＹＭ２及び不平衡端子ＳＥに接続され，第１キャパシタンスＣ１は，第１平衡端子ＳＹＭ１及び不平衡端子ＳＥに接続されている。バランＢＬは，例えば，低温共焼成セラミックス（LTCC: low temperature cofired ceramics）の多層集積回路として形成することができる。

図２は，バランＢＬの第２実施形態を示す。このバランＢＬは，図１に示すバランＢＬの実施形態におけると同様に，第１及び第２平衡端子ＳＹＭ１，ＳＹＭ２と不平衡端子ＳＥとを有する。図２に示すバランＢＬは，例えば直列の第３キャパシタンスＣ３及び第４キャパシタンスＣ４と並列の第３インダクタンスＬ３とを含むＴ字部を有し，第３キャパシタンスＣ３は第１平衡端子ＳＹＭ１に接続され，第４キャパシタンスＣ４は不平衡端子ＳＥに接続されている。バランＢＬは更に第５キャパシタンスＣ５を有し，これは第２平衡端子ＳＹＭ２及び基準電位ＧＮＤに接続されている。バランＢＬにおける第４インダクタンスＬ４は，第２平衡端子ＳＹＭ２及び不平衡端子ＳＥに接続されている。好適には，図２に示すバランＢＬも，例えば，低温共焼成セラミックス（ＬＴＣＣ）の多層集積回路として実現することができる。

図３は，デュプレクサＤＰＬの一実施形態を示す。送信経路ＴＸ及び受信経路ＲＸがアンテナ回路ＡＮＴに接続されている。送信経路ＴＸにおいて，アンテナ回路ＡＮＴと送信入力ＴＸ＿ＩＮとの間に送信フィルタＴＸＦが配置されている。受信経路ＲＸにおいて，アンテナ側に受信フィルタＲＸＦが配置されている。受信フィルタＲＸＦと受信出力ＲＸ１＿ＯＵＴ及びＲＸ２＿ＯＵＴとの間にはバランＢＬが配置されており，このバランＢＬは出力側に平衡信号出力を有している。バランＢＬは，例えば回路構成素子としてインダクタンス及びキャパシタンスを有するＬＣ回路として構成することができる。

送信フィルタＴＸＦは，例えば第１弾性波フィルタＢＡＷ１を有している。この第１弾性波フィルタＢＡＷ１は，例えば，表面弾性波フィルタ（SAW: Surface Acoustic Wave Filter）又は好適にはバルク弾性波フィルタ（BAW: Bulk Acoustic Wave Filter）として構成することができる。図３に示す第１弾性波フィルタＢＡＷ１は，典型的には直列及び並列の共振器を含んでいる。

送信フィルタＴＸＦは，更に第１整合ネットワークを有している。この送信フィルタＴＸＦにおける第１整合ネットワークは第１弾性波フィルタＢＡＷ１の帯域幅を拡大することができ，これにより，送信フィルタＴＸＦの入力側の整合が改善される。この第１整合ネットワークは，例えば第１整合インダクタンスＬＡ１と，更なる第１整合インダクタンスＬＡ１‘を有している。これらの第１整合インダクタンスＬＡ１，ＬＡ１’は，何れもそれぞれ第１弾性波フィルタＢＡＷ１の平衡共振器及び基準電位ＧＮＤに接続されている。この整合ネットワークは更に整合インダクタンスＬＡＷを有しており，その送信側は送信経路ＴＸに直列接続されている。

受信フィルタＲＸＦは，例えば第２弾性波フィルタＢＡＷ２を有している。この第２弾性波フィルタＢＡＷ２は，例えば表面弾性波フィルタ（ＳＡＷ）又は好適にはバルク弾性波フィルタ（ＢＡＷ）として構成することができる。第１及び第２弾性波フィルタＢＡＷ１，ＢＡＷ２には，同一の又は異なるフィルタ技術を適用することができる。弾性波フィルタＢＡＷ１，ＢＡＷ２は、異なるチップ又は同一のチップに配置することができる。好適には，弾性波フィルタＢＡＷ１，ＢＡＷ２は何れも，同一のフィルタ技術を適用した弾性波フィルタＢＡＷ１，ＢＡＷ２用の単一のチップに配置される。図３に示す第２弾性波フィルタＢＡＷ２は，例えば複数の直列共振器及び並列共振器を含んでいる。

受信フィルタＲＸＦは，更に第２整合ネットワークを有している。この第２整合ネットワークは，例えば第２整合インダクタンスＬＡ２と，更なる第２整合インダクタンスＬＡ２’とを有している。整合インダクタンスＬＡ２，ＬＡ２’は，何れもそれぞれ第２弾性波フィルタＢＡＷ２の並列共振器及び基準電位ＧＮＤに接続されている。

デュプレクサＤＰＬは，アンテナ側において，送信経路ＴＸ及び／又は受信経路ＲＸにアンテナ整合ネットワークを有することができる。このアンテナ整合ネットワークは，例えば，アンテナ回路ＡＮＴと受信フィルタＲＸＦとの間，及び／又はアンテナ回路ＡＮＴと送信フィルタＴＸＦとの間に配置することができる。図３に示すアンテナ整合ネットワークはインダクタンスＬＡＮＴを有しており，これはアンテナ回路ＡＮＴ及び基準電位ＧＮＤに接続されている。アンテナ整合ネットワークは，アンテナ入力及び／又は出力の特性インピーダンスの整合を，それぞれの所定周波数範囲内で行うことができる。アンテナ整合ネットワークは，追加的又は代替的に，デュプレクサの周波数分離機能の改善に貢献するように構成することができる。

図３に示すデュプレクサＤＰＬのバランＢＬは，例えば，バランＢＬの第１実施形態又はバランＢＬの第２実施形態に従って構成することができる。また，バラン機能を有する別の適切に構成された回路をデュプレクサＤＰＬ用のバランＢＬとして使用することもできる。

このように構成されたデュプレクサＤＰＬは，好適には，少なくとも一つのパターン化されたメタライズ面が設けられた基板，例えば多層セラミックス上に形成し，又は実装することができる。ここでは，例えば送信経路ＴＸ及び受信経路ＲＸが少なくとも部分的に基板上に配置される。図３に示す実施形態において，例えば，アンテナ整合ネットワーク，送信フィルタＴＸＦの第１整合ネットワーク，受信フィルタＲＸＦの第２整合ネットワーク及びバランＢＬは，基板の少なくとも一つのパターン化されたメタライズ面に形成される。これにより，一方ではデュプレクサＤＰＬの設置面積を最小限に抑えることができる。他方では，受動回路素子を，デュプレクサＤＰＬの回路特性における特定の要求に応じた適切な大きさに設け，及び／又は最適化することが可能となる。更に，適切な回路レイアウトとすることにより，バランＢＬ及び／又はデュプレクサＤＰＬのその他の構成素子におけるノイズ結合を低レベルに抑えることができる。ノイズ信号は，例えば，第１整合ネットワーク及び／又は第２整合ネットワーク及び／又はアンテナ整合ネットワークのインダクタンスを介して発生する場合がある。

図３に示す実施形態において，第１及び第２弾性波フィルタＢＡＷ１，ＢＡＷ２は，基板上に配置された異なるチップ上に形成される。チップと他の回路構成素子との接続は，少なくとも一つのパターン化されたメタライズ面において，及び／又は他のパターン化されたメタライズ面において行うことができる。

図４は，多層基板の幾何学的断面を考慮したバランＢＬの等価回路を示す。この多層基板は，第１表面側の第１基準電位面Ｍ１及び第２表面側の第２基準電位面Ｍ２を有しており，これらは何れも基準電位ＧＮＤに，好適には接地電位に接続されている。例えば，バランＢＬの第１及び第２キャパシタンスＣ１，Ｃ２又は第４及び第５キャパシタンスＣ４，Ｃ５を，上部ＭＯともう一つのパターン化されたメタライズ面との間に配置された第１構造化メタライズ面内に形成し，これに対応して，第１及び第２インダクタンスＬ１，Ｌ２又は第３及び第４インダクタンスＬ３，Ｌ４を，例えば第１メタライズ面と下部のメタライズ面ＭＵとの間に配置されたもう一つのパターン化されたメタライズ面内に形成することができる。

Ａ１ 第１分岐
Ａ２ 第２分岐
Ａ３ 第３分岐
ＡＮＴ アンテナ回路
ＢＡＷ１ 第１弾性波フィルタ
ＢＡＷ２ 第２弾性波フィルタ
ＢＬ バラン
Ｃ１ 第１キャパシタンス
Ｃ２ 第２キャパシタンス
Ｃ３ 第３キャパシタンス
Ｃ４ 第４キャパシタンス
Ｃ５ 第５キャパシタンス
ＤＰＬ デュプレクサ
ＧＮＤ 基準電位
Ｌ１ 第１インダクタンス
Ｌ２ 第２インダクタンス
Ｌ３ 第３インダクタンス
Ｌ４ 第４インダクタンス
ＬＡ１，ＬＡ１’ 第１整合インダクタンス
ＬＡ２，ＬＡ２’ 第２整合インダクタンス
ＬＡＮＴ インダクタンス
ＬＡＷ 更なる整合インダクタンス
Ｍ１ 第１基準電位面
Ｍ２ 第２基準電位面
ＭＯ 上部メタライズ面
ＭＵ 下部メタライズ面
Ｐ１ 第１並列分岐
Ｐ２ 第２並列分岐
ＲＸ 受信経路
ＲＸＦ 受信フィルタ
ＳＥ 不平衡端子
ＳＹＭ１ 第１平衡端子
ＳＹＭ２ 第２平衡端子
ＴＸ 送信経路

Claims (11)

1. 少なくとも一つのパターン化されたメタライズ面を設けた基板を有し，該基板に送信経路（ＴＸ）及び受信経路（ＲＸ）が少なくとも部分的に配置され，これらの送受信経路が何れもアンテナ回路（ＡＮＴ）に接続されたデュプレクサであって，
   ・送信経路（ＴＸ）に配置された送信フィルタ（ＴＸＦ）であって，一つ又は複数の共振器を含む第１弾性波フィルタ（ＢＡＷ１）を有する送信フィルタ（ＴＸＦ）と，
   ・アンテナ側の受信経路（ＲＸ）に配置された受信フィルタ（ＲＸＦ）であって，一つ又は複数の共振器とシングルエンド出力部とを含む第２弾性波フィルタ（ＢＡＷ２）を有する受信フィルタ（ＲＸＦ）と，
   ・受信経路（ＲＸ）における受信フィルタ（ＲＸＦ）の下流側に配置されたバラン（ＢＬ）であって，ＬＣ回路として構成されると共に出力側が平衡信号を供給するバランと,
   を備え，
   該バラン（ＢＬ）における少なくとも一つのインダクタンス及び／又は少なくとも一つのキャパシタンスが，前記基板における前記パターン化されたメタライズ面に形成され、
   前記基板が，
   ・少なくとも一つの大きな第１基準電位面（Ｍ１）の配置された上部メタライズ面（ＭＯ）及び少なくとも一つの大きな第２基準電位面（Ｍ２）の配置された下部メタライズ面（ＭＵ）であって，前記第１（Ｍ１）及び第２基準電位面（Ｍ２）がそれぞれ基準電位（ＧＮＤ）に接続される，上部メタライズ面（ＭＯ）及び下部メタライズ面（ＭＵ）と，
   ・前記バラン（ＢＬ）の前記キャパシタンス及び／又はインダクタンス及び／又は更なる回路構成素子が実現され，前記上部（ＭＯ）と下部メタライズ面（ＭＵ）との間に配置される，少なくとも一つのパターン化されたメタライズ面と，
   を備え、
   ・第１並列分岐（Ｐ１）が第１キャパシタンス（Ｃ１）及び第１インダクタンス（Ｌ１）を有し，第２並列分岐（Ｐ２）が第２キャパシタンス（Ｃ２）及び第２インダクタンスを有し，又は，
   ・前記第１並列分岐（Ｐ１）が第４キャパシタンス（Ｃ４）及び第３インダクタンス（Ｌ３）を有し，前記第２並列分岐（Ｐ２）が第５キャパシタンス（Ｃ５）及び第４インダクタンス（Ｌ４）を有し，
   ・前記並列分岐（Ｐ１）が前記第２基準電位面（Ｍ２）ではなく，前記第１基準電位面（Ｍ１）に接続され，
   ・前記第２並列分岐（Ｐ２）が少なくとも前記第１基準電位面（Ｍ１）に接続されている，
   デュプレクサ（ＤＰＬ）。
2. 請求項１に記載のデュプレクサ（ＤＰＬ）であって，
   ・前記第１キャパシタンス（Ｃ１）と不平衡端子（ＳＥ）を表す第３分岐（Ａ３）との間に前記基準電位（ＧＮＤ）に接続された金属面が配置され，又は，
   ・前記第４キャパシタンス（Ｃ４）と前記第３分岐（Ａ３）との間に前記基準電位（ＧＮＤ）に接続された金属面が配置されているデュプレクサ（ＤＰＬ）。
3. 請求項１又は２に記載のデュプレクサ（ＤＰＬ）であって，前記基板が多層セラミックスで構成されているデュプレクサ。
4. 請求項１〜３の何れか一項に記載のデュプレクサ（ＤＰＬ）であって，前記第１弾性波フィルタ（ＢＡＷ１）及び／又は前記第２弾性波フィルタ（ＢＡＷ２）が少なくとも一つの共振器を有し，該共振器がバルク波で作動するデュプレクサ。
5. 請求項１〜４の何れか一項に記載のデュプレクサ（ＤＰＬ）であって，前記バランが，
   ・第１平衡端子（ＳＹＭ１）と，
   ・第２平衡端子（ＳＹＭ２）と，
   ・不平衡端子（ＳＥ）と，
   ・第１インダクタンス（Ｌ１）及び第２キャパシタンス（Ｃ２）であって，該第１インダクタンス（Ｌ１）が前記第１平衡端子（ＳＹＭ１）及び基準電位（ＧＮＤ）に接続され，前記第２キャパシタンス（Ｃ２）が前記第２平衡端子（ＳＹＭ２）及び前記基準電位（ＧＮＤ）に接続される，第１インダクタンス（Ｌ１）及び第２キャパシタンス（Ｃ２）と，
   ・第２インダクタンス（Ｌ２）及び第１キャパシタンス（Ｃ１）であって，該第２インダクタンス（Ｌ２）が前記第２平衡端子（ＳＹＭ２）及び不平衡端子（ＳＥ）に接続され，前記第１キャパシタンス（Ｃ１）が前記第１平衡端子（ＳＹＭ１）及び前記不平衡端子（ＳＥ）に接続される，第２インダクタンス（Ｌ２）及び第１キャパシタンス（Ｃ１）と，
   を備えるデュプレクサ。
6. 請求項１〜４の何れか一項に記載のデュプレクサ（ＤＰＬ）であって，前記バランが，
   ・前記第１平衡端子（ＳＹＭ１）と，
   ・前記第２平衡端子（ＳＹＭ２）と，
   ・前記不平衡端子（ＳＥ）と，
   ・直列の第３（Ｃ３）及び第４キャパシタンス（Ｃ４）と並列の第３インダクタンス（Ｌ３）とを含むＴ字部であって，前記第３キャパシタンス（Ｃ３）は前記第１平衡端子（ＳＹＭ１）に接続され，前記第４キャパシタンス（Ｃ４）は前記不平衡端子（ＳＥ）に接続されるＴ字部と，
   ・前記第２平衡端子（ＳＹＭ２）及び前記基準電位（ＧＮＤ）に接続された第５キャパシタンス（Ｃ５）と，
   ・前記第２平衡端子（ＳＹＭ２）及び前記不平衡端子（ＳＥ）に接続された第４インダクタンス（４）と，
   を備えるデュプレクサ（ＤＰＬ）。
7. 請求項１〜６の何れか一項に記載のデュプレクサ（ＤＰＬ）であって，前記第１弾性波フィルタ（ＢＡＷ１）及び前記第２弾性波フィルタ（ＢＡＷ２）が異なるチップに配置されているデュプレクサ（ＤＰＬ）。
8. 請求項１〜７の何れか一項に記載のデュプレクサ（ＤＰＬ）であって，前記基板が，該デュプレクサの筐体又はデュプレクサを含むモジュールの一部であるデュプレクサ（ＤＰＬ）。
9. 請求項１〜８の何れか一項に記載のデュプレクサ（ＤＰＬ）であって，前記基板が，前記バラン（ＢＬ）の第１平衡端子（ＳＹＭ１）を表す前記基板が一体化された第１分岐（Ａ１）と，第２平衡端子（ＳＹＭ２）を表す一体化された第２分岐（Ａ２）とを有し，該第１（Ａ１）及び第２分岐（Ａ２）は，前記上部メタライズ面（ＭＯ）と下部メタライズ面（ＭＵ）との間に配置さているデュプレクサ（ＤＰＬ）。
10. 請求項９に記載のデュプレクサ（ＤＰＬ）であって，前記基板が全基板厚を持ち，前記第１分岐（Ａ１）及び前記第２分岐（Ａ２）が同じ高さに配置されるか，又は該第１分岐と該第２分岐との間の下部（ＭＵ）及び／又は上部メタライズ面（ＭＯ）に垂直な方向の高さの差が前記全基板厚の０．２倍よりも小さくなるように配置されているデュプレクサ（ＤＰＬ）。
11. 請求項６〜１０の何れか一項に記載のデュプレクサ（ＤＰＬ）であって，前記基板は少なくとも一つのはんだパッドを有し，該はんだパッドが少なくとも部分的に前記第３キャパシタンス（Ｃ３）として使用されるデュプレクサ（ＤＰＬ）。

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