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JP5555206B2 - 半導体パワーモジュール - Google Patents

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JP5555206B2
JP5555206B2 JP2011152779A JP2011152779A JP5555206B2 JP 5555206 B2 JP5555206 B2 JP 5555206B2 JP 2011152779 A JP2011152779 A JP 2011152779A JP 2011152779 A JP2011152779 A JP 2011152779A JP 5555206 B2 JP5555206 B2 JP 5555206B2
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JP
Japan
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electrode
semiconductor
mounting substrate
emitter
semiconductor mounting
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JP2011152779A
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English (en)
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哲豊 紺野
克典 東
拓司 安藤
Original Assignee
株式会社 日立パワーデバイス
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Publication date
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Description

本発明は、半導体素子の並列接続数が多くなる際に信頼性を向上することができる半導体パワーモジュールに関する。
半導体パワーモジュールは、直流電源から供給された直流電力をモーターなどの誘導性負荷に供給するための交流電力に変換する機能、あるいはモーターにより発電された交流電力を直流電源に供給するための直流電力に変換する機能を備えている。前記変換機能を果すため、半導体パワーモジュールはスイッチング機能を有するパワー半導体素子を有しており、導通動作や遮断動作を繰り返すことにより、直流電力から交流電力へあるいは交流電力から直流電力へ電力変換し、電力を制御する。
従来例として、特許文献１には次のような技術が開示されている。主電極板は樹脂ケースの長手方向に沿ってほぼ同一直線上に並ぶように配列されており、主電極板のそれぞれの一方の主面（内側主面）は全てケース本体部の内側、すなわち絶縁基板が設けられた側を向き、他方の主面（外側主面）は全てケース本体部の外側、すなわち絶縁基板が設けられた側とは反対側を向いている。導体板はその主面が主電極板の外側主面に対向するように配設されている。
特開平９―１７２１３９号公報
特許文献１によれば、絶縁基板（回路基板）上に半導体素子であるスイッチング素子、ダイオードがそれぞれ２つずつ並列に接続された構成が開示されている。半導体パワーモジュールは、大電流をスイッチングするため、その電流の大きさに対応して複数の半導体素子を並列接続して回路を構成する必要がある。複数の半導体素子を並列して、並列数が多くなるほど、外部電極との接触面である電極端子からの配線距離が異なり、これに起因して寄生インダクタンスの差異が生じ、半導体素子の信頼性の不具合を引き起こす問題が発生する。
本発明は、前記の課題を解決するための発明であって、半導体素子の並列接続数が多くなる際に信頼性を向上することができる半導体パワーモジュールを提供することを目的とする。
前記目的を達成するため、本発明の半導体パワーモジュールは、スイッチング素子及び還流ダイオードが実装された第１の半導体実装基板と、スイッチング素子及び還流ダイオード(109)が実装された第２の半導体実装基板とを備えるとともに、２枚の半導体実装基板上のコレクタ配線及びエミッタ配線を電気的に並列接続する一組のコレクタ電極とエミッタ電極を備え、さらに絶縁材が充填されてなる半導体パワーモジュールにおいて、コレクタ電極とエミッタ電極は対向して絶縁材外部で第１の間隔が設けられ、絶縁材内部では、該第１の間隔より小さい第２の間隔が設けられており、平面視して、コレクタ電極端子を上側、エミッタ電極端子を下側とした場合、半導体実装基板上のコレクタ配線とコレクタ電極との接合部であるコレクタ電極接合部及びエミッタ配線とエミッタ電極との接合部であるエミッタ電極接合部が、上下方向の位置が等しく、２ｍｍ以上４ｍｍ以下の間隔で左右に隣接されていると共に、上側に配置された第１の半導体実装基板上のコレクタ電極接合部と下側に配置された第２の半導体実装基板のコレクタ電極接合部、及び第１の半導体実装基板上のエミッタ電極接合部と第２の半導体実装基板のエミッタ電極接合部のそれぞれが、左右方向の位置が等しく配置されていることを特徴とする。
本発明によれば、半導体素子の並列接続数が多くなる際に信頼性を向上することができる。
実施形態１の半導体パワーモジュールの斜視図である。 実施形態１の半導体パワーモジュールに用いる半導体実装基板の平面図である。 実施形態１の半導体パワーモジュールに用いる半導体実装基板の拡大部側面図である。 実施形態１の半導体パワーモジュールの平面図である。 実施形態１の半導体パワーモジュールに用いるコレクタ電極及び、エミッタ電極の斜視図である。 実施形態１の半導体パワーモジュールの正面図である。 実施形態１の半導体パワーモジュールの側面図である。 実施形態２の半導体パワーモジュールの平面図である。 実施形態２の半導体パワーモジュールの側面図である。 実施形態２の半導体パワーモジュールに用いるコレクタ電極及びエミッタ電極の斜視図である。 実施形態３の半導体パワーモジュールの斜視図である。 実施形態３の半導体パワーモジュールの平面図である。 実施形態３の半導体パワーモジュールに用いる半導体実装基板の平面図である。 実施形態３の半導体パワーモジュールに用いるコレクタ電極及び、エミッタ電極の斜視図である。 半導体パワーモジュールのコレクタ電極とエミッタ電極により形成された一組の模式的な回路図である。 図１の半導体パワーモジュールの外観の斜視図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。
実施形態の説明をする上で、対象とする半導体モジュールの課題について、詳細に説明する。半導体パワーモジュールは、放熱ベースの上に、配線パターンを形成した半導体実装基板をはんだなどで接合し、その半導体実装基板の配線パターンの上に、複数の半導体素子を並列接続となるようにはんだなどで接合する。鉄道用などの大電力用のパワーモジュールでは、この半導体実装基板を複数搭載することで、多くの半導体素子の並列接続を実現する。このとき、各半導体実装基板は、電極端子からの配線距離が異なり、寄生インダクタンスの差異が生じる。
なお、鉄道用の半導体パワーモジュールでは、例えば１２００Ａの電流をスイッチングする必要があり、一般的に２枚の半導体実装基板上に形成された回路を一組のコレクタ電極とエミッタ電極で並列化し、さらに複数の電極にてさらに並列化する。
図１５に半導体パワーモジュールのコレクタ電極とエミッタ電極により形成された一組の模式的な回路図を示す。半導体実装基板（第１の絶縁基板及び第２の絶縁基板）上には、それぞれ４つのＩＧＢＴ（Insulated Gate Bipolar Transistor）と２つの還流ダイオードが搭載されている。それぞれの半導体実装基板上の回路はコレクタ電極とエミッタ電極により並列に接続されているため、一組のコレクタ電極、エミッタ電極には８つのＩＧＢＴと４つの還流ダイオードが並列に接続されていることになる。コレクタ電極、エミッタ電極はそれぞれＬｃ、Ｌｃ１、Ｌｃ２とＬｅ、Ｌｅ１、Ｌｅ２なる寄生インダクタンスを持っている。これらの寄生インダクタンスによって半導体パワーモジュールの信頼性に悪影響を与えることがある。まず、寄生インダクタンスは、電流の変化に伴い起電力を発生させ、この起電力により半導体素子が破壊されることがある。よって寄生インダクタンスを低減させる必要がある。
また、各半導体実装基板上の回路と電極端子との間の寄生インダクタンスが異なる場合、各半導体実装基板上の回路へ流入する電流が異なるため、一方の半導体実装基板上の回路に搭載された半導体素子に発熱が集中する。この結果、発熱が集中した半導体素子の温度が部分的に上昇し、信頼性が劣化することがある。
また、半導体実装基板上の回路に搭載された半導体素子同士は、互いの発熱により、相互に加熱するため、半導体素子の配置により部分的に高温となる箇所が存在する。これにより信頼性が劣化することがある。
以上の信頼性劣化要因を抑制するためには、電極構造の適切化及び電極が回路上の配線と接合する電極接合部と半導体素子の半導体実装基板上の配置を適切化する必要がある。
［実施形態１］
図１から図７、及び図１６を用いて実施形態１で示す半導体パワーモジュールを説明する。図１は実施形態１で示す半導体パワーモジュールの斜視図である。図２は実施形態１で示す半導体パワーモジュールに用いる半導体実装基板１０４の平面図である。また、図３は図１のＡ−Ａ断面図である。図４は実施形態１で示す半導体パワーモジュールの平面図である。図５は実施形態１で示す半導体パワーモジュールに用いるコレクタ電極１１１、エミッタ電極１１２の斜視図である。図６は実施形態１で示す半導体パワーモジュールの正面図である。また、図７は実施形態１で示す半導体パワーモジュールの側面図である。さらに、図１６は、図１の半導体パワーモジュールの外観の斜視図である。ただし、図１から図７には、半導体実装基板１０４上の説明上必要がある場合を除いてボンディングワイヤは図示しない。また、図６及び図７には、ゲート電極１１５及びエミッタセンス電極１１６は図示しない。
実施形態１で示す半導体パワーモジュールの概要構成を説明する。
半導体パワーモジュールは、図１に示すように、放熱ベース１０１、半導体実装基板１０４（第１の半導体実装基板１０４ａ、第２の半導体実装基板１０４ｂ）、コレクタ電極１１１、エミッタ電極１１２、絶縁材１１３、ゲート電極１１５、エミッタセンス電極１１６、ゲート電極接続ワイヤ１２１、エミッタセンス電極接続ワイヤ１２２、及び図示しないが絶縁材１１３の周囲を覆うケースを備えている。なお、半導体実装基板１０４は、放熱ベース１０１上に基板下はんだ１０２（図３参照）により接合されている。
半導体実装基板１０４は、図２に示すように、絶縁層１１４上に、コレクタ配線１０５（粗い網掛け部分）、エミッタ配線１０６（密の網掛け部分）、スイッチング素子１０８、還流ダイオード１０９、ゲート配線１１７、エミッタセンス配線１１８、エミッタワイヤ１１０、ゲートワイヤ１１９、エミッタセンスワイヤ１２０を含んで構成される。コレクタ配線１０５上には、コレクタ電極接合部２０１ｃがあり、エミッタ配線１０６上には、エミッタ電極接合部２０１ｅがある。
なお、図３（図１のＡ−Ａ断面図）に示すように、半導体実装基板１０４は、下から上へと、基板裏側金属膜１０３、絶縁層１１４、コレクタ配線１０５、チップ下はんだ１０７、スイッチング素子１０８（還流ダイオード１０９）の順に配置されている。そして、半導体実装基板１０４は、基板下はんだ１０２を介して放熱ベース１０１上に搭載されている。
この例では、半導体パワーモジュールは、図４に示すように、放熱ベース１０１のサイズが１４０ｍｍ（上下方向）×１３０ｍｍ（左右方向）であり、ここに５０ｍｍ（上下方向）×５５ｍｍ（左右方向）の半導体実装基板１０４を４枚搭載している。コレクタ電極１１１及びエミッタ電極１１２はそれぞれ２組あり、１組のコレクタ電極１１１、エミッタ電極１１２で２枚の半導体実装基板１０４（第１の半導体実装基板１０４ａ、第２の半導体実装基板１０４ｂ）を並列接続している。
コレクタ電極１１１、エミッタ電極１１２は、それぞれ図５に示すような形状を有している。本実施形態は、コレクタ電極１１１及びエミッタ電極１１２のそれぞれ外部との電気的接続面として、コレクタ電極端子面１１１ｔ、エミッタ電極端子面１１２ｔを有している。また、コレクタ配線１０５（図２参照）、エミッタ配線１０６（図２参照）と、それぞれのコレクタ電極１１１、エミッタ電極１１２との接合部を、コレクタ電極接合部２０１ｃ（図２参照）、エミッタ電極接合部２０１ｅ（図２参照）と称する。図５においては、コレクタ電極１１１が複数のコレクタ配線１０５と並列接続するため、コレクタ電極接合部２０１ｃ１，２０１ｃ２を有しており、同様に、エミッタ電極１１２は、エミッタ電極接合部２０１ｅ１，２０１ｅ２を有している。なお、コレクタ電極接合部２０１ｃ１，２０１ｃ２から上へ伸びる部分を足部１１１ａ、１１１ｂ、エミッタ電極接合部２０１ｅ１，２０１ｅ２から上へ伸びる部分を足部１１２ａ、１１２ｂと称する。
１枚の半導体実装基板１０４には、図２に示すように、ＩＧＢＴで構成されるスイッチング素子１０８が４つ搭載されており、それぞれコレクタ配線１０５、エミッタ配線１０６により並列接続されている。１つのＩＧＢＴは最大７５Ａの電流を流すことが可能であり、したがって１枚の基板あたり３００Ａの電流を流すことが可能である。つまり１組のコレクタ電極１１１、エミッタ電極１１２には最大６００Ａの電流を流すことができ、半導体パワーモジュール全体では最大１２００Ａの電流を流すことができる。
ここで、図１、図３及び図５を用いて本実施形態の半導体パワーモジュールの詳細な電気的接続関係について説明する。図１に示すように、コレクタ電極１１１は半導体実装基板１０４上のコレクタ配線１０５に接合されている。また、エミッタ電極１１２は半導体実装基板１０４上のエミッタ配線１０６に接合されている。
スイッチング素子１０８の裏面はコレクタ電極パッドとなっており、チップ下はんだ１０７（図３参照）を介してコレクタ配線１０５（図３参照）に接続されている。スイッチング素子１０８の表面はエミッタ電極パッドとなっており、図２に示すようにエミッタ電極パッドは、エミッタワイヤ１１０を介してエミッタ配線１０６に接続され、さらにエミッタセンスワイヤ１２０を介してエミッタセンス配線１１８に接続されている。また、スイッチング素子１０８の表面にはゲート電極パッドがあり、ゲートワイヤ１１９を介してゲート配線１１７に接続されている。図２に示す還流ダイオード１０９の裏面はカソード電極パッドとなっており、チップ下はんだ１０７を介してコレクタ配線１０５に接続されている。また、還流ダイオード１０９の表面はアノード電極パッドとなっており、図２に示すようにエミッタワイヤ１１０を介してエミッタ配線１０６に接続されている。
ゲート配線１１７、エミッタセンス配線１１８は、図１に示すように、それぞれ、ゲート電極接続ワイヤ１２１、エミッタセンス電極接続ワイヤ１２２により、ゲート電極１１５、エミッタセンス電極１１６に接続されている。
以下、各構成要素の機能及び材質などを図１、図３を参照して説明する。適宜他の図面を参照して説明する。
放熱ベース１０１は、スイッチング素子１０８や還流ダイオード１０９から発生した熱を放熱ベース１０１の裏面に備えられる冷却器に伝えると共に、構造強度を確保する働きをしている。材質としては、アルミニウム、銅、アルミニウムとシリコンカーバイドの合金などが用いられる。
基板下はんだ１０２は、放熱ベース１０１と半導体実装基板１０４の基板裏側金属膜１０３を接合する部材であり、材料としては共晶はんだや鉛フリーはんだ、銀などが用いられる。
基板裏側金属膜１０３は、絶縁層１１４の裏側にろう付けされている厚さ２００マイクロメートル程度の金属べた膜であり、基板下はんだ１０２を介して放熱ベース１０１に接合される。材料としては銅や、アルミニウムが用いられる。
絶縁層１１４は、コレクタ配線１０５などの回路配線パターンと放熱ベース１０１を電気的に絶縁する役割、及び、半導体チップを搭載する役割を担っている。厚さは５００マイクロメートルから８００マイクロメートル程度のセラミック板であり、裏側に基板裏側金属膜１０３、表側に回路配線パターンであるコレクタ配線１０５、エミッタ配線１０６、ゲート配線１１７などを備える。絶縁層１１４の材料は、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）、酸化アルミニウム（Ａｌ２Ｏ３）などが用いられる。
コレクタ配線１０５やエミッタ配線１０６は、厚さ３００マイクロメートル程度の銅またはアルミニウムの配線パターンである。
チップ下はんだ１０７は、コレクタ配線と、スイッチング素子１０８のコレクタ電極パッドや、還流ダイオード１０９のカソード電極パッドを接続する接合材料である。厚さは２００マイクロメートル程度の共晶はんだや鉛フリーはんだ、数〜数十マイクロメートル程度の銀などが使用される。
スイッチング素子１０８は、ゲート電極パッド、コレクタ電極パッド、エミッタ電極パッドを備え、ゲート電極パッドとエミッタ電極パッドの間の電圧が閾値電圧を超えると、コレクタ電極パッドとエミッタ電極パッド間の抵抗が小さくなり、電流を流すことができる。逆に、ゲート電極パッドとエミッタ電極パッドの間の電圧が閾値電圧を下回ると、コレクタ電極パッドとエミッタ電極パッド間の抵抗が大きくなり、電流を遮断することができる。
本実施形態のスイッチング素子１０８はＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いている。ただしスイッチング素子の種類については、これに限らず、電流のｏｎ／ｏｆｆを切り替え可能な素子なら使用することが可能である。例えばパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いることも可能である。還流ダイオード１０９は、モーターなどの負荷インダクタンスの電流を還流させる役割をする。
エミッタワイヤ１１０（図２参照）などのワイヤは、前述の通り、電気的接続を担っており、ワイヤボンディング工程によって、配線と電極、または電極と電極、配線と配線の間を電気的に接続する金属材料であり、例えば直径５００マイクロメートル程度のアルミニウム線や、銅線などが用いられる。
コレクタ電極１１１は、コレクタ電極端子面１１１ｔが外部との電気的接続面となっており、外部からの電流をコレクタ配線１０５に通す役割を担っている。また、コレクタ電極１１１は、２つの半導体実装基板１０４（第１の半導体実装基板１０４ａと第２の半導体実装基板１０４ｂ）のコレクタ配線１０５を電気的に並列接続している。
エミッタ電極１１２は、エミッタ電極端子面１１２ｔが外部との電気的接続面となっており、外部からの電流をエミッタ配線１０６に通す役割を担っている。また、エミッタ電極１１２は、第１の半導体実装基板１０４ａと第２の半導体実装基板１０４ｂのエミッタ配線１０６を電気的に並列接続している。コレクタ電極１１１やエミッタ電極１１２は主にアルミニウムや銅の金属が使用され、厚さは１ミリメートル〜２ミリメートル程度である。
コレクタ電極１１１及びエミッタ電極１１２と、コレクタ配線１０５、エミッタ配線１０６との接合には、共晶はんだや鉛フリーはんだなどが用いられ、はんだ接合の場合にはコレクタ電極１１１、エミッタ電極１１２はニッケルメッキ処理される。また、はんだなどの接合材料を用いずに、超音波接合法を用いて、直接接合することも可能である。
超音波接合法とは、接続部に超音波と加圧をかけることにより、コレクタ電極１１１やエミッタ電極１１２、及び接続相手であるコレクタ配線１０５やエミッタ配線１０６の酸化被膜を除去することにより、金属接合させる技術である。本実施形態では、接合材料を用いずに、超音波接合法を用いてコレクタ電極１１１、エミッタ電極１１２をそれぞれコレクタ配線１０５、エミッタ配線１０６に接合した。接合材料を用いずに直接接合することによって、コスト低減が可能であるのに加え、接続部の熱伝導率が改善し、より信頼性を向上させることができる。
絶縁材１１３（図１では２点鎖線で表示）は、高電圧による放電を防止するために、半導体パワーモジュール内に充填される。材料としては、ポリシロキサンなどのゲル状の材料や、エポキシ樹脂などが用いられる。絶縁材１１３は、放熱ベース１０１表面から図６に示す高さまで充填されている。コレクタ電極１１１とエミッタ電極１１２の間には数千ボルトの電圧がかかるため、放電しないように、絶縁材１１３の外部ではコレクタ電極１１１とエミッタ電極１１２の間隔（第１の間隔ｔ１）は２０ｍｍ程度としている。絶縁材１１３の内部においては、コレクタ電極１１１とエミッタ電極１１２の間隔（第２の間隔ｔ２）は１ｍｍ程度としている。
本実施形態の半導体パワーモジュールは、図４に示すように、コレクタ電極端子面１１１ｔ側を上側、エミッタ電極端子面１１２ｔ側を下側とした場合、半導体実装基板１０４上のコレクタ配線１０５とコレクタ電極１１１との接合部２０１ｃ（図２参照）、及び、エミッタ配線とエミッタ電極との接合部２０１ｅ（図２参照）が、上下方向の位置が等しく、４ｍｍの間隔で左右に隣接されていると共に、第１の半導体実装基板１０４ａ上のコレクタ電極接合部２０１ｃ１（図５参照）と第２の半導体実装基板１０４ｂのコレクタ電極接合部２０１ｃ２（図５参照）、及び第１の半導体実装基板１０４ａ上のエミッタ電極接合部２０１ｅ１（図５参照）と第２の半導体実装基板１０４ｂのエミッタ電極接合部２０１ｅ２（図５参照）のそれぞれが、左右方向の位置が等しく配置されている。
このように、電極接合部を配置することにより、第１の半導体実装基板１０４ａを通る電流のコレクタ電極１１１及びエミッタ電極１１２上の電流分布と、第２の半導体実装基板１０４ｂを通る電流のコレクタ電極１１１及びエミッタ電極１１２上の電流分布の差を小さくできるので、各経路のインダクタンスの差が小さくなり、半導体実装基板１０４ａを流れる電流と、半導体実装基板１０４ｂを流れる電流のアンバランスを軽減することが可能である。
本実施形態では、図２に示したように、コレクタ電極接合部２０１ｃとエミッタ電極接合部２０１ｅの間隔を４ｍｍとしたが、コレクタ電極１１１とエミッタ電極１１２間の貫通放電が生じない距離の範囲でさらに間隔を小さくすることも可能である。
本実施形態では、コレクタとエミッタ間の電圧は最大３．３ｋＶとなるため、沿面放電を避けるため、図２に示すようにコレクタ配線１０５とエミッタ配線１０６の間隔を２ｍｍとしている。接合部の合わせマージンのため、コレクタ電極接合部２０１ｃとエミッタ電極接合部２０１ｅは、それぞれコレクタ配線１０５とエミッタ配線１０６の端部から１ｍｍ内側に配置しているため、間隔が４ｍｍとなっているが、例えば接合部の合わせ精度を向上させて、コレクタ電極接合部２０１ｃとエミッタ電極接合部２０１ｅをそれぞれコレクタ配線１０５、エミッタ配線１０６の互いに向かい合う側の辺を配線の端部に合わせて接合すれば、２ｍｍの間隔とすることができる。
さらに、本実施形態では、図６に示すように、コレクタ電極１１１とエミッタ電極１１２は、絶縁材１１３内部で、半導体実装基板１０４（１０４ａ，１０４ｂ）面と平行に重畳部２０２を有している。重畳部２０２では、コレクタ電極１１１とエミッタ電極１１２は１ｍｍの間隔を持って積層されている。重畳部２０２において、コレクタ電極１１１の電流と、エミッタ電極１１２の電流は逆向きとなるため、相互インダクタンスにより低インダクタンス化が図れる。重畳部２０２におけるコレクタ電極１１１とエミッタ電極１１２の距離は、小さいほどインダクタンスの低減が図れ、２ｍｍ以下が望ましい。ただし、コレクタ電極１１１とエミッタ電極１１２の貫通放電を防止するためには１ｍｍ以上の距離が必要である。なお、図７は半導体パワーモジュールの側面図であり、重畳部２０２の位置が示されている。
また、図５に示すように、コレクタ電極１１１とエミッタ電極１１２は共に、重畳部２０２（図６参照）から電極接合部に伸びる足部（例えば、足部１１１ａ、１１１ｂ、１１２ａ、１１２ｂ（図１、図５参照））が、上側基板では上側に、下側基板では下側に配置されている。つまり、上下基板それぞれにおいて、コレクタ電極１１１の足部と、エミッタ電極１１２の足部（例えば、足部１１１ａ，１１２ａ、または、足部１１１ｂ，１１２ｂ）は、隣接して同一の形状及び同じ向きをしているため、相互インダクタンスにより、足部のインダクタンスを低減することができる。
また、本実施形態では、図１に示すように、コレクタ電極１１１とエミッタ電極１１２は、コレクタ電極端子面１１１ｔとエミッタ電極端子面１１２ｔの互いに向かい合う辺１１１ｈ、１１２ｈで屈曲し、重畳部２０２（図６参照）に繋がっている。コレクタ電極端子面１１１ｔとエミッタ電極端子面１１２ｔの互いに向かい合う辺で屈曲することにより、コレクタ電極端子面１１１ｔから第１の半導体実装基板１０４ａ上のコレクタ電極接合部２０１ｃ１（図６参照）へ流れる電流経路と、コレクタ電極端子面１１１ｔから第２の半導体実装基板１０４ｂ上のコレクタ電極接合部２０１ｃ２（図６参照）へ流れる電流経路の差は他の辺から屈曲させるのに比べて最も小さく、この結果、コレクタ電極端子面１１１ｔから、それぞれ、第１の半導体実装基板１０４ａに向かう電流経路と第２の半導体実装基板１０４ｂに向かう電流経路のインダクタンス差が小さくなるので、電流バランスが改善する。
また、本実施形態の半導体パワーモジュールは、図４及び図５に示すように、第１の半導体実装基板１０４ａ上のコレクタ電極接合部２０１ｃ１、第２の半導体実装基板１０４ｂ上のコレクタ電極接合部２０１ｃ２の位置を共に、半導体実装基板１０４内で上下方向中央部に設けた。第１の半導体実装基板１０４ａ上のコレクタ電極接合部２０１ｃ１、第２の半導体実装基板１０４ｂ上のコレクタ電極接合部２０１ｃ２の位置を共に、半導体実装基板１０４内で上下方向中央部に設けたことにより、各電極接合部から各スイッチング素子１０８、各還流ダイオード１０９までの配線長さの差を小さくできるので、電流バランスを改善できる。
本実施形態では、図４及び図５に示すように第１の半導体実装基板１０４ａ上のコレクタ電極接合部２０１ｃ１、第２の半導体実装基板１０４ｂ上のコレクタ電極接合部２０１ｃ２の位置を共に、半導体実装基板１０４内で上下方向中央部に設けると共に、４つのスイッチング素子１０８を基板の上側と下側に２つずつ分け、上下方向中央部に電極接合部を設けたので、電極接合部から各スイッチング素子１０８までの配線距離が対称的となり、このため電流バランスが改善する。
また、上側のスイッチング素子１０８、下側のスイッチング素子１０８のそれぞれ２つのスイッチング素子１０８を左端と右端に分けて配置し、還流ダイオード１０９を左右端のスイッチング素子１０８の間に配置した。このような配置にすることにより、４つのスイッチング素子１０８同士の間隔、２つの還流ダイオード１０９同士の間隔を空けることができた。半導体パワーモジュールにおいて、スイッチング素子１０８と還流ダイオード１０９とは時間的に交互に発熱する。したがって同種のチップ同士の間隔を空けることによって、互いの発熱による熱干渉による温度上昇を抑制することができ、信頼性を向上させることができる。
［実施形態２］
図８は実施形態２で示す半導体パワーモジュールの平面図である。また、図９は実施形態２で示す半導体パワーモジュールの側面図である。図１０は実施形態２で示す半導体パワーモジュールに用いるコレクタ電極１１１、エミッタ電極１１２の斜視図である。実施形態２の半導体パワーモジュールの構成は、コレクタ電極１１１及びエミッタ電極１１２の形状を除き、実施形態１で示した半導体パワーモジュールと同様である。このためゲート電極及びエミッタセンス電極の図示を省略する。
実施形態２の特徴を、図９を用いて説明する。実施形態２の半導体パワーモジュールでは、コレクタ電極接合部２０１ｃとエミッタ電極接合部２０１ｅで、電極端子面からより近い位置に電極接合部を有する電極の重畳部２０２は、電極端子面からより遠い位置に電極接合部を有する電極の電極接合部の左右方向端部まで伸びている。図１０に示す斜視図を参照すると、重畳部２０２（図９参照）が平行平板のようになっていることがわかる。
つまり、図９の楕円点線枠で囲った部分のように、電極端子面からより近い位置に電極接合部を有するエミッタ電極１１２の重畳部２０２は、電極端子面からより遠い位置に電極接合部を有するコレクタ電極１１１の電極接合部の左端位置まで伸びている突出部２０２ｔを有している。このように、エミッタ電極１１２の重畳部２０２を延長することによって、延長部分に、延長部分の下部のコレクタ電極１１１に流れる電流と逆向きの電流が流れるようになり、インダクタンスを低減する効果がある。なお、図１０において、エミッタ電極接合部２０１ｅ（２０１ｅ１，２０１ｅ２）は、複数設けることにより、低抵抗化を図っている。
［実施形態３］
図１１は実施形態３で示す半導体パワーモジュールの斜視図である。また、図１２は実施形態３で示す半導体パワーモジュールの平面図である。図１３は実施形態３で示す半導体パワーモジュールに用いる半導体実装基板１０４の平面図である。図１４は実施形態３で示す半導体パワーモジュールに用いるコレクタ電極１１１、エミッタ電極１１２の斜視図である。ただし、図１１、図１２には半導体実装基板１０４上のボンディングワイヤは図示しない。
実施形態３の半導体パワーモジュールの基本的構成は、コレクタ電極１１１及びエミッタ電極１１２の形状及び半導体実装基板１０４上のスイッチング素子１０８や還流ダイオード１０９などのレイアウトを除き、実施形態１で示した半導体パワーモジュールと同様である。
実施形態３の半導体パワーモジュールでは、コレクタ電極接合部２０１ｃ１（図１４参照）は、上側に配置された第１の半導体実装基板１０４ａ（図１１、図１２参照）上で、左右方向左端部、上下方向下部に、コレクタ電極接合部２０１ｃ２（図１４参照）は、下側に配置された半導体実装基板１０４ｂ（図１１、図１２参照）上で、左右方向左端部、上下方向上部にそれぞれ設けた。この結果、上側の半導体実装基板１０４ａ上の電極接合部と下側の半導体実装基板１０４ｂ上の電極接合部の距離が近接し、よりインダクタンスを低減することが可能である。
また、実施形態３では、図１３に示すように、絶縁材基板上に４つのスイッチング素子１０８と４つの還流ダイオード１０９が搭載されており、スイッチング素子１０８と還流ダイオード１０９が上下方向及び左右方向で交互に並ぶように配置した。この結果、スイッチング素子１０８同士及び還流ダイオード１０９同士の隣接部が低減するため、スイッチング素子１０８同士の相互加熱による温度上昇と還流ダイオード１０９同士の相互加熱による温度上昇が低減するため、信頼性が向上する。
本実施形態による半導体パワーモジュールは、スイッチング素子１０８及び還流ダイオード１０９が実装された第１の半導体実装基板１０４ａと、スイッチング素子１０８及び還流ダイオード１０９が実装された第２の半導体実装基板１０４ｂとを備えるとともに、２枚の半導体実装基板上のコレクタ配線１０５及びエミッタ配線１０６を電気的に並列接続する一組のコレクタ電極１１１とエミッタ電極１１２を備え、さらに絶縁材１１３が充填されている（図１参照）。コレクタ電極１１１とエミッタ電極１１２は対向して絶縁材１１３外部で第１の間隔ｔ１が設けられ、絶縁材１１３内部では、該第１の間隔ｔ１より小さい第２の間隔ｔ２が設けられており（図６参照）、平面視して、コレクタ電極端子を上側、エミッタ電極端子を下側とした場合（例えば、コレクタ電極端子面１１１ｔを上側、エミッタ電極端子面１１２ｔを下側とした場合、図１、図４参照）、半導体実装基板１０４上のコレクタ配線１０５とコレクタ電極１１１との接合部であるコレクタ電極接合部２０１ｃ及びエミッタ配線１０６とエミッタ電極１１２との接合部であるエミッタ電極接合部２０１ｅが、上下方向の位置が等しく、２ｍｍ以上４ｍｍ以下の間隔で左右に隣接されている（図２参照）と共に、上側に配置された第１の半導体実装基板１０４ａ上のコレクタ電極接合部２０１ｃ１と下側に配置された第２の半導体実装基板１０４ｂのコレクタ電極接合部２０１ｃ２、及び第１の半導体実装基板１０４ａ上のエミッタ電極接合部２０１ｅ１と第２の半導体実装基板１０４ｂのエミッタ電極接合部２０１ｅ２のそれぞれが、左右方向の位置が等しく配置されている（図４、図５参照）。
本実施形態による半導体パワーモジュールは、スイッチング素子１０８及び還流ダイオード１０９が実装された第１の半導体実装基板１０４ａと、スイッチング素子１０８及び還流ダイオード１０９が実装された第２の半導体実装基板１０４ｂとを備えるとともに、２枚の半導体実装基板１０４上のコレクタ配線１０５及びエミッタ配線１０６を電気的に並列接続する一組のコレクタ電極１１１とエミッタ電極１１２を備え、さらに絶縁材１１３が充填されている。コレクタ電極１１１とエミッタ電極１１２は対向して絶縁材１１３外部で第１の間隔ｔ１が設けられ、絶縁材１１３内部では、該第１の間隔ｔ１より小さい第２の間隔ｔ２が設けられており、コレクタ電極１１１とエミッタ電極１１２は、それぞれ絶縁材１１３外部で、電気的接続面である電極端子面（例えば、コレクタ電極端子面１１１ｔ、エミッタ電極端子面１１２ｔ）を有し、それぞれ絶縁材１１３内部で、半導体実装基板１０４面と平行な面を有し、コレクタ電極１１１とエミッタ電極１１２の半導体実装基板１０４に平行な面は、１ｍｍ以上２ｍｍ以下の距離で重畳部２０２を有しているとともに、コレクタ電極１１１とコレクタ配線１０５の接合部２０１ｃとエミッタ電極１１２とエミッタ配線１０６の接合部２０１ｅで、電極端子面からより近い位置に電極接合部を有する電極の半導体実装基板１０４と平行な面は、電極端子面からより遠い位置に電極接合部を有する電極の電極接合部の端部位置まで伸びている突出部２０２ｔ（図９参照）を有する。
１０１ 放熱ベース
１０２ 基板下はんだ
１０３ 基板裏側金属膜
１０４ 半導体実装基板
１０４ａ 第１の半導体実装基板
１０４ｂ 第２の半導体実装基板
１０５ コレクタ配線
１０６ エミッタ配線
１０７ チップ下はんだ
１０８ スイッチング素子
１０９ 還流ダイオード
１１０ エミッタワイヤ
１１１ コレクタ電極
１１１ａ，１１１ｂ，１１２ａ、１１２ｂ 足部
１１１ｈ，１１２ｈ 向かい合う辺
１１１ｔ コレクタ電極端子面
１１２ エミッタ電極
１１２ｔ エミッタ電極端子面
１１３ 絶縁材
１１４ 絶縁層
１１５ ゲート電極
１１６ エミッタセンス電極
１１７ ゲート配線
１１８ エミッタセンス配線
１１９ ゲートワイヤ
１２０ エミッタセンスワイヤ
１２１ ゲート電極接続ワイヤ
１２２ エミッタセンス電極接続ワイヤ
２０１ｃ コレクタ電極接合部
２０１ｅ エミッタ電極接合部
２０２ 重畳部
２０２ｔ 突出部
ｔ１ 第１の間隔
ｔ２ 第２の間隔

Claims (13)

  1. スイッチング素子及び還流ダイオードが実装された第１の半導体実装基板と、スイッチング素子及び還流ダイオードが実装された第２の半導体実装基板とを備えるとともに、前記２枚の半導体実装基板上のコレクタ配線及びエミッタ配線を電気的に並列接続する一組のコレクタ電極とエミッタ電極を備え、さらに絶縁材が充填されてなる半導体パワーモジュールにおいて、
    前記コレクタ電極と前記エミッタ電極は対向して前記絶縁材外部で第１の間隔が設けられ、前記絶縁材内部では、該第１の間隔より小さい第２の間隔が設けられており、
    平面視して、前記コレクタ電極端子を上側、前記エミッタ電極端子を下側とした場合、前記半導体実装基板上の前記コレクタ配線と前記コレクタ電極との接合部であるコレクタ電極接合部及びエミッタ配線とエミッタ電極との接合部であるエミッタ電極接合部が、上下方向の位置が等しく、２ｍｍ以上４ｍｍ以下の間隔で左右に隣接されていると共に、上側に配置された前記第１の半導体実装基板上の前記コレクタ電極接合部と下側に配置された前記第２の半導体実装基板の前記コレクタ電極接合部、及び第１の半導体実装基板上のエミッタ電極接合部と第２の半導体実装基板のエミッタ電極接合部のそれぞれが、左右方向の位置が等しく配置されている
    ことを特徴とする半導体パワーモジュール。
  2. 前記コレクタ電極と前記エミッタ電極は、それぞれ前記絶縁材内部で、前記半導体実装基板面と平行な面を有し、前記コレクタ電極と前記エミッタ電極の半導体実装基板に平行な面は、前記第２の間隔として１ｍｍ以上２ｍｍ以下の距離で重畳部を有している
    ことを特徴とする請求項１に記載の半導体パワーモジュール。
  3. 前記コレクタ電極及び前記エミッタ電極は、前記絶縁物内の前記半導体実装基板と平行な面と、配線との接合部を繋ぐ足部を備えており、前記上側に配置された第１の半導体実装基板と繋がる足部は上方向に取り出され、前記下側に配置された第２の半導体実装基板と繋がる足部は下方向に取り出される
    ことを特徴とする請求項２に記載の半導体パワーモジュール。
  4. 前記コレクタ電極接合部と前記エミッタ電極接合部で、左右方向で電極端子面からより近い位置に電極接合部を有する電極の前記半導体実装基板と平行な面は、電極端子面からより遠い位置に電極接合部を有する電極の電極接合部の左右方向端部位置まで伸びている突出部を有する
    ことを特徴とする請求項３に記載の半導体パワーモジュール。
  5. 前記コレクタ電極と前記エミッタ電極は、前記絶縁材外部において前記半導体実装基板側に平行な電極端子面を有し、該電極端子面の互いに向かい合う辺で前記半導体実装基板側に屈曲し、前記絶縁物内部に挿入される
    ことを特徴とする請求項３に記載の半導体パワーモジュール。
  6. 前記コレクタ電極接合部は、前記半導体実装基板上で、左右方向左端部上下方向中央部に設けた
    ことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体パワーモジュール。
  7. 前記コレクタ電極接合部は、上側に配置された第１の半導体実装基板上で、左右方向左端部上下方向下部に、下側に配置された第２の半導体実装基板上で、左右方向左端部上下方向上部にそれぞれ設けた
    ことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体パワーモジュール。
  8. 前記半導体実装基板上に４つのスイッチング素子と２つの還流ダイオードが搭載されており、前記スイッチング素子は前記半導体実装基板上の左上端、左下端、右上端、右下端部にそれぞれ搭載され、前記還流ダイオードは左右方向中央の上下方向上端部及び上下方向下端部に搭載された
    ことを特徴とする請求項６に記載の半導体パワーモジュール。
  9. 前記半導体実装基板上に４つのスイッチング素子と４つの還流ダイオードが搭載されており、前記スイッチング素子と前記還流ダイオードが上下方向及び左右方向で交互に配置された
    ことを特徴とする請求項７に記載の半導体パワーモジュール。
  10. 前記重畳部の電極間に絶縁性樹脂が挿入された
    ことを特徴とする請求項２から請求項５のいずれか１項に記載の半導体パワーモジュール。
  11. 前記スイッチング素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である
    ことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体パワーモジュール。
  12. 前記スイッチング素子は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である
    ことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体パワーモジュール。
  13. スイッチング素子及び還流ダイオードが実装された第１の半導体実装基板と、スイッチング素子及び還流ダイオードが実装された第２の半導体実装基板とを備えるとともに、前記２枚の半導体実装基板上のコレクタ配線及びエミッタ配線を電気的に並列接続する一組のコレクタ電極とエミッタ電極を備え、さらに絶縁材が充填されてなる半導体パワーモジュールにおいて、
    前記コレクタ電極と前記エミッタ電極は対向して前記絶縁材外部で第１の間隔が設けられ、前記絶縁材内部では、該第１の間隔より小さい第２の間隔が設けられており、
    前記コレクタ電極と前記エミッタ電極は、それぞれ前記絶縁材外部で、電気的接続面である電極端子面を有し、それぞれ前記絶縁材内部で、前記半導体実装基板面と平行な面を有し、前記コレクタ電極と前記エミッタ電極の半導体実装基板に平行な面は、１ｍｍ以上２ｍｍ以下の距離で重畳部を有しているとともに、
    前記コレクタ電極と前記コレクタ配線の接合部と前記エミッタ電極と前記エミッタ配線の接合部で、前記電極端子面からより近い位置に電極接合部を有する電極の前記半導体実装基板と平行な面は、電極端子面からより遠い位置に電極接合部を有する電極の電極接合部の端部位置まで伸びている突出部を有する
    ことを特徴とする半導体パワーモジュール。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658344B2 (en) 2018-09-14 2020-05-19 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101890752B1 (ko) * 2012-11-01 2018-08-22 삼성전자 주식회사 균일한 병렬 스위치 특성을 갖는 파워모듈용 기판 및 이를 포함하는 파워모듈
KR102034717B1 (ko) * 2013-02-07 2019-10-21 삼성전자주식회사 파워모듈용 기판, 파워모듈용 터미널 및 이들을 포함하는 파워모듈
JP2014179547A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体モジュール及びその製造方法
JP5796599B2 (ja) 2013-05-23 2015-10-21 株式会社デンソー 半導体モジュールおよびスイッチング素子の駆動装置
CN104347554A (zh) * 2013-07-23 2015-02-11 西安永电电气有限责任公司 电力半导体器件用电极
EP3024024B1 (en) * 2013-10-21 2020-03-18 NSK Ltd. Semiconductor module
WO2015136603A1 (ja) * 2014-03-10 2015-09-17 株式会社日立製作所 パワー半導体モジュール及びその製造検査方法
JP2015173147A (ja) * 2014-03-11 2015-10-01 株式会社東芝 半導体装置
JP6245075B2 (ja) * 2014-05-28 2017-12-13 アイシン・エィ・ダブリュ株式会社 車両用駆動装置
JP6166701B2 (ja) * 2014-08-22 2017-07-19 株式会社東芝 半導体装置
DE102014115847B4 (de) 2014-10-30 2018-03-08 Infineon Technologies Ag Verfahren zur Herstellung eines Leistungshalbleitermoduls
JP6382097B2 (ja) * 2014-12-24 2018-08-29 株式会社 日立パワーデバイス 半導体パワーモジュールおよびそれを用いた電力変換装置
CN104617413B (zh) * 2015-01-19 2017-04-12 株洲南车时代电气股份有限公司 水平型叠层功率端子
CN104617071B (zh) * 2015-01-19 2017-08-08 株洲南车时代电气股份有限公司 功率端子组及功率电子模块
CN104617414B (zh) * 2015-01-19 2017-06-09 株洲南车时代电气股份有限公司 叠层功率端子
CN104576588B (zh) * 2015-01-20 2017-07-28 深圳希格玛和芯微电子有限公司 电器设备及其集成电路回路以及电路连接方法
JP6594000B2 (ja) * 2015-02-26 2019-10-23 ローム株式会社 半導体装置
JP6300751B2 (ja) 2015-03-25 2018-03-28 三菱電機株式会社 半導体装置
JP6399962B2 (ja) 2015-04-16 2018-10-03 三菱電機株式会社 半導体装置
KR20160128513A (ko) * 2015-04-28 2016-11-08 삼성디스플레이 주식회사 터치 센서를 포함하는 표시 장치
US11570921B2 (en) * 2015-06-11 2023-01-31 Tesla, Inc. Semiconductor device with stacked terminals
JP2017050488A (ja) * 2015-09-04 2017-03-09 株式会社東芝 半導体パッケージ
US10361136B2 (en) 2015-09-29 2019-07-23 Mitsubishi Electric Corporation Semiconductor device and semiconductor module provided with same
CN105895609B (zh) * 2016-05-03 2019-06-04 扬州国扬电子有限公司 一种电极包绝缘层的功率模块
US10882053B2 (en) 2016-06-14 2021-01-05 Agentis Air Llc Electrostatic air filter
US20170354980A1 (en) 2016-06-14 2017-12-14 Pacific Air Filtration Holdings, LLC Collecting electrode
CN107546214B (zh) * 2016-06-23 2020-02-07 台达电子工业股份有限公司 功率模块封装结构
US10828646B2 (en) 2016-07-18 2020-11-10 Agentis Air Llc Electrostatic air filter
CN109564918B (zh) 2016-08-10 2023-09-29 三菱电机株式会社 半导体装置
JP7210446B2 (ja) * 2016-11-25 2023-01-23 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト パワー半導体モジュール
CN110050339B (zh) * 2016-12-16 2023-12-22 日立能源有限公司 具有低栅极通路电感的功率半导体模块
JP7008912B2 (ja) * 2017-02-01 2022-01-25 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 能動的な短絡故障モードを有するパワー半導体装置
JP6717270B2 (ja) * 2017-07-27 2020-07-01 株式会社デンソー 半導体モジュール
US10141303B1 (en) * 2017-09-20 2018-11-27 Cree, Inc. RF amplifier package with biasing strip
JP7050504B2 (ja) * 2018-01-30 2022-04-08 京セラ株式会社 パワー半導体モジュール
JP6999462B2 (ja) * 2018-03-26 2022-01-18 日立Astemo株式会社 パワー半導体装置
US10792673B2 (en) 2018-12-13 2020-10-06 Agentis Air Llc Electrostatic air cleaner
US10875034B2 (en) 2018-12-13 2020-12-29 Agentis Air Llc Electrostatic precipitator
CN109860160B (zh) * 2018-12-25 2020-10-09 扬州国扬电子有限公司 一种结构紧凑且寄生电感低的功率模块
CN112514066B (zh) 2019-02-18 2025-01-24 富士电机株式会社 半导体装置
CN113841254A (zh) * 2019-05-21 2021-12-24 松下知识产权经营株式会社 双向开关模块和双向开关
JP7050732B2 (ja) * 2019-09-24 2022-04-08 ローム株式会社 半導体装置
JP7240541B2 (ja) * 2019-09-24 2023-03-15 ローム株式会社 半導体装置
CN111106098B (zh) * 2019-12-13 2021-10-22 扬州国扬电子有限公司 一种低寄生电感布局的功率模块
WO2021126723A1 (en) * 2019-12-20 2021-06-24 Molex, Llc Electronic component module and module substrate
DE102020124149A1 (de) * 2020-09-16 2022-03-17 Danfoss Silicon Power Gmbh Leistungsmodul
CN112185941B (zh) * 2020-09-28 2024-11-08 苏州汇川联合动力系统股份有限公司 半导体封装件、电机控制器及新能源汽车
US11574859B2 (en) * 2020-09-28 2023-02-07 Wolfspeed, Inc. Power module having an elevated power plane with an integrated signal board and process of implementing the same
CN112582369A (zh) * 2020-12-15 2021-03-30 华芯威半导体科技(北京)有限责任公司 一种引线端子及使用该引线端子的功率模块
WO2024252605A1 (ja) * 2023-06-08 2024-12-12 三菱電機株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3228839B2 (ja) * 1994-09-07 2001-11-12 株式会社日立製作所 電力用半導体装置
US5956231A (en) * 1994-10-07 1999-09-21 Hitachi, Ltd. Semiconductor device having power semiconductor elements
JP3480771B2 (ja) 1995-12-20 2003-12-22 三菱電機株式会社 半導体装置
JP3695260B2 (ja) * 1999-11-04 2005-09-14 株式会社日立製作所 半導体モジュール
JP4603956B2 (ja) 2005-08-26 2010-12-22 日立オートモティブシステムズ株式会社 電力変換装置
JP4859443B2 (ja) 2005-11-17 2012-01-25 日立オートモティブシステムズ株式会社 電力変換装置
JP4434181B2 (ja) 2006-07-21 2010-03-17 株式会社日立製作所 電力変換装置
JP2008091809A (ja) * 2006-10-05 2008-04-17 Mitsubishi Electric Corp 半導体モジュール
JP4300434B2 (ja) * 2007-10-09 2009-07-22 タカラ産業株式会社 戸車
JP4988665B2 (ja) 2008-08-06 2012-08-01 日立オートモティブシステムズ株式会社 半導体装置および半導体装置を用いた電力変換装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658344B2 (en) 2018-09-14 2020-05-19 Kabushiki Kaisha Toshiba Semiconductor device
US10957673B2 (en) 2018-09-14 2021-03-23 Kabushiki Kaisha Toshiba Semiconductor device

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