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JP5531620B2 - Semiconductor device - Google Patents

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JP5531620B2
JP5531620B2 JP2010000469A JP2010000469A JP5531620B2 JP 5531620 B2 JP5531620 B2 JP 5531620B2 JP 2010000469 A JP2010000469 A JP 2010000469A JP 2010000469 A JP2010000469 A JP 2010000469A JP 5531620 B2 JP5531620 B2 JP 5531620B2
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Description

この発明は、半導体装置、特にトレンチ構造を有するショットキーバリアダイオード(以下、SBDと略記する)の構造に関する。   The present invention relates to a structure of a semiconductor device, particularly a Schottky barrier diode (hereinafter abbreviated as SBD) having a trench structure.

図15に、トレンチ構造を有するSBDであるTrench MOS Barrier Schottkyダイオード(以下、TMBSダイオードと呼ぶ)の断面構造を示す。このTMBSダイオードの表面にはn型ドリフト層2と、n型ドリフト層2とショットキー接合を形成するアノード電極3が形成されている。また導通時の電流の経路となる活性部21に、内壁が酸化膜11で覆われた活性部トレンチ12が等間隔に形成されている。活性部トレンチ12の内部には、アノード電極と同じ金属か、あるいは導電性のポリシリコンのような導電体が充填されている。TMBSダイオードに逆バイアス電圧を印加すると、アノード電極3とn型ドリフト層2によるショットキー接合から空乏層が広がる。空乏層の深さがトレンチ底部よりも深くなると、トレンチ底部に形成されていてシリコンよりも誘電率が低い酸化膜11に等電位線が集中するようになり、相対的にショットキー接合近傍の電界強度が低下する。その結果、バリア高さの低下現象を抑えてリーク電流が低減されるだけでなく、印加された電圧を酸化膜にも分担することができるようになる。そのため、周知のリサーフ(Reduced Surface Electric Field)効果により、従来のSBDよりも耐圧を向上させることが出来る。また、前記リサーフ効果によりn型ドリフト層2のドーピング濃度も増加させることができるので、従来と同等のリーク電流で高耐圧にも関わらず、より低いオン抵抗を実現することが出来る。     FIG. 15 shows a cross-sectional structure of a Trench MOS Barrier Schottky diode (hereinafter referred to as a TMBS diode) which is an SBD having a trench structure. An n-type drift layer 2 and an anode electrode 3 that forms a Schottky junction with the n-type drift layer 2 are formed on the surface of the TMBS diode. In addition, active portion trenches 12 whose inner walls are covered with the oxide film 11 are formed at equal intervals in the active portion 21 that becomes a current path during conduction. The inside of the active portion trench 12 is filled with the same metal as the anode electrode or a conductor such as conductive polysilicon. When a reverse bias voltage is applied to the TMBS diode, a depletion layer spreads from the Schottky junction formed by the anode electrode 3 and the n-type drift layer 2. When the depth of the depletion layer becomes deeper than the bottom of the trench, equipotential lines are concentrated on the oxide film 11 formed at the bottom of the trench and having a dielectric constant lower than that of silicon. Strength decreases. As a result, not only the leakage current is reduced by suppressing the phenomenon of barrier height reduction, but also the applied voltage can be shared with the oxide film. Therefore, the withstand voltage can be improved over the conventional SBD due to the well-known RESURF (Reduced Surface Electric Field) effect. Further, since the doping concentration of the n-type drift layer 2 can be increased by the RESURF effect, a lower ON resistance can be realized with a leakage current equivalent to that of the related art, despite a high breakdown voltage.

アノード電極3の周辺領域には、耐圧構造部22(活性部21の外周側に形成された電界緩和領域のこと)が形成されている。アノード電極3の端部(以下、活性端部19と呼ぶ)にはトレンチが形成されており、アノード電極3は、前記トレンチの内部に埋め込まれたポリシリコン13の上部にて終端している。以下、活性端部19に形成されたトレンチを、端部トレンチ7と呼ぶことにする。活性部トレンチ12と端部トレンチ7の間にはp型ガードリング層5が形成され、アノード電極3と接続している。図示しないが、さらにこのp型ガードリング層5が省略された構造もある。ここで特にp型ガードリング層5が無い場合は、端部トレンチ7の内部に埋め込まれたポリシリコン13の上面で活性端部19が終端するようにして、活性端部19がn型ドリフト層2と直に接しないようにする。こうすることで、活性端部19近傍のn型ドリフト層2において、逆バイアス印加時に局所的に電界強度が増大することを防ぐ。   In the peripheral region of the anode electrode 3, a breakdown voltage structure portion 22 (an electric field relaxation region formed on the outer peripheral side of the active portion 21) is formed. A trench is formed at an end portion of the anode electrode 3 (hereinafter referred to as an active end portion 19), and the anode electrode 3 is terminated at an upper portion of the polysilicon 13 embedded in the trench. Hereinafter, the trench formed in the active end portion 19 is referred to as an end portion trench 7. A p-type guard ring layer 5 is formed between the active portion trench 12 and the end trench 7 and is connected to the anode electrode 3. Although not shown, there is a structure in which the p-type guard ring layer 5 is further omitted. Here, when the p-type guard ring layer 5 is not particularly provided, the active end 19 is terminated by the upper surface of the polysilicon 13 embedded in the end trench 7 so that the active end 19 is an n-type drift layer. Do not touch 2 directly. By doing so, in the n-type drift layer 2 in the vicinity of the active end portion 19, the electric field strength is prevented from locally increasing when a reverse bias is applied.

次に、活性部トレンチ12の長手方向の端部の処理方法、および端部トレンチ7との位置関係について説明する。図16−1および図16−2は、従来の考え方による活性部トレンチ12、端部トレンチ7の位置関係を示した平面図である。ここで、これらのトレンチに形成された側壁酸化膜およびトレンチに埋め込まれたポリシリコン13の記載は省略し、図16−1および図16−2ではこれらを含んでいるものとする。図16−1では、活性部トレンチ12は隣接するもう一つの活性部トレンチ12と、活性部トレンチ12の長手方向の端部がつながるように処理している。つまり活性部トレンチ12はドーナツ形状であり、互いに隣接している。このような端部処理は、トレンチゲートのMOSFETもしくは同じくIGBTにおける細長い複数のトレンチゲートのレイアウトにて、しばしば見られる方法である。また、図16−2に示すように、活性部トレンチ12を長手方向の端部でそのまま終端させる方法もある。この場合、活性部トレンチ12の端部は、そのトレンチの幅を直径とする半円形状にて終端させることになる。   Next, the processing method of the edge part of the longitudinal direction of the active part trench 12 and the positional relationship with the edge part trench 7 are demonstrated. FIGS. 16A and 16B are plan views showing the positional relationship between the active trench 12 and the end trench 7 according to the conventional concept. Here, description of the side wall oxide films formed in these trenches and the polysilicon 13 embedded in the trenches is omitted, and these are included in FIGS. 16-1 and 16-2. In FIG. 16A, the active portion trench 12 is processed so that another active portion trench 12 adjacent to the end portion in the longitudinal direction of the active portion trench 12 is connected. In other words, the active portion trenches 12 have a donut shape and are adjacent to each other. Such end treatment is a method often found in the layout of a plurality of elongated trench gates in a trench gate MOSFET or IGBT. Further, as shown in FIG. 16B, there is also a method of terminating the active portion trench 12 as it is at the end portion in the longitudinal direction. In this case, the end portion of the active portion trench 12 is terminated in a semicircular shape whose diameter is the width of the trench.

特開2002−50773号公報JP 2002-50773 A

しかしながらこのような従来構造では、以下に示す問題が生じることが分かった。アノード電極3とカソード電極4の間に高い逆バイアスを印加したとき、活性部21の端部トレンチ7の外周側底部近傍に電界が集中する。そのため、活性部21ではなく図15の中に記載した位置Qにおいてアバランシェ降伏が生じる。アバランシェ電流は活性部21よりも耐圧構造部22を主に流れるから、耐圧構造部22にアバランシェ電流が集中する結果、耐圧が低下する。   However, it has been found that such a conventional structure has the following problems. When a high reverse bias is applied between the anode electrode 3 and the cathode electrode 4, the electric field is concentrated near the bottom on the outer peripheral side of the end trench 7 of the active portion 21. Therefore, the avalanche breakdown occurs not at the active portion 21 but at the position Q described in FIG. Since the avalanche current mainly flows through the breakdown voltage structure 22 rather than the active portion 21, the breakdown voltage decreases as a result of the avalanche current concentrated on the breakdown voltage structure 22.

その解決策として、トレンチ側壁の酸化膜11を厚くする方法もある。しかしながら、例えば厚さが5000Å以上の酸化膜11を形成するには、酸化工程において1000℃以上の温度を長時間にわたり保持しながらガス流を制御しなくてはならず、処理工程そのものが難しくなる。また高い逆バイアス電圧を印加しているときに、誘電率の低い酸化膜11に等電位線が集中する。その結果、前述のような良好なリサーフ効果が得られず、TMBSダイオードのメリットである高耐圧化およびリーク電流の低減効果が小さくなる。   As a solution, there is a method of thickening the oxide film 11 on the trench side wall. However, for example, in order to form the oxide film 11 having a thickness of 5000 mm or more, the gas flow must be controlled while maintaining a temperature of 1000 ° C. or higher for a long time in the oxidation process, and the processing process itself becomes difficult. . Further, equipotential lines concentrate on the oxide film 11 having a low dielectric constant when a high reverse bias voltage is applied. As a result, the above-described good resurfing effect cannot be obtained, and the effect of increasing the breakdown voltage and reducing the leakage current, which are the merits of the TMBS diode, are reduced.

更にp型ガードリング層5がアノード電極3と接している場合、以下の問題がある。オン動作時の順バイアス電圧の値が、p型ガードリング層5とn型ドリフト層2にて形成されるpn接合の内蔵電位を超えると、前記pn接合に順バイアスが印加され、少数キャリア(正孔)がn型ドリフト層2に注入される。その為に、オフ状態に切り替えるときには、蓄積された少数キャリアが掃き出されるので、逆回復時間が極めて大きくなる。よって、n型ドリフト層2に接するp型ガードリングはTMBSダイオードのメリットの一つである高速動作を妨げる要因となる。     Further, when the p-type guard ring layer 5 is in contact with the anode electrode 3, there are the following problems. When the value of the forward bias voltage during the on operation exceeds the built-in potential of the pn junction formed by the p-type guard ring layer 5 and the n-type drift layer 2, a forward bias is applied to the pn junction, and minority carriers ( Holes) are injected into the n-type drift layer 2. For this reason, when switching to the off state, the accumulated minority carriers are swept out, so that the reverse recovery time becomes extremely long. Therefore, the p-type guard ring in contact with the n-type drift layer 2 becomes a factor that hinders high-speed operation, which is one of the advantages of the TMBS diode.

また、従来の活性部トレンチ12の長手方向の端部の処理方法についても問題がある。図16−1に示す終端処理をTMBSダイオードに適用した場合、逆バイアス印加時に同図内部に示す位置Mにおいて、電界強度が集中する。つまり活性部トレンチ12の端部は、ある曲率半径を持って湾曲しているので、等電位線もこの形状を反映してドーナツ形状の外側に向かって広がるため、湾曲する。すると、電界強度は静電ポテンシャルの空間勾配に比例するから、直線状のストライプの形をした活性部トレンチ12の内部よりも電界強度が増加する。さらに端部トレンチ7も含めて、隣接するトレンチから最も離れている位置Mでは、電界強度は最大となる。よってアバランシェが発生しやすくなるほか、位置Mにおいて、周知のショットキーバリアの低下現象により漏れ電流も増加する。さらに図16−2に示す方法においては、活性部トレンチ12の端部は、そのトレンチの幅を直径とする半円形状にて終端させることになるが、その曲率半径は極めて小さくなる。すると、前述したようにトレンチ端部にて、電界強度が極めて大きく増加する。さらに、活性部トレンチ12の周辺の半導体層(n型ドリフト層2)、熱酸化等により活性部トレンチ12の側壁に形成された酸化膜11、および酸化膜11の内部に埋め込まれたポリシリコン13の間に、応力が発生する(図15を参照)。この応力は、前述のトレンチ端部の曲率半径の減少に従って増加するから、図16−2中に示すように、メサ領域18にクラック14が頻繁に発生するようになる。   Also, there is a problem with the conventional method for treating the end of the active portion trench 12 in the longitudinal direction. When the termination process shown in FIG. 16A is applied to a TMBS diode, the electric field strength is concentrated at a position M shown in FIG. That is, since the end of the active portion trench 12 is curved with a certain radius of curvature, the equipotential lines are also reflected toward the outside of the donut shape reflecting this shape, and thus curved. Then, since the electric field strength is proportional to the spatial gradient of the electrostatic potential, the electric field strength increases from the inside of the active portion trench 12 having a linear stripe shape. Further, the electric field strength is maximum at the position M farthest from the adjacent trenches including the end trench 7. Therefore, an avalanche is likely to occur, and a leakage current also increases at the position M due to a well-known phenomenon of lowering the Schottky barrier. Further, in the method shown in FIG. 16B, the end of the active portion trench 12 is terminated in a semicircular shape whose diameter is the width of the trench, but its radius of curvature is extremely small. Then, as described above, the electric field strength is greatly increased at the end of the trench. Further, the semiconductor layer (n-type drift layer 2) around the active portion trench 12, the oxide film 11 formed on the side wall of the active portion trench 12 by thermal oxidation or the like, and the polysilicon 13 embedded inside the oxide film 11 During this time, stress is generated (see FIG. 15). Since this stress increases with a decrease in the radius of curvature of the trench edge, the crack 14 frequently occurs in the mesa region 18 as shown in FIG.

本発明は,かかる従来の問題点に鑑みてなされたもので,活性部の端部に形成されたトレンチにおいて、前記トレンチの外周側底部に集中する電界強度を緩和しながら、製造が容易であり、低い漏れ電流で耐圧が高く、少数キャリアの注入が抑えられた半導体装置を提供しようとするものである。   The present invention has been made in view of such conventional problems, and in the trench formed at the end of the active portion, it is easy to manufacture while relaxing the electric field strength concentrated on the bottom of the outer periphery of the trench. An object of the present invention is to provide a semiconductor device having a low leakage current, a high breakdown voltage, and a small amount of minority carrier injection.

第1導電型の半導体基体からなるカソード層と、前記カソード層の一方の主面に該カソード層よりも低濃度の第1導電型半導体基体からなるドリフト層が設けられ、前記ドリフト層の上面に少なくとも1つの第1のトレンチと前記第1のトレンチを取り囲む端部トレンチが設けられ、前記第1のトレンチおよび前記端部トレンチには絶縁膜を介して第1の導電体が埋め込まれており、前記ドリフト層の上面に、前記導電体と接していて、且つ前記ドリフト層とショットキー接合をなすようにアノード電極が設けられ、前記カソード層の他方の主面にカソード電極が設けられている半導体装置において、前記アノード電極の外周側の端部は前記端部トレンチの第1の導電体と接しており、前記アノード電極と離間してフィールドプレートが設けられ、前記端部トレンチと離間して該端部トレンチを取り囲むように第2のトレンチが設けられ、前記第2トレンチには絶縁膜を介して第2の導電体が埋め込まれており、前記フィールドプレートは前記第2の導電体および前記端部トレンチと第2のトレンチの間のメサ領域における前記ドリフト層の表面同電位にしていることを特徴とする半導体装置にある。 A cathode layer made of a first conductivity type semiconductor substrate, and a drift layer made of a first conductivity type semiconductor substrate having a lower concentration than the cathode layer is provided on one main surface of the cathode layer, and on the upper surface of the drift layer At least one first trench and an end trench surrounding the first trench are provided, and the first conductor and the end trench are filled with a first conductor via an insulating film, A semiconductor in which an anode electrode is provided on the upper surface of the drift layer so as to be in contact with the conductor and form a Schottky junction with the drift layer, and a cathode electrode is provided on the other main surface of the cathode layer In the apparatus, the outer peripheral end of the anode electrode is in contact with the first conductor of the end trench, and a field plate is provided apart from the anode electrode. A second trench is provided so as to surround the end trench apart from the end trench, and a second conductor is embedded in the second trench via an insulating film, and the field trench plate is a semiconductor device characterized in that it connects to the surface the same potential of the drift layer in the mesa regions between the second conductor and said end portion and second trenches.

上記発明における半導体装置の構造は、TMBSダイオードの活性部と耐圧構造部について、以下の特徴を有する。
(1)活性部に1つ以上形成されている第1のトレンチを取り囲むように設けられた端部トレンチについて、アノード電極の端部が前記端部トレンチの内部に形成された導電体と接している。
The structure of the semiconductor device in the above invention has the following characteristics with respect to the active portion and the breakdown voltage structure portion of the TMBS diode.
(1) With respect to an end trench provided so as to surround one or more first trenches formed in the active portion, an end portion of the anode electrode is in contact with a conductor formed inside the end trench. Yes.

(2)前記端部トレンチの外周側には、前記端部トレンチと離間し、且つ取り囲むように第2のトレンチが形成されている。
(3)アノード電極の外周部には、前記アノード電極とは離間するフィールドプレートが、前記端部トレンチと前記第2のトレンチの間におけるn型ドリフト層のメサ領域の表面の一部と、前記第2のトレンチの内部に形成されている導電体との両方と接するように形成されている。
(2) A second trench is formed on the outer peripheral side of the end trench so as to be separated from and surround the end trench.
(3) On the outer periphery of the anode electrode, a field plate separated from the anode electrode has a part of the surface of the mesa region of the n-type drift layer between the end trench and the second trench, It is formed in contact with both the conductor formed inside the second trench.

上記構成とすることで、アノード電極とn型ドリフト層との接合に逆バイアス電圧が印加されると、前記第2のトレンチ近傍の電位は前記アノード電極よりも高くなる。このとき、前記端部トレンチと前記第2のトレンチとの間のメサ領域において、前記メサ領域におけるn型ドリフト層の表面がフィールドプレートと接する箇所の電位は、前記第2のトレンチ内部の導電体と同じ電位となる。その結果、前記アノード電極とn型ドリフト層とのショットキー接合から広がる空乏層が、前記フィールドプレートの電位に引っ張られる。このように耐圧構造部の表面近くにおいて、空乏層が前記表面に平行な方向に広がりやすくなり、前記端部トレンチの底部近傍の電界強度は緩和されることが可能となる。   With the above configuration, when a reverse bias voltage is applied to the junction between the anode electrode and the n-type drift layer, the potential in the vicinity of the second trench becomes higher than that of the anode electrode. At this time, in the mesa region between the end trench and the second trench, the potential at the location where the surface of the n-type drift layer in the mesa region is in contact with the field plate is the conductor inside the second trench. And the same potential. As a result, the depletion layer extending from the Schottky junction between the anode electrode and the n-type drift layer is pulled to the potential of the field plate. Thus, near the surface of the pressure-resistant structure portion, the depletion layer is likely to spread in a direction parallel to the surface, and the electric field strength near the bottom of the end trench can be relaxed.

上記発明について、より好ましい手段を説明する。
前記端部トレンチの外周側側壁から、前記フィールドプレートと前記ドリフト層が接している領域のチップ内周側端部(以下、この部分を位置Pと呼ぶ)までの距離W1が、前記位置Pから前記第2のトレンチのチップ内周側端部までの距離W2よりも小さいことが好ましい。
More preferable means for the above invention will be described.
A distance W1 from the outer peripheral side wall of the end trench to a chip inner peripheral end (hereinafter referred to as a position P) of a region where the field plate and the drift layer are in contact with each other is It is preferable that the distance is smaller than the distance W2 to the inner peripheral end of the second trench.

この場合には、前記活性端部のトレンチの外周側端部から前記位置Pまでの間隔が狭いので、逆バイアス時に広がる空乏層が、前記フィールドプレートの電位に一層強く引っ張られる。このため、低い逆バイアス電圧で空乏層が前記第2のトレンチに向かって広がることができるので、前記活性端部のトレンチ底部近傍の電界強度の緩和効果が強くなる。その結果、耐圧構造部へのアバランシェ電流の集中を防ぐことができる。   In this case, since the distance from the outer peripheral side end portion of the trench at the active end portion to the position P is narrow, the depletion layer spreading at the time of reverse bias is pulled more strongly by the potential of the field plate. For this reason, since the depletion layer can spread toward the second trench with a low reverse bias voltage, the effect of relaxing the electric field strength in the vicinity of the bottom of the trench at the active end is enhanced. As a result, it is possible to prevent the avalanche current from being concentrated on the breakdown voltage structure.

また、前記端部トレンチの幅は、前記第1のトレンチの幅よりも大きいことが好ましい。
導通時に無効領域となる前記第1のトレンチの幅は、できるだけ小さくすることが望ましい。一方で端部トレンチにおいては、アノード電極の端部が端部トレンチの内部に埋め込まれたポリシリコン等の導電体の領域にて終端していなければならない。よって端部トレンチの幅を第1のトレンチの幅よりも大きくすれば、アノード電極が安定に終端することができる。
The width of the end trench is preferably larger than the width of the first trench.
It is desirable to make the width of the first trench, which becomes an invalid region when conducting, as small as possible. On the other hand, in the end trench, the end portion of the anode electrode must be terminated in a region of a conductor such as polysilicon embedded in the end trench. Therefore, if the width of the end trench is made larger than the width of the first trench, the anode electrode can be stably terminated.

また、前記第1のトレンチと前記端部トレンチの間に配設され、直線部分の長さが前記第1のトレンチの長さよりも短く、両端が前記端部トレンチ7の曲率半径よりも小さい半径にて湾曲し、且つ前記両端が前記第1のトレンチのうち最も端に設けられた前記第1のトレンチに接続する第3のトレンチを有することが好ましい。   Further, a radius that is disposed between the first trench and the end trench, the length of the straight portion is shorter than the length of the first trench, and both ends are smaller than the radius of curvature of the end trench 7. It is preferable to have a third trench connected to the first trench provided at the end of the first trench.

この場合、通常では、活性部に形成された前記第1のトレンチ側壁の長手方向の端部は、チップ上面に対して湾曲し、且つその曲率半径が小さいため、逆バイアス印加時に空乏層が広がるときに、電界強度が増加する。よって上記の構成にすることで、前記第1のトレンチの長手方向の端部は存在しなくなるので、前述のような電界強度の集中は起きなくなる。   In this case, normally, the end portion in the longitudinal direction of the first trench sidewall formed in the active portion is curved with respect to the upper surface of the chip and has a small radius of curvature, so that the depletion layer expands when a reverse bias is applied. Sometimes the electric field strength increases. Therefore, by adopting the above configuration, there is no end portion in the longitudinal direction of the first trench, so that the concentration of the electric field strength as described above does not occur.

あるいはまた、前記活性部に形成された複数の第1のトレンチは、前記ドリフト層上面においてドーナツ形状をなし、その幾何学的中心が、前記第1のトレンチの中で前記アノード電極の最内周に形成された最小の直径を有するドーナツ形状のトレンチ内部に位置することが好ましい。   Alternatively, the plurality of first trenches formed in the active portion have a donut shape on the upper surface of the drift layer, and a geometric center thereof is the innermost circumference of the anode electrode in the first trench. It is preferable to be located inside a donut-shaped trench having a minimum diameter formed in.

この場合では、前記活性部に形成された前記第1のトレンチはドーナツ型の形状をなしている。そのため、前記第1のトレンチにはその側壁の長手方向には端部が存在しない。さらに前記ドーナツ形状の第1のトレンチのチップ表面における幾何学的な重心の位置は、活性部の中心付近に形成された最内周の第1のトレンチの内部にあるように設けられている。よって上記のような長手方向端部の近傍における電界強度の集中は存在せず、前記電界強度の集中に起因した耐圧低下を防ぐことができる。
さらに前記端部トレンチもしくは前記第2のトレンチの両方もしくはどちらか一方と接続し、且つ前記フィールドプレートと接続し、前記ドリフト層の上面に形成されている第2導電型浮遊層が、前記アノード電極から離間するように配置され、且つ前記浮遊層の前記ドリフト層の上面からの深さは、前記端部トレンチもしくは第2のトレンチの両方もしくはどちらか一方の深さよりも深いとよい。
In this case, the first trench formed in the active part has a donut shape. For this reason, the first trench has no end in the longitudinal direction of the side wall thereof. Further, the geometric gravity center position of the donut-shaped first trench on the chip surface is provided so as to be inside the innermost first trench formed near the center of the active portion. Therefore, there is no concentration of electric field strength in the vicinity of the end portion in the longitudinal direction as described above, and it is possible to prevent a decrease in breakdown voltage due to the concentration of the electric field strength.
Further, a second conductivity type floating layer connected to both or one of the end trench and the second trench and to the field plate and formed on the upper surface of the drift layer includes the anode electrode. And the depth of the floating layer from the upper surface of the drift layer may be deeper than the depth of either or both of the end trench and the second trench.

この場合では、逆バイアス時に広がる空乏層は、前記第2のトレンチよりも先に、前記浮遊層に達することができるため、さらに空乏層を外周側に引っ張る効果が強くなる。その結果、前記端部トレンチおよび第2のトレンチの底部近傍における電界強度は一層緩和される。また、このp型浮遊層はアノード電極とは接していないので、少数キャリアである正孔がドリフト層に注入されることなく、前記電界強度を緩和することができる。さらに、前記浮遊層の接合深さが前記第1もしくは第2のトレンチよりも深くなることで、空乏層は前記浮遊層のpn接合から広がるため、前記接合深さよりも浅い位置にある前記トレンチ底部には空乏層がほとんど広がらない。そのため、前記トレンチ底部の電界強度がほとんど増加せず、耐圧をほぼ活性領域の構造のみで決めることが可能となる。   In this case, since the depletion layer that spreads at the time of reverse bias can reach the floating layer before the second trench, the effect of pulling the depletion layer further to the outer peripheral side becomes stronger. As a result, the electric field strength in the vicinity of the bottom of the end trench and the second trench is further relaxed. In addition, since the p-type floating layer is not in contact with the anode electrode, the electric field strength can be relaxed without injecting holes, which are minority carriers, into the drift layer. Furthermore, since the depletion layer extends from the pn junction of the floating layer because the junction depth of the floating layer becomes deeper than the first or second trench, the bottom of the trench located at a position shallower than the junction depth. There is almost no depletion layer. For this reason, the electric field strength at the bottom of the trench hardly increases, and the breakdown voltage can be determined only by the structure of the active region.

また、前記浮遊層は、前記第2のトレンチに接するとよい。
このようにすると、さらに空乏層がチップ外周に広がりやすくなり、その結果、活性部のみの耐圧値よりも耐圧構造部を含めた耐圧値を大きくすることができる。
The floating layer may be in contact with the second trench.
In this way, the depletion layer is more likely to spread around the chip periphery, and as a result, the breakdown voltage value including the breakdown voltage structure portion can be made larger than the breakdown voltage value of only the active portion.

他に、前記端部トレンチと前記第2のトレンチに挟まれている前記ドリフト層の表面に、前記ドリフト層の濃度よりも高濃度で且つ前記端部トレンチもしくは前記第2のトレンチの両方もしくはいずれか一方よりも浅い第1導電型表面層が形成されているとよく、さらにまた、前記表面層の最大濃度が、前記ドリフト層の示す値以上であり、且つ前記ドリフト層の示す値の10倍以下であるとよい。   In addition, the surface of the drift layer sandwiched between the end trench and the second trench has a concentration higher than the concentration of the drift layer and either or both of the end trench and the second trench. It is preferable that the first conductivity type surface layer shallower than either one is formed, and the maximum concentration of the surface layer is not less than the value indicated by the drift layer and 10 times the value indicated by the drift layer. It may be the following.

前記耐圧構造部に外部電荷が侵入してくる場合、前記表面層により前記メサ領域18表面の帯電が生じにくくなり、ホールチャネルの形成もしくは電界強度分布の変化が起きず、耐圧もしくは漏れ電流が安定する。   When external charges enter the breakdown voltage structure, the surface layer makes it difficult for the surface of the mesa region 18 to be charged, and hole channel formation or electric field strength distribution does not occur and breakdown voltage or leakage current is stable. To do.

このように上記本発明によれば、活性部の端部に形成されたトレンチの外周側底部に集中する電界強度を緩和しながら、製造が容易であり、低い漏れ電流で耐圧が高く、少数キャリアの注入が抑えられた半導体装置を実現することが出来る。   As described above, according to the present invention, manufacturing is easy while relaxing the electric field strength concentrated on the bottom of the outer periphery of the trench formed at the end of the active portion, the breakdown voltage is high with low leakage current, and minority carriers. It is possible to realize a semiconductor device in which the injection of silicon is suppressed.

この発明の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of this invention. 従来例の半導体装置の要部特性断面図である。It is principal part characteristic sectional drawing of the semiconductor device of a prior art example. この発明の実施の形態にかかる半導体装置の要部特性断面図である。It is principal part characteristic sectional drawing of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部特性断面図である。It is principal part characteristic sectional drawing of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部深さ方向における電気的特性を示した特性図である。It is a characteristic view which showed the electrical characteristic in the principal part depth direction of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部深さ方向における電気的特性を示した特性図である。It is a characteristic view which showed the electrical characteristic in the principal part depth direction of the semiconductor device concerning embodiment of this invention. 従来例の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of a prior art example. この発明の実施の形態および従来例にかかる半導体装置の電気的特性を示した特性関係図である。FIG. 10 is a characteristic relationship diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention and a conventional example. この発明の実施の形態にかかる半導体装置の特性関係図である。It is a characteristic relation figure of the semiconductor device concerning an embodiment of this invention. この発明の実施の形態および従来例にかかる半導体装置の電流−電圧特性を示した特性図である。It is the characteristic view which showed the current-voltage characteristic of the semiconductor device concerning embodiment of this invention and a prior art example. この発明の実施の形態にかかる半導体装置の電気的特性を示した特性関係図である。FIG. 5 is a characteristic relationship diagram showing electrical characteristics of the semiconductor device according to the embodiment of the present invention. この発明の実施の形態にかかる半導体装置の要部平面図である。It is a principal part top view of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部斜視図である。It is a principal part perspective view of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部平面図である。It is a principal part top view of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部斜視図である。It is a principal part perspective view of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of this invention. この発明の実施の形態にかかる半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device concerning embodiment of this invention. 従来例の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of a prior art example. 従来例にかかる半導体装置の要部平面図である。It is a principal part top view of the semiconductor device concerning a prior art example. 従来例にかかる半導体装置の要部平面図である。It is a principal part top view of the semiconductor device concerning a prior art example.

以下、第1導電型をn型、第2導電型をp型とするが、n型とp型を入れ替えても本発明は同様に動作する。また、下記実施例では、半導体装置であるTMBSダイオードについて、素子、もしくはチップという表現も用いているが、同じ対象を示している。   Hereinafter, the first conductivity type is n-type and the second conductivity type is p-type, but the present invention operates similarly even if the n-type and p-type are interchanged. In the following embodiments, the TMBS diode, which is a semiconductor device, also uses the expression element or chip, but shows the same object.

本発明の第1の実施例にかかるTMBSダイオードについて、図1を用いて説明する。
n型半導体基板1の上面に、素子の耐圧を高く保持するためにn型半導体基板1よりも低濃度のn型ドリフト層2が形成されている。n型ドリフト層2の上面には、電流を流す主経路となる活性部21と耐圧構造部22が形成されている。この耐圧構造部22は、素子に逆バイアスが印加されチップ外周部に向かって空乏層が広がるときに、活性部21の外周側に集中する電界強度を緩和するための領域である。活性部21におけるチップ上面には、一定の周期でトレンチが配置されている(以下、活性部トレンチ12と呼ぶ)。活性部トレンチ12の側壁には、酸化膜11が形成されており、さらに酸化膜11の内部には、導電性のポリシリコン13が埋め込まれている。酸化膜11は、n型ドリフト層2とポリシリコン13を絶縁している。活性部21の上面には、n型ドリフト層2とショットキー接合をなすようにアノード電極3が形成されている。このとき、隣り合う活性部トレンチ12の間のメサ部分の幅は、熱平衡状態でショットキー接合16および隣接する両側の活性部トレンチ12の側壁からn型ドリフト層2に広がっているビルトイン空乏層の幅Wbiの2倍よりも狭いことが好ましい。このようにすると、逆バイアス電圧を印加した時に、ショットキー接合16および隣接する両側の活性部トレンチ12の側壁から広がる空乏層がすぐにピンチオフ(異なる方向から広がった空乏層が結合して一つの空乏層のように広がること)することができる。その結果、ショットキー接合16の電界強度が小さく抑えられるので、ショットキーバリア高さの低下現象がほとんど起きず、リーク電流の増加を抑えることができる。アノード電極3は、ポリシリコン13とも接触しており、ポリシリコン13とはオーミック接触をなしている。前述の活性端部19をもう少し厳密に定義すると、活性端部19とは、アノード電極3がn型ドリフト層2もしくはポリシリコン13と接触している領域の端部となる。本発明の実施例1における活性端部19は、必ずポリシリコン13の内部にて終端するようにして、活性端部19がn型ドリフト層2と直に接しないような構造とする。こうすることで、活性端部19近傍のn型ドリフト層2において、逆バイアス印加時に局所的に電界強度が増大することを防ぐ。活性端部19に形成されており、アノード電極を終端させているトレンチを、端部トレンチ7と呼ぶことにする。端部トレンチ7の上部には、層間絶縁膜6が形成され、チップ外周方向に伸長している。アノード電極3は層間絶縁膜6の上面にてチップ外周方向に伸長し、層間絶縁膜6の上面にて終端している。一方、端部トレンチ7よりもチップ外周側にある耐圧構造部22には、端部トレンチ7と離間するように、ガードトレンチ8が形成されている。ガードトレンチ8の内部は、活性部トレンチ12と同様に、トレンチ側壁に酸化膜が形成され、導電性のポリシリコン13が埋め込まれている。さらに、ガードトレンチ8に埋め込まれたポリシリコン13に接するように、導電性のフィールドプレート9が形成されている。このフィールドプレート9は、ガードトレンチ8の内部のポリシリコン13だけではなく、端部トレンチ7とガードトレンチ8の間におけるn型ドリフト層2のメサ領域18と、メサ領域18上面の開口部にて接続している。
A TMBS diode according to a first embodiment of the present invention will be described with reference to FIG.
An n-type drift layer 2 having a lower concentration than the n-type semiconductor substrate 1 is formed on the upper surface of the n-type semiconductor substrate 1 in order to keep the breakdown voltage of the element high. On the upper surface of the n-type drift layer 2, an active portion 21 and a breakdown voltage structure portion 22 which are main paths through which a current flows are formed. The breakdown voltage structure portion 22 is a region for relaxing the electric field strength concentrated on the outer peripheral side of the active portion 21 when a reverse bias is applied to the element and the depletion layer spreads toward the outer peripheral portion of the chip. On the upper surface of the chip in the active portion 21, trenches are arranged with a constant period (hereinafter referred to as the active portion trench 12). An oxide film 11 is formed on the side wall of the active trench 12, and conductive polysilicon 13 is embedded in the oxide film 11. The oxide film 11 insulates the n-type drift layer 2 from the polysilicon 13. An anode electrode 3 is formed on the upper surface of the active portion 21 so as to form a Schottky junction with the n-type drift layer 2. At this time, the width of the mesa portion between the adjacent active portion trenches 12 is that of the built-in depletion layer extending from the side wall of the Schottky junction 16 and the adjacent active portion trenches 12 on both sides in the thermal equilibrium state to the n-type drift layer 2. It is preferably narrower than twice the width Wbi. In this way, when a reverse bias voltage is applied, the depletion layer extending from the sidewalls of the Schottky junction 16 and the adjacent active trench 12 on both sides is immediately pinched off (the depletion layers extending from different directions are combined to form one Can spread like a depletion layer). As a result, since the electric field strength of the Schottky junction 16 can be suppressed to be small, the phenomenon of reducing the Schottky barrier height hardly occurs, and an increase in leakage current can be suppressed. The anode electrode 3 is also in contact with the polysilicon 13 and is in ohmic contact with the polysilicon 13. If the active end portion 19 is defined more precisely, the active end portion 19 is an end portion of a region where the anode electrode 3 is in contact with the n-type drift layer 2 or the polysilicon 13. In the first embodiment of the present invention, the active end 19 is always terminated inside the polysilicon 13 so that the active end 19 is not in direct contact with the n-type drift layer 2. By doing so, in the n-type drift layer 2 in the vicinity of the active end portion 19, the electric field strength is prevented from locally increasing when a reverse bias is applied. A trench that is formed in the active end 19 and terminates the anode electrode is referred to as an end trench 7. An interlayer insulating film 6 is formed above the end trench 7 and extends in the chip outer peripheral direction. The anode electrode 3 extends in the chip outer peripheral direction on the upper surface of the interlayer insulating film 6 and terminates on the upper surface of the interlayer insulating film 6. On the other hand, a guard trench 8 is formed in the pressure-resistant structure 22 on the chip outer peripheral side with respect to the end trench 7 so as to be separated from the end trench 7. Inside the guard trench 8, like the active portion trench 12, an oxide film is formed on the trench side wall, and conductive polysilicon 13 is embedded. Further, a conductive field plate 9 is formed so as to contact the polysilicon 13 embedded in the guard trench 8. The field plate 9 is formed not only in the polysilicon 13 inside the guard trench 8 but also in the mesa region 18 of the n-type drift layer 2 between the end trench 7 and the guard trench 8 and the opening on the upper surface of the mesa region 18. Connected.

上記構成とすることで、アノード電極3とn型ドリフト層2との接合に逆バイアス電圧が印加されると、ガードトレンチ8近傍の電位はアノード電極3よりも高くなる。このとき、端部トレンチ7とガードトレンチ8の間のメサ領域18において、n型ドリフト層2がフィールドプレート9と接する箇所の電位は、ガードトレンチ8内部の導電性のポリシリコン13と同じ電位となる。その結果、アノード電極3とn型ドリフト層2とのショットキー接合16から広がる空乏層が、フィールドプレート9の電位に引っ張られる。こうして、耐圧構造部22においても、空乏層がチップ外周に向かって広がりやすくなり、端部トレンチ7の底部近傍の電界強度は緩和される。   With the above configuration, when a reverse bias voltage is applied to the junction between the anode electrode 3 and the n-type drift layer 2, the potential in the vicinity of the guard trench 8 becomes higher than that of the anode electrode 3. At this time, in the mesa region 18 between the end trench 7 and the guard trench 8, the potential where the n-type drift layer 2 is in contact with the field plate 9 is the same as that of the conductive polysilicon 13 inside the guard trench 8. Become. As a result, the depletion layer extending from the Schottky junction 16 between the anode electrode 3 and the n-type drift layer 2 is pulled to the potential of the field plate 9. Thus, also in the breakdown voltage structure 22, the depletion layer is likely to spread toward the outer periphery of the chip, and the electric field strength near the bottom of the end trench 7 is relaxed.

端部トレンチ7の外周側側壁から、フィールドプレート9とn型ドリフト層2が接している領域のチップ内周側端部(図1中の位置P)までの距離W1が、位置Pからガードトレンチ8のチップ内周側端部までの距離W2よりも小さいことが好ましい。この場合には、端部トレンチ7の外周側側壁から位置Pまでの間隔が狭められるので、逆バイアス時に広がる空乏層が、フィールドプレート9の電位に一層強く引っ張られる。このため、低い逆バイアス電圧で空乏層がガードトレンチ8に向かって広がることができるので、端部トレンチ7の底部近傍の電界強度に対する緩和効果が強くなる。その結果、耐圧構造部22へのアバランシェ電流の集中を防ぐことができる。なお、W1とW2との間の関係については後述する。   The distance W1 from the outer peripheral side wall of the end trench 7 to the inner peripheral end of the chip (position P in FIG. 1) in the region where the field plate 9 and the n-type drift layer 2 are in contact is from the position P to the guard trench. 8 is preferably smaller than the distance W2 to the end portion on the inner peripheral side of the chip. In this case, since the interval from the outer peripheral side wall of the end trench 7 to the position P is narrowed, the depletion layer that spreads at the time of reverse bias is pulled more strongly by the potential of the field plate 9. For this reason, since the depletion layer can spread toward the guard trench 8 with a low reverse bias voltage, the relaxation effect on the electric field strength near the bottom of the end trench 7 is enhanced. As a result, it is possible to prevent the avalanche current from being concentrated on the breakdown voltage structure 22. The relationship between W1 and W2 will be described later.

次に、本発明の実施例1にかかる製造方法を記述する。以下では、定格電圧を100VのTMBSダイオードとする。
含有する砒素の濃度が1×1019/cm3以上で厚さが500μmであり、CZ法にて形成されたn型半導体基板1のミラー研磨面を上面とする。前記n型半導体基板1の上面に、含有するリンの濃度が4×1015/cm3であるn型ドリフト層2を、エピタキシャル成長法により堆積する。続いて、n型ドリフト層2の上面に熱酸化膜を4000Å成長させる。続いて、熱酸化膜にフォトリソグラフによりパターニングおよびエッチング(主に異方性ドライエッチング)を行って、トレンチエッチングのための酸化膜マスクを形成する。続いて、異方性エッチングにより、酸化膜マスクの開口部からシリコンをエッチングし、トレンチを形成する。続いてトレンチ側壁に熱酸化膜を3000Å形成する。次に、リンがドープされたポリシリコンを化学気相成長(CVD)法等にて堆積する。続いて、ポリシリコンをエッチングし、ポリシリコン13がトレンチ内部のみに残るようにする。次に、BPSG(ボロン・リンガラス)、HTO等の層間絶縁膜を、CVD法等にて堆積する。続いて、パターニングおよびエッチングにて、n型ドリフト層2とアノード電極3もしくはフィールドプレート9を接続する領域において、層間絶縁膜を開口する。続いて、アノード電極3となる金属を、スパッタリング法もしくは蒸着法により形成する。金属の選定は、周知の金属(モリブデン、チタン、タングステン、白金、パラジウム等)と、半導体(シリコン、炭化珪素(SiC)、窒化ガリウム(GaN)等)とのショットキー接合により決まるバリア高さを考慮し、定格電圧に合わせて適宜行う。実施例1では、ニッケルを用いた。続いて、アノード電極3をパターニングおよびエッチングする。さらにポリイミド膜もしくは窒化シリコン膜等を堆積し、パターニングおよびエッチングを行い、図示しないパシベーション膜を形成する。次にn型半導体基板1の下面からバックグラインドを行い、n型ドリフト層2およびn型半導体基板1を含めた残り厚さを300μmにする。続いて、前記グラインド面にスパッタリングもしくは蒸着法により、カソード電極4を形成する。最後に、ダイアモンドカッター等により、ウェハーをダイシングし、個々のチップに切り分ける。なお、上記工程の順番については、本発明の実施例を製造できる範囲で一部を入れ替えても構わない。
Next, a manufacturing method according to Example 1 of the present invention will be described. In the following, a TMBS diode with a rated voltage of 100 V is assumed.
The concentration of arsenic contained is 1 × 10 19 / cm 3 or more, the thickness is 500 μm, and the mirror polished surface of the n-type semiconductor substrate 1 formed by the CZ method is the upper surface. On the upper surface of the n-type semiconductor substrate 1, an n-type drift layer 2 having a concentration of phosphorus contained of 4 × 10 15 / cm 3 is deposited by an epitaxial growth method. Subsequently, 4000 mm of a thermal oxide film is grown on the upper surface of the n-type drift layer 2. Subsequently, patterning and etching (mainly anisotropic dry etching) are performed on the thermal oxide film by photolithography to form an oxide film mask for trench etching. Subsequently, silicon is etched from the opening of the oxide film mask by anisotropic etching to form a trench. Subsequently, a 3000 nm thermal oxide film is formed on the trench sidewall. Next, polysilicon doped with phosphorus is deposited by a chemical vapor deposition (CVD) method or the like. Subsequently, the polysilicon is etched so that the polysilicon 13 remains only inside the trench. Next, an interlayer insulating film such as BPSG (boron / phosphor glass) or HTO is deposited by a CVD method or the like. Subsequently, an interlayer insulating film is opened in a region where n-type drift layer 2 and anode electrode 3 or field plate 9 are connected by patterning and etching. Subsequently, a metal to be the anode electrode 3 is formed by a sputtering method or a vapor deposition method. The selection of the metal is performed using a barrier height determined by a Schottky junction between a known metal (such as molybdenum, titanium, tungsten, platinum, or palladium) and a semiconductor (such as silicon, silicon carbide (SiC), or gallium nitride (GaN)). In consideration of the rated voltage, this is done as appropriate. In Example 1, nickel was used. Subsequently, the anode electrode 3 is patterned and etched. Further, a polyimide film or a silicon nitride film is deposited, and patterning and etching are performed to form a passivation film (not shown). Next, back grinding is performed from the lower surface of the n-type semiconductor substrate 1 so that the remaining thickness including the n-type drift layer 2 and the n-type semiconductor substrate 1 becomes 300 μm. Subsequently, the cathode electrode 4 is formed on the grind surface by sputtering or vapor deposition. Finally, the wafer is diced by a diamond cutter or the like and cut into individual chips. In addition, about the order of the said process, you may replace a part in the range which can manufacture the Example of this invention.

ここで、トレンチ内部のポリシリコン13は、トレンチ内部の電位をアノード電極3と同電位にするために用いられている。そのため、トレンチの内部を埋め込む材料は導電性を示せばよく、例えばアルミニウムおよびアルミニウムとシリコンの合金、あるいはアノード電極3と同じ金属、あるいはシリコンよりも融点の高い白金等の高融点金属であっても構わない。また、前述の製造方法の記述では、定格電圧を100Vと想定していたが、それ以外の定格電圧(30、50、200V等)でも構わない。この場合、n型ドリフト層2の厚さ、ドーピング濃度、およびアノード電極3用の金属等を、必要に応じて適宜調整もしくは選択すればよい。   Here, the polysilicon 13 inside the trench is used to make the potential inside the trench the same as that of the anode electrode 3. Therefore, the material that fills the inside of the trench only needs to show conductivity, for example, aluminum and an alloy of aluminum and silicon, the same metal as the anode electrode 3, or a high melting point metal such as platinum having a melting point higher than that of silicon. I do not care. In the above description of the manufacturing method, the rated voltage is assumed to be 100V, but other rated voltages (30, 50, 200V, etc.) may be used. In this case, the thickness of the n-type drift layer 2, the doping concentration, the metal for the anode electrode 3, and the like may be adjusted or selected as appropriate.

次に、本発明の実施例1のTMBSダイオードと従来型のTMBSダイオードにおける、100Vの逆バイアス電圧を印加した時の電位分布および断面電界強度分布の比較を行う。   Next, the potential distribution and the cross-sectional electric field strength distribution when a reverse bias voltage of 100 V is applied between the TMBS diode of Example 1 of the present invention and the conventional TMBS diode are compared.

図5−1および図5−2は、逆バイアス電圧を100V印加したときの、チップ表面に対して垂直に切った断面における等電位線15の分布(または静電ポテンシャル分布ともいう)を示した図である。図5−1が従来型のTMBSダイオードで、図5−2が実施例1のTMBSダイオードである。特に図5−2のチップ上面には、活性部トレンチ12、端部トレンチ7、ガードトレンチ8、層間絶縁膜6、アノード電極3およびフィールドプレート9のチップ表面上における仕上がり寸法(プロセスを完了したあとの寸法のこと。フォトマスクにおける寸法から、エッチングされた部分を考慮した寸法である)を記載した。図5−1の構造の特徴は、端部トレンチ7内部のポリシリコン13に接続されたアノード電極3自体が、耐圧構造部22においてもフィールドプレート9の機能を持つことである。つまり、耐圧構造部22のフィールドプレート9は、常にアノード電極3と同じ電位である。その結果、端部トレンチ7の底部外周側に等電位線15が密に分布するものの、フィールドプレート9の横方向の長さに渡って等電位線15がチップ外周の向きに引っ張られていることがわかる。このことが、端部トレンチ7底部近傍の等電位線15の集中具合を緩和している。一方で、層間絶縁膜6の内部には、0〜60Vにわたる等電位線15が入り込んでいる。これは、酸化シリコンである層間絶縁膜6の比誘電率(3.9)がシリコンの値(11.9)よりも小さいためである。よってフィールドプレート9の長さを、図5−1のように十分長くしても(本図では約16μm)、端部トレンチ7の底部外周側における等電位線15の集中具合の緩和は、まだ十分ではない。一方、図5−2に示す実施例1の構造では、端部トレンチ7の底部外周側における等電位線15が、図5−1にしめす従来型の構造と比べて、その集中具合が緩和されている。端部トレンチ7の底部近傍の電位も45Vであり、従来構造と比べて15V小さくできている。端部トレンチ7とガードトレンチ8の間におけるn型ドリフト層2の領域(メサ領域18)の等電位線15を見ると、ガードトレンチ8の底部(下面の方向)に向かって湾曲していることがわかる。これは、ガードトレンチ8内部と接続しているフィールドプレート9がメサ領域18にも接続していることで、メサ領域18の表面電位がガードトレンチ8内部の電位に固定されているためである。つまり、ガードトレンチ8がフィールドプレート9を介してメサ領域18の電位を引っ張ることで、端部トレンチ7の底部の等電位線15の集中具合を、緩和しているのである。   FIGS. 5A and 5B show the distribution of equipotential lines 15 (also referred to as electrostatic potential distribution) in a cross section cut perpendicular to the chip surface when a reverse bias voltage of 100 V is applied. FIG. FIG. 5A is a conventional TMBS diode, and FIG. 5B is a TMBS diode according to the first embodiment. In particular, on the upper surface of the chip in FIG. 5-2, the finished dimensions on the chip surface of the active portion trench 12, the end trench 7, the guard trench 8, the interlayer insulating film 6, the anode electrode 3 and the field plate 9 (after completing the process) (This is a dimension in consideration of the etched portion from the dimension in the photomask). 5A is that the anode electrode 3 itself connected to the polysilicon 13 inside the end trench 7 has the function of the field plate 9 in the breakdown voltage structure 22 as well. That is, the field plate 9 of the breakdown voltage structure 22 is always at the same potential as the anode electrode 3. As a result, the equipotential lines 15 are densely distributed on the outer peripheral side of the bottom of the end trench 7, but the equipotential lines 15 are pulled in the direction of the outer periphery of the chip over the lateral length of the field plate 9. I understand. This alleviates the concentration of the equipotential lines 15 near the bottom of the end trench 7. On the other hand, an equipotential line 15 extending from 0 to 60 V enters the interlayer insulating film 6. This is because the relative dielectric constant (3.9) of the interlayer insulating film 6 made of silicon oxide is smaller than the value of silicon (11.9). Therefore, even if the length of the field plate 9 is sufficiently long as shown in FIG. 5A (about 16 μm in this drawing), the concentration of the equipotential lines 15 on the outer peripheral side of the bottom of the end trench 7 is still reduced. Not enough. On the other hand, in the structure of the first embodiment shown in FIG. 5B, the concentration of the equipotential lines 15 on the outer peripheral side of the bottom of the end trench 7 is reduced as compared with the conventional structure shown in FIG. ing. The potential in the vicinity of the bottom of the end trench 7 is also 45V, which is 15V smaller than that of the conventional structure. When the equipotential line 15 in the region (mesa region 18) of the n-type drift layer 2 between the end trench 7 and the guard trench 8 is viewed, it is curved toward the bottom (the lower surface direction) of the guard trench 8. I understand. This is because the field plate 9 connected to the inside of the guard trench 8 is also connected to the mesa region 18 so that the surface potential of the mesa region 18 is fixed to the potential inside the guard trench 8. In other words, the guard trench 8 pulls the potential of the mesa region 18 through the field plate 9, thereby reducing the concentration of the equipotential lines 15 at the bottom of the end trench 7.

等電位線15の緩和の度合いは、電界強度分布を見ればよく分かる。図6は、図5−1および図5−2それぞれの内部において、位置R1からR2に渡って切断したときの、切断線に沿った電界強度分布を示した図である。円形のマーカーを伴った太い線が実施例1の場合で、細い線のみの方が従来例である。横方向距離が5μmの位置、すなわち端部トレンチ7のチップ外周側におけるトレンチ底部の電界強度が最大値である。実施例1の最大電界強度は4.3×105V/cmであり、従来型フィールドプレート構造の値に比べておよそ14%減少していることがわかる。アバランシェによるインパクトイオン化率は電界強度に極めて敏感であり、例えば電界強度が20%程度増えると、インパクトイオン化率は5〜10倍高くなる。よって上記の最大電界強度の削減は、耐圧構造部22によるアバランシェの発生を防ぐ上で、極めて大きな効果となる。 The degree of relaxation of the equipotential lines 15 can be understood by looking at the electric field strength distribution. FIG. 6 is a diagram showing the electric field strength distribution along the cutting line when cutting from positions R1 to R2 in each of FIGS. 5-1 and 5-2. A thick line with a circular marker is the case of Example 1, and only a thin line is a conventional example. The electric field strength at the bottom of the trench at the position where the lateral distance is 5 μm, that is, the outer peripheral side of the chip of the end trench 7 is the maximum value. It can be seen that the maximum electric field strength of Example 1 is 4.3 × 10 5 V / cm, which is about 14% lower than the value of the conventional field plate structure. The impact ionization rate due to avalanche is extremely sensitive to the electric field strength. For example, when the electric field strength increases by about 20%, the impact ionization rate becomes 5 to 10 times higher. Therefore, the reduction of the maximum electric field strength is extremely effective in preventing the avalanche from being generated by the breakdown voltage structure 22.

ここで図5−2に示すように、端部トレンチ7もしくはガードトレンチ8の幅は、活性部トレンチ12の幅よりも大きいほうが好ましい。活性部トレンチ12それ自体は、順方向電流の通電時においては電流経路とはならないから、無効領域となる。よって活性部トレンチ12の幅は、プロセス・デザインルールによって許容される最も小さい幅にて形成することが好ましい。一方、端部トレンチ7においては、図1にて示しているようにアノード電極3の端部(活性端部19)が端部トレンチ7の内部に埋め込まれたポリシリコン13の上部にて終端している必要がある。またガードトレンチ8についても、フィールドプレート9がガードトレンチ8の内部に埋め込まれたポリシリコン13の上部にて終端している必要がある。よって端部トレンチ7もしくはガードトレンチ8の幅は、ある程度広く確保する必要があり、活性部トレンチ12よりも大きい幅にすれば、アノード電極3もしくはフィールドプレート9の端部がそれぞれ安定に終端することができる。よって端部トレンチ7もしくはガードトレンチ8の幅は、活性部トレンチ12よりも大きいほうが好ましい。   Here, as shown in FIG. 5B, the width of the end trench 7 or the guard trench 8 is preferably larger than the width of the active trench 12. The active portion trench 12 itself does not serve as a current path when a forward current is applied, and thus becomes an ineffective region. Therefore, it is preferable to form the active portion trench 12 with the smallest width allowed by the process design rule. On the other hand, in the end trench 7, the end portion (active end portion 19) of the anode electrode 3 is terminated at the upper portion of the polysilicon 13 embedded in the end trench 7 as shown in FIG. Need to be. The guard trench 8 also needs to be terminated at the upper portion of the polysilicon 13 embedded in the guard trench 8. Therefore, the width of the end trench 7 or the guard trench 8 needs to be secured to some extent. If the width is larger than that of the active trench 12, the end of the anode electrode 3 or the field plate 9 can be stably terminated. Can do. Therefore, the width of the end trench 7 or the guard trench 8 is preferably larger than that of the active trench 12.

次に、本発明の実施例1の構造が、従来のフィールドプレート構造をTMBSダイオードの耐圧構造として採用した場合に比べて、耐圧の確保という点でどれだけ優れているかについて、説明する。図8−1は、従来のフィールドプレート構造をTMBSダイオードの耐圧構造として採用した場合について、活性部21から耐圧構造部22までの断面を示した図である。前述したようにTMBSダイオードにおいて、p型ガードリング層5を用いずに耐圧構造部22を形成する場合は、アノード電極3の活性端部19の部分を、端部トレンチ7における導電性のポリシリコン13の内側の領域にて終端させる必要がある。そして、端部トレンチ7底部のチップ外周側における電界強度を緩和するために、フィールドプレート9の長さをチップ外周側に伸ばす必要がある。そこで、端部トレンチ7に最隣接する活性部トレンチ12の中心から、フィールドプレート9のチップ外周側端部までの長さをLEとする。このLEを変化させたときの従来型フィールドプレート構造の示す耐圧を、実施例1の構造の耐圧と比較したグラフを、図8−2に示す。従来型フィールドプレート構造にてLEを長くすると、図8−2のようにLEが40μm以上で耐圧値が108Vに飽和する。これは、層間絶縁膜6に等電位線が吸収されるため、40μm以上にLEを伸ばしても電界強度が緩和されないからである。よってLEは最低でも40μmは必要となる。一方、LEを20μmとして形成した実施例1では、耐圧は115Vを示し、従来型フィールドプレート構造でLE>40μmよりも6%高くできる。したがって、耐圧構造部22の長さを格段に縮小しても、耐圧を高く確保することが可能となる。 Next, how superior the structure of the first embodiment of the present invention is in terms of securing a withstand voltage as compared with the case where the conventional field plate structure is adopted as the withstand voltage structure of the TMBS diode will be described. FIG. 8A is a diagram showing a cross section from the active portion 21 to the withstand voltage structure portion 22 when the conventional field plate structure is adopted as the withstand voltage structure of the TMBS diode. As described above, in the TMBS diode, when the breakdown voltage structure portion 22 is formed without using the p-type guard ring layer 5, the active end portion 19 of the anode electrode 3 is replaced with the conductive polysilicon in the end trench 7. It is necessary to terminate at the inner region of 13. In order to reduce the electric field strength on the chip outer peripheral side at the bottom of the end trench 7, it is necessary to extend the length of the field plate 9 to the chip outer peripheral side. Therefore, from the center of the active portion trench 12 that is the closest to the termination trench 7 and a length of up to chip the outer peripheral end of the field plate 9 and L E. A graph comparing the breakdown voltage of the conventional field plate structure when the LE is changed with the breakdown voltage of the structure of Example 1 is shown in FIG. The longer L E at conventional field plate structure, the breakdown voltage value L E is 40μm or more as shown in Figure 8-2 is saturated 108V. This is because the equipotential lines is absorbed by the interlayer insulating film 6, since even extending the L E above 40μm are not alleviated electric field strength. Therefore, L E is 40μm is required at a minimum. On the other hand, in Example 1 formed with L E of 20 μm, the breakdown voltage is 115 V, which can be 6% higher than L E > 40 μm in the conventional field plate structure. Accordingly, even if the length of the pressure-resistant structure portion 22 is significantly reduced, it is possible to ensure a high breakdown voltage.

次に、本発明の実施例1における作用効果のポイントについて説明する。本発明の実施例1のポイントは、以下の通りである。つまり前述のように、端部トレンチ7とガードトレンチ8の間のメサ領域18の表面を、ガードトレンチ8の内部に埋め込まれた導電性のポリシリコン13と同電位のフィールドプレート9と接続して、メサ領域18の電位をガードトレンチ8に固定することである。活性端部19から、フィールドプレート9とn型ドリフト層2が接している領域のチップ内周側端部(以下、この部分を位置Pと呼ぶ)までの距離をW1、位置Pからガードトレンチ8のチップ内周側端部までの距離をW2(いずれも図1に記載)とする。つまり、W1はメサ領域18の表面において、層間絶縁膜6で覆われている領域の長さである。一方、W2は同じくメサ領域18の表面において、n型ドリフト層2がフィールドプレート9に接している領域の長さとなる。このとき、W1とW2の相対関係が重要になる。図9は、W1およびW2の比(W2/W1)と、素子耐圧との関係を示すグラフである。W1を2.0μmとしている。W2がW1よりも小さい場合、耐圧は図8−2に示した値(115V)よりも急激に小さくなっている。この理由は、以下の通りである。フィールドプレート9とメサ領域18が接する領域の長さW2が短くなると、ガードトレンチ8がフィールドプレート9を介してメサ領域18の電位を引っ張る効果が弱くなる。その結果、等電位線15が層間絶縁膜6から外部に抜け出て、端部トレンチ7の底部の電界強度が高くなる。よって、W2はW1よりも長いことが望ましい。さらにW2をW1よりも長くすると、耐圧は増加して119Vとなり、且つW2がW1の2倍以上においてほぼ飽和する。つまりW2の長さがW1の2倍の長さで、メサ領域18の電位を引っ張る効果が最大となり、且つ安定するようになる。よって、W2はW1の2倍以上であることが、一層好ましい。   Next, the point of the operation effect in Example 1 of the present invention will be described. The points of Example 1 of the present invention are as follows. That is, as described above, the surface of the mesa region 18 between the end trench 7 and the guard trench 8 is connected to the field plate 9 having the same potential as that of the conductive polysilicon 13 embedded in the guard trench 8. In other words, the potential of the mesa region 18 is fixed to the guard trench 8. The distance from the active end 19 to the chip inner peripheral end (hereinafter referred to as position P) of the region where the field plate 9 and the n-type drift layer 2 are in contact is W1, and the distance from the position P to the guard trench 8 The distance to the inner peripheral side end of the chip is W2 (all shown in FIG. 1). That is, W1 is the length of the region covered with the interlayer insulating film 6 on the surface of the mesa region 18. On the other hand, W2 is also the length of the region where n-type drift layer 2 is in contact with field plate 9 on the surface of mesa region 18. At this time, the relative relationship between W1 and W2 becomes important. FIG. 9 is a graph showing the relationship between the ratio of W1 and W2 (W2 / W1) and the element breakdown voltage. W1 is set to 2.0 μm. When W2 is smaller than W1, the withstand voltage is abruptly smaller than the value (115V) shown in FIG. The reason for this is as follows. When the length W2 of the region where the field plate 9 and the mesa region 18 are in contact with each other decreases, the effect of the guard trench 8 pulling the potential of the mesa region 18 through the field plate 9 is weakened. As a result, the equipotential lines 15 come out from the interlayer insulating film 6 to increase the electric field strength at the bottom of the end trench 7. Therefore, it is desirable that W2 is longer than W1. Further, when W2 is longer than W1, the withstand voltage increases to 119 V, and is substantially saturated when W2 is twice or more W1. That is, the length of W2 is twice as long as W1, and the effect of pulling the potential of the mesa region 18 is maximized and stabilized. Therefore, it is more preferable that W2 is at least twice W1.

なお実際の設計では、端部トレンチ7とガードトレンチ8に挟まれたメサ領域18は、チップの表面において、主に環状に配置される。このとき環状のメサ領域18の一部にW1>W2となる部分が少々あってもよく、実際の耐圧が、上記のようにW1<W2の値から大きく減少していなければよい。   In an actual design, the mesa region 18 sandwiched between the end trench 7 and the guard trench 8 is mainly arranged in an annular shape on the surface of the chip. At this time, a part of the annular mesa region 18 may have a portion where W1> W2, and the actual withstand voltage is not required to be greatly reduced from the value of W1 <W2, as described above.

ガードトレンチ8をn型ドリフト層2と接続せずに、端部トレンチ7とガードトレンチ8間のメサ領域18を浮遊電位とした場合では、以下のような問題がある。メサ領域18を電位的に浮遊とした場合、逆バイアス印加時に空乏層が広がるとき、等電位線15は端部トレンチ7の側壁に形成された酸化膜11及び層間絶縁膜6から外部に抜け出るため、ガードトレンチ8がメサ部分の等電位線を引っ張ることが出来ない。その結果、実質的にガードトレンチ8が無いことと同じ状態となり、端部トレンチ7の底部に電界強度が局所的に増加する。その結果、低い電圧値でアバランシェが発生し、耐圧が活性部21のみの耐圧値よりも低下する。また、トレンチ作製時に何らかの要因で浮遊電位であるはずのガードトレンチ8が帯電した場合も、同様に耐圧低下の要因となる。   When the mesa region 18 between the end trench 7 and the guard trench 8 is set to a floating potential without connecting the guard trench 8 to the n-type drift layer 2, there are the following problems. In the case where the mesa region 18 is floating in potential, when the depletion layer expands when a reverse bias is applied, the equipotential line 15 escapes from the oxide film 11 and the interlayer insulating film 6 formed on the side wall of the end trench 7 to the outside. The guard trench 8 cannot pull the equipotential line in the mesa portion. As a result, the state is substantially the same as the absence of the guard trench 8, and the electric field strength locally increases at the bottom of the end trench 7. As a result, an avalanche is generated at a low voltage value, and the breakdown voltage is lower than the breakdown voltage value of only the active portion 21. In addition, when the guard trench 8 that should be at a floating potential is charged for some reason when the trench is manufactured, the breakdown voltage is similarly reduced.

図2は、本発明の実施例2にかかるTMBSダイオードの断面を示す図である。実施例1との相違点は、活性部21に活性部トレンチ12を形成せず、端部トレンチ7のみとしたことである。TMBSダイオードの活性部トレンチ12は、それ自体は電流経路ではないので、導通時は無効領域である。例えばTMBSダイオードを小電流容量用途として定格電流を小さくする場合(例えば1A以下)、活性部21の面積が小さくなり、無効領域である活性部トレンチ12が占める面積の割合が大きくなることがある。その場合は、あえて活性部21にトレンチを形成しなくても、実施例2のように端部トレンチ7さえあれば、耐圧は十分確保でき、しかも順電圧降下を小さくできる。   FIG. 2 is a diagram showing a cross section of a TMBS diode according to Example 2 of the present invention. The difference from the first embodiment is that the active portion trench 12 is not formed in the active portion 21 and only the end trench 7 is formed. Since the active part trench 12 of the TMBS diode is not a current path in itself, it is an invalid region when conducting. For example, when the rated current is reduced (for example, 1 A or less) using a TMBS diode as a small current capacity application, the area of the active part 21 may be reduced, and the ratio of the area occupied by the active part trench 12 that is an invalid region may be increased. In that case, even if no trench is formed in the active portion 21, if the end trench 7 is provided as in the second embodiment, a sufficient breakdown voltage can be secured and a forward voltage drop can be reduced.

次に、本発明の実施例3にかかるTMBSダイオードについて、図3を用いて説明する。図3は、実施例3にかかるTMBSダイオードの断面図である。実施例3の実施例1との相違点は、以下の通りである。端部トレンチ7とガードトレンチ8の間に、p型浮遊層10が形成されている。p型浮遊層10は端部トレンチ7に接している。p型浮遊層10とn型ドリフト層2およびガードトレンチ8内のポリシリコン13は、フィールドプレート9を介して接続されている。逆バイアス時に広がる空乏層は、ガードトレンチ8よりも先に、p型浮遊層10に達することができるため、空乏層(等電位線)をチップ外周側に引っ張る効果がさらに強くなる。その結果、端部トレンチ7およびガードトレンチ8の底部近傍における電界強度はさらに緩和される。さらに重要な特徴は、p型浮遊層10はアノード電極3とは接続せずに離間していることである。つまりp型浮遊層10はアノード電極3とは接していないので、少数キャリアである正孔がドリフト層に注入されることなく、電界強度を緩和することができる。また、p型浮遊層10におけるn型ドリフト層2の上面からの深さは、端部トレンチ7もしくはガードトレンチ8の深さより浅くてもよいが、図3のように端部トレンチ7よりも深くすることが好ましい。p型浮遊層10の接合深さが端部トレンチ7もしくはガードトレンチ8よりも深くなると、空乏層はp型浮遊層10のpn接合から広がるようになる。そのため、接合深さよりも浅い位置にある端部トレンチ7もしくはガードトレンチ8の底部には、空乏層がほとんど広がらない。その結果、端部トレンチ7底部の電界強度がほとんど増加せず、耐圧をほぼ活性領域の構造のみで決めることが可能となる。   Next, a TMBS diode according to Example 3 of the present invention will be described with reference to FIG. FIG. 3 is a cross-sectional view of the TMBS diode according to the third example. The difference of Example 3 from Example 1 is as follows. A p-type floating layer 10 is formed between the end trench 7 and the guard trench 8. The p-type floating layer 10 is in contact with the end trench 7. The p-type floating layer 10, the n-type drift layer 2 and the polysilicon 13 in the guard trench 8 are connected via the field plate 9. Since the depletion layer that spreads at the time of reverse bias can reach the p-type floating layer 10 before the guard trench 8, the effect of pulling the depletion layer (equipotential line) toward the outer periphery of the chip is further enhanced. As a result, the electric field strength in the vicinity of the bottoms of the end trench 7 and the guard trench 8 is further relaxed. A further important feature is that the p-type floating layer 10 is separated from the anode electrode 3 without being connected. That is, since the p-type floating layer 10 is not in contact with the anode electrode 3, the electric field strength can be relaxed without injecting holes, which are minority carriers, into the drift layer. Further, the depth from the upper surface of the n-type drift layer 2 in the p-type floating layer 10 may be shallower than the depth of the end trench 7 or the guard trench 8, but deeper than the end trench 7 as shown in FIG. It is preferable to do. When the junction depth of the p-type floating layer 10 becomes deeper than the end trench 7 or the guard trench 8, the depletion layer extends from the pn junction of the p-type floating layer 10. Therefore, the depletion layer hardly spreads at the bottom of the end trench 7 or the guard trench 8 at a position shallower than the junction depth. As a result, the electric field strength at the bottom of the end trench 7 hardly increases, and the breakdown voltage can be determined only by the structure of the active region.

図10−1は、従来型フィールドプレート構造と本発明の実施例1および実施例3における、逆バイアス電圧印加時の電流−電圧カーブを示した図である。ここでLEはいずれも20μmである。アバランシェ電流が流れて漏れ電流が急激に増加する電圧を耐圧と定義すると、従来型フィールドプレート構造の耐圧は104V、実施例1は115V、実施例3は120Vである。この耐圧値を比較したグラフを、図10−2に示す。 FIG. 10A is a diagram illustrating a current-voltage curve when a reverse bias voltage is applied in the conventional field plate structure and the first and third embodiments of the present invention. Either here L E is also a 20μm. When the voltage at which the avalanche current flows and the leakage current rapidly increases is defined as the withstand voltage, the withstand voltage of the conventional field plate structure is 104V, Example 1 is 115V, and Example 3 is 120V. A graph comparing the pressure resistance values is shown in FIG.

ここで、活性部21のみの構造で耐圧値を算出すると、115Vとなる。つまり、従来型フィールドプレート構造の耐圧は活性部21のみで決まる理想耐圧値よりも小さくなり、実施例1では活性部21の値と同じ、そして実施例3では活性部21のみの値よりも5V高くなっていることが分かる。これは、本発明の実施例3において新たに発見した効果であり、以下にこの効果について説明する。実施例3について、逆バイアス電圧を100V印加した時の静電ポテンシャル分布を、図5−3に示す。図5−3から、端部トレンチ7からガードトレンチ8にかかるメサ領域18の電位が、p型浮遊層10により外周部に押し出され、ガードトレンチ8近傍の電位が図5−2に示す実施例1の構成と比べて低くなっていることがわかる。すなわち、ガードトレンチ8によりメサ領域18の電位がガードトレンチ8側に引っ張られるだけでなく、p型浮遊層10がさらにメサ領域18の電位の引っ張りをアシストする効果が発生している。このときの位置R1からR2に渡る断面上の電界強度分布を、図7に示す。マーカー付の太い線が実施例3である。横方向距離が5μmの位置、つまり端部トレンチの底部における電界強度は、従来型フィールドプレート構造の同位置の値に比べて、60%にまで低減できている。このため、耐圧構造部22ではアバランシェ電流はもはや発生しないと考えることができる。さらに活性部21で発生したアバランシェ電流は、耐圧部であるチップ外周側に分散するから、活性部21のみのアバランシェ電流と比べて、その電流密度を小さくできる。アバランシェ降伏は、アバランシェ電流による正帰還の増幅現象であるから、TMBSダイオードの場合、アバランシェ電流は活性部21の小さなセルピッチ(約3μm)に集中することになり、増幅が起きやすい。一方、実施例3のようにもはやアバランシェ電流が発生しない耐圧構造部22が隣接していると、アバランシェ電流は活性部21から耐圧構造部22に分散し、アバランシェ電流の活性部21における増幅作用は緩和される。よって逆バイアス電圧を活性部21のみの耐圧値よりも若干高い電圧まで上げることができる。これが、活性部21のみの耐圧値よりも実施例3の耐圧が高くなった理由である。   Here, when the withstand voltage value is calculated with the structure of only the active portion 21, it becomes 115V. In other words, the withstand voltage of the conventional field plate structure is smaller than the ideal withstand voltage value determined only by the active portion 21, the same as the value of the active portion 21 in the first embodiment, and 5 V than the value of only the active portion 21 in the third embodiment. You can see that it is getting higher. This is an effect newly found in the third embodiment of the present invention, and this effect will be described below. Regarding Example 3, the electrostatic potential distribution when a reverse bias voltage of 100 V is applied is shown in FIG. 5-3, the potential of the mesa region 18 from the end trench 7 to the guard trench 8 is pushed to the outer periphery by the p-type floating layer 10, and the potential in the vicinity of the guard trench 8 is shown in FIG. It turns out that it is low compared with the structure of 1. That is, not only the potential of the mesa region 18 is pulled to the guard trench 8 side by the guard trench 8, but also the effect that the p-type floating layer 10 further assists the pulling of the potential of the mesa region 18 occurs. FIG. 7 shows the electric field intensity distribution on the cross section from the position R1 to R2 at this time. A thick line with a marker is Example 3. The electric field strength at the position where the lateral distance is 5 μm, that is, at the bottom of the end trench can be reduced to 60% as compared with the value at the same position of the conventional field plate structure. For this reason, it can be considered that the avalanche current no longer occurs in the breakdown voltage structure 22. Further, since the avalanche current generated in the active portion 21 is dispersed on the chip outer peripheral side which is the withstand voltage portion, the current density can be reduced as compared with the avalanche current of only the active portion 21. Since the avalanche breakdown is a positive feedback amplification phenomenon due to the avalanche current, in the case of the TMBS diode, the avalanche current is concentrated on a small cell pitch (about 3 μm) of the active portion 21, and amplification is likely to occur. On the other hand, when the breakdown voltage structure 22 where the avalanche current is no longer generated is adjacent to the avalanche current as in the third embodiment, the avalanche current is dispersed from the active portion 21 to the breakdown voltage structure portion 22, Alleviated. Therefore, the reverse bias voltage can be raised to a voltage slightly higher than the withstand voltage value of only the active portion 21. This is the reason why the breakdown voltage of Example 3 is higher than the breakdown voltage value of only the active portion 21.

本発明のように浮遊のp型浮遊層10を設けることで、さらに以下のメリットがある。つまり、チップの耐圧が活性部21のみの値よりも増加する分を、活性部21におけるn型ドリフト層2のドーパント濃度を上げるか、あるいはn型ドリフト層2の厚さを小さくすることに還元することが可能となる。その結果、従来型の耐圧構造では得られない、よりオン抵抗の小さいTMBSダイオードとすることが可能となる。   The provision of the floating p-type floating layer 10 as in the present invention has the following advantages. That is, the amount of increase in the breakdown voltage of the chip beyond the value of only the active portion 21 is reduced to increase the dopant concentration of the n-type drift layer 2 in the active portion 21 or to reduce the thickness of the n-type drift layer 2. It becomes possible to do. As a result, it becomes possible to obtain a TMBS diode having a lower on-resistance than can be obtained with a conventional withstand voltage structure.

図4は、本発明の実施例4にかかるTMBSダイオードの断面を示す図である。実施例3との相違点は、p型浮遊層10を、端部トレンチ7だけでなく、ガードトレンチ8にも接するように形成した点である。このようにすると、さらに空乏層がチップ外周に広がりやすくなり、その結果、活性部21のみの耐圧値よりも耐圧構造部22を含めた耐圧値を大きくすることができる。   FIG. 4 is a cross-sectional view of a TMBS diode according to Example 4 of the present invention. The difference from the third embodiment is that the p-type floating layer 10 is formed so as to contact not only the end trench 7 but also the guard trench 8. In this way, the depletion layer is more likely to spread on the outer periphery of the chip, and as a result, the breakdown voltage value including the breakdown voltage structure portion 22 can be made larger than the breakdown voltage value of only the active portion 21.

次に、活性部トレンチ12の長手方向の端部の処理方法、およびその端部トレンチ7もしくはガードトレンチ8との好ましい位置関係について説明する。
図11−1は、実施例5にかかる活性部21および耐圧構造部22の構造を示す、平面図である。この構造を斜めから見ると、図11−2に示すような構造となる。実施例5における活性部トレンチ12は、ストライプの形状である。ストライプ状の活性部トレンチ12の長手方向端部は、端部トレンチ7に接続している。一方、活性部トレンチ12と端部トレンチ7の間には、活性部トレンチ12の長さよりも短い長さの活性湾曲トレンチ20が設けられている。この活性湾曲トレンチ20の両端は、端部トレンチ7のコーナーにて湾曲している部分の曲率半径よりも小さい半径にて湾曲しており、且つ両端は活性部トレンチ12の中で最も端に設けられたトレンチに接続している。このようにすると、上述の図16−1に示したようなトレンチの長手方向における曲率半径の小さい端部をチップ上面から無くすることができる。よって、電界強度の増加やクラック等を十分減らすことが可能となる。
Next, a method for treating the end portion in the longitudinal direction of the active portion trench 12 and a preferred positional relationship with the end portion trench 7 or the guard trench 8 will be described.
FIG. 11A is a plan view illustrating the structures of the active portion 21 and the breakdown voltage structure portion 22 according to the fifth embodiment. When this structure is viewed from an oblique direction, the structure shown in FIG. 11-2 is obtained. The active part trench 12 in Example 5 has a stripe shape. The longitudinal end of the stripe-shaped active portion trench 12 is connected to the end trench 7. On the other hand, an active curved trench 20 having a length shorter than the length of the active portion trench 12 is provided between the active portion trench 12 and the end trench 7. Both ends of the active curved trench 20 are curved at a radius smaller than the radius of curvature of the portion curved at the corner of the end trench 7, and both ends are provided at the end of the active trench 12. Connected to the trench. In this way, an end portion having a small curvature radius in the longitudinal direction of the trench as shown in FIG. 16A can be eliminated from the upper surface of the chip. Therefore, it is possible to sufficiently reduce the increase in electric field strength and cracks.

さらに、活性部トレンチ12の長手方向の端部の処理方法、およびその端部トレンチ7もしくはガードトレンチ8との好ましい位置関係を、本発明の実施例6のようにしてもよい。図12−1は、実施例6にかかる活性部21および耐圧構造部22の構造を示す、平面図である。この構造を斜めから見ると、図12−2に示すような構造となる。本構造は活性部トレンチ12についても、端部トレンチ7もしくはガードトレンチ8と同様に、ドーナツ形状としている。そして、全ドーナツ形状を有するトレンチの幾何学的重心は、チップの中心近傍に形成した最内周の活性部トレンチ12によって囲まれたメサ領域18にくるように、活性部トレンチ12を配置する。このようにすると、全ての活性部トレンチ12の終端は無くなり、等しい間隔で互いに隣接する。よって電界強度はトレンチが湾曲している隅の位置(以下、コーナー部と呼ぶ)だけで大きくなり、しかもその曲率半径を大きめにすれば、前記電界強度の増加分は無視できる。活性部トレンチ12の曲率半径は、例えば活性部トレンチ12のピッチ(隣り合う活性部トレンチ12の繰り返し配置の単位周期、以下トレンチピッチ)以上であれば、コーナー部における電界集中も十分抑えられる。また、活性部トレンチ12のドーナツ形状は、四辺形のコーナー部を図12−1に図示するように面取りした形状でもよいし、円形(真円もしくは楕円等)でも構わず、形状において最も曲率半径の小さいところが、前述のトレンチピッチ程度であればよい。ただし、トレンチの平面形状が円形の場合、チップ(四辺形)の四隅の近傍では、無効領域の面積が大きくなるので、前述のように四辺形のコーナー部を面取りしてまるめた形状であることが望ましい。また、コーナー部の曲率半径も、トレンチピッチの1000倍以下であれば、無効領域の占める割合を3%以下まで低減し、無効領域の存在を無視することが可能となる。また、コーナー部の好ましい曲率半径の範囲(トレンチピッチの等倍すなわち同値以上で1000倍以下)の適用は、実施例6にとどまらない。例えば、実施例5の端部トレンチ7もしくはガードトレンチ8、もしくは活性部トレンチ12のうち端部トレンチ近傍にあるトレンチのコーナー部曲率半径に適用しても構わない。そのようにすれば、あらゆるトレンチにおいて、トレンチ端部の電界集中およびクラック発生に対する抑止効果を奏することができる。   Further, the processing method of the end portion in the longitudinal direction of the active portion trench 12 and the preferable positional relationship with the end portion trench 7 or the guard trench 8 may be as in the sixth embodiment of the present invention. FIG. 12A is a plan view of the structure of the active part 21 and the breakdown voltage structure part 22 according to the sixth example. When this structure is viewed from an oblique direction, a structure as shown in FIG. 12-2 is obtained. In the present structure, the active portion trench 12 has a donut shape as in the end trench 7 or the guard trench 8. Then, the active portion trench 12 is arranged so that the geometric center of gravity of the trench having the whole donut shape comes to the mesa region 18 surrounded by the innermost active portion trench 12 formed near the center of the chip. In this way, all the active part trenches 12 are terminated, and are adjacent to each other at equal intervals. Therefore, the electric field strength increases only at the corner position where the trench is curved (hereinafter referred to as a corner portion), and if the curvature radius is increased, the increase in the electric field strength can be ignored. If the radius of curvature of the active part trench 12 is, for example, equal to or greater than the pitch of the active part trenches 12 (unit period of repeated arrangement of adjacent active part trenches 12, hereinafter referred to as a trench pitch), electric field concentration at the corner part can be sufficiently suppressed. Further, the donut shape of the active portion trench 12 may be a shape in which a corner portion of a quadrilateral is chamfered as illustrated in FIG. 12A, or may be a circle (a perfect circle or an ellipse). It is sufficient that the small portion is about the above-described trench pitch. However, when the planar shape of the trench is circular, the area of the ineffective region increases in the vicinity of the four corners of the chip (quadron), so that the corner of the quadrangle is rounded as described above. Is desirable. Further, if the radius of curvature of the corner portion is 1000 times or less of the trench pitch, the proportion of the invalid region can be reduced to 3% or less, and the presence of the invalid region can be ignored. Further, the application of a preferable radius of curvature of the corner portion (equal to the trench pitch, that is, equal to or more than 1000 times) is not limited to the sixth embodiment. For example, the present invention may be applied to the corner radius of curvature of the trench in the vicinity of the end trench in the end trench 7 or the guard trench 8 or the active trench 12 in the fifth embodiment. By doing so, it is possible to exert an effect of suppressing electric field concentration and crack generation at the trench end in every trench.

ここで、実施例5および6について、端部トレンチ7とガードトレンチ8の断面形状の説明をする。図11−1、図11−2、図12−1、および図12−2の各図に示す位置AからA'までの断面形状を、図13−1に示す。また図11−1および図11−2に示す位置BからB' までの断面形状を、図13−2に示す。図13−1の断面の方向は、互いに平行に並ぶ端部トレンチ7およびガードトレンチ8の長手方向に対して垂直に交わる箇所の断面であり、例えば図1等に示す図と同じ形状となる。一方、図13−2は、活性部トレンチ12が端部トレンチ7と垂直に交わる位置の断面である。この場合、線B−B'において、活性部トレンチ12が長手方向に続く形状ではあるが、端部トレンチ7のチップ外周側の終端形状は、例えば図1等に示す図と同じ形状である。したがって、端部トレンチ7とガードトレンチ8との間のメサ領域18、およびメサ領域18とフィールドプレート9およびガードトレンチ8内部のポリシリコン13とのそれぞれの接続形態も、図13−1と同じものとなる。よって、活性部トレンチ12と端部トレンチ7の接続形態によらず、本発明の作用効果は同じように奏することができ、活性部トレンチ12の端部の処理により特定な部分に電気的に弱い部分が生じることを防ぐことができる。   Here, regarding the fifth and sixth embodiments, the sectional shapes of the end trench 7 and the guard trench 8 will be described. FIG. 13A shows cross-sectional shapes from positions A to A ′ shown in FIGS. 11-1, 11-2, 12-1, and 12-2. FIG. 13-2 shows a cross-sectional shape from positions B to B ′ shown in FIGS. 11-1 and 11-2. The direction of the cross section of FIG. 13A is a cross section of a portion perpendicular to the longitudinal direction of the end trench 7 and the guard trench 8 aligned in parallel with each other, and has the same shape as the figure shown in FIG. On the other hand, FIG. 13-2 is a cross section at a position where the active trench 12 intersects the end trench 7 perpendicularly. In this case, although the active part trench 12 has a shape that continues in the longitudinal direction along the line BB ′, the end shape of the end trench 7 on the chip outer peripheral side is the same shape as that shown in FIG. Therefore, the mesa region 18 between the end trench 7 and the guard trench 8 and the connection form of the mesa region 18 with the field plate 9 and the polysilicon 13 inside the guard trench 8 are also the same as in FIG. It becomes. Therefore, regardless of the connection form of the active part trench 12 and the end part trench 7, the effect of the present invention can be obtained in the same manner, and it is electrically weak to a specific part by processing the end part of the active part trench 12. It can prevent that a part arises.

次に、本発明の実施例7にかかるTMBSダイオードについて、図14を用いて説明する。実施例7の実施例1との相違点は、端部トレンチ7とガードトレンチ8の間のメサ領域18表面に、n型ドリフト層2よりも高濃度のn型表面層17を形成した点である。n型表面層17の濃度は、例えばn型ドリフト層2の2倍〜10倍程度の濃度とする。n型表面層17があると、チップ外部から電荷がチップ表面に侵入してきたとき、メサ領域18の表層が帯電し、等電位線15の分布が変化することがある。このとき、例えばメサ領域18の表層にホールのチャネルが形成され、それがリーク電流の増加をもたらすほか、電界強度分布が変化し、メサ領域18の表層に局所的に大きな電界強度の集中部分が発生し、耐圧が低下することがある。本発明の実施例7に示すn型表面層17を形成すると、外部電荷の侵入時に、メサ領域18の表層のn型ドーパント濃度が高いので、帯電が生じ難くなる。そのため、外部電荷の侵入時に上記におけるホールチャネルの形成もしくは電界強度分布の変化が起き難く、耐圧もしくは漏れ電流が安定する。上記の効果は、n型表面層17の最大濃度が、n型ドリフト層2よりも大きければよく、およそ2倍以上となれば、十分な効果を奏するようになる。ただし、等電位線は高濃度のn型表面層17を横切るから、濃度によっても等電位線の分布が変化する。n型表面層17の濃度がn型ドリフト層2の10倍よりも高いと、n型表面層17で電界が集中し、耐圧が低くなる。よってn型表面層17はn型ドリフト層2の10倍以下であることが好ましい。またn型表面層17の深さが端部トレンチ7もしくはガードトレンチ8のどちらかよりも深くなると、同様に等電位線分布が変化して、局所的な電界集中が生じ易くなる。よって、の深さは、端部トレンチ7もしくはガードトレンチ8のどちらかもしくは両方よりも、浅いほうが良い。   Next, a TMBS diode according to Example 7 of the present invention will be described with reference to FIG. The difference of the seventh embodiment from the first embodiment is that an n-type surface layer 17 having a higher concentration than the n-type drift layer 2 is formed on the surface of the mesa region 18 between the end trench 7 and the guard trench 8. is there. The concentration of the n-type surface layer 17 is, for example, about 2 to 10 times that of the n-type drift layer 2. If the n-type surface layer 17 is present, the surface layer of the mesa region 18 may be charged when the charge enters the chip surface from the outside of the chip, and the distribution of the equipotential lines 15 may change. At this time, for example, a hole channel is formed in the surface layer of the mesa region 18, which causes an increase in leakage current, the electric field strength distribution changes, and a locally concentrated portion of the electric field strength is locally present on the surface layer of the mesa region 18. May occur and the withstand voltage may decrease. When the n-type surface layer 17 shown in the seventh embodiment of the present invention is formed, since the n-type dopant concentration in the surface layer of the mesa region 18 is high at the time of intrusion of external charges, charging is difficult to occur. For this reason, the formation of the hole channel or the change in the electric field strength distribution does not easily occur when an external charge enters, and the breakdown voltage or leakage current is stabilized. The above effect is sufficient when the maximum concentration of the n-type surface layer 17 is larger than that of the n-type drift layer 2 and is approximately twice or more. However, since equipotential lines cross the high concentration n-type surface layer 17, the distribution of equipotential lines also changes depending on the concentration. When the concentration of the n-type surface layer 17 is higher than 10 times that of the n-type drift layer 2, the electric field concentrates on the n-type surface layer 17 and the breakdown voltage is lowered. Therefore, the n-type surface layer 17 is preferably 10 times or less than the n-type drift layer 2. Further, when the depth of the n-type surface layer 17 becomes deeper than either the end trench 7 or the guard trench 8, the equipotential line distribution similarly changes and local electric field concentration tends to occur. Therefore, the depth is preferably shallower than either or both of the end trench 7 and the guard trench 8.

さらに、図示しないが、実施例3の図3に示した構造において、端部トレンチ7とガードトレンチ8の間のメサ領域18において、p型浮遊層10が形成されていない領域にn型表面層17を形成しても良い。この場合、n型表面層17はフィールドプレート9にのみ接しており、層間絶縁膜6からは離間するように形成する。このようにすると、等電位線はp型浮遊層10からほぼ直接的にガードトレンチ8に向かって伸びるため、n型表面層17を横切らなくなる。よってn型表面層17の最大濃度を、上記の場合よりもさらに高濃度にすることができ、耐圧は外部電荷に対して一層安定にすることが可能となる。   Further, although not shown, in the structure shown in FIG. 3 of the third embodiment, in the mesa region 18 between the end trench 7 and the guard trench 8, an n-type surface layer is formed in a region where the p-type floating layer 10 is not formed. 17 may be formed. In this case, the n-type surface layer 17 is in contact with only the field plate 9 and is formed so as to be separated from the interlayer insulating film 6. In this way, the equipotential lines extend almost directly from the p-type floating layer 10 toward the guard trench 8, so that they do not cross the n-type surface layer 17. Therefore, the maximum concentration of the n-type surface layer 17 can be made higher than in the above case, and the breakdown voltage can be made more stable against external charges.

1 n型半導体基板
2 n型ドリフト層
3 アノード電極
4 カソード電極
5 p型ガードリング層
6 層間絶縁膜
7 端部トレンチ
8 ガードトレンチ
9 フィールドプレート
10 p型浮遊層
11 酸化膜
12 活性部トレンチ
13 ポリシリコン
14 クラック
15 等電位線
16 ショットキー接合
17 n型表面層
18 メサ領域
19 活性端部
20 活性湾曲トレンチ
21 活性部
22 耐圧構造部

1 n-type semiconductor substrate 2 n-type drift layer 3 anode electrode 4 cathode electrode 5 p-type guard ring layer 6 interlayer insulating film 7 end trench 8 guard trench 9 field plate 10 p-type floating layer 11 oxide film 12 active portion trench 13 poly Silicon 14 Crack 15 Equipotential line 16 Schottky junction 17 N-type surface layer 18 Mesa region 19 Active edge 20 Active curved trench 21 Active portion 22 Withstand voltage structure

Claims (10)

第1導電型の半導体基体からなるカソード層と、
前記カソード層の一方の主面に該カソード層よりも低濃度の第1導電型半導体基体からなるドリフト層が設けられ、
前記ドリフト層の上面に少なくとも1つの第1のトレンチと前記第1のトレンチを取り囲む端部トレンチが設けられ、
前記第1のトレンチおよび前記端部トレンチには絶縁膜を介して第1の導電体が埋め込まれており、
前記ドリフト層の上面に、前記導電体と接していて、且つ前記ドリフト層とショットキー接合をなすようにアノード電極が設けられ、
前記カソード層の他方の主面にカソード電極が設けられている半導体装置において、
前記アノード電極の外周側の端部は前記端部トレンチの第1の導電体と接しており、
前記アノード電極と離間してフィールドプレートが設けられ、
前記端部トレンチと離間して該端部トレンチを取り囲むように第2のトレンチが設けられ、
前記第2トレンチには絶縁膜を介して第2の導電体が埋め込まれており、
前記フィールドプレートは前記第2の導電体および前記端部トレンチと第2のトレンチの間のメサ領域における前記ドリフト層の表面同電位にしていることを特徴とする半導体装置。
A cathode layer comprising a semiconductor substrate of a first conductivity type;
A drift layer made of a first conductivity type semiconductor substrate having a lower concentration than the cathode layer is provided on one main surface of the cathode layer;
At least one first trench and an end trench surrounding the first trench are provided on an upper surface of the drift layer;
A first conductor is buried in the first trench and the end trench through an insulating film,
An anode electrode is provided on the upper surface of the drift layer so as to be in contact with the conductor and to form a Schottky junction with the drift layer,
In the semiconductor device in which a cathode electrode is provided on the other main surface of the cathode layer,
The outer peripheral end of the anode electrode is in contact with the first conductor of the end trench,
A field plate is provided apart from the anode electrode,
A second trench is provided so as to surround the end trench apart from the end trench;
A second conductor is embedded in the second trench through an insulating film,
The field plate semiconductor device characterized in that it connects to the surface the same potential of the drift layer in the mesa regions between the second conductor and said end portion and second trenches.
請求項1に記載の半導体装置において、
前記端部トレンチの外周側側壁から、前記フィールドプレートと前記ドリフト層が接する領域の内周側端部の位置Pまでの距離W1が、
前記位置Pから前記第2のトレンチの内周側端部までの距離W2よりも小さいことを特徴とする半導体装置。
The semiconductor device according to claim 1,
The distance W1 from the outer peripheral side wall of the end trench to the position P of the inner peripheral side end of the region where the field plate and the drift layer are in contact with each other,
A semiconductor device, wherein the distance is smaller than a distance W2 from the position P to an inner peripheral end of the second trench.
請求項1もしくは2のいずれか1項に記載の半導体装置において、前記端部トレンチの幅は、前記第1のトレンチの幅よりも大きいことを特徴とする半導体装置。   3. The semiconductor device according to claim 1, wherein a width of the end trench is larger than a width of the first trench. 4. 請求項1乃至請求項3のいずれか1項に記載の半導体装置において、前記第1のトレンチと前記端部トレンチの間に配設され、直線部分の長さが前記第1のトレンチの長さよりも短く、両端が前記端部トレンチ7の曲率半径よりも小さい半径にて湾曲し、且つ前記両端が前記第1のトレンチのうち最も端に設けられた前記第1のトレンチに接続する第3のトレンチを有することを特徴とする半導体装置。   4. The semiconductor device according to claim 1, wherein the semiconductor device is disposed between the first trench and the end trench, and a length of the straight line portion is longer than a length of the first trench. The second end is curved at a radius smaller than the radius of curvature of the end trench 7, and the both ends are connected to the first trench provided at the end of the first trench. A semiconductor device having a trench. 請求項1乃至請求項3のいずれか1項に記載の半導体装置において、
前記第1のトレンチは前記ドリフト層の上面においてドーナツ形状をなしており、
前記ドーナツ形状をなす第1のトレンチの幾何学的重心は、該第1のトレンチのうち最内周に形成された前記第1のトレンチの内部に位置することを特徴とする半導体装置。
The semiconductor device according to any one of claims 1 to 3,
The first trench has a donut shape on the upper surface of the drift layer,
A geometrical center of gravity of the first trench having the donut shape is located inside the first trench formed on the innermost periphery of the first trench.
請求項1乃至請求項5のいずれか1項に記載の半導体装置において、
前記端部トレンチもしくは前記第2のトレンチの両方もしくはどちらか一方と接続し、
且つ前記フィールドプレートと接続し、前記ドリフト層の上面に形成されている第2導電型浮遊層が、前記アノード電極から離間するように配置され、
且つ前記浮遊層の前記ドリフト層の上面からの深さは、前記端部トレンチもしくは第2のトレンチの両方もしくはどちらか一方の深さよりも深いことを特徴とする半導体装置。
The semiconductor device according to claim 1, wherein:
Connected to the end trench and / or the second trench;
And a second conductivity type floating layer connected to the field plate and formed on the upper surface of the drift layer is disposed so as to be separated from the anode electrode,
The depth of the floating layer from the upper surface of the drift layer is deeper than the depth of either or both of the end trench and the second trench.
請求項6に記載の半導体装置において、
該浮遊層は、前記端部トレンチおよび前記第2のトレンチの両方に接することを特徴とする半導体装置。
The semiconductor device according to claim 6.
The floating layer is in contact with both the end trench and the second trench.
請求項1乃至請求項7のいずれか1項に記載の半導体装置において、前記端部トレンチと前記第2のトレンチに挟まれている前記ドリフト層の表面に、前記ドリフト層の濃度よりも高濃度で且つ前記端部トレンチもしくは前記第2のトレンチの両方もしくはいずれか一方よりも浅い第1導電型表面層が形成されていることを特徴とする半導体装置。   8. The semiconductor device according to claim 1, wherein a concentration higher than a concentration of the drift layer is formed on a surface of the drift layer sandwiched between the end trench and the second trench. And a first conductivity type surface layer shallower than either or both of the end trench and the second trench. 請求項8に記載の半導体装置において、前記表面層の最大濃度が、前記ドリフト層の示す値以上であり、且つ前記ドリフト層の示す値の10倍以下であることを特徴とする半導体装置。   9. The semiconductor device according to claim 8, wherein the maximum concentration of the surface layer is not less than a value indicated by the drift layer and not more than 10 times a value indicated by the drift layer. 前記フィールドプレートは前記第2の導電体および前記端部トレンチと第2のトレンチの間のメサ領域における前記ドリフト層の表面とショットキー接合をなしていることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置6. The field plate according to claim 1, wherein the field plate forms a Schottky junction with the surface of the drift layer in the mesa region between the second conductor and the end trench and the second trench. The semiconductor device as described in any one
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