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JP5491802B2 - ヒートシンクを備えた積層チップパッケージ - Google Patents

ヒートシンクを備えた積層チップパッケージ Download PDF

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JP5491802B2
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Description

本発明は、積層された複数のチップを含むと共にヒートシンクを備えた積層チップパッケージに関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数のチップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数のチップを含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウェハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つ側面に配線を形成することが記載されている。
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
特許文献３には、それぞれ半導体チップが実装された複数の基板を積層すると共に、半導体チップとそれに隣接する基板との間に、波形状の放熱部材またはヒートパイプを設けて構成したスタックモジュールが記載されている。
特許文献４には、基板上に複数のデバイス（半導体パッケージ）を積層すると共に、基板とデバイスの間と、上下に隣接する２つのデバイスの間に、それぞれヒートシンクを設けて構成した３次元モジュールが記載されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書 米国特許第５，８８３，４２６号明細書 特開２０００−２５２４１９号公報
Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月
特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。
ところで、積層チップパッケージが、マイクロプロセッサ等のように、動作時に大量の熱を発生するチップ（以下、発熱チップという。）を含む場合には、以下のような問題が生じる。まず、発熱チップが発生する熱は、発熱チップのみならず、積層チップパッケージ内の他のチップの動作に悪影響を及ぼす。また、上下に隣接するチップ間を接着剤によって接合した積層チップパッケージでは、発熱チップが発生する熱によって、接着剤が溶融して、チップ間の接合や電気的接続の不良が発生して、信頼性が低下するおそれがある。そのため、発熱チップを含む積層チップパッケージでは、発熱チップが発生する熱を放散させる必要がある。
前述のように、特許文献３には、それぞれ半導体チップが実装された複数の基板を積層すると共に、半導体チップとそれに隣接する基板との間に、波形状の放熱部材またはヒートパイプを設けて構成したスタックモジュールが記載されている。また、特許文献４には、基板上に複数のデバイス（半導体パッケージ）を積層すると共に、基板とデバイスの間と、上下に隣接する２つのデバイスの間に、それぞれヒートシンクを設けて構成した３次元モジュールが記載されている。
発熱チップを含む積層チップパッケージにおいて、特許文献３や特許文献４に記載されているモジュールのように、上下に隣接するチップ間にヒートシンクを設けることが考えられる。しかしながら、この場合、ヒートシンクによる十分な放熱効果を得るためには、ヒートシンクを水平方向に長く延ばす必要がある。しかし、そうすると、ヒートシンクを含む積層チップパッケージが大型化するという問題が生じる。また、貫通電極方式によってチップ間の配線を行う積層チップパッケージでは、上下に隣接するチップ間にヒートシンクを設けることができない。
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数のチップを含むと共にヒートシンクを備えた積層チップパッケージであって、大型化することなくヒートシンクの放熱効果を高めることができるようにした積層チップパッケージを提供することにある。
本発明の第１の積層チップパッケージは、それぞれ半導体チップを含み積層された複数の階層部分と、ヒートシンクとを備えている。複数の階層部分は、それぞれ、上面、下面および４つの側面を有している。ヒートシンクは、少なくとも１つの第１の部分と、少なくとも１つの第１の部分に連結された第２の部分と有している。少なくとも１つの第１の部分は、少なくとも１つの階層部分の上面または下面に隣接している。第２の部分は、複数の階層部分のうちの少なくとも２つの階層部分の各々における１つの側面に隣接している。
なお、本発明において、複数の階層部分に関して、「積層された」というのは、上下に隣接する２つの階層部分の間にヒートシンクの第１の部分が介在するように、複数の階層部分が積層されている場合を含む。
本発明の第１の積層チップパッケージは、更に、一体化された２以上の階層部分を含む階層積層体を備えていてもよい。この場合、階層積層体に含まれる２以上の階層部分の各々は、更に、それぞれ半導体チップに接続され、各階層部分の４つの側面のうちの、ヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された端面を有する複数の電極を含んでいてもよい。また、積層チップパッケージは、更に、階層積層体に含まれる２以上の階層部分の複数の電極の端面に接続された配線を備えていてもよい。また、半導体チップは、上面、下面および４つの側面を有し、階層積層体に含まれる２以上の階層部分の各々は、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。絶縁部は、各階層部分の４つの側面のうちの、ヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された少なくとも１つの端面を有し、複数の電極の端面は、それぞれ、絶縁部によって囲まれていてもよい。
また、本発明の第１の積層チップパッケージにおいて、ヒートシンクは、間隔を開けて配置された２つの第１の部分を有し、この２つの第１の部分の間に、複数の階層部分のうちの１つの特定の階層部分が挟まれていてもよい。この場合、複数の階層部分の各々は、更に、それぞれ半導体チップに接続され、各階層部分の４つの側面のうちの、ヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された端面を有する複数の電極を含んでいてもよい。また、積層チップパッケージは、更に、複数の階層部分の複数の電極の端面に接続された配線を備えていてもよい。また、半導体チップは、上面、下面および４つの側面を有し、複数の階層部分の各々は、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。絶縁部は、各階層部分の４つの側面のうちの、ヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された少なくとも１つの端面を有し、複数の電極の端面は、それぞれ、絶縁部によって囲まれていてもよい。また、ヒートシンクの２つの第１の部分の一方は、１つの特定の階層部分と他の１つの階層部分との間に位置し、積層チップパッケージは、更に、１つの特定の階層部分と他の１つの階層部分との間に位置する第１の部分と配線との間に配置された絶縁膜を備えていてもよい。
また、本発明の第１の積層チップパッケージにおいて、ヒートシンクは、中空の本体と、本体内に収容された冷媒とを有していてもよい。
本発明の第２の積層チップパッケージは、それぞれ半導体チップを含み積層された複数の階層部分と、第１および第２のヒートシンクとを備えている。複数の階層部分は、それぞれ、上面、下面および４つの側面を有している。第１および第２のヒートシンクは、それぞれ、互いに連結された第１の部分と第２の部分と有している。第１および第２のヒートシンクの各々の第１の部分の間に、複数の階層部分のうちの１つの特定の階層部分が挟まれている。第１のヒートシンクの第２の部分と第２のヒートシンクの第２の部分の少なくとも一方は、複数の階層部分のうちの少なくとも２つの階層部分の各々における１つの側面に隣接している。
本発明の第２の積層チップパッケージは、更に、一体化された２以上の階層部分を含む階層積層体を備えていてもよい。階層積層体は、上面、下面および第１ないし第４の側面を有している。この場合、第１のヒートシンクの第１の部分は、１つの特定の階層部分の上面に隣接し、第１のヒートシンクの第２の部分は、階層積層体の第１の側面に隣接し、第２のヒートシンクの第１の部分は、１つの特定の階層部分の下面に隣接し、第２のヒートシンクの第２の部分は、１つの特定の階層部分の１つの側面と階層積層体の第２の側面とに隣接していてもよい。この場合、階層積層体に含まれる２以上の階層部分の各々は、更に、それぞれ半導体チップに接続され、各階層部分の４つの側面のうちの、第１のヒートシンクの第２の部分および第２のヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された端面を有する複数の電極を含んでいてもよい。また、第２の積層チップパッケージは、更に、階層積層体に含まれる２以上の階層部分の複数の電極の端面に接続された配線を備えていてもよい。
第２の積層チップパッケージが上記の構成の場合、半導体チップは、上面、下面および４つの側面を有し、階層積層体に含まれる２以上の階層部分の各々は、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。絶縁部は、各階層部分の４つの側面のうちの、第１のヒートシンクの第２の部分および第２のヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された少なくとも１つの端面を有し、複数の電極の端面は、それぞれ、絶縁部によって囲まれていてもよい。
また、本発明の第２の積層チップパッケージにおいて、複数の階層部分の各々は、更に、それぞれ半導体チップに接続され、各階層部分の４つの側面のうちの、第１のヒートシンクの第２の部分および第２のヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された端面を有する複数の電極を含んでいてもよい。また、積層チップパッケージは、更に、複数の階層部分の複数の電極の端面に接続された配線を備えていてもよい。
第２の積層チップパッケージが上記の構成の場合、半導体チップは、上面、下面および４つの側面を有し、複数の階層部分の各々は、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。絶縁部は、各階層部分の４つの側面のうちの、第１のヒートシンクの第２の部分および第２のヒートシンクの第２の部分が隣接しない少なくとも１つの側面に配置された少なくとも１つの端面を有し、複数の電極の端面は、それぞれ、絶縁部によって囲まれていてもよい。また、第１のヒートシンクの第１の部分または第２のヒートシンクの第１の部分は、１つの特定の階層部分と他の１つの階層部分との間に位置し、積層チップパッケージは、更に、１つの特定の階層部分と他の１つの階層部分との間に位置する第１の部分と配線とを絶縁する絶縁膜を備えていてもよい。
また、本発明の第２の積層チップパッケージは、更に、１つの特定の階層部分と他の１つ以上の階層部分との間を電気的に接続する複数のボンディングワイヤを備えていてもよい。
また、本発明の第２の積層チップパッケージにおいて、第１および第２のヒートシンクは、それぞれ、中空の本体と、本体内に収容された冷媒とを有していてもよい。
本発明の第１または第２の積層チップパッケージによれば、ヒートシンクの第２の部分が少なくとも２つの階層部分の側面に隣接することから、積層チップパッケージが大型化することなく積層チップパッケージの放熱効果を高めることができるという効果を奏する。
本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 図１に示した積層チップパッケージにおける第１のヒートシンクを示す斜視図である。 図２において３−３線で示した位置における第１のヒートシンクの断面図である。 図２において４−４線で示した位置における第１のヒートシンクの断面図である。 図１に示した積層チップパッケージにおける分離した状態の第１のヒートシンクと階層積層体とを示す斜視図である。 図１に示した積層チップパッケージにおける分離した状態の第２のヒートシンクと特定の階層部分とを示す斜視図である。 図１に示した積層チップパッケージにおける結合した状態の第２のヒートシンクと特定の階層部分とを示す斜視図である。 図１に示した積層チップパッケージの製造方法における一工程を示す斜視図である。 図８に示した工程に続く工程を示す斜視図である。 図１に示した積層チップパッケージの使用例を示す斜視図である。 図１に示した積層チップパッケージの他の使用例を示す斜視図である。 図１に示した積層チップパッケージにおける階層積層体を示す斜視図である。 図１２に示した階層積層体に含まれる１つの階層部分を示す斜視図である。 図１３に示した階層部分の内部を示す斜視図である。 本発明の第１の実施の形態における階層積層体の製造方法における一工程で作製される基礎構造物前ウェハの一部を示す断面図である。 図１５に示した工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。 図１６に示した工程に続く工程で作製される構造物の一部を示す断面図である。 図１７に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。 図１８に示した工程に続く工程で作製される構造物の一部を示す断面図である。 図１９に示した工程に続く工程で作製される基礎構造物の一部を示す断面図である。 図２０に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図２１に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図２２に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図１５に示した工程で作製される基礎構造物前ウェハを示す斜視図である。 図２４に示した基礎構造物前ウェハにおける半導体チップ予定部の内部の構造の一例を示す断面図である。 図１６に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。 図１８に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。 図２０に示した工程で作製される基礎構造物の一部を示す斜視図である。 図２３に示した工程に続く工程を示す説明図である。 図２９に示した工程に続く工程で作製される積層基礎構造物の一部を示す断面図である。 図２９に示した工程に続く工程で作製される積層基礎構造物を示す斜視図である。 図３０に示した工程に続く工程で作製される本体集合体の一部を示す断面図である。 図３２に示した工程で作製される本体集合体の一例を示す斜視図である。 図３２に示した工程で作製される本体集合体の他の例を示す斜視図である。 図３２に示した工程で作製される本体集合体の一部を示す斜視図である。 本発明の第２の実施の形態に係る積層チップパッケージの斜視図である。 本発明の第３の実施の形態に係る積層チップパッケージを一部切り欠いて示す斜視図である。 図３７に示した積層チップパッケージにおける第１のヒートシンクを示す斜視図である。 図３７に示した積層チップパッケージにおける分離した状態の第１のヒートシンクと階層積層体とを示す斜視図である。 図３７に示した積層チップパッケージにおける第２のヒートシンクを示す斜視図である。 図３７に示した積層チップパッケージにおける結合した状態の第２のヒートシンクと特定の階層部分とを示す斜視図である。 図３７に示した積層チップパッケージの使用例を示す斜視図である。 図３７に示した積層チップパッケージの使用例を示す斜視図である。 本発明の第３の実施の形態における階層積層体の製造方法において、複数の本体集合体を並べる方法の一例を示す説明図である。 それぞれ治具が張り付けられた複数の本体集合体が並べられた状態を示す斜視図である。 それぞれ治具が張り付けられていない複数の本体集合体が並べられた状態を示す斜視図である。 配線が形成された後の本体集合体の一部を示す斜視図である。 本体集合体を切断して作製された複数の階層積層体を示す斜視図である。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る積層チップパッケージ１の全体の構成について説明する。図１は、本実施の形態に係る積層チップパッケージ１の斜視図である。本実施の形態に係る積層チップパッケージ１は、積層され一体化された２以上の階層部分を含む階層積層体２と、１つの特定の階層部分６０と、第１のヒートシンク７０と、第２のヒートシンク８０とを備えている。階層積層体２に含まれる２以上の階層部分の各々と階層部分６０は、それぞれ、半導体チップを含んでいる。積層チップパッケージ１は、更に、絶縁膜９１Ａ，９１Ｂと、配線９３Ａ，９３Ｂを備えている。
図２は、第１のヒートシンク７０を示す斜視図である。図３は、図２において３−３線で示した位置における第１のヒートシンク７０の断面図である。図４は、図２において４−４線で示した位置における第１のヒートシンク７０の断面図である。第１のヒートシンク７０は、互いに連結された第１の部分７１と第２の部分７２と有している。第１の部分７１の外形は、平面形状が矩形の板状である。第２の部分７２は、第１の部分７１の１つの側部において第１の部分７１に連結され、第１の部分７１に対して垂直に、上方に延びている。以下、第２の部分７２が延びる方向を垂直方向と言う。第２の部分７２は、フィン形状を有している。
図３および図４に示したように、第１のヒートシンク７０は、中空の本体７３と、この本体７３内に収容された冷媒７４とを有している。本体７３は、例えば金属によって構成されている。第２の部分７２における空洞は、第１の部分７１における空洞につながっている。冷媒７４は、第１の部分７１における空洞内全体に充填されていると共に、第２の部分７２における空洞内では、底から、垂直方向における第２の部分７２の途中の位置までの部分に充填されている。冷媒７４は、気化しやすい液体である。冷媒７４としては、例えば、エチレングリコールを主成分としたものやフロンまたは代替フロンが用いられる。
図５は、分離した状態の第１のヒートシンク７０と階層積層体２とを示す斜視図である。階層積層体２は、上面２ａ、下面２ｂ、互いに反対側を向いた２つの側面２ｃ，２ｄ、ならびに互いに反対側を向いた２つの側面２ｅ，２ｆを有している。階層積層体２に含まれる２以上の階層部分の各々は、上面と下面と４つの側面とを有し、直方体形状を有している。階層積層体２は、上面２ａに配置された複数のパッド状端子２２を有している。複数のパッド状端子２２は、積層チップパッケージ１における外部接続端子として機能する。複数のパッド状端子２２のうちのいくつかは、側面２ｃに配置された端面を有し、複数のパッド状端子２２のうちの他のいくつかは、側面２ｄに配置された端面を有している。階層積層体２のうち、複数のパッド状端子２２を除いた部分は、直方体形状を有している。
階層積層体２と第１のヒートシンク７０は、第１のヒートシンク７０の第１の部分７１が階層積層体２の下面２ｂに隣接し、第１のヒートシンク７０の第２の部分７２が階層積層体２の側面２ｆに隣接するように配置されて、例えば絶縁性の接着剤によって結合されている。階層積層体２と第１のヒートシンク７０とは、例えば上記の絶縁性の接着剤によって、互いに絶縁されている。階層積層体２と第１のヒートシンク７０とが結合した状態で、第１のヒートシンク７０の第２の部分７２の上端部は、階層積層体２の上面２ａと同じ高さの位置か、それよりも上方に位置する。階層積層体２の側面２ｃ，２ｄに位置する各階層部分における２つの側面には、それぞれ複数の電極の端面が配置されている。なお、図５では、階層積層体２の側面２ｃに位置する各階層部分における側面に配置された複数の電極の端面３２Ａａのみを示している。側面２ｃ，２ｄに直交する方向における階層積層体２の寸法は、その方向における第１のヒートシンク７０の寸法よりもわずかに大きい。そして、階層積層体２と第１のヒートシンク７０とが結合した状態では、側面２ｃ，２ｄは、それらに対応する第１のヒートシンク７０の側面７０ｃ，７０ｄよりもわずかに突出している。
図６は、分離した状態の第２のヒートシンク８０と階層部分６０とを示す斜視図である。図７は、結合した状態の第２のヒートシンク８０と階層部分６０とを示す斜視図である。階層部分６０は、上面６０ａ、下面６０ｂ、互いに反対側を向いた２つの側面６０ｃ，６０ｄ、ならびに互いに反対側を向いた２つの側面６０ｅ，６０ｆを有し、直方体形状を有している。側面６０ｃ，６０ｄには、それぞれ複数の電極の端面が配置されている。なお、図６では、側面６０ｃに配置された複数の電極の端面３２Ａａのみを示している。
第２のヒートシンク８０は、互いに連結された第１の部分８１と第２の部分８２と有している。第１の部分８１の外形は、平面形状が矩形の板状である。第１の部分８１の上面には、凹部８１ａが形成されている。この凹部８１ａ内に階層部分６０が収容されている。階層部分６０は、例えば接着剤によって、第２のヒートシンク８０に結合されている。この状態で、階層部分６０の上面６０ａと、第１の部分８１の上面のうちの凹部８１ａ以外の部分は、平坦な面を形成している。階層部分６０と第２のヒートシンク８０とは、例えば上記の絶縁性の接着剤によって、互いに絶縁されている。
第２の部分８２は、第１の部分８１の１つの側部において第１の部分８１に連結され、第１の部分８１に対して垂直に、上方に延びている。第２の部分８２は、フィン形状を有している。階層部分６０の側面６０ｅは、第２の部分８２に隣接している。階層部分６０の側面６０ｃ，６０ｄに直交する方向における階層部分６０の寸法は、その方向における第２のヒートシンク８０の寸法よりもわずかに大きい。そして、階層部分６０と第２のヒートシンク８０とが結合した状態では、側面６０ｃ，６０ｄは、それらに対応する第２のヒートシンク８０の側面８０ｃ，８０ｄよりもわずかに突出している。
図示しないが、第１のヒートシンク７０と同様に、第２のヒートシンク８０も、中空の本体と、この本体内に収容された冷媒とを有している。本体は、例えば金属によって構成されている。第２の部分８２における空洞は、第１の部分８１における空洞につながっている。冷媒は、第１の部分８１における空洞内全体に充填されていると共に、第２の部分８２における空洞内では、底から、垂直方向における第２の部分８２の途中の位置までの部分に充填されている。
ヒートシンク７０，８０は、階層積層体２および階層部分６０が発生する熱を受けて内部の冷媒が気化することによって、階層積層体２および階層部分６０を冷却する。気化した冷媒の潜熱は、フィン形状の第２の部分７２，８２において外部に放熱され、これにより、気化した冷媒は冷却されて液体に戻る。第２の部分７２，８２における放熱を促進するために、ファンによって、第２の部分７２，８２を空冷してもよい。
絶縁膜９１Ａは、階層積層体２の側面２ｃと階層部分６０の側面６０ｃの周囲に位置するヒートシンク７０，８０の側面７０ｃ，８０ｃを覆っている。また、絶縁膜９１Ｂは、階層積層体２の側面２ｄと階層部分６０の側面６０ｄの周囲に位置するヒートシンク７０，８０の側面７０ｄ，８０ｄを覆っている。
配線９３Ａは、階層積層体２の側面２ｃに位置する複数のパッド状端子２２の端面と、階層積層体２の側面２ｃに位置する各階層部分の側面に配置された複数の電極の端面３２Ａａと、階層部分６０の側面６０ｃに配置された複数の電極の端面３２Ａａとに接続されている。配線９３Ａは、ヒートシンク７０の側面７０ｃのうち、第１の部分７１に対応する部分を跨ぐように配置される。ヒートシンク７０の側面７０ｃを覆う絶縁膜９１Ａは、ヒートシンク７０の第１の部分７１と配線９３Ａとを絶縁する。
配線９３Ｂは、階層積層体２の側面２ｄに位置する複数のパッド状端子２２の端面と、階層積層体２の側面２ｄに位置する各階層部分の側面に配置された複数の電極の端面と、階層部分６０の側面６０ｄに配置された複数の電極の端面とに接続されている。配線９３Ｂは、ヒートシンク７０の側面７０ｄのうち、第１の部分７１に対応する部分を跨ぐように配置される。ヒートシンク７０の側面７０ｄを覆う絶縁膜９１Ｂは、ヒートシンク７０の第１の部分７１と配線９３Ｂとを絶縁する。
以下、図８および図９を参照して、図１に示した積層チップパッケージ１の製造方法について説明する。図８は、積層チップパッケージ１の製造方法における一工程を示す斜視図である。図９は、図８に示した工程に続く工程を示す斜視図である。積層チップパッケージ１の製造方法では、まず、階層積層体２と第１のヒートシンク７０とを結合させて第１の結合体を形成すると共に、階層部分６０と第２のヒートシンク８０とを結合させて第２の結合体を形成する。次に、図８に示したように、第１のヒートシンク７０の第１の部分７１が階層部分６０の上に配置され、第２のヒートシンク８０の第２の部分８２が階層積層体２の側面２ｅに隣接するように、例えば接着剤によって、第１および第２の結合体を結合させる。この状態で、階層積層体２の側面２ｃと階層部分６０の側面６０ｃは、ヒートシンク７０，８０の側面７０ｃ，８０ｃよりもわずかに突出している。同様に、階層積層体２の側面２ｄと階層部分６０の側面６０ｄは、ヒートシンク７０，８０の側面７０ｄ，８０ｄよりもわずかに突出している。
次に、階層積層体２の側面２ｃ、階層部分６０の側面６０ｃ、ヒートシンク７０，８０の側面７０ｃ，８０ｃを覆うように、後に絶縁膜９１Ａとなる樹脂膜を形成する。同様に、階層積層体２の側面２ｄ、階層部分６０の側面６０ｄ、ヒートシンク７０，８０の側面７０ｄ，８０ｄを覆うように、後に絶縁膜９１Ｂとなる樹脂膜を形成する。
次に、図９に示したように、階層積層体２の側面２ｃと階層部分６０の側面６０ｃが露出するまで、ヒートシンク７０，８０の側面７０ｃ，８０ｃを覆う樹脂膜を研磨する。これにより残った樹脂膜が絶縁膜９１Ａとなる。同様に、階層積層体２の側面２ｄと階層部分６０の側面６０ｄが露出するまで、ヒートシンク７０，８０の側面７０ｄ，８０ｄを覆う樹脂膜を研磨する。これにより残った樹脂膜が絶縁膜９１Ｂとなる。
次に、図１に示したように、階層積層体２の側面２ｃに位置する複数のパッド状端子２２の端面と、階層積層体２の側面２ｃに位置する各階層部分の側面に配置された複数の電極の端面３２Ａａと、階層部分６０の側面６０ｃに配置された複数の電極の端面３２Ａａとに接続されるように、配線９３Ａを形成する。同様に、階層積層体２の側面２ｄに位置する複数のパッド状端子２２の端面と、階層積層体２の側面２ｄに位置する各階層部分の側面に配置された複数の電極の端面と、階層部分６０の側面６０ｄに配置された複数の電極の端面とに接続されるように、配線９３Ｂを形成する。
配線９３Ａ，９３Ｂは、例えばフレームめっき法によって形成される。この場合には、まず、配線９３Ａを形成すべき面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線９３Ａの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線９３Ａが形成される。次に、配線９３Ｂを形成すべき面上に、配線９３Ａの形成方法と同様の方法によって配線９３Ｂを形成する。このようにして、図１に示した積層チップパッケージ１が完成する。
図１０は、積層チップパッケージ１の使用例を示している。この例では、積層チップパッケージ１の複数のパッド状端子２２に複数のボンディングワイヤ１６１の一端を接続している。複数のボンディングワイヤ１６１の他端は、積層チップパッケージ１を使用する装置における複数の端子１６２に接続される。
図１１は、積層チップパッケージ１の他の使用例を示している。この例では、複数のピン１６３を有するリードフレームに積層チップパッケージ１を取り付け、積層チップパッケージ１をモールド樹脂によって封止している。積層チップパッケージ１の配線９３Ａ，９３Ｂは、複数のピン１６３に接続されている。モールド樹脂は、積層チップパッケージ１を保護する保護層１６４となる。
次に、図１２ないし図１４を参照して、階層積層体２の構成について詳しく説明する。図１２は、階層積層体２を示す斜視図である。図１３は、図１２に示した階層積層体２に含まれる１つの階層部分を示す斜視図である。図１４は、図１３に示した階層部分の内部を示す斜視図である。図１２に示したように、階層積層体２は、積層され一体化された２以上の階層部分を含んでいる。図１２には、一例として、階層積層体２が、下から順に配置された８つの階層部分１１，１２，１３，１４，１５，１６，１７，１８を含んでいる例を示している。しかし、階層積層体２に含まれる階層部分の数は８つに限らず、２以上であればよい。以下の説明では、任意の階層部分に関しては、符号１０を付して表す。
階層積層体２は、更に、最も上に配置された階層部分１８の上に積層された端子層２０を含んでいる。上下に隣接する２つの階層部分の間、および階層部分１８と端子層２０の間は、それぞれ、接着剤によって接合されている。端子層２０は、上面と、下面と、４つの側面とを有する端子層本体２１と、この端子層本体２１の上面に配置された複数のパッド状端子２２とを含んでいる。
図１３に示したように、階層部分１０は、上面１０ａと、下面１０ｂと、４つの側面１０ｃ，１０ｄ，１０ｅ，１０ｆとを有している。側面１０ｃ，１０ｄ，１０ｅ，１０ｆは、それぞれ、階層積層体２の側面２ｃ，２ｄ，２ｅ，２ｆに位置する。
図１４に示したように、階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、上面３０ａと、下面３０ｂと、４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆとを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、階層部分１０の側面１０ｃ，１０ｄ，１０ｅ，１０ｆに向いている。
階層部分１０は、更に、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆのうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、階層部分１０の４つの側面１０ｃ，１０ｄ，１０ｅ，１０ｆのうちの、ヒートシンク７０，８０の第２の部分７２，８２が隣接しない少なくとも１つの側面に配置された少なくとも１つの端面を有している。図１４に示した例では、絶縁部３１は、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの全てを覆い、絶縁部３１は、階層部分１０の４つの側面１０ｃ，１０ｄ，１０ｅ，１０ｆに配置された４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆを有している。また、この例では、絶縁部３１は、半導体チップ３０の上面３０ａも覆っている。
また、図１４に示した例では、複数の電極３２は、複数の第１の電極３２Ａと、複数の第２の電極３２Ｂとを含んでいる。複数の第１の電極３２Ａの各々は、階層部分１０の４つの側面１０ｃ，１０ｄ，１０ｅ，１０ｆのうちの、ヒートシンク７０，８０の第２の部分７２，８２が隣接しない側面１０ｃに配置され且つ絶縁部３１によって囲まれた端面３２Ａａを有している。複数の第２の電極３２Ｂの各々は、階層部分１０の４つの側面１０ｃ，１０ｄ，１０ｅ，１０ｆのうちの、ヒートシンク７０，８０の第２の部分７２，８２が隣接しない側面１０ｄに配置され且つ絶縁部３１によって囲まれた端面３２Ｂａを有している。以下、任意の電極に関しては符号３２を付して表し、任意の電極３２の端面に関しては符号３２ａを付して表す。
階層部分６０の構成は、図１３および図１４に示した階層部分１０と同様である。階層部分６０の上面６０ａ、下面６０ｂ、ならびに４つの側面６０ｃ，６０ｄ，６０ｅ，６０ｆは、階層部分１０の、上面１０ａ、下面１０ｂ、ならびに４つの側面１０ｃ，１０ｄ，１０ｅ，１０ｆに対応する。
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。
また、積層チップパッケージ１は、互いに異なる種類のメモリを構成するメモリチップとしての複数の半導体チップ３０を含んでいてもよい。また、積層チップパッケージ１は、メモリチップとしての半導体チップ３０と、メモリチップを制御するコントローラとしての半導体チップ３０とを含んでいてもよい。
階層部分６０は、マイクロプロセッサ等のように、動作時に大量の熱を発生する半導体チップ３０を含んでいる。そのため、本実施の形態では、他の階層部分１０に比べて階層部分６０の放熱効果を高めると共に、階層部分６０内の半導体チップ３０が発生する熱が他の階層部分１０内の半導体チップ３０の動作に悪影響を及ぼさないように、階層部分６０を階層積層体２とは別体としている。階層部分６０は、ヒートシンク７０，８０の各々の第１の部分７１，８１の間に挟まれている。ヒートシンク７０の第１の部分７１は階層部分６０の上面６０ａに隣接し、ヒートシンク８０の第１の部分８１は階層部分６０の下面６０ｂに隣接している。これにより、階層部分６０の放熱効果を高めることができる。また、階層部分６０と階層積層体２との間に、ヒートシンク７０の第１の部分７１が介在するため、階層部分６０内の半導体チップ３０が発生する熱が、階層積層体２に伝わって、階層積層体２に含まれる複数の階層部分１０内の複数の半導体チップ３０の動作に悪影響を及ぼすことが防止される。
また、本実施の形態では、第１のヒートシンク７０の第２の部分７２は、階層積層体２の側面２ｆすなわち階層積層体２に含まれる複数の階層部分１０の各側面１０ｆに隣接する。また、第２のヒートシンク８０の第２の部分８２は、階層部分６０の側面６０ｅと、階層積層体２の側面２ｅすなわち階層積層体２に含まれる複数の階層部分１０の各側面１０ｅに隣接する。階層積層体２の側面２ｆは、本発明における階層積層体の第１の側面に対応し、階層積層体２の側面２ｅは、本発明における階層積層体の第２の側面に対応する。このように、ヒートシンク７０の第２の部分７２とヒートシンク８０の第２の部分８２は、いずれも、積層チップパッケージ１に含まれる複数の階層部分１０，６０のうちの少なくとも２つの階層部分の各々における１つの側面に隣接する。本実施の形態では、ヒートシンク７０，８０の第２の部分７２，８２が、水平方向（複数の階層部分１０，６０の積層方向に直交する方向）に広がらずに、垂直方向（複数の階層部分１０，６０の積層方向）に延びているため、積層チップパッケージ１が大型化することなく積層チップパッケージ１の放熱効果を高めることができる。
次に、階層積層体２と階層部分６０の製造方法について説明する。階層積層体２の製造方法は、積層基礎構造物を作製する工程と、この積層基礎構造物を用いて、複数の階層積層体２を作製する工程とを備えている。積層基礎構造物を作製する工程では、階層積層体２の複数の階層部分１０にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分１０を複数含み、後にそれら対応する階層部分１０のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を、階層積層体２の複数の階層部分１０の積層の順序に対応させて積層して、積層基礎構造物を作製する。複数の基礎構造物の各々は、同種の階層部分１０を複数含んでいてもよい。
以下、図１５ないし図３１を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、階層積層体２の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハを作製する。
図１５は、１つの基礎構造物前ウェハを作製する工程を示している。この工程では、互いに反対側を向いた第１の面１００ａおよび第２の面１００ｂを有する１つの半導体ウェハ１００における第１の面１００ａに処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含み、後に複数の半導体チップ３０となる複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１における複数の半導体チップ予定部３０Ｐは、後に同種の複数の半導体チップ３０となるものであってもよい。基礎構造物前ウェハ１０１は、半導体ウェハ１００の第１の面１００ａに対応する第１の面１０１ａと、半導体ウェハ１００の第２の面１００ｂに対応する第２の面１０１ｂとを有している。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。
半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ１０１において、第１の面１０１ａは、デバイスが形成されているデバイス形成面である。複数の半導体チップ予定部３０Ｐの各々は、基礎構造物前ウェハ１０１の第１の面１０１ａに配置された複数のパッド状電極３４を有している。
図２４は、基礎構造物前ウェハ１０１を示す斜視図である。図２４に示したように、基礎構造物前ウェハ１０１には、縦方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように横方向に延びる複数のスクライブライン１０２Ａと、横方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように縦方向に延びる複数のスクライブライン１０２Ｂとが形成されている。
図２５は、図２４に示した基礎構造物前ウェハ１０１における半導体チップ予定部３０Ｐの内部の構造の一例を示す断面図である。ここでは、半導体チップ予定部３０Ｐに、デバイスとして、フラッシュメモリにおける複数のメモルセルが形成されている例を示す。図２５は、半導体チップ予定部３０Ｐに形成されたデバイスとしての複数のメモルセルのうちの１つを示している。このメモリセル４０は、半導体ウェハ１００よりなるＰ型シリコン基板４１の表面（半導体ウェハ１００の第１の面１００ａ）の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。
階層積層体２の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハ１０１は、いずれも、図１５を参照して説明した工程によって作製される。
図１６は、図１５に示した工程に続く工程を示している。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの全体を覆うように、フォトレジスト等よりなる保護膜１０３を形成する。次に、基礎構造物前ウェハ１０１に対して、少なくとも１つの半導体チップ予定部３０Ｐに隣接するように延び、且つ基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する１以上の溝１０４を形成する。ここでは、図１６に示したように、複数の溝１０４を形成するものとする。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。研磨前基礎構造物本体１０５は、複数の半導体チップ予定部３０Ｐを含んでいる。また、研磨前基礎構造物本体１０５は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０５ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０５ｂと、第１の面１０５ａにおいて開口する複数の溝１０４とを有している。研磨前基礎構造物本体１０５において、第１の面１０５ａは、デバイスが形成されているデバイス形成面である。
複数の溝１０４は、図２４に示したスクライブライン１０２Ａ，１０２Ｂに沿って形成される。また、溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。
図２６は、図１６に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、複数の溝１０４は、複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂとを含んでいる。複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂは、互いに直交する方向に延びている。なお、図２６には、１つの第１の溝１０４Ａと１つの第２の溝１０４Ｂのみを示している。第１の溝１０４Ａは、図２４に示したスクライブライン１０２Ａに沿って形成され、第２の溝１０４Ｂは、図２４に示したスクライブライン１０２Ｂに沿って形成されている。
図１７は、図１６に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数のパッド状電極３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁部３１の一部となるものである。次に、絶縁層１０６に、複数のパッド状電極３４を露出させるための複数の開口部１０６ａを形成する。
絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。
また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数のパッド状電極３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。
また、絶縁層１０６は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層１０６を形成することにより、後にダイシングソーによって絶縁層１０６を切断する場合に、絶縁層１０６の切断が容易になる。
また、絶縁層１０６は、透明であることが好ましい。絶縁層１０６が透明であることにより、後に絶縁層１０６の上に形成されるアライメントマークを、絶縁層１０６を通して容易に認識することが可能になる。
図１８は、図１７に示した工程に続く工程を示している。この工程では、一部が絶縁層１０６の上に配置されるように、複数の電極３２を形成する。各電極３２は、開口部１０６ａを通してパッド状電極３４に接続される。図２７は、図１８に示した工程で作製される構造物の一部を示している。なお、図１８および図２７には、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２同士が連結されている例を示している。しかし、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２は連結されていなくてもよい。
電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、電極３２の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。
図２７に示したように、複数の電極３２を形成する工程では、複数の電極３２の形成と同時に、絶縁層１０６の上に複数のアライメントマーク１０７を形成する。アライメントマーク１０７は、溝１０４の上方の位置に配置される。アライメントマーク１０７の材料および形成方法は、電極３２と同様である。
このようにして、図１８および図２７に示す研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、研磨前基礎構造物本体１０５と、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、後に絶縁部３１の一部となる絶縁層１０６と、一部が絶縁層１０６の上に配置された複数の電極３２と、絶縁層１０６の上に配置された複数のアライメントマーク１０７とを備えている。また、研磨前基礎構造物１０９は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
階層積層体２の複数の階層部分１０にそれぞれ対応する複数の研磨前基礎構造物１０９は、いずれも、図１６ないし図１８を参照して説明した工程によって作製される。
図１９は、図１８に示した工程に続く工程を示している。この工程では、１つの研磨前基礎構造物１０９の第１の面１０９ａが、図１９に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。また、第１の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第１の基礎構造物前ウェハ１０１と呼ぶ。接着剤によって形成される絶縁層１１３は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１３は、透明であることが好ましい。
次に、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図１９において、破線は、研磨後の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が、治具１１２に張り付けられた状態で形成される。この基礎構造物１１０の厚みは、例えば３０〜１００μｍである。
図２０は、治具１１２に張り付けられた基礎構造物１１０を示している。以下、この治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。
図２８は、図２０に示した工程で作製される第１の基礎構造物１１０の一部を示している。前述のように、複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。
図２１は、図２０に示した工程に続く工程を示している。この工程では、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。また、第２の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第２の基礎構造物前ウェハ１０１と呼ぶ。接着剤によって形成される絶縁層１１３は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１３は、透明であることが好ましい。
次に、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図２１において、破線は、研磨後の面１０９ｂの位置を示している。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が、第１の基礎構造物１１０上に積層された状態で形成される。以下、この第１の基礎構造物１１０上に積層された基礎構造物１１０を第２の基礎構造物１１０と呼ぶ。
図２２は、第２の研磨前基礎構造物１０９における第２の面１０９ｂが研磨されて、治具１１２上に第１の基礎構造物１１０と第２の基礎構造物１１０とが積層された状態を示している。第２の基礎構造物１１０は、第２の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば３０〜１００μｍである。
ここで、絶縁層１０６，１１３が透明である場合には、治具１１２としてアクリル板、ガラス板等の透明なものを用いることにより、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける際に、治具１１２の外側より、第１の基礎構造物１１０と第２の研磨前基礎構造物１０９におけるアライメントマーク１０７を見ることが可能になる。これにより、アライメントマーク１０７を利用して、第１の基礎構造物１１０と第２の研磨前基礎構造物１０９の位置合わせを行うことが可能になる。
以下、図２１および図２２に示した工程と同様の工程を繰り返し行って、第２の基礎構造物１１０の上に更に１つ以上の基礎構造物１１０を積層して、治具１１２上に３つ以上の基礎構造物１１０を積層してもよい。ここでは、一例として、図２３に示したように、治具１１２上に４つの基礎構造物１１０を積層するものとする。なお、本実施の形態において、治具１１２上に積層する基礎構造物１１０の数は２つ以上であればよい。
図２９は、図２３に示した工程に続く工程を示している。この工程では、それぞれ４つの基礎構造物１１０を含む２つの積層体を用意し、この２つの積層体を張り合わせて、８つの基礎構造物１１０を含む新たな積層体を作製する。４つの基礎構造物１１０を含む２つの積層体は、いずれも図１９ないし図２３に示した工程によって作製される。なお、図２９において上側に配置された４つの基礎構造物１１０を含む積層体と治具１１２の組み合わせは、図２３に示した積層体と治具１１２とを分離した後、治具１１２を、積層体において当初張り付けられていた面とは反対側の面に張り付けることによって作製されている。このように、張り合わせる２つの積層体の一方について、治具１１２を張り直すことにより、図２９に示したように、８つの基礎構造物１１０における第１および第２の面の上下の位置関係が同じになるように、８つの基礎構造物１１０を積層することが可能になる。
図３０および図３１は、図２９に示した工程に続く工程を示す。この工程では、図２９に示した工程で作製された８つの基礎構造物１１０を含む積層体における最も上に配置された基礎構造物１１０の上に、更に端子用ウェハ１２０を積層して、積層基礎構造物１１５を作製する。端子用ウェハ１２０は、樹脂、セラミック等の絶縁材料によって形成された板状のウェハ本体１２１を有している。ウェハ本体１２１は、後に互いに分離されてそれぞれ端子層本体２１となる複数の端子層本体予定部２１Ｐを含んでいる。端子用ウェハ１２０は、更に、ウェハ本体１２１の上面に配置された複数組のパッド状端子２２を有している。１組のパッド状端子２２は、１つの端子層本体予定部２１Ｐに配置されている。なお、図３０および図３１には、隣接する２つの端子層本体予定部２１Ｐの境界において、２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２同士が連結されている例を示している。しかし、隣接する２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２は連結されていなくてもよい。ウェハ本体１２１は透明であってもよい。この場合、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置にアライメントマークを設けてもよい。
本実施の形態において、積層基礎構造物１１５を作製する工程は、第１の基礎構造物前ウェハ１０１を作製する工程と、第２の基礎構造物前ウェハ１０１を作製する工程と、第１の基礎構造物前ウェハ１０１を用いて第１の研磨前基礎構造物１０９を作製する工程と、第２の基礎構造物前ウェハ１０１を用いて第２の研磨前基礎構造物１０９を作製する工程と、第１の研磨前基礎構造物１０９を治具１１２に張り付ける工程と、第１の基礎構造物１１０が形成されるように第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する第１の研磨工程と、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける工程と、第２の基礎構造物１１０が形成されるように第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する第２の研磨工程とを含んでいる。
第１および第２の基礎構造物前ウェハ１０１は、いずれも、図１５を参照して説明した工程によって作製される。第１および第２の研磨前基礎構造物１０９は、いずれも、図１６ないし図１８を参照して説明した工程によって作製される。第１の研磨前基礎構造物１０９を治具１１２に張り付ける工程では、図１９に示したように、第１の研磨前基礎構造物１０９の第１の面１０９ａが治具１１２に対向するように、第１の研磨前基礎構造物１０９を治具１１２に張り付ける。第１の研磨工程では、図１９および図２０に示したように、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、第１の基礎構造物１１０が、治具１１２に張り付けられた状態で形成されるように、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける工程では、図２１に示したように、第２の研磨前基礎構造物１０９の第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける。第２の研磨工程では、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、第２の基礎構造物１１０が、第１の基礎構造物１１０上に積層された状態で形成されるように、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。
単独の状態の研磨前基礎構造物１０９に対して研磨を行って基礎構造物１１０を作製すると、基礎構造物１１０が例えば３０〜１００μｍのように薄くなるために、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。また、基礎構造物１１０において半導体チップ３０と絶縁層１０６の熱膨張係数が異なることから、基礎構造物１１０が薄くなると、基礎構造物１１０が丸まってしまい、この点からも、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。
本実施の形態では、第１の研磨前基礎構造物１０９については、治具１１２に張り付けられた状態で研磨を行うため、第１の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第１の基礎構造物１１０の取り扱いが容易になると共に、第１の基礎構造物１１０が損傷を受け難くなる。また、第２の研磨前基礎構造物１０９については、治具１１２に張り付けられた第１の基礎構造物１１０に対して張り付けられた状態で研磨を行うため、第２の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第２の基礎構造物１１０の取り扱いが容易になると共に、第２の基礎構造物１１０が損傷を受け難くなる。第２の基礎構造物１１０の上に積層される１つ以上の基礎構造物１１０についても同様である。
なお、本実施の形態において、積層基礎構造物１１５を作製する方法は、図１５ないし図３１を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して積層基礎構造物１１５を作製してもよい。
以下、積層基礎構造物１１５を用いて、複数の階層積層体２を作製する工程について説明する。この工程では、まず、図３２に示したように、ダイシングソーによって、図２８における第１の溝１０４Ａに沿って、積層基礎構造物１１５を切断して、複数の本体集合体１３０を作製する。図３３は本体集合体１３０の一例を示し、図３４は本体集合体１３０の他の例を示している。図３３および図３４に示したように、本体集合体１３０は、階層積層体２の複数の階層部分１０の積層方向と直交する一方向に配列され、それぞれ後に階層積層体２となる複数の本体予定部２Ｐを含んでいる。図３３に示した本体集合体１３０は、端子用ウェハ１２０のウェハ本体１２１が透明で、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置に、アライメントマーク１２３が設けられた積層基礎構造物１１５を切断して得られたものである。図３４に示した本体集合体１３０は、ウェハ本体１２１の上面にアライメントマーク１２３が設けられていない積層基礎構造物１１５を切断して得られたものである。なお、図３３および図３４には、本体集合体１３０が５つの本体予定部２Ｐを含む例を示したが、本体集合体１３０に含まれる本体予定部２Ｐの数は複数であればよい。
積層基礎構造物１１５の切断は、積層基礎構造物１１５を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図３２は、積層基礎構造物１１５を板状の治具１２５に張り付けた状態で、積層基礎構造物１１５の切断を行った例を示している。また、図３２では、治具１２５は切断されていないが、積層基礎構造物１１５と共に治具１２５も切断してもよい。
図３３および図３４に示したように、本体集合体１３０は、上面と、下面と、４つの側面を有している。本体集合体１３０の下面には、治具１２６を張り付けてもよい。この治具１２６は、積層基礎構造物１１５を切断する際に積層基礎構造物１１５に張り付けた治具１２５が切断されて形成されたものであってもよい。
積層基礎構造物１１５を切断する工程では、図２８における第１の溝１０４Ａが延びる方向に沿って切断面が形成されるように絶縁層１０６が切断される。図３５は、積層基礎構造物１１５を切断することによって作製された本体集合体１３０の一部を示している。図３５に示したように、絶縁層１０６は、切断されることにより、絶縁部３１の一部である絶縁層３１Ａとなる。また、絶縁層１０６の切断面、すなわち絶縁層３１Ａの切断面３１Ａａによって、絶縁部３１の端面３１ａの一部が形成される。
積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断される際に、電極３２を覆う絶縁層１１３も切断される。絶縁層１１３は、切断されることにより、絶縁部３１の他の一部である絶縁層３１Ｂとなる。また、絶縁層１１３の切断面、すなわち絶縁層３１Ｂの切断面３１Ｂａによって、絶縁部３１の端面３１ａの他の一部が形成される。
また、積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断されることによって、絶縁部３１の端面３１ａから複数の電極３２の端面３２ａが露出する。端面３２ａは、絶縁部３１によって囲まれている。
積層基礎構造物１１５を切断することにより、本体集合体１３０の４つの側面のうち、複数の本体予定部２Ｐが並ぶ方向に平行な２つの側面に、それぞれ、複数の電極３２の端面３２ａが現れる。より詳しく説明すると、本体集合体１３０の１つの側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ａの端面３２Ａａが現れ、この側面とは反対側の本体集合体１３０の側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ｂの端面３２Ｂａが現れる。
複数の階層積層体２を作製する工程では、積層基礎構造物１１５を切断した後、複数の電極３２の端面３２ａが現れる本体集合体１３０の２つの側面を研磨する。
次に、本体集合体１３０に含まれる複数の本体予定部２Ｐが互いに分離されてそれぞれ階層積層体２となるように、本体集合体１３０を切断する。このようにして、階層積層体２が複数個同時に製造される。
階層部分６０は、図１５ないし図２０に示した工程によって作製された基礎構造物１１０を、複数の溝１０４に沿って切断することによって製造される。
以上説明したように、本実施の形態に係る積層チップパッケージ１では、第１のヒートシンク７０の第１の部分７１と第２のヒートシンク８０の第１の部分８１の間に特定の階層部分６０が挟まれる。また、第１のヒートシンク７０の第２の部分７２は、階層積層体２に含まれる複数の階層部分１０の各側面１０ｆに隣接する。また、第２のヒートシンク８０の第２の部分８２は、階層部分６０の側面６０ｅと、階層積層体２に含まれる複数の階層部分１０の各側面１０ｅに隣接する。これにより、本実施の形態によれば、積層チップパッケージ１が大型化することなく積層チップパッケージ１の放熱効果を高めることができる。特に、本実施の形態によれば、動作時に大量の熱を発生する半導体チップ３０を含む階層部分６０の放熱効果を高めることができると共に、階層部分６０内の半導体チップ３０が発生する熱が、階層積層体２に含まれる複数の階層部分１０内の複数の半導体チップ３０の動作に悪影響を及ぼすことを防止することができる。
以下、本実施の形態に係る積層チップパッケージ１のその他の効果について説明する。まず、本実施の形態では、階層積層体２および階層部分６０に含まれる複数の半導体チップ３０は、階層積層体２と階層部分６０の側面に配置された配線９３Ａ，９３Ｂによって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、貫通電極方式では、本実施の形態のように階層部分６０を階層積層体２とは別体として、階層部分６０と階層積層体２の間にヒートシンクの一部を介在させることはできない。そのため、貫通電極方式では、動作時に大量の熱を発生する半導体チップ３０を含む階層部分６０の放熱効果を高めることができないと共に、階層部分６０内の半導体チップ３０が発生する熱が他の複数の階層部分１０内の複数の半導体チップ３０の動作に悪影響を及ぼすことを防止することができない。これに対し、本実施の形態では、階層部分６０を階層積層体２とは別体として、階層部分６０と階層積層体２の間にヒートシンク７０の第１の部分７１を介在させることができる。これにより、本実施の形態によれば、前述のように、階層部分６０の放熱効果を高めることができると共に、階層部分６０内の半導体チップ３０が発生する熱が、階層積層体２に含まれる複数の階層部分１０内の複数の半導体チップ３０の動作に悪影響を及ぼすことを防止することができる。
また、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、階層積層体２と階層部分６０の側面に配置された配線９３Ａ，９３Ｂによって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、複数の半導体チップ３０間の電気的接続を行う配線を容易に形成でき、且つ配線の信頼性を向上させることができる。
また、本実施の形態では、配線９３Ａ，９３Ｂの線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線９３Ａ，９３Ｂの微細化の要望にも容易に対応することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線９３Ａ，９３Ｂは例えばめっき法によって形成することができるため、より低温下で、配線９３Ａ，９３Ｂを形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、チップ３０が熱によって損傷を受けることを防止することができる。
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、階層積層体２の側面に配置された配線９３Ａ，９３Ｂによって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
また、本実施の形態における階層積層体２の製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージ１のコストを低減することができる。
以上のことから、本実施の形態によれば、積層チップパッケージ１を低コストで短時間に大量生産することが可能になる。
また、本実施の形態における階層積層体２の製造方法によれば、積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い階層積層体２を、高い歩留まりで製造することが可能になる。
［第２の実施の形態］
次に、図３６を参照して、本発明の第２の実施の形態について説明する。図３６は、本実施の形態に係る積層チップパッケージ２０１の斜視図である。本実施の形態に係る積層チップパッケージ２０１は、第１の実施の形態における第１および第２のヒートシンク７０，８０の代わりに１つのヒートシンク２７０を備えている。
ヒートシンク２７０は、間隔を開けて配置された２つの第１の部分２７１Ａ，２７１Ｂと、この２つの第１の部分２７１Ａ，２７１Ｂに連結された第２の部分２７２とを有している。第１の部分２７１Ａ，２７１Ｂの外形は、それぞれ、平面形状が矩形の板状である。第１の部分２７１Ｂは、第１の部分２７１Ａの上方に配置されている。第２の部分２７２は、第１の部分２７１Ａ，２７１Ｂの各々の１つの側部において第１の部分２７１Ａ，２７１Ｂに連結され、第１の部分２７１Ａ，２７１Ｂに対して垂直に、上方に延びている。第２の部分２７２は、フィン形状を有している。
ヒートシンク２７０は、第１の実施の形態におけるヒートシンク７０，８０と同様に、中空の本体と、この本体内に収容された冷媒とを有している。本体は、例えば金属によって構成されている。第２の部分２７２における空洞は、第１の部分２７１Ａ，２７１Ｂにおける空洞につながっている。冷媒は、第１の部分２７１Ａ，２７１Ｂにおける空洞内全体に充填されていると共に、第２の部分２７２における空洞内では、底から、垂直方向における第２の部分２７２の途中の位置までの部分に充填されている。ヒートシンク２７０の作用は、第１の実施の形態におけるヒートシンク７０，８０と同様である。
本実施の形態では、ヒートシンク２７０の２つの第１の部分２７１Ａ，２７１Ｂの間に、１つの特定の階層部分６０が挟まれている。第１の部分２７１Ａは階層部分６０の下面６０ｂに隣接し、第１の部分２７１Ｂは階層部分６０の上面６０ａに隣接している。また、第１の部分２７１Ｂは、階層部分６０と、階層積層体２において最も下に配置された階層部分１１との間に位置する。階層部分６０の側面６０ｆは、第２の部分２７２に隣接している。階層部分６０は、例えば絶縁性の接着剤によって、ヒートシンク２７０に結合されている。階層部分６０とヒートシンク２７０とは、例えば上記の絶縁性の接着剤によって、互いに絶縁されている。階層部分６０とヒートシンク２７０とが結合した状態では、階層部分６０の側面６０ｃ，６０ｄは、それらに対応するヒートシンク２７０の側面よりもわずかに突出している。
また、階層積層体２とヒートシンク２７０は、ヒートシンク２７０の第１の部分２７１Ｂが階層積層体２の下面２ｂに隣接し、ヒートシンク２７０の第２の部分２７２が階層積層体２の側面２ｆに隣接するように配置されて、例えば絶縁性の接着剤によって結合されている。階層積層体２とヒートシンク２７０とは、例えば上記の絶縁性の接着剤によって、互いに絶縁されている。階層積層体２とヒートシンク２７０とが結合した状態で、ヒートシンク２７０の第２の部分２７２の上端部は、階層積層体２の上面２ａと同じ高さの位置か、それよりも上方に位置する。階層積層体２とヒートシンク２７０とが結合した状態では、階層積層体２の側面２ｃ，２ｄは、それらに対応するヒートシンク２７０の側面よりもわずかに突出している。
本実施の形態において、絶縁膜９１Ａは、階層積層体２の側面２ｃと階層部分６０の側面６０ｃの周囲に位置するヒートシンク２７０の側面を覆っている。配線９３Ａは、側面２ｃ，６０ｃの周囲に位置するヒートシンク２７０の側面のうち、第１の部分２７１Ｂに対応する部分を跨ぐように配置される。絶縁膜９１Ａは、ヒートシンク２７０の第１の部分２７１Ｂと配線９３Ａとを絶縁する。
また、絶縁膜９１Ｂは、階層積層体２の側面２ｄと階層部分６０の側面６０ｄの周囲に位置するヒートシンク２７０の側面を覆っている。配線９３Ｂは、側面２ｄ，６０ｄの周囲に位置するヒートシンク２７０の側面のうち、第１の部分２７１Ｂに対応する部分を跨ぐように配置される。絶縁膜９１Ｂは、ヒートシンク２７０の第１の部分２７１Ｂと配線９３Ｂとを絶縁する。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。始めに、図３７を参照して、本実施の形態に係る積層チップパッケージ３０１の全体の構成について説明する。図３７は、本実施の形態に係る積層チップパッケージ３０１を一部切り欠いて示す斜視図である。本実施の形態に係る積層チップパッケージ３０１は、積層され一体化された２以上の階層部分を含む階層積層体３０２と、１つの特定の階層部分３６０と、第１のヒートシンク３７０と、第２のヒートシンク３８０とを備えている。階層積層体３０２に含まれる２以上の階層部分の各々と階層部分３６０は、それぞれ、半導体チップを含んでいる。階層部分３６０に含まれる半導体チップは、マイクロプロセッサ等のように、動作時に大量の熱を発生するものである。積層チップパッケージ３０１は、更に、複数のボンディングワイヤ３９３を備えている。
図３８は、第１のヒートシンク３７０を示す斜視図である。第１のヒートシンク３７０は、互いに連結された第１の部分３７１と第２の部分３７２と有している。第１の部分３７１の外形は、平面形状が矩形の板状である。第２の部分３７２は、第１の部分３７１の１つの側部において第１の部分３７１に連結され、第１の部分３７１に対して垂直に、上方に延びている。第２の部分３７２は、フィン形状を有している。
第１のヒートシンク３７０は、第１の実施の形態における第１のヒートシンク７０と同様に、中空の本体と、この本体内に収容された冷媒とを有している。本体は、例えば金属によって構成されている。第２の部分３７２における空洞は、第１の部分３７１における空洞につながっている。冷媒は、第１の部分３７１における空洞内全体に充填されていると共に、第２の部分３７２における空洞内では、底から、垂直方向における第２の部分３７２の途中の位置までの部分に充填されている。ヒートシンク３７０の作用は、第１の実施の形態におけるヒートシンク７０と同様である。
図３９は、分離した状態の第１のヒートシンク３７０と階層積層体３０２とを示す斜視図である。階層積層体３０２は、第１の実施の形態における階層積層体２と同様に、上面３０２ａ、下面３０２ｂ、互いに反対側を向いた２つの側面３０２ｃ，３０２ｄ、ならびに互いに反対側を向いた２つの側面３０２ｅ，３０２ｆを有している。階層積層体３０２に含まれる２以上の階層部分の各々は、上面と下面と４つの側面とを有している。階層積層体３０２は、上面３０２ａに配置された複数のパッド状端子２２を有している。複数のパッド状端子２２は、階層積層体３０２における外部接続端子として機能する。複数のパッド状端子２２のうちのいくつかは、側面３０２ｃに配置された端面を有し、複数のパッド状端子２２のうちの他のいくつかは、側面３０２ｄに配置された端面を有している。階層積層体３０２のうち、複数のパッド状端子２２を除いた部分は、直方体形状を有している。
階層積層体３０２に含まれる階層部分の構成は、第１の実施の形態における階層部分１０と同様である。従って、階層積層体３０２の側面３０２ｃ，３０２ｄに位置する各階層部分における２つの側面には、それぞれ複数の電極の端面が配置されている。
階層積層体３０２と第１のヒートシンク３７０は、第１のヒートシンク３７０の第１の部分３７１が階層積層体３０２の下面３０２ｂに隣接し、第１のヒートシンク３７０の第２の部分３７２が階層積層体３０２の側面３０２ｆに隣接するように配置されて、例えば絶縁性の接着剤によって結合されている。階層積層体３０２と第１のヒートシンク３７０とは、例えば上記の絶縁性の接着剤によって、互いに絶縁されている。階層積層体３０２と第１のヒートシンク３７０とが結合した状態で、第１のヒートシンク３７０の第２の部分３７２の上端部は、階層積層体３０２の上面３０２ａと同じ高さの位置か、それよりも上方に位置する。
本実施の形態に係る積層チップパッケージ３０１は、更に、階層積層体３０２の側面３０２ｃに配置された配線３０３Ａと、階層積層体３０２の側面３０２ｄに配置された配線３０３Ｂとを備えている。配線３０３Ａは、階層積層体３０２の側面３０２ｃに位置する複数のパッド状端子２２の端面と、階層積層体３０２の側面３０２ｃに位置する各階層部分の側面に配置された複数の電極の端面とに接続されている。配線３０３Ｂは、階層積層体３０２の側面３０２ｄに位置する複数のパッド状端子２２の端面と、階層積層体３０２の側面３０２ｄに位置する各階層部分の側面に配置された複数の電極の端面とに接続されている。
図４０は、第２のヒートシンク３８０を示す斜視図である。図４１は、結合した状態の第２のヒートシンク３８０と階層部分３６０とを示す斜視図である。なお、図４１では、第２のヒートシンク３８０の一部を切り欠いている。階層部分３６０は、上面と下面と４つの側面を有している。階層部分３６０は、それぞれ上面に配置された複数のパッド状端子３６２と複数のパッド状端子３６３とを有している。複数のパッド状端子３６２のうちのいくつかと複数のパッド状端子３６３のうちのいくつかは、階層部分３６０内の半導体チップに接続されている。複数のパッド状端子３６３のうちの他のいくつかは、複数のパッド状端子３６２のうちの他のいくつかに接続されている。複数のパッド状端子３６３は、積層チップパッケージ３０１における外部接続端子として機能する。
図４０に示したように、第２のヒートシンク３８０は、互いに連結された第１の部分３８１と第２の部分３８２と有している。第１の部分３８１の外形は、平面形状が矩形の板状である。第１の部分３８１の上面には、凹部３８１ａが形成されている。図４１に示したように、凹部３８１ａ内に階層部分３６０が収容されている。階層部分３６０は、例えば絶縁性の接着剤によって、第２のヒートシンク３８０に結合されている。階層部分３６０と第２のヒートシンク３８０とは、例えば上記の絶縁性の接着剤によって、互いに絶縁されている。階層部分３６０と第２のヒートシンク３８０とが結合した状態で、階層部分３６０の上面のうちの複数のパッド状端子３６２，３６３以外の部分と、第１の部分３８１の上面のうちの凹部３８１ａ以外の部分は、平坦な面を形成している。
第２の部分３８２は、第１の部分３８１の１つの側部において第１の部分３８１に連結され、第１の部分３８１に対して垂直に、上方に延びている。第２の部分３８２は、フィン形状を有している。階層部分３６０の１つの側面は、第２の部分３８２に隣接している。
第２のヒートシンク３８０は、第１の実施の形態における第２のヒートシンク８０と同様に、中空の本体と、この本体内に収容された冷媒とを有している。本体は、例えば金属によって構成されている。第２の部分３８２における空洞は、第１の部分３８１における空洞につながっている。冷媒は、第１の部分３８１における空洞内全体に充填されていると共に、第２の部分３８２における空洞内では、底から、垂直方向における第２の部分３８２の途中の位置までの部分に充填されている。ヒートシンク３８０の作用は、第１の実施の形態におけるヒートシンク８０と同様である。
図３７に示したように、複数のボンディングワイヤ３９３の一端は、階層積層体３０２の複数のパッド状端子２２に接続されている。複数のボンディングワイヤ３９３の他端は、階層部分３６０の複数のパッド状端子３６２に接続されている。このように、本実施の形態では、階層部分３６０と、他の１つ以上の階層部分すなわち階層積層体３０２に含まれる１つ以上の階層部分１０との間が、複数のボンディングワイヤ３９３によって電気的に接続されている。
次に、積層チップパッケージ３０１の製造方法について説明する。積層チップパッケージ３０１の製造方法では、まず、階層積層体３０２と第１のヒートシンク３７０とを結合させて第１の結合体を形成すると共に、階層部分３６０と第２のヒートシンク３８０とを結合させて第２の結合体を形成する。次に、図３７に示したように、第１のヒートシンク３７０の第１の部分３７１が階層部分３６０の上に配置され、第２のヒートシンク３８０の第２の部分３８２が階層積層体３０２の側面３０２ｅに隣接するように、例えば接着剤によって、第１および第２の結合体を結合させる。次に、複数のボンディングワイヤ３９３を形成する。このようにして、積層チップパッケージ３０１が完成する。
図４２は、積層チップパッケージ３０１の使用例を示している。この例では、複数のパッド状端子３６３にそれぞれ複数のボンディングワイヤ４６１の一端を接続している。複数のボンディングワイヤ４６１の他端は、積層チップパッケージ３０１を使用する装置における複数の端子４６２に接続される。
図４３は、積層チップパッケージ３０１の他の使用例を示している。この例では、複数のピン４６３を有するリードフレームに積層チップパッケージ３０１を取り付け、積層チップパッケージ３０１をモールド樹脂によって封止している。積層チップパッケージ３０１の複数のパッド状端子３６３は、複数のピン４６３に接続されている。モールド樹脂は、積層チップパッケージ３０１を保護する保護層４６４となる。
次に、図４４ないし図４８を参照して、階層積層体３０２に対して配線３０３Ａ，３０３Ｂを形成する方法の一例について説明する。この例では、図３２ないし図３４に示した本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３０３Ａ，３０３Ｂを形成する。この例における本体予定部２Ｐは、後に階層積層体３０２となる部分である。配線３０３Ａ，３０３Ｂを形成する工程では、複数の本体集合体１３０を、複数の階層部分１０の積層方向に並べた後、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３０３Ａ，３０３Ｂを形成してもよい。これにより、短時間で、多数の本体予定部２Ｐに対して配線３０３Ａ，３０３Ｂを形成することが可能になる。
図４４は、複数の本体集合体１３０を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル１４２上において、それぞれ治具１２６が張り付けられた複数の本体集合体１３０を、位置合わせを行いながら複数の階層部分１０の積層方向に並べている。図４４において、符号１４１は、チップを保持するためのヘッドを示している。この例では、治具１２６が張り付けられた状態の本体集合体１３０をヘッド１４１によって保持し、本体集合体１３０の位置の認識および制御を行いながら、本体集合体１３０をテーブル１４２上の所望の位置に配置している。図４５は、それぞれ治具１２６が張り付けられた複数の本体集合体１３０が、複数の階層部分１０の積層方向に並べられた状態を表している。なお、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。
複数の本体集合体１３０を並べる際には、チップボンディング装置が備えている画像認識装置によって、本体集合体１３０の外縁の位置や、本体集合体１３０の側面に現れている電極３２の端面３２ａの位置を認識することにより、本体集合体１３０の位置の認識および制御を行うことが可能になる。
また、それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を、位置合わせを行いながら、複数の階層部分１０の積層方向に並べてもよい。図４６は、このようにして並べられた複数の本体集合体１３０を表している。この場合も、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。
それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を並べる場合において、絶縁部３１および端子層本体２１となる部分が透明で、アライメントマーク１０７，１２３の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク１０７，１２３の少なくとも一方を認識することにより、本体集合体１３０の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図４４において符号１４３で示す矢印方向からアライメントマークを観察する。
次に、図４７を参照して、配線３０３Ａ，３０３Ｂを形成する工程について説明する。この工程では、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３０３Ａ，３０３Ｂを形成する。配線３０３Ａ，３０３Ｂは、例えばフレームめっき法によって形成される。この場合には、まず、配線３０３Ａを形成すべき本体集合体１３０の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線３０３Ａの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３０３Ａが形成される。次に、配線３０３Ｂを形成すべき本体集合体１３０の側面上に、配線３０３Ａの形成方法と同様の方法によって配線３０３Ｂを形成する。図４７は、配線３０３Ａ，３０３Ｂが形成された後の本体集合体１３０の一部を示している。
次に、図４８を参照して、本体集合体１３０を切断する工程について説明する。この工程では、本体集合体１３０に含まれる複数の本体予定部２Ｐが互いに分離されてそれぞれ階層積層体３０２となるように、本体集合体１３０を切断する。このようにして、配線３０３Ａ，３０３Ｂが形成された階層積層体３０２が複数個同時に製造される。
本実施の形態では、階層積層体３０２と階層部分３６０は、複数のボンディングワイヤ３９３によって電気的に接続される。本実施の形態における階層積層体３０２に含まれる複数の半導体チップ間の電気的接続は、配線３０３Ａ，３０３Ｂによらずに、貫通電極によって行ってもよい。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態における配線９３Ａ，９３Ｂに関わる点を除いて、第１の実施の形態と同様である。
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１の実施の形態において、ヒートシンク７０の第２の部分７２とヒートシンク８０の第２の部分８２を、複数の階層部分１０，６０の各々における互いに直交する２つの側面に隣接するように配置してもよい。この場合には、配線は、複数の階層部分１０，６０の各々における４つの側面のうちの、ヒートシンク７０，８０の第２の部分７２，８２が隣接しない少なくとも１つの側面に配置する。
また、第１および第２の実施の形態において、階層積層体２が端子層２０を含まずに、配線９３Ａ，９３Ｂの一部が外部接続端子を兼ねていてもよい。
１…積層チップパッケージ、２…階層積層体、１１〜１８…階層部分、３０…半導体チップ、６０…特定の階層部分、７０…第１のヒートシンク、７１…第１の部分、７２…第２の部分、８０…第２のヒートシンク、８１…第１の部分、８２…第２の部分、９３Ａ，９３Ｂ…配線。

Claims (6)

  1. 積層され一体化された２以上の階層部分を含む階層積層体と、１つの特定の階層部分と、ヒートシンクとを備えた積層チップパッケージであって、
    前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分は、それぞれ、半導体チップを含むと共に、上面、下面および４つの側面を有し、
    前記ヒートシンクは、間隔を開けて配置された２つの第１の部分と、前記２つの第１の部分に連結された第２の部分と有し、
    前記２つの第１の部分の間に、前記特定の階層部分が挟まれ、
    前記２つの第１の部分は、それぞれ、前記特定の階層部分の上面と下面に隣接し、
    前記２つの第１の部分の一方は、前記特定の階層部分と前記階層積層体との間に位置し、
    前記第２の部分は、前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分における１つの側面に隣接し、
    前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分は、更に、それぞれ前記半導体チップに接続され、各階層部分の４つの側面のうちの、前記ヒートシンクの前記第２の部分が隣接しない少なくとも１つの側面に配置された端面を有する複数の電極を含み、
    積層チップパッケージは、更に、前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分の複数の電極の端面に接続された配線と、前記特定の階層部分と前記階層積層体との間に位置する第１の部分と前記配線とを絶縁する絶縁膜とを備え、
    前記ヒートシンクは、前記特定の階層部分における前記複数の電極の端面が配置された前記特定の階層部分の少なくとも１つの側面の周囲に位置する少なくとも１つの側面を有し、
    前記絶縁膜は、前記ヒートシンクの前記少なくとも１つの側面を覆い、
    前記特定の階層部分の上面の全面と下面の全面は、前記２つの第１の部分と前記絶縁膜とによって覆われていることを特徴とする積層チップパッケージ。
  2. 前記半導体チップは、上面、下面および４つの側面を有し、
    前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分は、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
    前記絶縁部は、各階層部分の４つの側面のうちの、前記ヒートシンクの前記第２の部分が隣接しない少なくとも１つの側面に配置された少なくとも１つの端面を有し、
    前記複数の電極の端面は、それぞれ、前記絶縁部によって囲まれていることを特徴とする請求項１記載の積層チップパッケージ。
  3. 前記ヒートシンクは、中空の本体と、前記本体内に収容された冷媒とを有することを特徴とする請求項１記載の積層チップパッケージ。
  4. 積層され一体化された２以上の階層部分を含む階層積層体と、１つの特定の階層部分と、第１および第２のヒートシンクとを備えた積層チップパッケージであって、
    前記階層積層体に含まれる２以上の階層部分の各々と前記特定の階層部分は、それぞれ、半導体チップを含むと共に、上面、下面および４つの側面を有し、
    前記第１および第２のヒートシンクは、それぞれ、互いに連結された第１の部分と第２の部分と有し、
    前記第１および第２のヒートシンクの各々の第１の部分の間に、前記特定の階層部分が挟まれ、
    前記階層積層体は、上面、下面および第１ないし第４の側面を有し、
    前記第１のヒートシンクの第１の部分は、前記特定の階層部分の上面に隣接し、
    前記第１のヒートシンクの第２の部分は、前記階層積層体の第１の側面に隣接することによって前記階層積層体に含まれる前記２以上の階層部分の各々における１つの側面に隣接し、
    前記第２のヒートシンクの第１の部分は、前記特定の階層部分の下面に隣接し、
    前記第２のヒートシンクの第２の部分は、前記特定の階層部分の１つの側面に隣接すると共に、前記階層積層体の第２の側面に隣接することによって前記階層積層体に含まれる前記２以上の階層部分の各々における他の１つの側面に隣接し、
    前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分は、更に、それぞれ前記半導体チップに接続され、各階層部分の４つの側面のうちの、前記第１のヒートシンクの前記第２の部分および前記第２のヒートシンクの前記第２の部分が隣接しない少なくとも１つの側面に配置された端面を有する複数の電極を含み、
    積層チップパッケージは、更に、前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分の複数の電極の端面に接続された配線と、前記第１のヒートシンクの第１の部分と前記配線とを絶縁する絶縁膜とを備え、
    前記第１および第２のヒートシンクは、それぞれ、前記特定の階層部分における前記複数の電極の端面が配置された前記特定の階層部分の少なくとも１つの側面の周囲に位置する少なくとも１つの側面を有し、
    前記絶縁膜は、前記第１および第２のヒートシンクのそれぞれの前記少なくとも１つの側面を覆い、
    前記特定の階層部分の上面の全面は、前記第１のヒートシンクの第１の部分と前記絶縁膜とによって覆われ、
    前記特定の階層部分の下面の全面は、前記第２のヒートシンクの第１の部分と前記絶縁膜とによって覆われていることを特徴とする積層チップパッケージ。
  5. 前記半導体チップは、上面、下面および４つの側面を有し、
    前記階層積層体に含まれる前記２以上の階層部分の各々と前記特定の階層部分は、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
    前記絶縁部は、各階層部分の４つの側面のうちの、前記第１のヒートシンクの前記第２の部分および前記第２のヒートシンクの前記第２の部分が隣接しない少なくとも１つの側面に配置された少なくとも１つの端面を有し、
    前記複数の電極の端面は、それぞれ、前記絶縁部によって囲まれていることを特徴とする請求項４記載の積層チップパッケージ。
  6. 前記第１および第２のヒートシンクは、それぞれ、中空の本体と、前記本体内に収容された冷媒とを有することを特徴とする請求項４記載の積層チップパッケージ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8012802B2 (en) * 2010-02-04 2011-09-06 Headway Technologies, Inc. Method of manufacturing layered chip package
US8279597B2 (en) 2010-05-27 2012-10-02 International Business Machines Corporation Heatsink allowing in-situ maintenance in a stackable module
US8174826B2 (en) 2010-05-27 2012-05-08 International Business Machines Corporation Liquid cooling system for stackable modules in energy-efficient computing systems
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US8179674B2 (en) 2010-05-28 2012-05-15 International Business Machines Corporation Scalable space-optimized and energy-efficient computing system
KR101194187B1 (ko) * 2010-10-04 2012-10-25 주식회사 세기하이텍 히트 스프레더 일체형 냉각모듈의 제조방법
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
US8796822B2 (en) 2011-10-07 2014-08-05 Freescale Semiconductor, Inc. Stacked semiconductor devices
US9123686B2 (en) 2013-04-12 2015-09-01 Western Digital Technologies, Inc. Thermal management for solid-state drive
US9230878B2 (en) * 2013-04-12 2016-01-05 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit package for heat dissipation
JP6277598B2 (ja) * 2013-04-30 2018-02-14 富士通株式会社 冷却モジュール、積層半導体集積回路装置及び冷却モジュールの製造方法
US9070657B2 (en) * 2013-10-08 2015-06-30 Freescale Semiconductor, Inc. Heat conductive substrate for integrated circuit package
US9082757B2 (en) 2013-10-31 2015-07-14 Freescale Semiconductor, Inc. Stacked semiconductor devices
US9355985B2 (en) * 2014-05-30 2016-05-31 Freescale Semiconductor, Inc. Microelectronic packages having sidewall-deposited heat spreader structures and methods for the fabrication thereof
US9349670B2 (en) 2014-08-04 2016-05-24 Micron Technology, Inc. Semiconductor die assemblies with heat sink and associated systems and methods
US10002653B2 (en) 2014-10-28 2018-06-19 Nxp Usa, Inc. Die stack address bus having a programmable width
US9609739B2 (en) 2015-03-10 2017-03-28 Kabushiki Kaisha Toshiba Electronic device
US9913411B2 (en) * 2016-04-27 2018-03-06 General Electric Company Thermal capacitance system
JP6610497B2 (ja) 2016-10-14 2019-11-27 オムロン株式会社 電子装置およびその製造方法
JP6583897B1 (ja) * 2018-05-25 2019-10-02 ▲らん▼海精研股▲ふん▼有限公司 セラミック製静電チャックの製造方法
US11352120B2 (en) 2019-11-15 2022-06-07 General Electric Company System and method for cooling a leading edge of a high speed vehicle
US11267551B2 (en) 2019-11-15 2022-03-08 General Electric Company System and method for cooling a leading edge of a high speed vehicle
US11260953B2 (en) 2019-11-15 2022-03-01 General Electric Company System and method for cooling a leading edge of a high speed vehicle
US11427330B2 (en) 2019-11-15 2022-08-30 General Electric Company System and method for cooling a leading edge of a high speed vehicle
US11260976B2 (en) 2019-11-15 2022-03-01 General Electric Company System for reducing thermal stresses in a leading edge of a high speed vehicle
US11745847B2 (en) 2020-12-08 2023-09-05 General Electric Company System and method for cooling a leading edge of a high speed vehicle
US11407488B2 (en) 2020-12-14 2022-08-09 General Electric Company System and method for cooling a leading edge of a high speed vehicle
US11577817B2 (en) 2021-02-11 2023-02-14 General Electric Company System and method for cooling a leading edge of a high speed vehicle
JP7606425B2 (ja) 2021-07-28 2024-12-25 Tdk株式会社 電子部品
CN115775778A (zh) * 2021-09-06 2023-03-10 长鑫存储技术有限公司 半导体结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868712A (en) * 1987-02-04 1989-09-19 Woodman John K Three dimensional integrated circuit package
JPH02244748A (ja) * 1989-03-17 1990-09-28 Furukawa Electric Co Ltd:The ヒートパイプ式放熱器
DE69104603T2 (de) * 1991-02-25 1995-05-04 Bell Telephone Mfg Kühlungsvorrichtung.
JPH05203377A (ja) * 1991-11-12 1993-08-10 Mitsubishi Electric Corp 平板型ヒートパイプ及び高密度実装モジュール
JPH0645705A (ja) 1992-07-24 1994-02-18 Fujitsu Ltd レーザモジュール
JP2806357B2 (ja) 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
US5953588A (en) 1996-12-21 1999-09-14 Irvine Sensors Corporation Stackable layers containing encapsulated IC chips
JP2000252419A (ja) 1999-03-04 2000-09-14 Nec Corp ３次元モジュール構造
JP4880822B2 (ja) * 2001-04-03 2012-02-22 ティーエス ヒートロニクス 株式会社 放熱装置
US6734370B2 (en) 2001-09-07 2004-05-11 Irvine Sensors Corporation Multilayer modules with flexible substrates
JP2003188263A (ja) * 2001-12-17 2003-07-04 Sharp Corp 半導体集積回路チップの製造方法とその半導体集積回路チップを用いた半導体パッケージ
US7369410B2 (en) * 2006-05-03 2008-05-06 International Business Machines Corporation Apparatuses for dissipating heat from semiconductor devices
US7429792B2 (en) * 2006-06-29 2008-09-30 Hynix Semiconductor Inc. Stack package with vertically formed heat sink
JP2008047383A (ja) * 2006-08-14 2008-02-28 Ichikoh Ind Ltd 車両用灯具
US7928590B2 (en) * 2006-08-15 2011-04-19 Qimonda Ag Integrated circuit package with a heat dissipation device
KR101477309B1 (ko) * 2007-03-06 2014-12-29 가부시키가이샤 니콘 반도체 장치

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