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JP2003188263A - 半導体集積回路チップの製造方法とその半導体集積回路チップを用いた半導体パッケージ - Google Patents

半導体集積回路チップの製造方法とその半導体集積回路チップを用いた半導体パッケージ

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JP2003188263A
JP2003188263A JP2001383641A JP2001383641A JP2003188263A JP 2003188263 A JP2003188263 A JP 2003188263A JP 2001383641 A JP2001383641 A JP 2001383641A JP 2001383641 A JP2001383641 A JP 2001383641A JP 2003188263 A JP2003188263 A JP 2003188263A
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JP
Japan
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integrated circuit
chip
semiconductor integrated
electrode
semiconductor
Prior art date
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Application number
JP2001383641A
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English (en)
Inventor
Hideya Haruguchi
秀哉 春口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001383641A priority Critical patent/JP2003188263A/ja
Publication of JP2003188263A publication Critical patent/JP2003188263A/ja
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 半導体集積回路チップ表面における出入力信
号用電極パッド（貫通電極）の占有面積を削減でき、か
つその半導体集積回路チップの側面を有効利用できる微
細な側面電極（ファインピッチ電極）を有する半導体集
積回路チップの製造方法を提供する。 【解決手段】 半導体ウエハ１１から半導体集積回路チ
ップに個片化（ダイジング）するとき、半導体集積回路
チップとなるべき半導体集積回路領域１０同士の間にあ
る切断除去されるスクライブ領域２と、その半導体集積
回路領域１０との境界上の境界線８を中心として貫通穴
１を設け、その貫通穴１に貫通電極を形成し、ダイシン
グのとき、貫通電極が、半導体集積回路チップの側面に
露出するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、側面電極を有する
半導体集積回路チップ（半導体デバイス）の製造方法
（製造プロセス）と半導体パッケージに関するものであ
る。
【０００２】
【従来の技術】従来、半導体集積回路（ＩＣ）の設けら
れた半導体ウエハを個片化して半導体集積回路チップ
（ＩＣチップ）を形成する場合、出入力信号用の電極パ
ッド（出入力信号用電極パッド）を設けようとすると、
その出入力信号用電極パッドは、隣接配置しているＩＣ
チップ表面の切断領域の線幅を覆うように形成される。
その結果、ＩＣチップの周辺に出入力信号用電極パッド
が形成されるようになっている。
【０００３】そして、一般的なプラスチックパッケージ
の組み立てにおいては、このＩＣチップ上の出入力信号
用電極パッドと、リードフレームのインナーリードまた
は基板上の電極パッド（基板電極パッド）とを、金ワイ
ヤーで接続して組み立てを行う。
【０００４】ここで、図１１・図１２を用いて、金ワイ
ヤーを用いたパッケージの一例を説明する。
【０００５】図１１は、従来の表面電極２１７（チップ
表面電極２１７）を有するＩＣチップ２１２を用いたＱ
ＦＰ２３３を示している。
【０００６】この図に示すように、ＱＦＰ２３３（Quad
Flat Package ２３３) は、リードフレームダイパッド
２１９（ダイパッド２１９）の上に、ダイボンド材２１
３で表面電極ＩＣチップ２１２を接着し、金ワイヤー２
１８で、表面電極２１７とインナーリード２２１ａとを
接続（ワイヤーボンド）した後、封止部材２１６で樹脂
封止されている。
【０００７】なお、図１１（ａ）は、表面電極ＩＣチッ
プ２１２を用いたＱＦＰ２３３の平面図、図１１（ｂ）
は、図１１（ａ）のＰ−Ｐ’線矢視断面図を示してい
る。
【０００８】図１２は、従来の表面電極２１７（チップ
表面電極２１７）を有するＩＣチップ２１２を用いたＣ
ＳＰ２３４（Chip Size Package ２３４）を示してい
る。
【０００９】この図に示すように、ＣＳＰ２３４は、表
面電極２１７と基板電極パッド２２０とを金ワイヤー２
１８で接続（ワイヤーボンド）した後、封止部材２１６
で樹脂封止されている。また、番号２５１は、はんだボ
ールを示している。
【００１０】なお、図１２（ａ）は表面電極ＩＣチップ
２１２を用いたＣＳＰ２３４の平面図、図１２（ｂ）は
図１２（ａ）のＱ−Ｑ’線矢視断面図を示している。
【００１１】また、図１１・図１２では、図面内容を判
りやすくするため、後述する出入力信号配線１０５を省
略している。また、図１１・図１２における平面図で
は、内装されているＩＣチップ２１２、表面電極２１７
等を判りやすくするために実線で示している。
【００１２】上記の図１１・図１２に示すようなパッケ
ージでは、パッケージの内部には、ワイヤーボンド（上
記の金ワイヤー２１８を用いた接続）に必要なＩＣチッ
プ上のワイヤー高さ領域が必要となる。つまり、組み立
てにおいてワイヤーボンドを用いる場合、ＩＣチップの
表面の封止部材２１６は、金ワイヤー２１８を保護する
ために十分な厚さ（ワイヤー高さ領域）を必要とする。
【００１３】また、パッケージの内部には、リードフレ
ーム２２１や基板２１４に金ワイヤー２１８を接続する
領域も必要となるため、リードフレーム２２１のインナ
ーリード２２１ａの領域、および基板の電極パッド２２
０（基板電極パッド２２０）の領域が必要とされる（例
えば、基板の電極パッド２２０への金ワイヤー２１８の
接続位置（ワイヤーボンド位置）には、ＩＣチップから
ある程度の距離が必要なためである）。
【００１４】したがって、市場要求の高い半導体パッケ
ージの薄型化・小型化にも限界が発生してしまうという
問題がある。
【００１５】また、このような組み立てを用いて、デバ
イスの大容量化・多機能化を図ろうとする場合、例え
ば、積層（スタックド）チップパッケージ、マルチチッ
プパッケージが用いられる。これらのパッケージでは、
ＩＣチップ同士の接合、およびＩＣチップとリードフレ
ームとの接合に、ワイヤーボンドやフリップチップボン
ド等が使われている。しかし、例えば、スタックドチッ
プパッケージでは、ＩＣチップ積層数が増加すると、Ｉ
Ｃチップ同士の信号伝達性が劣化するという問題等があ
り、ＩＣチップ積層数や組み合わせるＩＣチップサイズ
に多くの制限が発生してしまうという問題もある。
【００１６】また、出入力信号用電極パッドをＩＣチッ
プの表面に形成するため、ＩＣチップの表面面積の多く
の部分を電極の領域として使うことになり、コストダウ
ンや合理化を目的とした１枚の半導体ウエハ上のチップ
載り数を増やすためのＩＣチップサイズ縮小化推進に限
界が発生してしまうという問題もある。
【００１７】これらの問題の対策として、特開平６−５
６６５号公報の技術では、従来のＩＣチップの側面部分
に出入力信号用電極パッド（側面電極）を形成すること
により、ＩＣチップ表面における出入力信号用電極パッ
ドの占有面積を削減して、ＩＣチップの縮小化を実現し
ている。
【００１８】この側面電極（側面端子）を有するＩＣチ
ップおよびその製法について、図１３を用いて説明す
る。
【００１９】図１３（ｂ）は、多数の半導体集積回路が
形成された半導体ウエハ１１１を示している。図１３
（ａ）は、上記半導体ウエハ１１１が個片化（切断）さ
れて、半導体集積回路チップ（ＩＣチップ）となる半導
体集積回路領域１１０の集まったものを詳細に示したも
のである。
【００２０】公報の製造方法では、ＩＣチップを半導体
ウエハ１１１から個片化するためダイシングを行うスク
ライブ領域１０２（ダイシングブレードで切断除去され
る領域）に、貫通穴１０１を設ける。
【００２１】そして、図１４（ａ）（貫通穴１０１近辺
の拡大図）に示すように、この貫通穴１０１の内穴に、
絶縁膜１０３を堆積させ、さらにこの絶縁膜１０３上に
導電材１０４を堆積させる。
【００２２】その後、この導電材１０４に出入力信号配
線１０５を設けて、貫通電極１０６を形成させた後、ス
クライブ領域１０２を切断除去してＩＣチップを個片化
する。
【００２３】その結果、図１５に示すように、ＩＣチッ
プの側面に貫通電極１０６が露出することになり、この
露出した部分を側面電極１０７（側面端子）としてい
る。
【００２４】なお、図１４（ｂ）は、図１４（ａ）のＸ
−Ｘ’線矢視断面図、図１４（ｃ）は、図１４（ａ）の
Ｙ−Ｙ’線矢視断面図を表している。
【００２５】
【発明が解決しようとする課題】しかし、この方法によ
ると、スクライブ領域１０２からなる切断領域上に、複
数の貫通電極１０６を１列に形成し、さらに、その貫通
電極１０６の中心を切断し、側面電極１０７を得ること
になる。そのため、ダイシングによる切断を行う場合、
ダイシングブレードの幅よりも大きい貫通電極１０６を
形成することが必要になる。
【００２６】その結果、デバイスの高集積化・多機能化
に対応した微細な側面電極を設けることや側面電極の数
を増加させることに限界が発生する。つまり、微細な側
面電極（ファインピッチ電極）の形成が難しいという問
題が生じる。
【００２７】本発明では上記のような問題を解決するた
めになされたものである。そして、その目的は、ＩＣチ
ップ表面における出入力信号用電極パッドの占有面積を
削減でき、かつＩＣチップの側面を有効利用できる微細
な側面電極（ファインピッチ電極）を有するＩＣチップ
の製造方法、およびそのＩＣチップを用いた用いた半導
体パッケージを提供することにある。
【００２８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体集積回路チップの製造方法は、半
導体ウエハ上の半導体集積回路チップ切断用の切断領域
をダイシングして、その半導体ウエハを半導体集積回路
チップに分割する半導体集積回路チップの製造方法であ
って、上記の分割によって半導体集積回路チップとなる
半導体集積回路領域と、上記切断領域との境界線に、電
極形成用の貫通穴を設け、その貫通穴に貫通電極を形成
し、上記貫通電極が、上記半導体集積回路チップの側面
に露出するように上記半導体ウエハを分割することを特
徴としている。
【００２９】上記の発明によれば、従来のように切断領
域上に電極形成用の貫通穴を設けるのではなく、上記半
導体集積回路領域と上記切断領域との境界線上に、貫通
穴を設けている。
【００３０】そのため、ダイシングによって、上記の切
断領域を切断除去するとき、従来のようにダイシングブ
レードの幅（切断領域の幅）よりも、大きい貫通穴を形
成する必要がない。つまり、貫通電極のサイズを小さく
することができ、その結果、上記の半導体ウエハの分割
面、すなわち、半導体集積回路チップの側面に露出する
貫通電極（側面電極）の領域は微細のものとなる。
【００３１】したがって、従来に比べて、同じ半導体集
積回路の領域（面積）であっても、半導体集積回路チッ
プの側面の有効利用（例えば、側面電極の数を多くする
こと）が可能になる。
【００３２】また、半導体集積回路チップ表面における
貫通電極の占有面積を削減できるので、半導体集積回路
チップの縮小化を図ることもできる。
【００３３】つまり、本製造方法を用いると、サイズの
縮小化した半導体集積回路チップ、および半導体集積回
路チップの側面を有効利用した半導体集積回路チップを
製造することができ、その結果、従来よりも一層チップ
サイズ縮小によるコストダウンを図ることができる。
【００３４】また、本発明の半導体パッケージは、基板
上に、上記の半導体集積回路チップの製造方法で製造さ
れた半導体集積回路チップが取り付けられた半導体パッ
ケージであって、上記半導体集積回路チップは、側面に
側面電極を有しており、その側面電極と、上記基板に備
えられた基板電極パッドとが硬化性導電剤で接続され、
さらに、上記半導体集積回路チップが樹脂で封止されて
いることが好ましい。
【００３５】上記の発明によれば、半導体集積回路チッ
プの電極（側面電極）と、基板の基板電極パッドとの接
続を、硬化性導電剤（例えば、導電性接着剤やはんだ）
の塗布により容易に接続することができる。そのため、
例えば、従来のワイヤーボンドやフリップチップボンド
を用いた接続で使用されるバンプの形成が不要となる。
つまり、本発明の半導体パッケージでは、組み立て工程
を合理化（簡素化）できる。
【００３６】また、上記の側面電極を備えた半導体集積
回路チップは、従来の半導体集積回路チップよりも小型
化されているので、半導体パッケージの薄型化・小型化
を図ることもできる。
【００３７】また、本発明の半導体パッケージでは、例
えば、ワイヤーボンドを用いず、電極（側面電極）と基
板電極パッドとを接続できるため、ワイヤーボンドに必
要なチップ上のワイヤー高さ領域が不要となるので、半
導体パッケージの薄型化・小型化が可能となる。
【００３８】つまり、本発明では、市場要求に対応した
半導体パッケージの薄型化・小型化、および半導体パッ
ケージの組み立て工程の合理化が可能となる。
【００３９】なお、バンプとは、半導体集積回路チップ
に形成された突起状の接続電極のことである。
【００４０】また、本発明の半導体パッケージでは、上
記構成に加えて、上記の側面電極を有する半導体集積回
路チップが重ね合わせて取り付けられ、その側面電極同
士が硬化性導電剤で接続されていることが好ましい。
【００４１】上記の発明によれば、積層された半導体集
積回路チップ同士の接続、すなわち、半導体集積回路チ
ップ間配線が側面電極で行われるため、半導体集積回路
チップ表裏面間での、例えば、バンプ等による接続が不
要になる。その結果、半導体集積回路チップ間の厚さを
最小限の抑えられ、全体的な半導体パッケージの厚さを
さらに薄型化・小型化することができる。
【００４２】また、従来の半導体パッケージのように、
例えば、金属棒を用いて各側面電極同士の接続する必要
がない。
【００４３】つまり、本発明の半導体パッケージでは、
金属棒を使用せず、硬化性導電剤の塗布により各側面電
極同士の接続、および側面電極と基板電極パッドとの接
続を容易かつ直接接続することができる。その結果、半
導体パッケージの組み立て工程を合理化（簡素化）でき
る上、コストダウンを図ることもできる。
【００４４】また、半導体パッケージのデバイスのさら
なる大容量化・多機能化のため、半導体集積回路チップ
を積層（積層チップ実装）させながらも、半導体パッケ
ージの厚さを薄型化・小型化することができる。
【００４５】また、半導体パッケージの薄型化・小型
化、および組み立て工程の簡素化による低コスト化の実
現が可能となる。
【００４６】
【発明の実施の形態】〔実施の形態１〕本発明の一実施
の形態に係る、微細な側面電極（ファインピッチ電極）
を有する半導体集積回路チップの製造方法（本製造方
法）について説明する。
【００４７】図２は、半導体集積回路チップとなるべき
半導体集積回路領域１０が多数集まった半導体ウエハ１
１を示している。つまり、この半導体ウエハ１１は、個
片化（切断）されて、半導体集積回路チップ（ＩＣチッ
プ）となる半導体集積回路領域１０の集まったものであ
る。
【００４８】図１は、半導体集積回路領域１０の集まっ
た半導体ウエハ１１を拡大した平面図である。この図に
示すように、半導体集積回路領域１０同士の間には、半
導体ウエハ１１を個片化（ダイジング）するとき、切断
除去される領域（スクライブ領域２）がある。
【００４９】本製造方法では、まず、図１に示すように
半導体集積回路領域１０とスクライブ領域２との境界上
の境界線８（例えば、２列の境界線）を中心として、エ
ッチング加工、レーザー加工、またはドリルによる機械
加工により、貫通穴１を設ける〔貫通穴開け工程〕。
【００５０】なお、この貫通穴１は、必要とされる出入
力信号用電極パッドの数よりも多く設ける。また、貫通
穴１のサイズは特に限定するものではないが、φ３０〜
１００μｍが好ましい。
【００５１】次に、図３（ａ）に示すように、貫通穴１
の内側壁面にＣＶＤ（Chemical Vapor Deposition)法に
よって、シリコン酸化膜または有機材料膜を形成させ
て、電気的な絶縁膜３を形成させる〔絶縁膜形成工
程〕。
【００５２】その後、上記の絶縁膜３の内側に、メッキ
堆積することにより導電材４（導電部４）を埋め込む
〔導電材形成工程〕。なお、導電材４の材料は、特に限
定するものではないが、銅、アルミニウム（Ａｌ）、ま
たは金（Ａｕ）が好ましい。
【００５３】次に、上記貫通穴１内部の導電材４と、Ｉ
Ｃチップ１２への出入力信号配線５とを、ＩＣチップ１
２の表面上で接続する〔配線接続工程〕。
【００５４】なお、この接続した状態を判りやすく示す
ため、図３（ａ）のＡ−Ａ’線矢視断面図を図３（ｂ）
に、Ｂ−Ｂ’線矢視断面図を図３（ｃ）に表している。
また、上記の絶縁膜３・導電材４・出入力信号配線５か
らなる電極を貫通電極６とする。
【００５５】その後、図４に示すように、ダイシングブ
レードを使った研削（ダイシング）により、スクライブ
領域２を除去し、貫通穴１（図３参照）の内部の導電材
４の研削断面をＩＣチップの側面に露出させるように切
断（個片化）する〔ウエハ切断工程〕。なお、この図で
は、スクライブ領域２において除去された領域を斜線部
で表している。また、この図４では、図面内容を判りや
すくするため、出入力信号配線５を省略している。
【００５６】上記の工程〔貫通穴開け工程・絶縁膜形成
工程・導電材形成工程・配線接続工程・ウエハ切断工
程〕を経た結果、図５（ａ）に示すように、ＩＣチップ
１２の側面には、貫通電極６の導電材４が露出するよう
になる。つまり、ＩＣチップ１２の側面に上記導電材４
の露出部分からなる側面電極７を備えたＩＣチップ１２
を製造することができる。なお、図５（ｂ）は、図５
（ａ）の側面図を表している。
【００５７】以上のように、本製造方法を用いて側面電
極７を有するＩＣチップ１２を製造すると、従来のＩＣ
チップの製造方法のように、ダイシングによる切断を行
うとき、ダイシングブレードの幅よりも、大きい貫通穴
１（貫通電極６）を形成する必要がない（図１３（ａ）
の貫通穴１０１参照）。つまり、出入力信号用電極パッ
ドとなる貫通電極６のサイズを小さくすることができ、
その結果、上記の半導体ウエハの分割面、すなわち、Ｉ
Ｃチップ１２の側面に露出する貫通電極６（側面電極
７）の領域も微細のものとなる。
【００５８】ここで、図１５に示すような従来の側面電
極１０７を備えたＩＣチップ１１２（側面電極ＩＣチッ
プ１１２）と同じ半導体集積回路の領域（面積）を持
ち、本製造方法で製造したＩＣチップ１２（側面電極Ｉ
Ｃチップ１２）を図６に示す。
【００５９】この図６に示すように、本製造方法を用い
て側面電極ＩＣチップ１２を製造すると、側面電極７
は、従来の側面電極ＩＣチップ１１２の側面電極１０７
よりも微細なもの（微細電極）となり、同じ半導体集積
回路の領域（面積）であっても、側面電極７の数を多く
することが可能になる。
【００６０】また、貫通電極６のサイズが小さくなるの
で、ＩＣチップ１２の表面における出入力信号用電極パ
ッド（貫通電極６）の占有面積を削減でき、ＩＣチップ
１２の縮小化（小型化）を図ることができる。
【００６１】つまり、本製造方法を用いると、サイズの
縮小化したＩＣチップ１２、および端子（微細な側面電
極７）数の増加したＩＣチップ１２を製造することがで
きる。その結果、従来よりも一層のチップサイズ小型化
によるコストダウンを図ることができる。
【００６２】なお、図６・図１５では、図面内容を判り
やすくするため、出入力信号配線５または出入力信号配
線１０５を省略している。
【００６３】〔実施の形態２〕本発明の他の実施の形態
について説明すれば、以下の通りである。なお、実施の
形態１で用いた部材と同様の機能を有する部材について
は、同一の符号を付記し、その説明を省略する。なお、
この図７〜図１０では、図面内容を判りやすくするた
め、出入力信号配線５を省略している。また、図８〜図
１０における平面図では、内装されているＩＣチップ１
２、側面電極７等を判りやすくするために実線で示して
いる。
【００６４】実施の形態２では、実施の形態１で製造し
たＩＣチップ１２（側面電極ＩＣチップ１２）を用いた
半導体パッケージの実装形態例について説明する。
【００６５】図７に示すような積層チップパッケージ３
１（半導体パッケージ）は、ダイボンド材１３（シート
１３）により、基板１４へ接着された側面電極ＩＣチッ
プ１２の上に、さらにダイボンド材１３を貼り付け、同
種の第２の側面電極ＩＣチップ１２を絶縁接着して構成
されている。また、第２の側面電極ＩＣチップ１２の上
へ、さらに第３、第４またはそれ以上の側面電極ＩＣチ
ップ１２が積層されている。
【００６６】なお、上記のそれぞれのチップは同種の側
面電極ＩＣチップ１２であるため、側面電極７の位置は
垂直直線上に１列に配列されることになる。
【００６７】そして、上記の１列状態の側面電極７に対
して、導電性接着剤１５（硬化性導電剤）の塗布によ
り、それぞれの側面電極７同士の接続後（電気的な接続
後）、および側面電極７と基板１４上の電極パッド２０
（基板電極パッド２０）との接続後、封止部材１６（樹
脂）によって樹脂封止され、積層チップパッケージ３１
が完成する。
【００６８】以上のように、側面電極ＩＣチップ１２
（本発明のＩＣチップ１２）を用いた積層チップパッケ
ージ３１では、導電性接着剤１５の塗布により各側面電
極７同士の接続、および側面電極７と基板電極パッド２
０との接続を容易に接続することができる。すなわち、
半導体パッケージの組み立て工程を合理化（簡素化）で
きる。
【００６９】また、本発明の半導体パッケージでは、例
えば、従来のようなワイヤーボンドを用いず、側面電極
７と基板電極パッド２０とを接続できるため、ワイヤー
ボンドに必要なチップ上のワイヤー高さ領域が不要とな
るので、半導体パッケージの薄型化・小型化が可能とな
る。
【００７０】また、最上層チップ上へのワイヤーによる
接続が不要であるため、チップの積層数に制限がなく、
何層でも積層できる。
【００７１】その上、側面電極ＩＣチップ１２間の配線
（接続）が側面（側面電極７）で行われるため、側面電
極ＩＣチップ１２の表裏面間での接続、例えば、バンプ
等による接続が不要になる。
【００７２】その結果、側面電極ＩＣチップ１２間の絶
縁接着シート１３（ダイボンド材１３）の厚さを最小限
の抑えられ、全体の半導体パッケージ厚のさらなる薄型
化・小型化を可能にする。
【００７３】そのため、半導体パッケージのデバイスの
さらなる大容量化・多機能化のために、積層チップ実装
しながらも（側面電極ＩＣチップ１２を積層させる実装
を行っても）、半導体パッケージの厚さを薄型化・小型
化することができる。
【００７４】また、側面電極ＩＣチップ１２は従来のＩ
Ｃチップよりも小型化されているので、半導体パッケー
ジの薄型化・小型化を図ることもできる。
【００７５】また、半導体パッケージの薄型化・小型
化、および組み立て工程の簡素化により、半導体パッケ
ージの低コスト化の実現も可能となる。
【００７６】また、従来の半導体パッケージ（例えば、
特開平６−５６６５号公報のマルチＩＣチップ）のよう
に、金属棒を用いて各側面電極７同士の接続する必要が
ない。
【００７７】つまり、本発明の半導体パッケージでは、
金属棒を使用せず、導電性接着剤１５の塗布により各側
面電極７同士の接続、および側面電極７と基板電極パッ
ド２０との接続を容易かつ直接接続することができる。
その結果、半導体パッケージの組み立て工程を合理化
（簡素化）できる上、コストダウンを図ることもでき
る。
【００７８】なお、側面電極７間の接続、および側面電
極７と基板１４上の基板電極パッド２０との接続に使用
する硬化性導電剤の一つである導電性接着剤１５は、特
に限定するものではないが、Ａｇ（銀）フィラー入りエ
ポキシ系樹脂等が好適に用いられる。しかし、これらに
限定されるものではなく、例えば、はんだ（硬化性導電
剤）であっても構わない。
【００７９】また、バンプとは、ＩＣチップに形成され
た突起状の接続電極のことである。また、図７における
番号５１は、接続端子の役割を果たすはんだボールを示
している。
【００８０】また、チップサイズが異なる側面電極ＩＣ
チップ１２を用いて、図８に示すように、マルチチップ
パッケージ３２（半導体パッケージ）を製造することも
できる。
【００８１】図８（ａ）はマルチチップパッケージ３２
の平面図、図８（ｂ）は図８（ａ）のＣ−Ｃ’線矢視断
面図を示している。
【００８２】図８（ｂ）に示すように、マルチチップパ
ッケージ３２は、基板１４上にダイボンド材１３によっ
て、隣り合うように側面電極ＩＣチップ１２を配置して
接着されている。この接着のとき、側面電極ＩＣチップ
１２の相対する側面電極７同士が導電性接着剤１５で接
続される。さらに、側面電極７と基板１４上の電極パッ
ド２０（基板電極パッド２０）とを導電性接着剤１５で
接続した後、封止部材１６（封止樹脂）によって、樹脂
封止され、このマルチチップパッケージ３２が完成する
（組み立てられる）。
【００８３】このマルチチップパッケージ３２では、例
えば、従来のワイヤーボンドやフリップチップボンドの
ためのバンプが不要となるため、半導体パッケージの薄
型化が可能となる。
【００８４】その上、相対する側面電極７同士の接続、
および、側面電極７と基板１４上の基板電極パッド２０
との接続を導電性接着剤１５を用いて容易に接続するこ
とができる。すなわち、半導体パッケージの組み立て工
程を合理化（簡素化）できる。
【００８５】また、このマルチチップパッケージ３２で
は、例えば、従来のようなワイヤーボンドを用いず、側
面電極７と基板電極パッド２０とを接続できるため、ワ
イヤーボンドに必要なチップ上のワイヤー高さ領域が不
要となるので、半導体パッケージのさらなる薄型化・小
型化も可能となる。
【００８６】また、半導体パッケージのデバイスのさら
なる大容量化・多機能化のために、マルチチップ実装し
ながらも（基板１４上に側面電極ＩＣチップ１２を隣接
させた実装を行っても）、半導体パッケージの厚さを薄
型化・小型化することができる。
【００８７】また、側面電極ＩＣチップ１２は従来のＩ
Ｃチップよりも小型化されているので、半導体パッケー
ジの薄型化・小型化を図ることもできる。
【００８８】また、半導体パッケージの薄型化・小型
化、および組み立て工程の簡素化による低コスト化の実
現が可能となる。
【００８９】なお、側面電極７同士の接続、および側面
電極７と基板１４上の電極パッドとの接続に使用する導
電性接着剤１５は、これに限定されるものではなく、例
えば、はんだであっても構わない。
【００９０】また、側面電極ＩＣチップ１２を用いて、
図９に示すように、ペリフェラルリードパッケージの一
つであるＱＦＰ３３（Quad Flat Package ３３) を製造
することもできる。
【００９１】図９（ａ）は、ＱＦＰ３３の平面図、図９
（ｂ）は、図９（ａ）のＤ−Ｄ’線矢視断面図を示して
いる。
【００９２】これらの図に示すように、ＱＦＰ３３で
は、リードフレーム２１のインナーリード２１ａ（２
１）の先端で、側面電極ＩＣチップ１２の側面電極７を
周囲から直接挟み込むことで、リードフレーム２１で側
面電極ＩＣチップ１２を支持する。その後、封止部材１
６（封止樹脂１６）によって、樹脂封止され、このＱＦ
Ｐ３３が完成する（組み立てられる）。
【００９３】なお、上記の側面電極７を直接挟み込むこ
とに代えて、微量の導電性接着剤１５で、インナーリー
ド２１ａ先端と側面電極７とを接続しても構わない。
【００９４】ここで、図９と図１１とのＱＦＰ３３・２
３３を比較してみると判るように、図９のＱＦＰ３３で
は、ダイボンド材２１３・ダイパッド２１９・金ワイヤ
ー２１８（図１１参照）を用いないため、半導体パッケ
ージの厚さはチップ（ＩＣチップ１２）厚のみに依存す
ることになる。そのため、半導体パッケージの薄型化・
小型化が十分に可能となる。
【００９５】また、側面電極ＩＣチップ１２は、従来の
ＩＣチップよりも小型化されているので、半導体パッケ
ージの薄型化・小型化を図ることもできる。
【００９６】その上、図１１のＱＦＰ２３３で行わなく
てはならない、ダイボンド材２１３の取り付け工程（ダ
イボンド工程）、金ワイヤー２１８による表面電極２１
７とインナーリード２２１ａとの接続工程（ワイヤーボ
ンド工程）が必要なくなる。
【００９７】つまり、図９のＱＦＰ３３では、上記のダ
イボンド工程・ワイヤーボンド工程を、インナーリード
２１ａと側面電極７との一括接続工程が兼ねることにな
る。そのため、半導体パッケージの組み立て工程の合理
化にもつながる。
【００９８】また、半導体パッケージの薄型化・小型
化、および組み立て工程の簡素化による低コスト化の実
現が可能となる。
【００９９】なお、番号２１ｂ（２１）・番号２２１ｂ
（２２１）はリードフレーム２１・２２１のアウターリ
ードを示している。
【０１００】また、側面電極ＩＣチップ１２を用いて、
図１０に示すように、ＣＳＰ３４（Chip Size Package
３４）を製造することもできる。
【０１０１】図１０（ａ）は、ＣＳＰ３４の平面図、図
１０（ｂ）は、図１０（ａ）のＥ−Ｅ’線矢視断面図を
示している。
【０１０２】図１０（ｂ）に示すように、ダイボンド材
１３（シート１３）により基板１４へ接着された側面電
極ＩＣチップ１２の側面電極７と、その直下に配置され
た基板１４上の電極パッド２０（基板電極パッド２０）
とに対して、導電性接着剤１５を塗布することにより接
続した後、その後、封止部材１６によって、樹脂封止さ
れ、このＣＳＰ３４が完成する（組み立てられる）。
【０１０３】なお、側面電極７と基板電極パッド２０と
を接続するときに使用する導電性接着剤１５は、これに
限定されるものではなく、例えば、はんだであっても構
わない。
【０１０４】ここで、図１０と図１２とのＣＳＰ３４・
２３４を比較してみると判るように、図１０のＣＳＰ３
４では、側面電極ＩＣチップ１２表面から、例えば、ワ
イヤーボンドによる基板電極パッド２０との接続が不要
となる。そのため、側面電極ＩＣチップ１２上のワイヤ
ー高さ分の封止部材１６の厚さを削減でき、半導体パッ
ケージの厚さを薄くすることができる（半導体パッケー
ジの薄型化・小型化が可能となる）。
【０１０５】また、側面電極ＩＣチップ１２は従来のＩ
Ｃチップよりも小型化されているので、半導体パッケー
ジの薄型化・小型化を図ることもできる。
【０１０６】その上、側面電極ＩＣチップ１２では、ダ
イボンド材１３で固定されているため、電極接続用接着
剤やはんだの量が極微量であっても導電材料としての機
能を果たせる。その結果、基板１４の電極パッド２０
（基板電極パッド２０）部分の縮小も可能になり、半導
体パッケージのさらなる小型化も図れる。
【０１０７】また、半導体パッケージの薄型化・小型
化、および組み立て工程の簡素化による低コスト化の実
現が可能となる。
【０１０８】また、本実施の形態の半導体パッケージの
場合、積層チップパッケージ３１・マルチチップパッケ
ージ３２であっても、従来のワイヤーボンドやフリップ
ボンドを使わずに済むため、チップ積層数や組み合わせ
チップサイズの制限がなくなり、１パッケージデバイス
としての大容量化・多機能化を実現することができる。
【０１０９】また、本実施の形態の効果としては、従来
よりも一層のチップサイズ縮小によるコストダウンや合
理化、また半導体パッケージの薄型化・小型化による市
場要求への対応や組み立て工程の合理化が可能となる。
また、積層チップ実装やマルチチップ実装に、側面電極
ＩＣチップを使った構造やプロセスにより、さらなるデ
バイスの大容量化・多機能化、半導体パッケージの薄型
化・小型化、および組み立て工程（製造工程）の簡素化
による低コスト化の実現が可能になるともいえる。
【０１１０】また、半導体集積回路チップの製造方法と
その半導体集積回路チップを用いた半導体パッケージと
を、以下のように表現することもできる。
【０１１１】半導体集積回路チップの製造方法は、半導
体集積回路を形成した半導体ウエハにおいて、隣あった
チップ間の切断領域上に貫通穴を形成し、穴の内壁を電
気的絶縁膜で覆い、さらにその内側を銅、アルミニウム
または金からなる電気導電材（導電部）で埋めて、集積
回路の出入力信号配線をこの電気導電材に接続し、切断
領域に沿って切断して、貫通穴を埋めた導電材がチップ
側面に出入力電極として露出した半導体チップを製造す
る方法であって、貫通穴をスクライブ領域と半導体集積
回路領域の境界上に２列に形成してスクライブラインを
ダイシング除去しているともいえる。
【０１１２】また、半導体集積回路チップを用いた半導
体パッケージは、側面電極半導体集積回路チップ（側面
電極ＩＣチップ）が、基板の電極パッドと、導電性接着
剤やはんだで電気的に接続されるとともに、該側面電極
ＩＣチップが樹脂封止され、その基板の下側には電極パ
ッドと電気的に導通したはんだボール状の端子を有する
半導体パッケージであるともいえる。
【０１１３】また、半導体集積回路チップを用いた半導
体パッケージでは、側面電極ＩＣチップが、垂直に積層
した２つ以上の側面電極ＩＣチップ間の側面電極同士を
導電性接着剤やはんだで接合され、組み立てられた半導
体パッケージであるともいえる。
【０１１４】
【発明の効果】以上のように、本発明の半導体集積回路
チップの製造方法は、半導体ウエハ上の半導体集積回路
チップ切断用の切断領域をダイシングして、その半導体
ウエハを半導体集積回路チップに分割する半導体集積回
路チップの製造方法であって、上記の分割によって半導
体集積回路チップとなる半導体集積回路領域と、上記切
断領域との境界線に、電極形成用の貫通穴を設け、その
貫通穴に貫通電極を形成し、上記貫通電極が、上記半導
体集積回路チップの側面に露出するように上記半導体ウ
エハを分割することを特徴としている。
【０１１５】これによると、ダイシングによって、上記
の切断領域を切断除去するとき、従来のようにダイシン
グブレードの幅（切断領域の幅）よりも、大きい貫通穴
を形成する必要がない。つまり、貫通電極のサイズを小
さくすることができ、その結果、上記の半導体ウエハの
分割面、すなわち、半導体集積回路チップの側面に露出
する貫通電極（側面電極）の領域は微細のものとなる。
【０１１６】したがって、従来に比べて、同じ半導体集
積回路の領域（面積）であっても、半導体集積回路チッ
プの側面の有効利用（例えば、側面電極の数を多くする
こと）が可能になるという効果を奏する。
【０１１７】また、半導体集積回路チップ表面における
貫通電極の占有面積を削減できるので、半導体集積回路
チップの縮小化を図ることもできるという効果を奏す
る。
【０１１８】つまり、本製造方法を用いると、サイズの
縮小化した半導体集積回路チップ、および半導体集積回
路チップの側面を有効利用した半導体集積回路チップを
製造することができ、その結果、従来よりも一層チップ
サイズ縮小によるコストダウンを図ることができるとい
う効果を奏する。
【０１１９】また、本発明の半導体パッケージは、基板
上に、上記の半導体集積回路チップの製造方法で製造さ
れた半導体集積回路チップが取り付けられた半導体パッ
ケージであって、上記半導体集積回路チップは、側面に
側面電極を有しており、その側面電極と、上記基板に備
えられた基板電極パッドとが硬化性導電剤で接続され、
さらに、上記半導体集積回路チップが樹脂で封止されて
いることが好ましい。
【０１２０】これによると、半導体集積回路チップの電
極（側面電極）と、基板の基板電極パッドとの接続を、
硬化性導電剤（例えば、導電性接着剤やはんだ）の塗布
により容易に接続することができる。そのため、例え
ば、従来のワイヤーボンドやフリップチップボンドを用
いた接続で使用されるバンプの形成が不要となる。つま
り、本発明の半導体パッケージでは、組み立て工程を合
理化（簡素化）できるという効果を奏する。
【０１２１】また、上記の側面電極を備えた半導体集積
回路チップは、従来の半導体集積回路チップよりも小型
化されているので、半導体パッケージの薄型化・小型化
を図ることもできるという効果を奏する。
【０１２２】また、本発明の半導体パッケージでは、例
えば、ワイヤーボンドを用いず、電極（側面電極）と基
板電極パッドとを接続できるため、ワイヤーボンドに必
要なチップ上のワイヤー高さ領域が不要となるので、半
導体パッケージの薄型化・小型化が可能となるという効
果を奏する。
【０１２３】つまり、本発明では、市場要求に対応した
半導体パッケージの薄型化・小型化、および半導体パッ
ケージの組み立て工程の合理化が可能となるという効果
を奏する。
【０１２４】また、本発明の半導体パッケージでは、上
記構成に加えて、上記の側面電極を有する半導体集積回
路チップが重ね合わせて取り付けられ、その側面電極同
士が硬化性導電剤で接続されていることが好ましい。
【０１２５】これによると、積層された半導体集積回路
チップ同士の接続、すなわち、半導体集積回路チップ間
配線が側面電極で行われるため、半導体集積回路チップ
表裏面間での、例えば、バンプ等による接続が不要にな
る。その結果、半導体集積回路チップ間の厚さを最小限
の抑えられ、全体的な半導体パッケージの厚さをさらに
薄型化・小型化することができるという効果を奏する。
【０１２６】また、従来の半導体パッケージのように、
例えば、金属棒を用いて各側面電極同士の接続する必要
がない。
【０１２７】つまり、本発明の半導体パッケージでは、
金属棒を使用せず、硬化性導電剤の塗布により各側面電
極同士の接続、および側面電極と基板電極パッドとの接
続を容易かつ直接接続することができる。その結果、半
導体パッケージの組み立て工程を合理化（簡素化）でき
る上、コストダウンを図ることもできるという効果を奏
する。
【０１２８】また、半導体パッケージのデバイスのさら
なる大容量化・多機能化のため、半導体集積回路チップ
を積層（積層チップ実装）させながらも、半導体パッケ
ージの厚さを薄型化・小型化することができるという効
果を奏する。
【０１２９】また、半導体パッケージの薄型化・小型
化、および組み立て工程の簡素化による低コスト化の実
現が可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体集積回路チップの製造方法（本
製造方法）で用いられる半導体ウエハを示す平面図であ
る。
【図２】図１に示す半導体ウエハを示す拡大図である。
【図３】（ａ）は、図１に示された貫通穴に形成された
貫通電極を示す平面図であり、（ｂ）は（ａ）のＡ−
Ａ’線矢視断面図であり、（ｃ）は（ａ）のＢ−Ｂ’線
矢視断面図である。
【図４】図１の半導体ウエハに、ダイシングブレードを
使った切断（ダイシング）を行う工程を示した概略平面
図である。
【図５】（ａ）は図４の工程後のＩＣチップを示す平面
図であり、（ｂ）は（ａ）の側面図である。
【図６】本製造方法で製造したＩＣチップを示す平面図
である。
【図７】本製造方法で製造したＩＣチップを用いた積層
チップパッケージを示す断面図である。
【図８】（ａ）は本製造方法で製造したＩＣチップを用
いたマルチチップパッケージを示す平面図であり、
（ｂ）は（ａ）のＣ−Ｃ’線矢視断面図である。
【図９】（ａ）は本製造方法で製造したＩＣチップを用
いたＱＦＰを示す平面図であり、（ｂ）は（ａ）のＤ−
Ｄ’線矢視断面図である。
【図１０】（ａ）は本製造方法で製造したＩＣチップを
用いたＣＳＰを示す平面図であり、（ｂ）は（ａ）のＥ
−Ｅ’線矢視断面図である。
【図１１】（ａ）は従来の表面電極（チップ表面電極）
を有するＩＣチップを用いたＱＦＰを示す平面図であ
り、（ｂ）は（ａ）のＰ−Ｐ’線矢視断面図である。
【図１２】（ａ）は従来の表面電極（チップ表面電極）
を有するＩＣチップを用いたＣＳＰを示す平面図であ
り、（ｂ）は（ａ）のＱ−Ｑ’線矢視断面図である。
【図１３】（ａ）は従来のＩＣチップの製造方法（従来
製造方法）で用いられる半導体ウエハを示した拡大図で
あり、（ｂ）は（ａ）に示す半導体ウエハの半導体集積
回路領域が多数集まっている状態を示す平面図である。
【図１４】（ａ）は図１３（ｂ）に示されたスクライブ
領域に形成された貫通電極を示す平面図であり、（ｂ）
は（ａ）のＸ−Ｘ’線矢視断面図であり、（ｃ）は
（ａ）のＹ−Ｙ’線矢視断面図である。
【図１５】従来製造方法で製造したＩＣチップを示す平
面図である。
【符号の説明】
１ 貫通穴 ２ スクライブ領域（切断領域） ３ 絶縁膜 ４ 導電材 ５ 信号配線 ６ 貫通電極 ７ 側面電極 ８ 境界線 １０ 半導体集積回路領域 １１ 半導体ウエハ １２ 半導体集積回路チップ １４ 基板 １５ 導電性接着剤 １６ 封止部材（樹脂） ２０ 基板電極パッド ３１ 積層チップパッケージ（半導体パッケージ） ３２ マルチチップパッケージ（半導体パッケージ） ３３ ＱＦＰ（半導体パッケージ） ３４ ＣＳＰ（半導体パッケージ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体ウエハ上の半導体集積回路チップ切
    断用の切断領域をダイシングして、その半導体ウエハを
    半導体集積回路チップに分割する半導体集積回路チップ
    の製造方法において、 上記の分割によって半導体集積回路チップとなる半導体
    集積回路領域と、上記切断領域との境界線に、電極形成
    用の貫通穴を設け、その貫通穴に貫通電極を形成し、 上記貫通電極が、上記半導体集積回路チップの側面に露
    出するように上記半導体ウエハを分割することを特徴と
    する半導体集積回路チップの製造方法。
  2. 【請求項２】基板上に、請求項１に記載の半導体集積回
    路チップの製造方法で製造された半導体集積回路チップ
    が取り付けられた半導体パッケージにおいて、 上記半導体集積回路チップは、側面に側面電極を有して
    おり、その側面電極と、上記基板に備えられた基板電極
    パッドとが硬化性導電剤で接続され、さらに、上記半導
    体集積回路チップが樹脂で封止されていることを特徴と
    する半導体パッケージ。
  3. 【請求項３】上記の側面電極を有する半導体集積回路チ
    ップが重ね合わせて取り付けられ、その側面電極同士が
    硬化性導電剤で接続されていることを特徴とする請求項
    ２に記載の半導体パッケージ。
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