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JP5471320B2 - 半導体装置とその製造方法 - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明の実施例は、ＭＯＳトランジスタを含む半導体装置及びその製造方法に関する。なお、ゲート電極の下にゲート絶縁膜を有するトランジスタを、広くＭＯＳトランジスタと呼ぶ。
半導体集積回路においては、コアＭＯＳトランジスタと呼ばれるＭＯＳトランジスタの他に、コアＭＯＳトランジスタより高い電圧で駆動するＭＯＳトランジスタが必要な場合がある。外部回路の入出力電圧が３．５Ｖ程度であれば、３．５Ｖ程度で動作する入出力ＭＯＳトランジスタが必要であるし、さらに高い駆動電圧のＭＯＳトランジスタが必要なこともある。
無線携帯機器の送信モジュールに搭載するパワーアンプトランジスタにおいては、通常、入力される高周波（ＲＦ）電力に対して、ドレイン出力はバイアス点の２倍以上程度まで電圧が振れる。このためＭＯＳトランジスタとしては、高いドレイン耐圧が要求される。また、携帯機器に搭載される電力増幅器は、通常数百ＭＨｚ〜数ＧＨｚ帯で使用される。このため、優れた高周波特性も同時に要求される。携帯機器に限らず、高出力、高周波の電力増幅器においては、高耐圧と優れた高周波特性が要求されることが多い。
高耐圧と優れた高周波特性を要求されるＭＯＳトランジスタにおいては、オン抵抗を低くし、且つ高周波での利得を向上することが望まれる。ゲート電圧によって電流が制御される実効チャネル領域とドレイン電極がコンタクトされるドレイン領域との間の空乏層を広くすることにより高い耐圧を得ることができる。ドレイン領域とゲート電極との間にドレイン領域よりも低い不純物濃度の領域（ＬＤＤ領域）を形成したＬＤＤ構造がＭＯＳトランジスタに広く用いられている。
ＬＤＤ領域とゲート電極のオーバーラップ長を長くして、ゲート電圧の影響で空乏層を広くする拡張ドレイン（extended drain, ＥＤ）ＭＯＳトランジスタ構造は、高耐圧実現に有効な構造である。
空乏層が広がった状態でも、閾値を確保し、パンチスルーは防止する必要がある。チャネル領域の不純物濃度を高くすれば、閾値を確保し、パンチスルーを防止するのに有効である。しかし、チャネル不純物濃度を一様に高くすると、オン抵抗が高くなりやすい。チャネル不純物濃度の横方向分布をドレインに向かって低くなるように変調した横方向変調不純物濃度構造は、不純物濃度の高い領域で閾値を確保し、且つ不純物濃度勾配による作り付け電界によりキャリアを加速できる。これによりＭＯＳトランジスタのオン抵抗を低減し、高周波出力電力を向上しやすくなる。ソース側にチャネル不純物を添加し、ドレイン側に向かって横方向に不純物を熱拡散させる横方向拡散（laterally diffused, ＬＤ）チャネルＭＯＳトランジスタ構造は、ソース側からドレイン側に向かって徐々にチャネル不純物濃度が低減する構造を実現できる。しかし、不純物を長距離拡散させるためには、高温、長時間のアニール処理が必要となる。
ＬＤＭＯＳトランジスタを、９０ｎｍ世代以降の微細なＭＯＳトランジスタと同一チップ上に形成することは困難が伴う。また、ソース領域でチャネル不純物濃度を高くすると、ソース側抵抗が高くなりやすい。
F. -C. HSU et al.:IEEE ED EDL 5, No.3 (1984)は、ミニマムオーバラップゲート、オフセットゲート、濃度勾配ドレイン、ＬＤＤ構造などを含む新規構造のＭＯＳＦＥＴは、ゲート端部外側の低シート電荷領域においてホットキャリア注入により誘起される界面電荷により、外部チャネルピンチオフを起こし、変換コンダクタンスが大幅に低下（劣化）し易いことを報告し、劣化はゲート端部外側のシート電荷密度に極めてセンシティブであるのでゲート電極とソース／ドレイン領域との間にオーバラップを設けるべきであると記載する。
特開平１０−１１６９８３号は、中電圧ＭＯＳトランジスタ用のｐ型ウェルは短チャネル化のため高濃度であり、高耐圧化のため低濃度のｐ型ウェルが好ましい高電圧ＭＯＳトランジスタ用には適さないと指摘し、レジストマスクを用いてｎ型シリコン基板のドレインよりの領域にｎ型不純物Ａｓを、活性領域に広くｐ型不純物Ｂを、イオン注入し、例えば１２００℃、８時間の熱拡散により同時に拡散させることで、ｐ型ウェル内にｎ型不純物の補償で実効不純物濃度を下げた極低濃度ｐ−―型拡散層を形成し、このｐ−―型拡散層内にｎ型不純物例えばＰをイオン注入し、１２００℃で２時間熱拡散することにより、ｎ−型ドレイン（ＬＤＤ）拡散層を形成することを提案する。その後、ゲート電極をｎ−ドレイン拡散層にオーバラップさせて形成し、ｎ＋ドレイン領域をゲート電極から離して形成する。
特開２００２−２６１２７６号は、ｐ型基板にＬＤＤ領域を備えたｎ型ドレインを形成したＮＭＯＳトランジスタにおいてアバランシェ増倍が生じると、基板電位が上昇し、寄生バイポーラトランジスタが形成され、正帰還が生じると指摘し、ＬＤＤ領域にオーバラップするゲート電極を形成し、ゲート電極のドレイン側端部から離して高濃度ドレイン領域を形成し、ゲート電極近傍から高濃度ドレイン領域にまたがり、ゲート電極側から高濃度ドレイン領域に向かって不純物濃度が高くなる中濃度ドレイン領域を形成することを提案する。中濃度ドレイン領域は、高加速エネルギのイオン注入で形成し、所定深さ位置に不純物濃度ピークを有し、表面に向かって不純物濃度が低くなる。
特開平１０−１１６９８３号公報。 特開２００２−２６１２７６号公報
F. -C. HSU et al.:IEEE EDL EDL-5, No.3, pp.71-74 (1984)
本発明の目的は、高い耐圧を実現でき、特性の優れた半導体装置と、その製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成され、第１活性領域を画定する素子分離領域と、
前記第１活性領域に形成された第１導電型の第１ウェルと、
前記第１ウェル上に形成された第１ゲート電極と、
前記第１ウェル内において、平面配置上、前記第１ゲート電極の一方の端から前記第１ゲート電極下方に入り込んで形成され、前記第１導電型と逆の第２導電型の第１不純物濃度を有する第１ドレイン領域と、
前記第１ウェル内において、平面配置上、前記第１ゲート電極の他方の端から前記第１ゲート電極下方に入り込み、前記第１ゲート電極下方で前記第１ドレイン領域の一部とオーバラップするオーバラップ領域を形成し、前記第１導電型の第２不純物濃度を有する第１チャネル領域と、
前記第１ウェル内において、平面配置上、前記第１ゲート電極の前記他方の端に形成され、前記第２導電型を有するソース領域と、
前記第１ウェル内において、平面配置上、前記第１ゲート電極の前記一方の端に、前記第１ゲート電極から離して形成され、前記第１不純物濃度より高い第３不純物濃度を有する前記第２導電型の第２ドレイン領域と、
前記第1ドレイン領域内に形成され、平面配置上、前記第1ドレイン領域の前記ソース領域側の端と前記第２ドレイン領域の前記ソース領域側の端との間に端を有し、前記第２導電型の第４不純物濃度を有するドレインエクステンション領域と、
を有し、前記第１ドレイン領域のうち、前記第１ゲート電極の前記一方の端部と前記第２ドレイン領域との間の中間領域の第２導電型実効不純物濃度は、前記オーバラップ領域の第２導電型実効不純物濃度より高い半導体装置
が提供される。
本発明の他の観点によれば、
半導体基板に、第１活性領域、第２活性領域、第３活性領域を画定する素子分離領域を形成する工程と、
前記第１活性領域、前記第２活性領域、前記第３活性領域に第１導電型の第１不純物をイオン注入し、ウェルを形成する工程と、
前記第３活性領域および前記第１活性領域の一部をマスクし、前記第１活性領域、前記第２活性領域に第１導電型の第２不純物をイオン注入し、チャネル領域を形成する工程と、
前記第１活性領域の前記チャネル領域と一部がオーバラップするように前記第１導電型と逆の第２導電型の第３不純物を前記第１活性領域にイオン注入し、第１ドレイン領域を形成する工程と、
前記第２活性領域、前記第３活性領域上に第２ゲート電極、第３ゲート電極を形成すると共に、前記第１活性領域上に、前記第１ドレイン領域の一部と重なり、前記チャネル領域の一端を覆う第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記第１ドレイン領域中に前記第２導電型の第５不純物をイオン注入してドレインエクステンション領域を形成する工程と、
前記第２活性領域、前記第３活性領域の前記第２ゲート電極、前記第３ゲート電極の側壁上に第１絶縁性サイドウォールを形成すると共に、前記第１活性領域の前記第１ゲート電極のソース側側壁上に第２絶縁性サイドウォールを形成し、前記第１ゲート電極のドレイン側部分から前記第１ドレイン領域上に延在する絶縁膜を形成する工程と、
前記第１活性領域、前記第２活性領域、前記第３活性領域に前記第２導電型の第４不純物をイオン注入し、第２ドレイン領域およびソース領域を形成する工程と、
を含み、
前記ドレインエクステンション領域の前記ソース領域側の端は、前記第１ドレイン領域の前記ソース領域側の端と前記第２ドレイン領域の前記ソース領域側の端との間に位置する半導体装置の製造方法
が提供される。
高耐圧、優れた特性を実現できる。
図１Ａ、１Ｂは、第１の実施例による半導体装置の構成と、その主要パラメータの例を示す半導体基板の断面図、図１Ｃは、ゲート電極、チャネルドーズ領域、低濃度ドレイン領域の関係を概略的に示す平面図である。 と、 図２Ａ―２Ｋは、第１の実施例による半導体装置を含む集積回路装置の製造方法の主要工程を示す半導体基板の断面図である。 図３Ａ，３Ｂ，３Ｃは、試作例と比較例の断面図、実験によるそれらの測定データを示すグラフである。 図４Ａは第２の実施例による半導体装置の構成を示す半導体基板の断面図、図４Ｂ−４Ｄは、第２の実施例による半導体装置を含む集積回路装置の製造方法の主要工程を示す半導体基板の断面図である。 図５Ａは第３の実施例による半導体装置の構成を示す半導体基板の断面図、図５Ｂ−５Ｄは、第３の実施例による半導体装置を含む集積回路装置の製造方法の主要工程を示す半導体基板の断面図である。 図６Ａ、６Ｂは、予備実験により作成した半導体装置の構成を示す半導体基板の断面図、およびその特性の実験結果を示すグラフである。
高温、長時間の拡散工程により、ＬＤチャネルドーズ領域を形成する工程は、先端ＣＭＯＳプロセスでの適用は困難である。通常のＣＭＯＳプロセスにおいては、しきい値調整用チャネルドーズ領域は活性領域全体に対して均一なイオン注入によって形成される。
図６Ａは、予備実験により試作した、活性領域全面にチャネルドーズを行なったＮＭＯＳ高耐圧トランジスタの構成を示す断面図である。シリコン基板ＳＵＢに素子分離溝（シャロートレンチ）をエッチングし、酸化シリコン等の絶縁膜を充填して素子分離領域ＳＴＩを形成した。素子分離領域ＳＴＩによって画定された活性領域全体に、ｐ型ウェルＰＷ形成用ｐ型不純物のイオン注入およびｐ型チャネルドーズ領域ＣＨ形成用ｐ型不純物のイオン注入を行なった。低濃度ドレイン領域（ＬＤＤ）のみを露出するレジストマスクを介し、ｎ型不純物のイオン注入を行ない、ｎ型低濃度ドレイン領域ＬＤＤを形成した。
活性領域表面に厚さ７ｎｍ程度のゲート酸化膜を形成し、その上に厚さ１００ｎｍ程度のポリシリコン層を堆積した。ゲート電極形状のレジストマスクをエッチングマスクとし、ポリシリコン膜をエッチングして、低濃度ドレイン領域ＬＤＤとオーバラップするゲート電極Ｇをパターニングした。レジストマスクでドレイン側を覆い、ソース側にｎ型不純物をイオン注入し、ｎ型エクステンション領域ＥＸｎを形成した。酸化膜、窒化膜の絶縁積層を堆積した。絶縁積層上に、ゲート電極ドレイン側部分からドレイン領域上に所定長延在するレジストマスクを形成し、絶縁積層を異方性エッチングし、ソース側のサイドウォールスペーサＳＷおよびドレイン側の絶縁膜ＳＳを残した。シリサイド工程を行なう場合には、絶縁膜ＳＳはシリサイドストッパとして機能する。サイドウォールスペーサＳＷおよびシリサイドストッパＳＳ外側に高濃度ｎ型不純物のイオン注入を行ない、高濃度ソース領域Ｓｎ、高濃度ドレイン領域Ｄｎを形成した。その後、露出したシリコン表面上にシリサイド層ＳＩＬを形成した。
ｐ型チャネルドーズ領域ＣＨとｎ型低濃度ドレイン領域ＬＤＤが重なる領域では、ｎ型不純物がｐ型不純物により相殺されてｎ型不純物の実効不純物濃度が低くなる。この低い実効不純物濃度は、ゲート電極Ｇ下方では空乏層を拡げ、高耐圧を実現するのに有効である。絶縁膜ＳＳは高濃度ドレイン領域Ｄｎをゲート電極Ｇから引き離すのに必要な要素である。絶縁膜ＳＳ下方には、実効不純物濃度が低い領域が残される。IEEE ED EDL 5においてＨＳＵが報告しているゲート横の絶縁膜へのホットエレクトロン注入が生
じやすい構成といえる。
図６Ｂは、試作したＮＭＯＳトランジスタのＩ−Ｖ特性を示す。横軸がドレイン電圧Ｖｄを単位Ｖで示し、縦軸がドレイン電流Ｉｄを単位Ａ／μｍで示す。ソース、ゲート、ドレインに電圧を印加した直後の測定値を中空円○で示し、直ちに生じた特性変化後の測定値を中空三角△で示す。参考までにＩ−Ｖ特性の例を破線で示す。電圧印加後まもなく、１０％以上もの特性劣化が生じていることが判る。この劣化を初期劣化と呼ぶ。初期劣化とは、ドレインに高電圧を印加した瞬間にオン抵抗が増大し、特性が劣化することである。
ゲート電極外側の低不純物濃度領域でホットキャリアが発生し、ゲート電極横の絶縁膜に界面準位が発生し、ドレイン側寄生抵抗が増大し、初期劣化が生じたと考えられる。ホットキャリアが発生するとゲート横の絶縁膜に界面準位を形成し、フリーなキャリアをトラップしたり、電荷を蓄積したりする。これらの影響により、オン抵抗が増大し、オン電流が低下すると考えられる。
本発明者は、初期劣化を抑制するためには、ゲート電極外側の基板表面近傍の低不純物濃度領域をなくすべきと考えた。ｎ型不純物とｐ型不純物が相殺して、ｎ型不純物の実効不純物濃度が低下することを防止する１つの方法は、チャネルドーズのｐ型不純物（なお、ＰＭＯＳの場合はｎ型不純物）を排除することである。
図１Ａは、第１実施例によるＮＭＯＳトランジスタの構成を概略的に示す半導体基板の断面図である。シリコン基板ＳＵＢに活性領域を画定するシャロートレンチアイソレーション型の素子分離領域ＳＴＩが形成され、活性領域内にｐ型不純物をドープしたｐ型ウェルＰＷが形成されている。活性領域上にゲート電極Ｇが形成される。ゲート電極Ｇのドレイン側端部よりもソース側のみに、ｐ型不純物を浅くドープしたチャネルドーズ領域ＣＨが形成されている。ドレイン側からゲート電極とオーバラップするように、ｎ型不純物をドープした第１ｎ型ドレイン領域ＬＤＤが形成されている。活性領域表面に厚さ約７ｎｍ程度の酸化シリコン膜が形成され、その上に厚さ約１００ｎｍのポリシリコン膜が堆積され、ゲート電極形状のレジストマスクを用いたエッチングにより、ポリシリコン膜のゲート電極Ｇがパターニングされている。チャネルドーズ領域ＣＨは、ゲート電極Ｇのドレイン側端部ＧＥよりソース側に端部ＣＨＥを有している。
ゲート電極Ｇのドレイン側端部ＧＥより外側にはチャネルドーズ領域ＣＨは存在しない。ゲート電極Ｇのソース側側壁にサイドウォールＳＷが形成され、ゲート電極Ｇのドレイン側部分から第１ｎ型ドレイン領域ＬＤＤ上に延在する絶縁膜ＳＳが形成されている。サイドウォールＳＷ，絶縁膜ＳＳより外側にｎ型ソース領域Ｓｎ，第２ｎ型ドレイン領域Ｄｎが形成されている。第２ｎ型ドレイン領域Ｄｎの不純物濃度は、第１ｎ型ドレイン領域ＬＤＤの不純物濃度よりも高い。露出したシリコン表面にはシリサイド層ＳＩＬが形成されている。
第１ドレイン領域ＬＤＤの表面近傍には、チャネルドーズ領域ＣＨとオーバラップして実効不純物濃度が低下した領域１、絶縁膜ＳＳ外側には第２ドレイン領域の一部である領域３、領域１と領域３の間にある領域２が形成される。例えば、領域１のｎ型不純物濃度は、５Ｅ１６〜１Ｅ１７ｃｍ−３、領域２のｎ型不純物濃度は、２Ｅ１７〜５Ｅ１８ｃｍ−３、領域３のｎ型不純物濃度は１Ｅ１９〜１Ｅ２０ｃｍ−３である。本発明者の考察により、初期劣化を抑制するためには、領域２の不純物濃度が２Ｅ１７ｃｍ−３以上であることが好ましいことが判った。尚、例えば１Ｅ１３は１×１０１３を意味する。
図１Ｃに示すように、平面配置としては、ｐ型ウェルＰＷで形成された活性領域を横断するようにゲート電極Ｇが形成される。図中左側のソース領域からゲート電極Ｇ下方に入り込むようにチャネルドーズ領域ＣＨが形成され、図中右側のドレイン側からゲート電極下方に所定距離（オーバラップ長）入り込んで第１ドレイン領域ＬＤＤが形成されている。チャネルドーズ領域ＣＨと第１ドレイン領域ＬＤＤは、ゲート電極下方でオーバラップし、ｎ型不純物とｐ型不純物との相殺により実効不純物濃度が低下したオーバラップ領域を形成する。
図１Ａに戻り、厚さ約１０ｎｍの酸化シリコン膜、厚さ約３０ｎｍの窒化シリコン膜の絶縁積層により、ゲート電極Ｇのソース側側壁上にサイドウォールＳＷ、ゲート電極Ｇのドレインよりの部分からドレイン側側壁を覆いドレイン領域に所定長、例えば約１００ｎｍ〜３００ｎｍ、延在する絶縁膜ＳＳが形成されている。サイドウォールＳＷより外側に、ｎ型不純物をドープしたｎ型ソース領域Ｓｎが形成され、絶縁膜ＳＳより外側にｎ型不純物をドープした第２ｎ型ドレイン領域Ｄｎが形成されている。露出しているシリコン表面にはシリサイド層ＳＩＬが形成されている。図２Ａ〜２Ｋは、図１Ａに示すＮＭＯＳトランジスタと、図１ＡのＮＭＯＳトランジスタよりも低い電圧で動作する、例えば回路コア部に形成されるコアトランジスタ、図１ＡのＮＭＯＳトランジスタよりも低い電圧で動作し、コアトランジスタよりも高い電圧で動作する、例えば入出力回路に形成される入出力トランジスタとを含む半導体集積回路装置の製造プロセスを概略的に示す半導体基板の断面図である。なお、コアトランジスタや入出力トランジスタにはＮＭＯＳだけでなくＰＭＯＳも含まれるがここでは、ＮＭＯＳトランジスタを例にとって説明する。ＰＭＯＳトランジスタの場合は、不純物の導電型を反転する。図中、左側にＮＭＯＳコアトランジスタ、右側に図１Ａに示すＮＭＯＳトランジスタ（以下、第１トランジスタとする）、中間にＮＭＯＳ入出力トランジスタを示す。
図２Ａに示すように、シリコン基板１１表面に深さ約２５０ｎｍ〜４００ｎｍの溝をエッチングし、酸化シリコン膜等の絶縁膜を充填し、不要部を化学機械研磨（ＣＭＰ）等で除去してＳＴＩ型素子分離領域１２を形成する。
図２Ｂに示すように、ｐ型不純物をイオン注入して、ｐ型ウェル１３を形成する。例えばＢを加速エネルギ１００ｋｅＶ〜２００ｋｅＶ、ドーズ量２ｘ１０１３〜５ｘ１０１３ｃｍ−２でイオン注入する。なお、１０１３を１０Ｅ１３のように表記することがある。
図２Ｃに示すように、コアトランジスタ用活性領域全体、第１トランジスタ用活性領域の一部を覆い、入出力トランジスタ用活性領域および第１トランジスタ用活性領域の選択された区画を開口するレジストマスク１４を形成し、ｐ型不純物、例えばＢを加速エネルギ３０ｋｅＶ〜４０ｋｅＶ、ドーズ量３Ｅ１２ｃｍ−２〜６Ｅ１２ｃｍ−２でイオン注入し、チャネルドーズ領域１５を形成する。その後、レジストマスク１４は除去する。
第１トランジスタ領域において、選択的イオン注入のためにレジストマスクを用いるが、上記のようにコアトランジスタを覆うレジストマスクやＣＭＯＳ回路の場合はＰＭＯＳトランジスタを覆うレジストマスクを用いる場合、マスク数は増加しない。
図２Ｄに示すように、入出力トランジスタ、第１トランジスタをレジストマスク１６で覆い、コアトランジスタ領域にチャネルドーズのイオン注入を行なう。例えば、ｐ型不純物Ｂを加速エネルギ１５ｋｅＶ〜２５ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−２〜３Ｅ１３ｃｍ−２でイオン注入し、チャネルドーズ領域１７を形成する。その後、レジストマスク１６は除去する。
図２Ｅに示すように、第１トランジスタの第１ドレイン（ＬＤＤ）領域とすべき領域に開口を有するレジストマスク１８を形成し、ｎ型不純物、例えばＰを加速エネルギ５０ｋｅＶ〜２００ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−２〜３Ｅ１３ｃｍ−２でイオン注入し、ＬＤＤ領域１９を形成する。その後、レジストマスク１８を除去する。例えば１０００℃、１０ｓｅｃのアニールを行い、それまでにイオン注入した不純物を活性化する。
図２Ｆに示すように、活性領域表面を熱酸化して厚さ約７ｎｍの酸化シリコン膜を形成する。コアトランジスタ領域の酸化シリコン膜をエッチングで除去し、薄い酸化シリコン膜、例えば厚さ１．２ｎｍ〜２．０ｎｍの酸化シリコン膜を形成する。このようにして形成した酸化シリコン膜を用いて、ゲート絶縁膜２１を形成する。酸化シリコン膜上に、例えば厚さ１００ｎｍのポリシリコン膜を堆積する。ポリシリコン膜上にゲート電極形状のレジストマスクを形成し、ポリシリコン膜をエッチングして、ゲート電極２２をパターニングする。
第１トランジスタのチャネルドーズ領域１５のドレイン側端部は、ゲート電極で覆われるようにする。位置合わせ誤差を考慮すると、ゲート電極のドレイン側端部がチャネルドーズ領域のドレイン側端部より位置合わせ誤差以上外側になるようにパターニングする。より積極的に、チャネルドーズ領域１５の端部とゲート電極のドレイン側端部を離してもよい。
図２Ｇに示すように、コアトランジスタ全域および第１トランジスタのドレイン領域を覆うレジストマスク２３を形成し、第１トランジスタのソース側および入出力トランジスタのソース側およびドレイン側にｎ型不純物Ｐを、チャネルドーズ領域１５より浅いピーク位置が生じる条件で、ＰのドーズがＢのドーズより大きく、重なって注入された部分がｎ型になる条件でイオン注入し、ｎ型エクステンション領域２４，２５を形成する。例えばＰを加速エネルギ３０ｋｅＶ、ドーズ量３Ｅ１３ｃｍ−２でイオン注入する。ここで、第１トランジスタのドレイン側を覆うマスクは、コアトランジスタを覆うマスクと共用するので、マスク数は増加しない。
図２Ｈに示すように、入出力トランジスタおよび第１トランジスタを覆うレジストマスク２６を形成し、コアトランジスタにｐ型不純物を斜めイオン注入してｐ型ポケット領域２７を、ｎ型不純物をほぼ垂直にイオン注入してｎ型エクステンション領域２８を形成する。例えばｐ型不純物としてＢを加速エネルギ５ｋｅＶ〜１０ｋｅＶ、ドーズ量１Ｅ１３−２〜５Ｅ１３−２、注入角度２５度〜４５度で斜めイオン注入し、ｎ型不純物としてＰを加速エネルギ１ｋｅＶ〜５ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２〜５Ｅ１５ｃｍ−２、注入角度０度〜７度でイオン注入する。なお、他のイオン注入は全てほぼ垂直（０度〜７度）に行なう。その後レジストマスク２６は除去する。ポケット領域２７は、チャネルドーズ領域１７と同一導電型であるので、以下図示は省略する。
図２Ｉに示すように、基板全面上に厚さ約１０ｎｍの酸化シリコン膜、厚さ約３０ｎｍの窒化シリコン膜を堆積して絶縁積層を形成する。絶縁積層上に、第１トランジスタのゲート電極ドレイン側領域からドレイン領域に所定長、例えば約２００ｎｍ延在するレジストマスク３２を形成し、絶縁積層を異方性エッチングする。第１トランジスタのゲート電極ドレイン側にはドレイン領域を約２００ｎｍ覆う絶縁膜の絶縁膜３３が形成される。その他のゲート電極側壁にはサイドウォール３１が形成される。
図２Ｊに示すように、ｎ型ソース／ドレイン領域形成のため、ｎ型不純物、例えばＰを加速エネルギ１０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２でイオン注入し、ソース／ドレイン領域３４，オフセットドレイン領域３５を形成する。その後、レジストマスク３２を除去する。１０００℃、１ｓｅｃのアニールを行い、イオン注入した不純物を活性化する。
図２Ｋに示すように、露出したシリコン表面上を覆って基板全面上にコバルト膜又はニッケル膜を堆積し、シリサイド反応を生じさせ、シリサイド膜３６を形成する。未反応金属膜はウォッシュアウトする。なお、上記の説明における数値は例示であって、制限的なものではない。
図１Ｂは、このようにして形成される第１ＮＭＯＳトランジスタの構造パラメータを示す概略断面図である。素子分離領域のＳＴＩ深さは２５０ｎｍ〜４００ｎｍ、ＬＤＤ深さは２００ｎｍ〜３００ｎｍ、ＬＤＤ領域とゲート電極のオーバラップ長Ｌｏｖは１００ｎｍ〜３００ｎｍ、チャネル不純物が分布するチャネルドーズ領域の深さは２０ｎｍ〜５０ｎｍである。チャネルドーズ領域のドレイン側端部がゲート電極のドレイン側端部から後退するオフセット長ＣＨｏｆｓは例えば０ｎｍ〜４０ｎｍ（両者を合わせようとする場合）であるが、より大きく離してもよい。エクステンション深さは４０ｎｍ〜７０ｎｍ、ゲート電極のポリシリコン高さは８０ｎｍ〜１２０ｎｍ、ポリシリコン長さは４００ｎｍ〜６００ｎｍ、ドレイン領域がゲート電極からオフセットするオフセット長Ｌｏｆｓは１００ｎｍ〜３００ｎｍ、絶縁膜がゲート電極上に延在する長さは１０ｎｍ〜１００ｎｍである。ゲート電極下方でＬＤＤ領域とチャネルドーズ領域が重なり、実効不純物濃度が低下した領域１を形成する。ゲート電極ドレイン側外側にオフセット長Ｌｏｆｓ離れて領域３が形成される。領域１と領域３との間には、不純物濃度が両者の中間である、長さＬｏｆｓ＋ＣＨｏｆｓの領域２が形成される。
図３Ａは、第１実施例に従って試作したサンプルの構成を概略的に示す断面図である。ゲート長は４４０ｎｍである。チャネルドーズ領域ＣＨをゲート電極のドレイン側端部ＧＥから１２０ｎｍオフセットさせた（ＣＨｏｆｓ＝１２０ｎｍ）。ゲート電極ドレイン側下方から領域３まで領域２が１２０ｎｍ＋２００ｎｍ＝３２０ｎｍ形成された。
図３Ｂは、比較のため活性領域全体にチャネルドーズを行った比較例の構成を示す断面図である。領域２は存在せず、領域３よりソース側のＬＤＤ領域全体が領域１となる。
図３Ｃは、試作例と比較例の特性をまとめて示すグラフである。横軸がドレインストレスバイアスを単位Ｖで示し、縦軸がオン抵抗（Ｖｄ／Ｉｄ）の劣化率を単位％で示す。ゲート電圧は３．３Ｖであった。ドレインストレスバイアスが約５Ｖ以上で初期劣化が生じている。劣化率が低いほど優れた特性となる。試作例の測定値を中空の円○で示し、比較例の測定値を中空の四角□で示す。全体的に試作例の劣化率は比較例の劣化率より明らかに低い。例えばドレインストレスバイアス６．６Ｖで、比較例の劣化率が１１％強であるのに対し、試作例の劣化率は８％弱であり、大幅な劣化抑制が実現できている。
第１実施例では、チャネルドーズ領域をドレイン側ではゲート電極外側に形成しないことで、ゲート電極外側では不純物の相殺を避けたが、不純物濃度を追加することもできる。第２実施例では、エクステンション領域をドレイン側にも形成することで、ゲート電極ドレイン側外側の不純物濃度を増加させる。
図４Ａは、第２実施例による半導体装置の構成を示す。主に、第１実施例と異なる点を説明する。ゲート電極Ｇをパターニングした後、ゲート電極Ｇをマスクとし、ソース側およびドレイン側に、ｎ型不純物をイオン注入して、ソース側およびドレイン側にエクステンション領域ＥＸｎを形成する。その他の点は、第１の実施例と同様である。
図４Ｂ〜４Ｄは、第２の実施例による半導体装置を含む集積回路装置の製造方法を示す半導体基板の断面図である。まず、第１の実施例同様、図２Ａ〜２Ｆに示す工程を行う。コアトランジスタ、入出力トランジスタ、第１トランジスタのゲート電極が形成される。
図４Ｂに示すように、コアトランジスタをレジストマスク２３ｘで覆い、ｎ型不純物、例えばＰを加速エネルギ３０ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−２でイオン注入し、入出力トランジスタのソース側およびドレイン側にエクステンション領域２４を形成すると共に、第１トランジスタのソース側およびドレイン側にもエクステンション領域２５を形成する。図２Ｇの工程に対応する工程であり、レジストマスク２３ｘが第１トランジスタ上に形成されない点が異なる。
図４Ｃに示すように、入出力トランジスタ、第１トランジスタをレジストマスク２６で覆い、コアトランジスタにポケット領域、エクステンション領域形成用のイオン注入を行なう。図２Ｈと同様の工程である。その後、図２Ｉ，２Ｊ同様の工程を行う。アニールを行なって、イオン注入した不純物を活性化する。
図４Ｄに示すように、露出したシリコン表面にシリサイド層３６を形成する。図２Ｋと同様の工程である。
第２の実施例によれば、ドレイン側のゲート電極外側にエクステンション領域が形成されるので、不純物濃度は増加する。ゲート電極外側でのホットエレクトロンは抑制される。
第１、第２の実施例においては、ドレイン側のゲート電極外側ではチャネルドーズを行なわないことで不純物濃度の相殺による実効不純物濃度の低下を避けた。第１トランジスタのチャネルドーズを活性領域全体に行なうことも可能である。
図５Ａは、第３実施例による半導体装置の構成を示す断面図である。主に、第２実施例と異なる点を説明する。チャネルドーズ領域ＣＨは、活性領域全体に形成されている。チャネルドーズ領域ＣＨと一部重なるように第１ドレイン領域ＬＤＤ，エクステンション領域ＥＸｎ、第２ソース／ドレイン領域ＳＤｎが形成されている。チャネルドーズ領域ＣＨと第１ドレイン領域ＬＤＤの重なる領域では、前述の実施例同様、不純物の補償により不純物濃度が低下する。チャネルドーズ領域ＣＨと、第１ドレイン領域ＬＤＤおよびエクステンション領域ＥＸｎが重なる領域では、第２実施例より不純物濃度は低くなる。エクステンション領域形成用の不純物濃度は、通常、チャネルドーズの不純物濃度より高いので、図５Ａにおけるゲート電極Ｇ外側、絶縁膜ＳＳ下方の領域２の不純物濃度は第１実施例の図１Ａの領域２の不純物濃度より高くなる。
本発明者の考察に寄れば、ホットエレクトロンによる初期劣化を抑制するためにはゲート電極外側の表面近傍（表面から深さ３０ｎｍ以内）の不純物濃度が２Ｅ１７ｃｍ −３ 以上あることが望ましいと判った。このため、エクステンション形成用のイオン注入は、不純物がＰの場合、加速エネルギ３０ｋｅＶ以下、例えば２０ｋｅＶ程度以下で行なうことが望ましい。
図５Ｂ〜図５Ｄは、第３実施例による半導体装置を含む集積回路装置の製造方法を示す半導体基板の断面図である。まず、第１の実施例同様、図２Ａ、図２Ｂに示す工程を行う。
図５Ｂに示すように、コアトランジスタをレジストマスク１４ｘで覆い、入出力トランジスタおよび第１トランジスタの全領域にチャネルドーズのイオン注入を行ない、ｐ型チャネルドーズ領域１５を形成する。第１トランジスタにも全領域にチャネルドーズ領域が形成される点が、第１実施例、第２実施例と異なる。図２Ｃの工程に対応する工程である。続いて第１実施例の図２Ｄ〜図２Ｆ同様の工程を行う。
図５Ｃに示すように、コアトランジスタをレジストマスク２３ｘで覆い、ｎ型不純物、例えばＰを加速エネルギ３０ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−２でイオン注入し、入出力トランジスタのソース側およびドレイン側にエクステンション領域２４を形成すると共に、第１トランジスタのソース側およびドレイン側にもエクステンション領域２５を形成する。第２実施例の図４Ｂの工程に相当する工程である。その後、図２Ｈ〜図２Ｋ同様の工程を行う。
図５Ｄに示すように、シリコン表面上にシリサイド領域３６を形成して半導体集積回路装置を作成する。
このように、先端ＣＭＯＳトランジスタと集積可能な形でオン抵抗と耐圧の特性を有するトランジスタを形成できる。第１トランジスタのドレイン側ゲート電極外側の不純物濃度を２Ｅ１７ｃｍ −３ 以上確保することにより、ホットエレクトロン発生を抑制し、初期劣化を抑制することができ、低オン抵抗により高ＲＦ出力を実現できる。
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されず、種々の変更、置換、組み合わせ、改良等が可能である。
ＳＵＢ シリコン基板、
ＳＴＩ 素子分離領域、
ＰＷ ｐ型ウェル、
ＣＨ チャネルドーズ領域、
ＣＨＥ チャネルドーズ領域のドレイン側端部、
ＬＤＤ 低濃度（第１）ドレイン領域、
Ｇ ゲート電極、
ＧＥ ゲート電極Ｇのドレイン側端部、
Ｓｎ 高濃度ソース領域、
Ｄｎ 高濃度（第２）ドレイン領域、
ＥＸｎ エクステンション領域、
ＳＷ サイドウォール、
ＳＳ 絶縁膜、
ＳＩＬ シリサイド層、
１ 低濃度領域、
２ 中濃度領域、
３ 高濃度領域、
１１ シリコン基板、
１２ 素子分離領域、
１３ ｐ型ウェル、
１４、１６ レジストマスク、
１５、１７ チャネルドーズ領域、
１８，２３ レジストマスク、
１９ ＬＤＤ領域、
２１ ゲート絶縁膜、
２２ ポリシリコンゲート電極、
２４，２５ エクステンション領域、
３１ サイドウォール、
３２ レジストマスク、
３３ 絶縁膜、
３４ 高濃度ソース／ドレイン領域、
３５ 高濃度ドレイン領域、
３６ シリサイド膜。

Claims (8)

  1. 半導体基板と、
    前記半導体基板に形成され、第１活性領域を画定する素子分離領域と、
    前記第１活性領域に形成された第１導電型の第１ウェルと、
    前記第１ウェル上に形成された第１ゲート電極と、
    前記第１ウェル内において、平面配置上、前記第１ゲート電極の一方の端から前記第１ゲート電極下方に入り込んで形成され、前記第１導電型と逆の第２導電型の第１不純物濃度を有する第１ドレイン領域と、
    前記第１ウェル内において、平面配置上、前記第１ゲート電極の他方の端から前記第１ゲート電極下方に入り込み、前記第１ゲート電極下方で前記第１ドレイン領域の一部とオーバラップするオーバラップ領域を形成し、前記第１導電型の第２不純物濃度を有する第１チャネル領域と、
    前記第１ウェル内において、平面配置上、前記第１ゲート電極の前記他方の端に形成され、前記第２導電型を有するソース領域と、
    前記第１ウェル内において、平面配置上、前記第１ゲート電極の前記一方の端に、前記第１ゲート電極から離して形成され、前記第１不純物濃度より高い第３不純物濃度を有する前記第２導電型の第２ドレイン領域と、
    前記第1ドレイン領域内に形成され、平面配置上、前記第1ドレイン領域の前記ソース領域側の端と前記第２ドレイン領域の前記ソース領域側の端との間に端を有し、前記第２導電型の第４不純物濃度を有するドレインエクステンション領域と、
    を有し、前記第１ドレイン領域のうち、前記第１ゲート電極の前記一方の端部と前記第２ドレイン領域との間の中間領域の第２導電型実効不純物濃度は、前記オーバラップ領域の第２導電型実効不純物濃度より高い半導体装置。
  2. 前記中間領域の深さ３０ｎｍ以下の前記第２導電型実効不純物濃度は、２×１０１７ｃｍ−３〜５×１０１８ｃｍ−３の範囲内である請求項１記載の半導体装置。
  3. 前記第１チャネル領域が、前記ソース領域から前記第１ゲート電極下方に延在し、前記第１ゲート電極の前記一方の端を越えることなく終端している請求項１または２記載の半導体装置。
  4. 前記第１チャネル領域の終端位置が、前記第１ゲート電極の前記一方の端から後退している請求項３記載の半導体装置。
  5. 前記素子分離領域が、前記半導体基板にさらに第２活性領域、第３活性領域を画定し、
    前記第２活性領域に形成された入出力トランジスタと、前記第３活性領域に形成されたコアトランジスタをさらに有し、
    前記入出力トランジスタは、前記第２活性領域全面に、前記第１チャネル領域と同一工程で形成された第２チャネル領域を有する請求項１〜４のいずれか１項記載の半導体装置。
  6. 半導体基板に、第１活性領域、第２活性領域、第３活性領域を画定する素子分離領域を形成する工程と、
    前記第１活性領域、前記第２活性領域、前記第３活性領域に第１導電型の第１不純物をイオン注入し、ウェルを形成する工程と、
    前記第３活性領域および前記第１活性領域の一部をマスクし、前記第１活性領域、前記第２活性領域に第１導電型の第２不純物をイオン注入し、チャネル領域を形成する工程と、
    前記第１活性領域の前記チャネル領域と一部がオーバラップするように前記第１導電型と逆の第２導電型の第３不純物を前記第１活性領域にイオン注入し、第１ドレイン領域を形成する工程と、
    前記第２活性領域、前記第３活性領域上に第２ゲート電極、第３ゲート電極を形成すると共に、前記第１活性領域上に、前記第１ドレイン領域の一部と重なり、前記チャネル領域の一端を覆う第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして、前記第１ドレイン領域中に前記第２導電型の第５不純物をイオン注入してドレインエクステンション領域を形成する工程と、
    前記第２活性領域、前記第３活性領域の前記第２ゲート電極、前記第３ゲート電極の側壁上に第１絶縁性サイドウォールを形成すると共に、前記第１活性領域の前記第１ゲート電極のソース側側壁上に第２絶縁性サイドウォールを形成し、前記第１ゲート電極のドレイン側部分から前記第１ドレイン領域上に延在する絶縁膜を形成する工程と、
    前記第１活性領域、前記第２活性領域、前記第３活性領域に前記第２導電型の第４不純物をイオン注入し、第２ドレイン領域およびソース領域を形成する工程と、
    を含み、
    前記ドレインエクステンション領域の前記ソース領域側の端は、前記第１ドレイン領域の前記ソース領域側の端と前記第２ドレイン領域の前記ソース領域側の端との間に位置する半導体装置の製造方法。
  7. 前記ドレインエクステンション領域を形成する工程は、前記第１活性領域の前記ソース領域側に前記第５不純物をイオン注入し、エクステンション領域を形成する工程を含む請求項６記載の半導体装置の製造方法。
  8. 半導体基板に第１導電型の活性領域を形成する工程と、
    前記活性領域の一部に前記第１導電型のチャネル領域を形成する工程と、
    前記チャネル領域と一部重なるように、前記第１導電型とは逆導電型である第２導電型の第１ドレイン領域を形成する工程と、
    前記チャネル領域と前記第１ドレイン領域とが重なる部分を覆うようにゲート電極を形成する工程と、
    前記ゲート電極を形成した後、前記ゲート電極をマスクとして前記第２導電型の第２不純物を前記活性領域に注入して、前記第２導電型のドレインエクステンション領域を形成する工程と、
    前記ゲート電極の側壁および前記第１ドレイン領域、ドレインエクステンション領域の一部を覆う絶縁膜を形成する工程と、
    前記ゲート電極および前記絶縁膜をマスクとして、前記第２導電型の第１不純物を、前記ゲート電極を挟んで前記第１ドレイン領域とは反対側に位置する前記活性領域及び前記第１ドレイン領域に注入して、それぞれソース領域及び第２ドレイン領域を形成する工程と、
    を有し、
    前記ドレインエクステンション領域の前記ソース領域側の端は、前記第１ドレイン領域の前記ソース領域側の端と、前記第２ドレイン領域の前記ソース領域側の端との間に位置することを特徴とする半導体装置の製造方法。
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