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JP5433506B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に関し、特に１つのパッケージに複数のメモリチップと１つのメモリコントロールチップを搭載したＭＣＰ（マルチチップパッケージ）タイプの半導体メモリ装置に関する。
従来技術
携帯電話などのモバイル機器の分野では静止画、動画、音楽の保存および再生やゲーム機能の搭載など高機能化が進み、大容量のデータを高速に処理することが強く求められている。これに伴って、半導体メモリにおいては小型化を図りつつ記憶容量を増大させることが必要となる。かかる要求を実現するパッケージ技術として１つのパッケージに複数のメモリチップを搭載するＭＣＰが知られている。特に２つ以上のチップを積層搭載するスタックＭＣＰはパッケージサイズの小型化に有効である。
特許文献１および特許文献２には、基板上に積層された複数のメモリチップと、該メモリチップの側方に配置されたメモリコントロールチップとを含むＭＣＰ型半導体メモリ装置が示されている。
特開２００６−３５１６６４号公報 特開２００１−２１７３８３号公報
半導体メモリ装置の分野においては、記憶容量の増大の要求に加えてパッケージの小型化・薄型化の要求が強い。パッケージの平面方向における小型化を考慮した場合、複数のメモリチップを積層し、その上に更にメモリコントロールチップを積層する構成が考えられる。しかしながら、この場合、パッケージの薄型化の要求に対応することが困難となる。従って、特許文献１の図８や特許文献２の図１５において示されるように、積層されたメモリチップとメモリコントロールチップとを並べて搭載する構成をとらざるを得ない。しかしながら、このような構成をとると、パッケージの平面方向におけるサイズの増大を招き、小型化の要求に対応することが困難となる。
本発明は上記した点に鑑みてなされたものであり、積層された複数のメモリチップからなる積層メモリチップとメモリコントロールチップとを基板上に並置した構成のＭＣＰ型半導体メモリ装置において、パッケージサイズの更なる小面積化を実現することを目的とする。
本発明に係る半導体メモリ装置は、積層された複数のメモリチップからなる積層メモリチップと、前記積層メモリチップを搭載するダイパッドと、前記ダイパッドが搭載されるとともに、前記積層メモリチップと電気的に接続される端子を有する基板と、前記基板上に前記積層メモリチップに隣接して搭載されたメモリコントロールチップと、を含む半導体メモリ装置であって、前記積層メモリチップは、上方のメモリチップが直下のメモリチップに対して前記メモリコントロールチップの搭載位置に向けてずらした状態で積層されて構成され、前記積層メモリチップの前記メモリコントロールチップに向けて迫り出した部分と前記基板との間の空間に前記メモリコントロールチップの少なくとも一部が侵入しており、前記メモリコンロールチップは、前記ダイパッドに設けられた第１の開口部内に、前記メモリコントロールチップの搭載面の高さ位置が、前記積層メモリチップの搭載面の高さ位置よりも低くなるように配置され、前記端子は前記ダイパッドに設けられた第２の開口部内に配置されて前記メモリチップとボンディングワイヤを用いて接続されていることを特徴とする。
本発明に係る半導体メモリ装置によれば、積層された複数のメモリチップからなる積層メモリチップとメモリコントロールチップとを基板上に並置した構成のＭＣＰ型半導体メモリ装置において、パッケージサイズの更なる小面積化を実現することが可能となる。
（ａ）は本発明の実施例に係る半導体メモリ装置のパッケージ構成を示す平面図、（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。 本発明の実施例に係る半導体メモリ装置の構成を示すブロック図である。 本発明の実施例に係る半導体メモリ装置の製造方法を示すフロー図である。 本発明の実施例に係る半導体メモリ装置の動作を示すフロー図である。 本発明の実施例に係る半導体メモリ装置の信号およびデータの流れを示すブロック図である。
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
図１（ａ）は本発明の実施例に係る半導体メモリ装置１のパッケージ構成を示す平面図、図１（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。配線基板４００は、例えばガラスエポキシ樹脂やセラミックス等の絶縁材料からなり、チップ搭載表面には、導体配線が形成されている。配線基板４００のチップ搭載表面には、その長辺に沿って複数のリード電極４１０が形成され、各リード電極４１０に対応して複数のボンディングパッド４１２がリード電極４１０に近接して設けられている。ボンディングパッド４１２の各々は、対応するリード電極４１０とボンディングワイヤ４１４を介して電気的に接続されている。
メモリチップ１０１〜１０４は、回路構成、チップ構造、外形寸法において互いに同一である。メモリチップ１０１〜１０４の外形は長方形（矩形形状）であり、その短辺のうちの一方に沿って複数のボンディングパッド１１０が設けられている。メモリコントロールチップ２００に対向する辺（メモリコントロールチップ２００の搭載位置に隣接する辺）の側にはボンディングパッドは設けられていない。
メモリチップ１０１〜１０４は、その厚み方向にこれらを積み重ねた状態で配線基板４００上に搭載される。積層されたメモリチップ１０１〜１０４の集合体を積層メモリチップ１００と呼ぶこととする。第１のメモリチップ１０１は、所定の厚さを有するダイパッド４３０を介して配線基板４００のチップ搭載表面に接合される。第２のメモリチップ１０２は、第１のメモリチップ１０１上に接合材を介して接合される。第３のメモリチップ１０３は、第２のメモリチップ１０２上に接合材を介して接合される。第４のメモリチップ１０４は、第３のメモリチップ１０３上に接合材を介して接合される。上方のメモリチップは、直下のメモリチップに対して長辺を揃えてメモリコントロールチップ２００の搭載位置に向かう方向にずらした状態で積層される。換言すれば、上方のメモリチップは、直下のメモリチップのボンディングパッド１１０が露出するようにメモリチップの長辺に沿ってずらした状態で積層される。従って、直下のメモリチップのボンディングパッド１１０が右手側にある場合、上方のメモリチップは直下のメモリチップに対して左方向にスライドさせた位置に搭載される。このとき、上方のメモリチップのボンディングパッド１１０も右手側となるように搭載され、上方のメモリチップのボンディングパッドと直下のメモリチップの対応するボンディングパッドが近接して配置される。上方のメモリチップのボンディングパッドは、直下のメモリチップの対応するボンディングパッドとボンディングワイヤ４１６を介して接続される。最下層のメモリチップ１０１のボンディングパッドは、対応する配線基板４００上のボンディングパッド４２０とボンディングワイヤ４１８を介して接続される。ダイパッド４３０には、開口部４３０ａが設けられており、開口部４３０ａにおいて配線基板４００上のボンディングパッド４２０が露出している。
メモリコントロールチップ２００は、配線基板４００上に積層メモリチップ１００に隣接して搭載される。メモリコントロールチップ２００は、例えば各辺がメモリチップ１０１〜１０４の短辺よりも短い辺を有する矩形形状をなしている。メモリコントロールチップ２００のチップ搭載表面には積層メモリチップ１００の搭載位置と隣接する辺を除く３辺に沿ってボンディングパッド２３０が設けられている。すなわち、メモリチップ１０１〜１０４とメモリコントロールチップ２００の互いに隣接する辺の近傍には、ボンディングパッドは設けられていない。ダイパッド４３０には、開口部４３０ｂが設けられており、メモリコントロールチップ２００は、配線基板４００の開口部４３０ｂにおいて露出した部分に接着剤等の接合材を用いて直接接合されている。すなわち、メモリコントロールチップ２００の搭載面（下面）の高さ位置は、ダイパッド４３０上に搭載される積層メモリチップ１００の搭載面（下面）の高さ位置よりも低くなっている。
積層メモリチップ１００は、メモリコントロールチップ２００の搭載位置の方向に迫り出すように積層されており、かかる積層メモリチップ１００の迫り出し部分と配線基板４００との間には空間４４０が形成されている。メモリコントロールチップ２００は、ボンディングパッドが形成されていない積層メモリチップと対向する辺を含む一部が空間４４０内に侵入している。すなわち、積層メモリチップ１００の迫り出し部分とメモリコントロールチップ２００は、平面視において部分的にオーバラップしている。本実施例では、最上層の第４のメモリチップ１０４と、１つ下層の第３のメモリチップ１０３が、メモリコントロールチップ２００とオーバラップしている。
メモリコントロールチップ２００のボンディングパッド２３０は配線基板２００上のボンディングパッド４２２とボンディングワイヤ４２４を介して電気的に接続されている。メモリコントロールチップ２００の空間４４０内に侵入している部分に設けられているボンディングパッドに接続されたボンディングワイヤは、空間４４０内においてメモリチップと非接触となるように空間４４０の高さが調整される。具体的には、メモリコントロールチップ２００と部分的にオーバラップしているメモリチップ１０３の下面の高さ位置は、ボンディングワイヤ４２４のループ頂部の高さ位置よりも十分に高くなるように、ダイパッド４３０および各チップの厚さやボンディングワイヤ４２４のループ高さが調整される。
メモリチップ１０１〜１０４とメモリコントロールチップ２００は、ボンディングワイヤおよび配線基板２００に設けられた導体配線を介して電気的に接続され、これにより、後述する共通バス３０１および専用バス３０２ａ〜３０２ｄが形成される。メモリコントロールチップ２００と外部機器との間の制御信号およびデータの送受信は、リード電極４１０を介して行われる。メモリチップ１０１〜１０４、メモリコントロールチップ２００およびボンディングワイヤ４１４、４１６、４１８、４２４は、封止樹脂５００の内部に埋設される。
かかる半導体メモリ装置１のパッケージ構成によれば、パッケージの厚さを抑えつつ、パッケージサイズの縮小を図ることが可能となる。つまり、単に、積層メモリチップの上に更にメモリコントロールチップを積層する構成では、パッケージの厚さが厚くなりすぎて薄型化の要求を満たすことが困難となる。一方、積層メモリチップとメモリコントロールチップを単に並置するのみでは、パッケージサイズの更なる縮小化の要求に十分に対応できない場合もある。本実施例に係る半導体メモリ装置１においては、積層メモリチップ１００とメモリコントロールチップ２００を基板上に並置する構成をとることにより、パッケージの厚さを抑えている。また、メモリコントロールチップとメモリチップの互いに隣接する辺の側にはボンディングパッドを設けないこととしたので、両チップを近接させて搭載することが可能となり、その結果、パッケージサイズを縮小することが可能となる。
更に、各メモリチップをメモリコントロールチップ２００の搭載位置に向けてずらして積層するとともに積層メモリチップ１００をダイパッド４３０を介して搭載したので、積層メモリチップ１００の迫り出し部分の下方の空間４４０の高さが高くなり、ボンディングワイヤ４２４のループ高さの制限が緩和され、メモリコントロールチップ２００と、積層メモリチップ１００との距離を更に縮めることが可能となり、更なるパッケージサイズの縮小を図ることが可能となる。
図２は、本発明の実施例に係る半導体メモリ装置１の構成を示すブロック図である。半導体メモリ装置１は、例えば４つのメモリチップ１０１〜１０４と１つのメモリコントロールチップ１１０が１つのパッケージ内に収容されたＭＣＰ型の半導体メモリ装置である。
メモリチップ１０１〜１０４は、互いに同一の回路構成を有しており、例えばマスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）、フラッシュメモリ等の形態を有する不揮発性の記憶領域を含んでいる。不揮発性の記憶領域は、例えば、浮遊ゲートを有するＭＯＳ構造のメモリセルにより構成される。メモリチップ１０１〜１０４の記憶領域は、それぞれメインメモリ領域１０１ａ〜１０４ａ、冗長メモリ領域１０１ｂ〜１０４ｂ、サブメモリ領域１０１ｃ〜１０４ｃにより構成される。
メインメモリ領域（第１の記憶領域）１０１ａ〜１０４ａは、比較的大きな記憶容量を有しており、例えば画像データ、映像データ、テキストデータ、コンピュータプログラム等のユーザデータが格納される記憶領域である。冗長メモリ領域（第２の記憶領域）１０１ｂ〜１０４ｂは、メインメモリ領域１０１ａ〜１０４ａ内に不良セルが存在する場合に、当該不良セルに格納すべきであったデータを格納するための補助的な記憶領域である。サブメモリ領域（情報保持部）１０１ｃ〜１０４ｃは、メインメモリ領域１０１ａ〜１０４ａ内の不良セルのアドレスと、当該不良セルを代替する冗長メモリ領域１０１ｂ〜１０４ｂ内のメモリセル（代替セルと称する）のアドレスとを対応付けて保持しておくための記憶領域である。冗長メモリ領域１０１ｂ〜１０４ｂおよびサブメモリ領域１０１ｃ〜１０４ｃの記憶容量は、メインメモリ領域１０１ａ〜１０４ａの記憶容量よりも小さくすることができる。尚、メモリチップ１０１〜１０４は、上記した記憶領域以外にもロウデコーダ、カラムデコーダ、アドレスバッファ、センスアンプ、入出力バッファ等の周辺回路（図示せず）を備えている。
メモリコントロールチップ２００は、演算回路等からなり、外部のホスト機器からのアクセス要求に応じてメモリチップ１０１〜１０４のアドレスを指定して、指定アドレスに対するデータの書き込み及び／又は読み出しを制御する制御部２１０を有している。また、メモリコントロールチップ２００は、揮発性のメモリ（テーブル保持部）２２０ａ〜２２０ｄを有している。メモリ２２０ａ〜２２０ｄには、制御部２１０により生成されるアドレス変換テーブルが格納される。アドレス変換テーブルは、メモリチップ１０１〜１０４のメインメモリ領域１０１ａ〜１０４ａ内の不良セルのアドレスと当該不良セルを代替する冗長メモリ領域１０１ｂ〜１０４ｂ内のメモリセル（代替セル）のアドレスとの対応関係を示したものである。
メモリ２２０ａ〜２２０ｄは、それぞれメモリチップ１０１〜１０４に対応して設けられている。すなわち、第１のメモリチップ１０１に関するアドレス変換テーブルは、メモリ２２０ａ内に格納され、第２のメモリチップ１０２に関するアドレス変換テーブルは、メモリ２２０ｂ内に格納され、第３のメモリチップ１０３に関するアドレス変換テーブルは、メモリ２２０ｃ内に格納され、第４のメモリチップ１０４に関するアドレス変換テーブルは、メモリ２２０ｄ内に格納される。
アドレス変換テーブルは、メモリチップ１０１〜１０４のサブメモリ領域１０１ｃ〜１０４ｃに格納されているアドレス情報に基づいて制御部２１０により生成される。外部のホスト機器からメインメモリ領域１０１ａ〜１０４ａ内の不良セルに対してアクセス要求があった場合、制御部２１０は、アドレス変換テーブルに基づいて不良セルを指定するアドレス指定を冗長メモリ領域１０１ｂ〜１０４ｂ内の代替えセルに対するアドレス指定に変換する。これにより、メインメモリ領域内の不良セルに替えて冗長メモリ領域内の代替セルに対してデータの書き込み又は読み出しが行われる。
メモリコントロールチップ２００とメモリチップ１０１〜１０４との間の各種信号およびデータの送受信は、共通バス３０１および専用バス３０２ａ〜３０２ｄを介して行われる。共通バス３０１には、メモリチップ１０１〜１０４のアクセス先のアドレスを指定するためのアドレス線、メモリチップ１０１〜１０４に格納するデータ又はメモリチップ１０１〜１０４から読み出したデータを伝送するためのデータ線、メモリコントロールチップ２００からメモリチップ１０１〜１０４に対して制御信号を伝送するための制御線等が含まれている。メモリチップ１０１〜１０４は共通バス３０１を共有しており、共通バス３０１を介して伝送される各種信号およびデータは、例えば時分割多重方式で伝送される。
専用バス３０２ａ〜３０２ｄは、冗長メモリ領域１０１ｂ〜１０４ｂ内の代替セルを指定するアドレス指定を伝送するためのアドレス線である。専用バス３０２ａ〜３０２ｄは、それぞれメモリチップ１０１〜１０４毎に設けられている。すなわち、専用バス３０２ａは第１のメモリチップ１０１により専有され、専用バス３０２ｂは第２のメモリチップ１０２により専有され、専用バス３０２ｃは第３のメモリチップ１０３により専有され、専用バス３０２ｄは代４のメモリチップ１０４により専有される。
次に、上記した構成を有する半導体メモリ装置１の製造方法について、図３に示す製造工程フロー図を参照しつつ説明する。
ウエハ状態のメモリチップおよびメモリコントロールチップの電気検査を行う。不良セルを含んだメモリチップの多くは本検査工程において排除される（ステップＳ１）。
次に、半導体メモリ装置１の組み立てを行う。半導体メモリ装置１の組み立ては、公知のＭＣＰ型半導体パッケージの製造プロセスを適用できる。具体的には、ウエハ状態のメモリチップおよびメモリコントロールチップを所定の厚さになるまで裏面側から研削する。次に、ダイシングによりメモリチップおよびメモリコントロールチップを個片化する。次に、接着剤を用いて配線基板４００のチップ搭載面にメモリコントロールチップ２００を接合する。次に、ワイヤボンディングを行って、メモリコントロールチップ２００のボンディングパッド２３０と、配線基板４００のボンディングパッド４２２との間をボンディングワイヤ４２４で繋ぐ。次に、配線基板４００のチップ搭載面に接着剤を用いてダイパッド４３０を接合し、ダイパッド４３０上にメモリチップ１０１〜１０４を積層する。メモリチップ間の接合は、例えば樹脂系接着剤を用いることができる。次に、ワイヤボンディングによりメモリチップ上のボンディングパッド１１０間および最下層のメモリチップ１０１のボンディングパッド１１０と配線基板４００上のボンディングパッド４２０との間をそれぞれボンディングワイヤ４１６、４１８で繋ぐ。更に、ボンディングパッド４１２とリード電極４１０間をボンディングワイヤ４１４で繋ぐ。次にメモリチップ１０１〜１０４、メモリコントロールチップ２００およびボンディングワイヤ４１４、４１６、４１８、４２４を封止樹脂５００で封止する。以上の各工程を経て半導体メモリ装置１の組み立てが完了する（ステップＳ２）。
次に、メモリチップ１０１〜１０４のメインメモリ領域１０１ａ〜１０４ａに、所望のデータを書き込む。書き込みデータは、例えば映像データ、画像データ、テキストデータ、コンピュータプログラム等のユーザデータであってもよい（ステップＳ３）。尚、半導体メモリ装置１の用途や使用目的によっては、本ステップを省略することとしてもよい。この場合、データの書き込みは、後の工程又はユーザにより実施される。
次に、データ書き込みがなされた半導体メモリ装置１の検査を行う。本検査工程においては、先のステップＳ３において書き込まれたデータを読み出して、読み出したデータが適正であるか否かが判断される。本検査工程では、組み立て工程を経ることにより新たに発生したメモリセルの不良や、ユーザデータの読み出しを行うことで顕在化するメモリセルの不良等が検出される（ステップＳ４）。本検査工程において検出されたメインメモリ領域１０１ａ〜１０４ａ内の不良セルのアドレスは、テスタ側に蓄積される。
次に、先のステップＳ４の検査工程において検出されたメインメモリ領域１０１ａ〜１０４ａ内の不良セルのアドレスを当該不良セルを代替する冗長メモリ領域１０１ｂ〜１０４ｂ内のメモリセル（代替セル）のアドレスと対応付けてサブメモリ領域１０１ｃ〜１０４ｃに格納する。代替セルとして使用するメモリセルのアドレスの割り当ては、例えば、冗長メモリ領域の空きアドレスのうち、アドレス番地の若いものから順に選択することにより行われる。かかるアドレス割り当てや不良セルおよび代替セルのアドレス情報のサブメモリ領域への書き込みは、上記ステップＳ４の検査工程で用いられるテスタが備える機能により実現される（ステップＳ５）。サブメモリ領域１０１ｃ〜１０４ｃに書き込まれたアドレス情報は、メモリコントロールチップ２００によるアドレス変換テーブルの生成に供される。
次に、ステップＳ４において不良と判定されたメインメモリ領域１０１ａ〜１０４ａの不良セルに対応するデータを、ステップＳ５において割り当てられたアドレスに属する冗長メモリ領域１０１ｂ〜１０４ｂの代替セルに書き込む（ステップＳ６）。本ステップにおいて冗長メモリ領域１０１ｂ〜１０４ｂにデータを書き込むライタは、先のステップＳ５においてサブメモリ領域１０１ｃ〜１０４ｃへの書き込みの際に使用した不良セルと代替セルのアドレス情報を保持している。このように、半導体メモリ装置１は、メインメモリ領域１０１ａ〜１０４ａおよび冗長メモリ領域１０１ｂ〜１０４ｂに所定のデータが書き込まれ、サブメモリ領域１０１ｃ〜１０４ｃに不良セルおよび代替セルのアドレス情報が書き込まれて完成となる。尚、ステップＳ５とステップＳ６の順番を入れ替えてもよい。すなわち、ステップＳ４において不良判定されたメインメモリ領域１０１ａ〜１０４ａの不良セルに対応するデータを、代替セルに書き込んだ後、不良セルと代替セルのアドレス情報をサブメモリ領域１０１ｃ〜１０４ｃに書き込むこととしてもよい。この場合、代替セルが不良であった場合にも対応できるという利点がある。
次に、半導体メモリ装置１の動作について説明する。図４は、半導体メモリ装置１の動作を示すフローチャート、図５は、半導体メモリ装置１の信号又はデータの流れを示したブロック図である。尚、以下の説明においては、第１のメモリチップ１のメインメモリ領域１０１ａの第１番地と第３番地において不良セルが存在し、これらのアドレスに書き込まれるべきデータは、冗長メモリ領域１０１ｂの第１番地と第２番地に書き込まれ、不良セルおよび代替セルのアドレス情報が、サブメモリ領域１０１ｃに書き込まれているものとする。また、第２のメモリチップ１０２のメインメモリ領域１０２ａの第３番地において不良セルが存在し、当該アドレスに書き込まれるべきデータは、冗長メモリ領域１０２ｂの第１番地に書き込まれ、不良セルおよび代替セルのアドレス情報が、サブメモリ領域１０２ｃに書き込まれているものとする。第３および第４のメモリチップ１０３、１０４には、不良セルが存在しておらず、メインメモリ領域１０３ａ、１０４ａには、所定のデータが適正に書き込まれているものとする。
半導体メモリ装置１の電源が投入されると（ステップＳ１１）、メモリコントロールチップ２００の制御部２１０は、各メモリチップのサブメモリ領域１０１ｃ〜１０４ｃにアクセスし（ステップＳ１２）、サブメモリ領域内に格納されている不良セルと代替セルの対応関係が示されたアドレス情報に基づいて、メモリチップ毎にアドレス変換テーブルを生成し、これをメモリコントロールチップ２００内の対応するメモリ２２０ａ〜２２０ｄに格納する（ステップＳ１３）。
外部のホスト機器からのメモリチップ１０１〜１０４に対するアクセス要求はメモリコントロールチップ２００内の制御部２１０により受信される（ステップＳ１４）。
外部のホスト機器から各メモリチップ１０１〜１０４に対してアクセス要求が発せられると、制御部２１０は、メモリ２２０ａ〜２２０ｄ内に格納されているアドレス変換テーブルを参照する（ステップＳ１５）。ここで、ホスト機器からのアクセス要求は、各メモリチップのメインメモリ領域１０１ａ〜１０４ａの第１番地に対するものであるとする。メモリ２２０ａに格納されている第１のメモリチップ１０１に関するアドレス変換テーブルには、メインメモリ領域１０１ａの第１番地は、冗長メモリ領域１０１ｂの第１番地に振り替えられるべき旨が示されている。制御部２１０は、かかるアドレス変換テーブルの記述内容に基づいて、メインメモリ領域１０１ａの第１番地を指定するアドレス指定を冗長メモリ領域１０１ｂの第１番地を指定するアドレス指定に変換する。変換されたアドレス指定は、専用バス３０２ａを介してメモリチップ１０１に供給される（ステップＳ１６）。
第２乃至第４のメモリチップ１０２〜１０４に関するアドレス変換テーブルには、メインメモリ領域１０２ａ〜１０４ａの第１番地の振り替え先が示されていないので、制御部２１０は、第２乃至第４のメモリチップ１０２〜１０４については、アドレス指定を変換することなく、メインメモリ領域１０２ａ〜１０４ａの第１番地を指定する。かかるアドレス指定は、共通バス３０１を介してメモリチップ１０２〜１０４に供給される（ステップＳ１６）。尚、メモリチップ１０１には、共通バス３０１を介して変換前のアドレス指定も供給されることとなるが、専用バス３０２ａ〜３０２ｄから供給される変換後のアドレス指定が優先的に適用される。
続いて、外部のホスト機器から各メモリチップのメインメモリ領域１０１ａ〜１０４ａの第３番地に対するアクセス要求が発せられた場合について説明する。制御部２１０は、メモリ２２０ａ〜２２０ｄ内に格納されているアドレス変換テーブルを参照する（ステップＳ１５）。第１のメモリチップ１０１に関するアドレス変換テーブルには、メインメモリ領域１０１ａの第３番地は、冗長メモリ領域１０１ｂの第２番地に振り替えられるべき旨が示されている。また、第２のメモリチップ１０２に対応するアドレス変換テーブルには、メインメモリ領域１０２ａの第３番地は、冗長メモリ領域１０２ｂの第１番地に振り返られるべき旨が示されている。制御部２１０は、かかるアドレス変換テーブルの記述内容に基づいて、第１のメモリチップ１０１については、メインメモリ領域１０１ａの第３番地を指定するアドレス指定を冗長メモリ領域１０１ｂの第２番地を指定するアドレス指定に変換する。また、制御部２１０は、第２のメモリチップ１０２については、メインメモリ領域１０２ａの第３番地を指定するアドレス指定を冗長メモリ領域１０２ｂの第１番地を指定するアドレス指定に変換する。変換されたアドレス指定は、それぞれ専用バス３０２ａ、３０２ｂを介してメモリチップ１０１、１０２に供給される（ステップＳ１６）。
第３および第４のメモリチップ１０３、１０４に関するアドレス変換テーブルには、メインメモリ領域１０３ａ、１０４ａの第３番地の振り替え先が示されていないので、制御部２１０は、第３および第４のメモリチップ１０３、１０４については、アドレス指定を変換することなく、メインメモリ領域１０３ａ、１０４ａの第３番地を指定する。かかるアドレス指定は、共通バス３０１を介してメモリチップ１０３、１０４に供給される（ステップＳ１６）。
メモリチップ１０１〜１０４は、共通バス３０１又は専用バス３０２ａ〜３０２ｄを介して供給されるアドレス指定をカラムデコーダ（図示せず）およびロウデコーダ（図示せず）でデコードし、当該アクセス要求が例えば読み出し要求である場合には、指定されたアドレスからデータを読み出してこれを共通バス３０１を介してメモリコントロールチップ２００に供給する。メモリコントロールチップ２００は、読み出したデータを外部のホスト機器に供給する（ステップＳ１７）。
以上の説明から明らかなように、本発明の実施例に係る半導体メモリ装置１は、組み立て後、実際に所定のデータを書き込んだ後に行われる製品検査において検出された不良セルの救済を行うので、損失を最小限に抑えることができる。また、不良セルの救済を行う機能部、すなわちアドレス変換テーブルを格納するためのメモリ２２０ａ〜２２０ｄやアドレス変換を行う制御部２１０がメモリコントロールチップ２００内に集約されており、メモリチップ１０１〜１０４は、記憶領域以外に不良セル救済のための機能部を有していない。従って、各メモリチップの構成を同一とすることができ、また、各メモリチップにおいて使用されない機能部が発生することもないため、開発工数および製造コストの削減を達成することができる。つまり、半導体メモリ装置１は、共通のメモリチップで構成されるので、設計および製造が容易であり且つ各メモリチップの単位面積当たりの記憶容量も向上できる。また、冗長メモリ領域１０１ｂ〜１０４ｂに対するアドレス指定は、メインメモリ領域１０１ａ〜１０４ａに対するアドレス指定から分離され、専用バス３０２ａ〜３０２ｄを介して伝送されるので、アドレス桁数を削減することができ、その結果、配線数を削減できることからチップ面積の削減が可能となる。
尚、上記した実施例においては、各メモリチップのサブメモリ領域に当該メモリチップに関する不良セルおよび代替セルのアドレス情報を保持することとしたが、例えば１つのメモリチップのサブメモリ領域に他のメモリチップのアドレス情報が保持されていてもよい。
メモリチップ １０１〜１０８
ボンディングパッド １１０
メモリコントロールチップ ２００
ボンディングパッド ２３０
配線基板 ４００
ダイパッド ４３０
開口部 ４３０ａ、４３０ｂ
空間 ４４０
封止樹脂 ５００

Claims (6)

  1. 積層された複数のメモリチップからなる積層メモリチップと、
    前記積層メモリチップを搭載するダイパッドと、
    前記ダイパッドが搭載されるとともに、前記積層メモリチップと電気的に接続される端子を有する基板と、
    前記基板上に前記積層メモリチップに隣接して搭載されたメモリコントロールチップと、を含む半導体メモリ装置であって、
    前記積層メモリチップは、上方のメモリチップが直下のメモリチップに対して前記メモリコントロールチップの搭載位置に向けてずらした状態で積層されて構成され、
    前記積層メモリチップの前記メモリコントロールチップに向けて迫り出した部分と前記基板との間の空間に前記メモリコントロールチップの少なくとも一部が侵入しており、
    前記メモリコンロールチップは、前記ダイパッドに設けられた第１の開口部内に、前記メモリコントロールチップの搭載面の高さ位置が、前記積層メモリチップの搭載面の高さ位置よりも低くなるように配置され、
    前記端子は前記ダイパッドに設けられた第２の開口部内に配置されて前記メモリチップとボンディングワイヤを用いて接続されていることを特徴とする半導体メモリ装置。
  2. 前記メモリコントロールチップは、矩形形状を有し、前記積層メモリチップと対向する辺を含む一部が前記空間に侵入し且つ前記積層メモリチップと対向する辺を除く少なくとも一辺に沿ってボンディングパッドが設けられていることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記複数のメモリチップの各々は、矩形形状を有し、前記メモリコントロールチップに対向する辺に沿って形成されたボンディングパッドを有し、
    前記積層メモリチップにおいて上方のメモリチップは直下のメモリチップのボンディングパッドが露出するように積層されていることを特徴とする請求項１又は２に記載の半導体メモリ装置。
  4. 前記メモリコントロールチップは、前記基板に接合剤を用いて直接接合されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体メモリ装置。
  5. 前記メモリコントロールチップのボンディングパッドは、前記メモリコントロールチップの前記空間に侵入している部分にも設けられていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体メモリ装置。
  6. 前記基板は、辺に沿って形成された複数の電極と、前記複数の電極と対応して近接して設けられている複数のボンディングパッドとをチップ搭載面上に有し、前記複数の電極の各々は前記複数のボンディングパッドのうちの対応するボンディングパッドとボンディングワイヤを用いて各々接続されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体メモリ装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5559616B2 (ja) * 2010-06-17 2014-07-23 ラピスセミコンダクタ株式会社 半導体メモリ装置
US9761562B2 (en) 2015-05-06 2017-09-12 Micron Technology, Inc. Semiconductor device packages including a controller element
US9997233B1 (en) 2015-10-08 2018-06-12 Rambus Inc. Memory module with dynamic stripe width
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP2004214258A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
JP4580730B2 (ja) * 2003-11-28 2010-11-17 ルネサスエレクトロニクス株式会社 オフセット接合型マルチチップ半導体装置
JP2006351664A (ja) 2005-06-14 2006-12-28 Renesas Technology Corp 半導体装置
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP5222508B2 (ja) * 2007-09-07 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4498403B2 (ja) 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置
JP2009111062A (ja) * 2007-10-29 2009-05-21 Toshiba Corp 半導体装置及びその製造方法
JP5275019B2 (ja) * 2008-12-26 2013-08-28 株式会社東芝 半導体装置

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