[go: up one dir, main page]

JP5222508B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5222508B2
JP5222508B2 JP2007232675A JP2007232675A JP5222508B2 JP 5222508 B2 JP5222508 B2 JP 5222508B2 JP 2007232675 A JP2007232675 A JP 2007232675A JP 2007232675 A JP2007232675 A JP 2007232675A JP 5222508 B2 JP5222508 B2 JP 5222508B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
filler
semiconductor device
die attach
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007232675A
Other languages
English (en)
Other versions
JP2009065034A5 (ja
JP2009065034A (ja
Inventor
健一 井村
靖 小西
文夫 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007232675A priority Critical patent/JP5222508B2/ja
Publication of JP2009065034A publication Critical patent/JP2009065034A/ja
Publication of JP2009065034A5 publication Critical patent/JP2009065034A5/ja
Application granted granted Critical
Publication of JP5222508B2 publication Critical patent/JP5222508B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Description

本発明は、半導体装置の製造方法に関し、特に、配線基板に複数の半導体チップを積層してから封止樹脂を形成する工程を有する半導体装置の製造方法に適用して有効な技術に関する。
配線基板上に複数の半導体チップを積層し、各半導体チップの電極と配線基板の接続端子をボンディングワイヤで電気的に接続し、半導体チップおよびボンディングワイヤを樹脂封止することで、半導体パッケージ形態の半導体装置が製造される。
特開２００６−５４３５９号公報（特許文献１）には、少なくとも２つの半導体チップが接着剤層を介して積層され、フィラー入りのモールド樹脂によって封止されている半導体装置において、モールド樹脂に含まれるフィラーの大きさを接着剤層の厚さよりも大きくする技術が記載されている。
特開２００６−５４３５９号公報
本発明者の検討によれば、次のことが分かった。
配線基板上に複数の半導体チップを積層する場合には、銀ペーストなどを用いて半導体チップのダイボンディングを行うと、上側の半導体チップを下側の半導体チップに接着するための銀ペーストが下側の半導体チップの電極パッドにまで広がる恐れがある。このため、配線基板上に、それぞれの複数の電極パッドが形成された主面を上方に向けた状態で複数の半導体チップを積層する場合には、半導体チップ間をフィルムタイプの接着材であるダイアタッチフィルムを介して接着することが望ましい。
しかしながら、ダイアタッチフィルムを用いた場合、ダイボンディング工程およびワイヤボンディング工程での加熱の影響により、ダイアタッチフィルムが平面方向に収縮してしまい、ダイアタッチフィルムの端部において、上側の半導体チップと下側の半導体チップとの間に隙間が生じてしまう。半導体チップ間に隙間が生じた状態で樹脂封止工程を行うと、樹脂封止用の樹脂材料中に含まれているフィラーが半導体チップ間の隙間に挟まってしまい、樹脂材料が硬化する際に、挟まったフィラーによって上側の半導体チップの裏面と下側の半導体チップの表面とに応力が印加され、クラックを発生させる可能性がある。半導体チップの表面にクラックが発生すると、半導体チップの配線パターンに断線を生じさせる可能性がある。これは、半導体装置の信頼性や製造歩留まりを低下させる。
半導体チップ間の隙間にフィラーが挟まらないように、モールド樹脂に含まれるフィラーの大きさよりもダイアタッチフィルムの厚さを小さく（薄く）することも考えられるが、接着性を確保しながらダイアタッチフィルムの厚みを薄くするのは容易ではなく、ダイアタッチフィルムの薄型化には限界がある。そこで、モールド樹脂に含まれるフィラーの大きさをダイアタッチフィルムの厚さよりも大きくすると、モールド樹脂中には大きなサイズのフィラーのみが含まれることになってしまい、これはモールド樹脂の強度を低下させてしまう。
また、半導体チップ上にダイアタッチフィルムを介して他の半導体チップをダイボンディングする際に、半導体チップに印加する荷重を大きくしてダイアタッチフィルムを押しつぶすことで、上側の半導体チップの端部からダイアタッチフィルムの一部をはみ出させ、それによって、上側の半導体チップと下側の半導体チップとの間に隙間が生じないようにすることも考えられる。しかしながら、近年の半導体装置は、薄型化の要求もある。特に複数の半導体チップを積層する半導体装置の場合は、薄型化の要求も強くなり、それぞれの半導体チップの厚さも、例えば１００μｍ以下と薄くする必要がある。そのため、このような薄く形成された半導体チップへの荷重を大きくすると、ダイボンディング時に半導体チップが割れてしまう可能性がある。また、半導体チップを積み重ねる場合には、半導体装置の薄型化のために半導体チップの厚みを薄くするが、半導体チップを薄くすると、半導体チップへの荷重を大きくしたことによる割れが生じやすくなってしまう。ダイボンディング時の半導体チップの割れは、半導体装置の製造歩留まりを低下させる。
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
また、本発明の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）第１表面、前記第１表面に形成された第１配線パターン、前記第１表面に形成された第１パッド、および前記第１表面とは反対側の第１裏面を有する第１半導体チップを準備する工程；
（ｂ）第２表面、前記第２表面に形成された第２配線パターン、前記第２表面に形成された第２パッド、前記第２表面とは反対側の第２裏面、および前記第２裏面に形成された第１接着用フィルムを有する第２半導体チップを、前記第１パッドが前記第１接着用フィルムで覆われないように、かつ前記第２裏面が前記第１表面と対向するように、前記第１接着用フィルムを介して前記第１半導体チップの前記第１表面上に搭載する工程；
（ｃ）前記第１半導体チップおよび前記第２半導体チップを、複数のフィラーを含有する樹脂材料で封止する工程；
ここで、
前記第２半導体チップは、半導体ウエハの裏面に接着用フィルムを貼り付けてから、前記半導体ウエハを個片化することで取得され、
前記第１接着用フィルムは、前記半導体ウエハの裏面に貼り付けられた前記接着用フィルムの一部であり、
前記（ｂ）工程では、熱が加えられており、
前記（ａ）および（ｂ）工程後、かつ前記（ｃ）工程前の前記接着用フィルムの厚みである第１の厚みは、前記複数のフィラーのフィラー径よりも大きく、
前記フィラー径は、前記樹脂材料中に含有される前記複数のフィラーの平均粒径である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の信頼性を向上させることができる。
また、半導体装置の製造歩留まりを向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本発明の一実施の形態の半導体装置およびその製造方法（製造工程）を図面を参照して説明する。
図１は、本発明の一実施の形態である半導体装置１の断面図（全体断面図、側面断面図）である。
図１に示される本実施の形態の半導体装置１は、配線基板２上に複数の半導体チップ３，４，５，６が積層された半導体装置（半導体パッケージ）である。
本実施の形態の半導体装置１は、配線基板２と、配線基板２上に搭載された複数の半導体チップ３，４，５，６，７と、各半導体チップ３，４，５，６，７の表面の複数の電極１２とこれに対応する配線基板２の複数の接続端子１３とを電気的に接続する複数のボンディングワイヤ８と、半導体チップ３，４，５，６，７およびボンディングワイヤ８を含む配線基板２の上面２ａを覆う封止樹脂９とを有している。
半導体チップ３，４，５，６，７は、その厚さと交差する平面形状が矩形（四角形）であり、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。例えば、半導体チップ３，４，５，６は、不揮発性メモリが形成されたメモリチップ（フラッシュメモリチップ）であり、半導体チップ７は、半導体チップ３，４，５，６を制御するための制御回路が形成された制御用チップ（マイコン）である。
半導体チップ３（第１の半導体チップ）は、配線基板２上面２ａ上にダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム、接着材層、第１の接着用フィルム）１１ａを介して搭載（配置）され、半導体チップ３の裏面が配線基板２の上面２ａにダイアタッチフィルム１１ａによって接着され固定されている。半導体チップ４（第２の半導体チップ）は、半導体チップ３の表面上にダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム、接着材層、第２の接着用フィルム）１１ｂを介して搭載（配置）され、半導体チップ４の裏面が半導体チップ３の表面にダイアタッチフィルム１１ｂによって接着され固定されている。半導体チップ５は、半導体チップ４の表面上にダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム、接着材層）１１ｃを介して搭載（配置）され、半導体チップ５の裏面が半導体チップ４の表面にダイアタッチフィルム１１ｃによって接着され固定されている。半導体チップ６は、半導体チップ５の表面上にダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム、接着材層）１１ｄを介して搭載（配置）され、半導体チップ６の裏面が半導体チップ５の表面にダイアタッチフィルム１１ｄによって接着され固定されている。
半導体チップ７は、配線基板２上面２ａ上にダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム、接着材層）１１ｅを介して搭載（配置）され、半導体チップ７の裏面が配線基板２の上面２ａにダイアタッチフィルム１１ｅによって接着され固定されている。
ダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、フィルム状の接着材、すなわち接着用フィルムである。
半導体チップ３，４，５，６，７は、その表面に、それぞれ複数の電極（ボンディングパッド、パッド電極、端子）１２を有しており、各半導体チップ３，４，５，６，７の電極１２は、各半導体チップ３，４，５，６，７の内部または表層部分に形成された半導体素子または半導体集積回路に電気的に接続されている。
配線基板２は、一方の主面である上面２ａに形成された複数の接続端子（端子、電極、ボンディングパッド、パッド電極）１３と、上面２ａの反対側の主面である下面２ｂに形成された複数の端子（外部接続用端子、電極、導電性ランド部）１４とを有している。
配線基板２は、複数のガラス繊維を例えばＢＴレジン（樹脂）で固定した絶縁性の基材層（ガラスエポキシ系樹脂基板、絶縁基板）１５と、基材層１５の上面および下面上に形成された導体層（導体パターン）と、その導体層を覆うように基材層１５の上面および下面上に形成されたソルダレジスト層（図示せず）とを有しており、前記導体層により上記の接続端子１３および端子１４が形成されている。他の形態として、配線基板２を、複数の絶縁層と複数の配線層とを積層した多層配線基板により形成することもできる。
また、配線基板２の基材層１５には複数の開口部（図示せず）が形成されており、その開口部の側壁上にも導体層が形成されている。配線基板２の上面２ａの接続端子１３は、配線基板２の基材層１５の上面の導体層からなる引き出し配線（図示せず）、基材層１５の開口部（図示せず）の側壁上の導体層、および基材層１５の下面の導体層を介して、配線基板２の下面２ｂ（基材層１５の下面）の端子１４に電気的に接続されている。
半導体チップ３，４，５，６，７の複数の電極１２は、複数のボンディングワイヤ８を介して配線基板２の上面２ａの複数の接続端子１３に電気的に接続されている。ボンディングワイヤ８は、導体線からなり、例えば金線などの金属細線からなる。従って、半導体チップ３，４，５，６，７の各電極１２は、ボンディングワイヤ８および配線基板２の導体層などを介して、配線基板２の下面２ｂの端子１４に電気的に接続されている。
封止樹脂（封止樹脂部、モールド樹脂、封止部、封止体）９は、例えば熱硬化性樹脂材料などの樹脂材料からなり、フィラー（後述するフィラー３４に対応）を含有している。例えば、フィラーを含むエポキシ樹脂またはシリコーン樹脂などを用いて封止樹脂９を形成することができる。
封止樹脂９が含有するフィラー（後述するフィラー３４に対応）は、好ましくは酸化シリコン（シリカ）の粒子により形成されている。これにより、シリコン基板のようなシリコン（Ｓｉ）を主成分とする基板（ウエハ）から形成された半導体チップ３，４，５，６，７の熱膨張率に封止樹脂９の熱膨張率を近づけることができ、半導体装置１に熱サイクルが印加されたときの応力を低減することができる。封止樹脂９中のフィラー（後述するフィラー３４に対応）の含有率は、好ましくは６０〜９０重量％程度である。
封止樹脂９は、配線基板２の上面２ａ上に半導体チップ３，４，５，６，７およびボンディングワイヤ８を覆うように形成されている。すなわち、封止樹脂９は、配線基板２の上面２ａ上に形成され、半導体チップ３，４，５，６，７およびボンディングワイヤ８を封止する。封止樹脂９により、半導体チップ３，４，５，６，７およびボンディングワイヤ８が封止され、保護される。
次に、本実施の形態の半導体装置の製造方法（製造工程）について説明する。
図２は、本実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。図３〜図２５は、本実施の形態の半導体装置の製造工程中の断面図、平面図または説明図である。図３〜図２５のうち、図３、図１１〜図１５、図１７〜図２０、図２２、図２３および図２５は要部断面図であり、互いに同じ領域の異なる工程段階が示されている。また、図３〜図２５のうち、図４、図１６、図２１および図２４は平面図（全体平面図）であり、互いに同じ領域の異なる工程段階が示されている。なお、図４のＡ−Ａ線の断面が図３に対応する。また、図３〜図２５のうち、図５〜図１０は、裏面にダイアタッチフィルムが貼り付けられた半導体チップを準備する工程の説明図（要部断面図）である。
なお、本実施の形態では、複数の配線基板２（半導体装置領域２２）がアレイ状に繋がって形成された多数個取りの配線基板（配線基板母体）２１を用いて個々の半導体装置１を製造する。この配線基板２１は、上記配線基板２の母体であり、配線基板２１を後述する切断工程で切断し、各半導体装置領域（基板領域、単位基板領域、デバイス領域）２２に分離したものが半導体装置１の配線基板２に対応する。配線基板２１は、そこから１つの半導体装置１が形成される領域である半導体装置領域２２がマトリクス状に複数配列した構成を有している。
まず、図３および図４に示されるように、配線基板２１を準備する（ステップＳ１）。ステップＳ１では、そこからそれぞれ半導体装置１が製造される単位基板領域である半導体装置領域（単位基板領域）２２を複数の有する配線基板２１であって、上面２１ａ（第１主面）と、上面２１ａの反対側の下面２１ｂ（第２主面）とを有し、各半導体装置領域２２の上面２１ａに複数の接続端子１３を、各半導体装置領域２２の下面２１ｂに複数の端子１４を有する配線基板２１が準備される。
なお、図４では、半導体装置領域２２を点線で模式的に示しており、配線基板２１に３行３列の９つの半導体装置領域２２が３グループ設けられ、グループ毎に後述する封止樹脂９ｂを形成しているが、配線基板２１において各グループを構成する半導体装置領域２２の数（行列の数）やグループの数は、種々変更可能である。
また、半導体チップ３，４，５，６，７を準備する（ステップＳ２）。ステップＳ２では、裏面３ｂにダイアタッチフィルム１１ａが貼り付けられた半導体チップ３と、裏面４ｂにダイアタッチフィルム１１ｂが貼り付けられた半導体チップ４と、裏面５ｂにダイアタッチフィルム１１ｃが貼り付けられた半導体チップ５と、裏面６ｂにダイアタッチフィルム１１ｄが貼り付けられた半導体チップ６と、裏面７ｂにダイアタッチフィルム１１ｅが貼り付けられた半導体チップ７とが準備される。ダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、ダイボンディング用の接着材（樹脂接着材）であるが、液状ではなくフィルムタイプの接着材（樹脂接着材）である。
また、ステップＳ１で先に配線基板２１を準備してから、ステップＳ２で半導体チップ３，４，５，６，７を準備しても、ステップＳ２で先に半導体チップ３，４，５，６，７を準備してから、ステップＳ１で配線基板２１を準備してもよい。
ステップＳ２で裏面にダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅが貼り付けられた半導体チップ３，４，５，６，７を準備するには、図５〜図７に模式的に示される第１の手法と、図８〜図１０に示される第２の手法の２通りの手法がある。
第１の手法では、図５に示されるように、半導体素子または半導体集積回路を形成した半導体ウエハ（半導体基板）２３を準備してから、図６に示されるように、半導体ウエハ２３の裏面（半導体素子形成側の主面とは反対側の主面）全体に、フィルムタイプの接着材すなわち接着用フィルムであるダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム、接着材層）１１ｆを貼り付ける。その後、図７に示されるように、半導体ウエハ２３をダイシングして複数の半導体チップ２３ａに分割（個片化）する。これにより、裏面にダイアタッチフィルム１１ｆが貼り付けられた半導体チップ２３ａが得られる。半導体チップ２３ａの裏面には、半導体チップ２３ａと同じ平面寸法に分割されたダイアタッチフィルム１１ｆが貼り付けられた状態となっている。
この場合、半導体ウエハ２３を分割して得られる複数の半導体チップ２３ａは、半導体チップ３，４，５，６，７のいずれかを含んでおり、半導体チップ２３ａの裏面に貼り付けられて分割されたダイアタッチフィルム１１ｆがダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのいずれかとなる。すなわち、半導体ウエハ２３が、半導体チップ３を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ３となり、その半導体チップ２３ａに貼り付けられている分割されたダイアタッチフィルム１１ｆがダイアタッチフィルム１１ａとなる。また、半導体ウエハ２３が、半導体チップ４を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ４となり、その半導体チップ２３ａに貼り付けられている分割されたダイアタッチフィルム１１ｆがダイアタッチフィルム１１ｂとなる。また、半導体ウエハ２３が、半導体チップ５を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ５となり、その半導体チップ２３ａに貼り付けられている分割されたダイアタッチフィルム１１ｆがダイアタッチフィルム１１ｃとなる。また、半導体ウエハ２３が、半導体チップ６を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ６となり、その半導体チップ２３ａに貼り付けられている分割されたダイアタッチフィルム１１ｆがダイアタッチフィルム１１ｄとなる。また、半導体ウエハ２３が、半導体チップ７を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ７となり、その半導体チップ２３ａに貼り付けられている分割されたダイアタッチフィルム１１ｆがダイアタッチフィルム１１ｅとなる。
また、第２の手法では、図８に示されるように、半導体素子または半導体集積回路を形成した半導体ウエハ（半導体基板）２３を準備してから、図９に示されるように、半導体ウエハ２３をダイシングすることで複数の半導体チップ２３ａに分割（個片化）する。その後、図１０に示されるように、半導体チップ２３ａの裏面（半導体素子形成側の主面とは反対側の主面）に、半導体チップ２３ａと同じ平面寸法のフィルムタイプの接着材すなわち接着用フィルムであるダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム、接着材層）１１ｇを貼り付ける。これにより、裏面にダイアタッチフィルム１１ｇが貼り付けられた半導体チップ２３ａが得られる。
この場合、半導体ウエハ２３を分割して得られる複数の半導体チップ２３ａは、半導体チップ３，４，５，６，７のいずれかを含んでおり、半導体チップ２３ａに貼り付けるダイアタッチフィルム１１ｇがダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのいずれかに対応する。すなわち、半導体ウエハ２３が、半導体チップ３を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ３となり、その半導体チップ２３ａに貼り付けたダイアタッチフィルム１１ｇがダイアタッチフィルム１１ａとなる。また、半導体ウエハ２３が、半導体チップ４を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ４となり、その半導体チップ２３ａに貼り付けたダイアタッチフィルム１１ｇがダイアタッチフィルム１１ｂとなる。また、半導体ウエハ２３が、半導体チップ５を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ５となり、その半導体チップ２３ａに貼り付けたダイアタッチフィルム１１ｇがダイアタッチフィルム１１ｃとなる。また、半導体ウエハ２３が、半導体チップ６を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ６となり、その半導体チップ２３ａに貼り付けたダイアタッチフィルム１１ｇがダイアタッチフィルム１１ｄとなる。また、半導体ウエハ２３が、半導体チップ７を取得するための半導体ウエハの場合に、半導体ウエハ２３を分割して得られた半導体チップ２３ａが半導体チップ７となり、その半導体チップ２３ａに貼り付けたダイアタッチフィルム１１ｇがダイアタッチフィルム１１ｅとなる。
なお、図７や図１０の段階では、半導体チップとその裏面に貼り付けられたダイアタッチフィルムは同寸法（同面積）であるが、後述のステップＳ３（ダイボンディング工程），Ｓ４（ワイヤボンディング工程）での加熱によりダイアタッチフィルムは収縮する。このため、図１１〜図１５（ダイボンディング工程），図１７〜図２０（ワイヤボンディング工程）では、ダイアタッチフィルムが収縮前の状態または収縮の途中の状態の場合もあり得るが、理解を簡単にするために、ステップＳ３，Ｓ４終了後の収縮状態に合わせて半導体チップの寸法よりもダイアタッチフィルムを収縮させて図示している。
ステップＳ１，Ｓ２で配線基板２１および半導体チップ３，４，５，６，７を準備した後、ダイボンディング工程を行って、配線基板２１の上面２１ａの各半導体装置領域２２上に半導体チップ３，４，５，６，７を搭載する（ステップＳ３）。
ステップＳ３のダイボンディング工程は、図１１〜図１６に示されるように、配線基板２１を加熱用ステージ２４ａ上に配置して、配線基板２１を加熱しながら行う。すなわち、ステップＳ３のダイボンディング工程では、配線基板２１を加熱しながら、配線基板２１の上面２１ａの各半導体装置領域２２上において、半導体チップ３，４，５，６，７のダイボンディングを行う。ステップＳ３のダイボンディング工程での配線基板２１の加熱温度は、例えば１５０℃程度である。加熱用ステージ２４ａは、内部にヒータのような加熱機構を内蔵するなどして、配線基板２１を加熱可能に構成されている。
ステップＳ３のダイボンディング工程では、ある半導体装置領域２２において、まず、図７に示されるように、配線基板２１の上面２１ａ上に半導体チップ７をダイアタッチフィルム１１ｅを介して搭載（フェースアップボンディング）し、また、配線基板２１の上面２１ａ上に半導体チップ３（第１の半導体チップ）をダイアタッチフィルム１１ａ（第１の接着用フィルム）を介して搭載（フェースアップボンディング）する。
すなわち、半導体チップ７は、互いに反対側に位置する表面（上面、半導体素子形成側の主面）７ａおよび裏面７ｂを有しており、裏面７ｂにダイアタッチフィルム１１ｅが貼り付けられた状態で、加熱された配線基板２１の上面２１ａに押し付けられて圧着される。同様に、半導体チップ３は、互いに反対側に位置する表面（上面、半導体素子形成側の主面）３ａおよび裏面３ｂを有しており、裏面３ｂにダイアタッチフィルム１１ａが貼り付けられた状態で、加熱された配線基板２１の上面２１ａに押し付けられて圧着される。なお、半導体チップ３を先に搭載しても、半導体チップ７を先に搭載してもよい。
次に、図１２および図１３に示されるように、配線基板２１に搭載された半導体チップ３（の表面３ａ）上に、半導体チップ４（第２の半導体チップ）をダイアタッチフィルム１１ｂ（第２の接着用フィルム）を介して搭載（フェースアップボンディング）する。すなわち、半導体チップ４は、図１２に示されるように、互いに反対側に位置する表面（上面、半導体素子形成側の主面）４ａおよび裏面４ｂを有しており、裏面４ｂにダイアタッチフィルム１１ｂが貼り付けられた状態で、図１３に示されるように、配線基板２１を介して加熱された半導体チップ３の表面３ａに押し付けられて圧着される。
次に、図１４に示されるように、半導体チップ４（の表面４ａ）上に、半導体チップ５をダイアタッチフィルム１１ｃを介して搭載（フェースアップボンディング）する。すなわち、半導体チップ５は、互いに反対側に位置する表面（上面、半導体素子形成側の主面）５ａおよび裏面５ｂを有しており、裏面５ｂにダイアタッチフィルム１１ｃが貼り付けられた状態で、配線基板２１および半導体チップ３を介して加熱された半導体チップ４の表面４ａに押し付けられて圧着される。
次に、図１５に示されるように、半導体チップ５（の表面５ａ）上に、半導体チップ６をダイアタッチフィルム１１ｄを介して搭載（フェースアップボンディング）する。すなわち、半導体チップ６は、互いに反対側に位置する表面（上面、半導体素子形成側の主面）６ａおよび裏面６ｂを有しており、裏面６ｂにダイアタッチフィルム１１ｄが貼り付けられた状態で、配線基板２１および半導体チップ３，４を介して加熱された半導体チップ５の表面５ａに押し付けられて圧着される。
このように、ステップＳ３のダイボンディング工程では、各半導体装置領域２２において、配線基板２１上に半導体チップ３，７が搭載され、半導体チップ３上に半導体チップ４が搭載され、半導体チップ４上に半導体チップ５が搭載され、半導体チップ５上に半導体チップ６が搭載される。
また、ステップＳ３のダイボンディング工程では、配線基板２１の上面２１ａのある半導体装置領域２２において半導体チップ３，４，５，６，７を搭載し、それから次の半導体装置領域２２において半導体チップ３，４，５，６，７を搭載し、これを順次繰り返すことで、図１６に示されるように、配線基板２１の上面２１ａの全ての半導体装置領域２２において半導体チップ３，４，５，６，７を搭載することができる。なお、図１６では、図面の簡略化のために、配線基板２１の各半導体装置領域２２に搭載される５つの半導体チップ３，４，５，６，７をまとめて半導体チップ２５として示してある。
他の形態として、配線基板２１の上面２１ａの複数の半導体装置領域２２に対してそれぞれ半導体チップ７を搭載し、複数の半導体装置領域２２に対してそれぞれ半導体チップ３を搭載してから、複数の半導体装置領域２２に対してそれぞれ半導体チップ４を搭載し、それから複数の半導体装置領域２２に対してそれぞれ半導体チップ５を搭載し、その後に複数の半導体装置領域２２に対してそれぞれ半導体チップ６を搭載することもできる。このようにしても、全ての半導体装置領域２２に半導体チップ３〜７を搭載することができる。
なお、同じ半導体装置領域２２における半導体チップ３，４，５，６の搭載の順番は、半導体チップ６の搭載は半導体チップ５の搭載より後で、半導体チップ５の搭載は半導体チップ４の搭載より後で、半導体チップ４の搭載は半導体チップ３の搭載より後である。一方、半導体チップ７の搭載は、半導体チップ４の搭載前に行えば、半導体チップ４，５，６が邪魔になることなく半導体チップ７の搭載を行えるので好ましい。
また、ステップＳ３のダイボンディング工程において、半導体チップ３上に半導体チップ４を搭載する際には、半導体チップ３の表面３ａの電極１２が半導体チップ４で覆われないように、平面的にややずらして半導体チップ３上に半導体チップ４を搭載することが好ましい。また、半導体チップ４上に半導体チップ５を搭載する際には、半導体チップ４の表面４ａの電極１２が半導体チップ５で覆われないように、平面的にややずらして半導体チップ４上に半導体チップ５を搭載することが好ましい。また、半導体チップ５上に半導体チップ６を搭載する際には、半導体チップ５の表面５ａの電極１２が半導体チップ６で覆われないように、平面的にややずらして半導体チップ５上に半導体チップ６を搭載することが好ましい。これにより、半導体チップ３，４，５，６を積み重ねても、半導体チップ３，４，５の表面３ａ，４ａ，５ａの電極１２が露出された状態となるので、半導体チップ３，４，５に対する後述するワイヤボンディング工程を的確に行えるようになる。
また、本実施の形態では、裏面３ｂ，４ｂ，５ｂ，６ｂ，７ｂにそれぞれダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅが貼り付けられた半導体チップ３，４，５，６，７を、ステップＳ３のダイボンディング工程で、配線基板２１の上面２１ａの各半導体装置領域２２上に搭載する。ダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、フィルムタイプの接着材（樹脂接着材）であり、例えば、ポリイミドなどからなる基材層の両面（上面および下面）に接着材層が形成されたものである。このため、ステップＳ３のダイボンディング工程により、各半導体装置領域２２において、半導体チップ３は、その裏面３ｂがダイアタッチフィルム１１ａによって配線基板２１上面２１ａに接着される。また、半導体チップ４は、その裏面４ｂが半導体チップ３の表面３ａにダイアタッチフィルム１１ｂによって接着され、半導体チップ５は、その裏面５ｂが半導体チップ４の表面４ａにダイアタッチフィルム１１ｃによって接着され、半導体チップ６は、その裏面６ｂが半導体チップ５の表面５ａにダイアタッチフィルム１１ｄによって接着される。また、半導体チップ７は、その裏面７ｂがダイアタッチフィルム１１ｅによって配線基板２１上面２１ａに接着されて固定される。
複数の半導体チップを積層する場合に、本実施の形態とは異なり、ダイアタッチフィルムを用いずに銀ペーストなどを用いて半導体チップのダイボンディングを行うと、上側の半導体チップを下側の半導体チップに接着するための銀ペーストが下側の半導体チップの電極パッドにまで広がる恐れがあり、半導体装置の信頼性を低下させてしまう。それに対して、本実施の形態では、フィルムタイプの接着材（樹脂接着材）であるダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅを用いて半導体チップ３，４，５，６，７のダイボンディングを行うので、複数の半導体チップ３，４，５，６の積層を容易かつ的確に行うことができ、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、配線基板２１の各半導体装置領域２２に複数の半導体チップ３，４，５，６を積み重ねて搭載しているため、ダイボンディングに要する時間が長く、各半導体装置領域２２がダイボンディングのために加熱される時間が長くなる。また、多数個取りの配線基板２１を用いているので、複数の半導体装置領域２２全体を加熱しながらダイボンディングを行うため、各半導体装置領域２２がダイボンディングのために加熱される時間が長くなる。例えば、配線基板２１に対してダイボンディングを行うのに３０分程度かかり、その間、加熱用ステージ２４ａによる配線基板２１の加熱が継続される。この加熱により、ダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは収縮し、平面方向（水平方向）にも収縮してしまう。この収縮は、後述する距離Ｌ１，Ｌ２を大きくするように作用する。
ステップＳ３のダイボンディング工程の後、ワイヤボンディング工程を行う（ステップＳ４）。
ステップＳ４のワイヤボンディング工程は、図１７〜図２１に示されるように、配線基板２１を加熱用ステージ２４ｂ上に配置して、配線基板２１を加熱しながら行う。ステップＳ４のワイヤボンディング工程での配線基板２１の加熱温度は、例えば１５０℃程度である。加熱用ステージ２４ｂは、内部にヒータのような加熱機構を内蔵するなどして、配線基板２１を加熱可能に構成されている。
ステップＳ３のダイボンディング工程では、半導体チップ７と配線基板２１とをワイヤボンディングし、半導体チップ３と配線基板２１とをワイヤボンディングし、半導体チップ４と配線基板２１とをワイヤボンディングし、半導体チップ５と配線基板２１とをワイヤボンディングし、半導体チップ６と配線基板２１とをワイヤボンディングする。すなわち、配線基板２１の各単位基板領域２２（の接続端子１３）とそこに搭載された半導体チップ３，４，５，６，７（の電極１２）とをワイヤボンディングする。このステップＳ４のワイヤボンディング工程は、具体的には次のように行う。
すなわち、ある半導体装置領域２２において、まず、図１７に示されるように、半導体チップ３，７の表面３ａ，７ａの複数の電極１２と、それに対応する配線基板２１の複数の接続端子１３との間を、ボンディングワイヤ８によって電気的に接続する。半導体チップ７を先にワイヤボンディングしてから、半導体チップ３のワイヤボンディングを行えば、ワイヤボンディングの移行時間が短縮できるので、より好ましい。また、半導体チップ７のワイヤボンディングは、半導体チップ３，４，５，６のワイヤボンディングの後に行うこともできる。
次に、図１８に示されるように、半導体チップ４の表面４ａの複数の電極１２と、それに対応する配線基板２１の複数の接続端子１３との間を、ボンディングワイヤ８によって電気的に接続する。
次に、図１９に示されるように、半導体チップ５の表面５ａの複数の電極１２と、それに対応する配線基板２１の複数の接続端子１３との間を、ボンディングワイヤ８によって電気的に接続する。
次に、図２０に示されるように、半導体チップ６の表面６ａの複数の電極１２と、それに対応する配線基板２１の複数の接続端子１３との間を、ボンディングワイヤ８によって電気的に接続する。
このように、ステップＳ４のワイヤボンディング工程では、配線基板２１の各半導体装置領域２２において、そこに搭載された半導体チップ３，４，５，６，７の表面３ａ，４ａ，５ａ，６ａ，７ａの複数の電極１２と、それに対応する配線基板２１の複数の接続端子１３との間が、ボンディングワイヤ８によって電気的に接続される。なお、各半導体装置領域２２の半導体チップ７および積層された半導体チップ３，４，５，６（の電極１２）と配線基板２１（の接続端子１３）とをワイヤボンディングしている間、それら半導体チップ３，４，５，６，７は、加熱用ステージ２４ｂにより配線基板２１を介して加熱されている。
また、ステップＳ４のワイヤボンディング工程では、配線基板２１の上面２１ａのある半導体装置領域２２において半導体チップ３，４，５，６，７の電極１２と配線基板２１の接続端子１３との間をボンディングワイヤ８で接続し、それから次の半導体装置領域２２において半導体チップ３，４，５，６，７の電極１２と配線基板２１の接続端子１３との間をボンディングワイヤ８で接続し、これを順次繰り返す。これにより、図２１に示されるように、配線基板２１の上面２１ａの全ての半導体装置領域２２において半導体チップ３，４，５，６，７の電極１２と配線基板２１の接続端子１３との間をボンディングワイヤ８で接続することができる。なお、図２１では、図１６と同様に、図面の簡略化のために、配線基板２１の各半導体装置領域２２に搭載された５つの半導体チップ３，４，５，６，７をまとめて半導体チップ２５として示し、また、ボンディングワイヤ８の数も実際よりも少なく示してある。
また、積層された半導体チップ３，４，５，６においては、半導体チップ３、半導体チップ４、半導体チップ５および半導体チップ６の順に（すなわち下側の半導体チップから上側の半導体チップの順に）ワイヤボンディングを行うことが好ましい。これにより、下側の半導体チップに対して形成したボンディングワイヤ８が邪魔になることなく、上側の半導体チップに対してワイヤボンディングを行うことができる。
また、本実施の形態では、配線基板２１の各半導体装置領域２２に積み重ねた複数の半導体チップ３，４，５，６に対してワイヤボンディングを施すためにワイヤボンディングに要する時間が長く、各半導体装置領域２２がワイヤボンディングのために加熱される時間が長くなる。すなわち、積層された複数の半導体チップ３，４，５，６に対してワイヤボンディングが行われるが、半導体チップ３に対してワイヤボンディングを行う間だけでなく、半導体チップ３上に積層されている半導体チップ４，５，６に対してワイヤボンディングを行う間も、半導体チップ３は配線基板２１を介して加熱されている。また、半導体チップ４に対してワイヤボンディングを行う間だけでなく、半導体チップ３，５，６に対してワイヤボンディングを行う間も、半導体チップ４は配線基板２１および半導体チップ３を介して加熱されている。また、半導体チップ５に対してワイヤボンディングを行う間だけでなく、半導体チップ３，４，６に対してワイヤボンディングを行う間も、半導体チップ５は配線基板２１および半導体チップ３，４を介して加熱されている。また、半導体チップ６に対してワイヤボンディングを行う間だけでなく、半導体チップ３，４，５に対してワイヤボンディングを行う間も、半導体チップ６は配線基板２１および半導体チップ３，４，５を介して加熱されている。このため、積層された複数の半導体チップ３，４，５，６に対してワイヤボンディングが行われる場合は、半導体チップを積層しない場合に比べて、半導体チップの加熱時間が特に長くなる。また、多数個取りの配線基板２１を用いているので、複数の半導体装置領域２２全体を加熱しながらワイヤボンディングを行うため、各半導体装置領域２２がワイヤボンディングのために加熱される時間が長くなる。例えば、配線基板２１に対してワイヤボンディングを行うのに６０分程度かかり、その間、加熱用ステージ２４ｂによる配線基板２１の加熱が継続される。この加熱により、ダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは収縮し、平面方向（水平方向）にも収縮してしまう。この収縮は、後述する距離Ｌ１，Ｌ２を大きくするように作用する。
ステップＳ４のワイヤボンディング工程の後、樹脂封止工程（モールド工程、樹脂成形工程）を行う（ステップＳ５）。ステップＳ５の樹脂封止工程は、例えばトランスファモールドによって行うことができる。
ステップＳ５の樹脂封止工程では、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程が行われた配線基板２１を、図２２に示されるように、樹脂成形用金型（封止樹脂９ｂ形成用金型）に配置し、ここでは配線基板２１を第１金型（下金型）２６ａおよび第２金型（上金型）２６ｂで挟み、ゲート（図示せず）を介して金型のキャビティ２６ｃ内に、フィラーを含有する樹脂材料９ａを注入する。そして、加熱などにより樹脂材料９ａを硬化させた後、第１金型２６ａおよび第２金型２６ｂを離型し、硬化した樹脂材料９ａからなる封止樹脂９ｂが形成された配線基板２１を第１金型２６ａから離型する。このようにして、図２３に示されるように、配線基板２１の上面２１ａ上に各半導体装置領域２２の半導体チップ３,４，５，６，７およびボンディングワイヤ８を覆うように封止樹脂（封止樹脂部、モールド樹脂、封止部、一括封止部）９ｂを形成することができる。封止樹脂９ｂによって、半導体チップ３，４，５，６，７およびボンディングワイヤ８が封止される。
樹脂材料９ａおよびそれが硬化した封止樹脂９ｂは、例えば熱硬化性樹脂材料などの樹脂材料からなり、フィラー（後述するフィラー３４に対応）を含有している。例えば、フィラーを含むエポキシ樹脂またはシリコーン樹脂などを用いて樹脂材料９ａおよびそれが硬化した封止樹脂９ｂを形成（構成）することができる。樹脂材料９ａおよびそれが硬化した封止樹脂９ｂが含有するフィラー（後述するフィラー３４に対応）は、好ましくは酸化シリコン（シリカ）からなる粒子（粉体）により形成されている。フィラーを構成する粒子（好ましくはシリカ粒子）が多数（複数）、樹脂材料９ａおよびそれが硬化した封止樹脂９ｂ中に含有されている。このため、樹脂材料９ａは、複数（多数）のフィラーまたはフィラー粒子（後述するフィラー３４に対応）を含有する樹脂材料とみなすことができ、それが硬化した封止樹脂９ｂは、複数（多数）のフィラーまたはフィラー粒子（後述するフィラー３４に対応）を含有する封止樹脂とみなすことができる。また、樹脂材料９ａおよびそれが硬化した封止樹脂９ｂが含有するフィラー（後述するフィラー３４に対応）の形状は球状であることが好ましく、これにより、フィラーに鋭利な部分が生じるのを防止できるので、フィラーの鋭利な部分が半導体チップ３，４，５，６，７を傷つけてしまうのを防止することができる。
ステップＳ５の樹脂封止工程では、図２４に示されるように、配線基板２１の上面２１ａにおいて、複数の半導体装置領域２２全体を覆うように封止樹脂９ｂを形成する一括封止を行う。この際、配線基板２１の全部の半導体装置領域２２を覆うように一つの封止樹脂９ｂを形成するのではなく、複数の半導体装置領域２２毎にその複数の半導体装置領域２２を覆う封止樹脂９ｂを形成することで、配線基板２１の上面２１ａ上に複数の封止樹脂９ｂが形成された状態とすることができる。他の形態として、ステップＳ５の樹脂封止工程で、封止領域を半導体装置領域２２毎に分割して半導体装置領域２２毎に個別に封止樹脂９ｂを形成する分割封止（個別封止）を行うこともできる。
配線基板２１および配線基板２１上の封止樹脂９ｂ（封止樹脂９ｂ内に封止された半導体チップ３，４，５，６，７およびボンディングワイヤ８も含む）により、封止体（組立体）２７が形成される。すなわち、多数個取りの配線基板２１上に封止樹脂９ｂが形成された構造体を封止体２７と呼ぶ。
ステップＳ５の樹脂封止工程の後、封止体２７（配線基板２１）の切断を行う（ステップＳ６）。
ステップＳ６の切断工程により、図２５に示されるように、封止体２７（配線基板２１または配線基板２１および封止樹脂９ｂ）が各半導体装置領域２２間の切断領域に沿って切断されて、それぞれの半導体装置領域２２が個々の（個片化された）半導体装置１に切断分離（個片化）される。すなわち、封止体２７（配線基板２１または配線基板２１および封止樹脂９ｂ）が各半導体装置領域２２に切断されて分割され、各半導体装置領域２２から半導体装置１が形成される。ステップＳ６の切断工程によって各半導体装置領域２２に切断され分離（分割）された配線基板２１が上記配線基板２に対応する。また、ステップＳ６の切断工程後の封止樹脂９ｂが、上記封止樹脂９となる。また、ステップＳ５の樹脂封止工程で、複数の半導体装置領域２２を覆うように封止樹脂９ｂを形成する一括封止を行った場合には、ステップＳ６の切断工程で、配線基板２１とともに封止樹脂９ｂも各半導体装置領域２２間の切断領域に沿って切断され、切断後の封止樹脂９ｂ（切断後の配線基板２上の封止樹脂９ｂ）が上記封止樹脂９となる。
また、ステップＳ５の樹脂封止工程の後でステップＳ６の切断工程の前に、配線基板２１の下面２１ｂの端子１４に半田ボールを接続したり、あるいはメッキ処理を施すなどして、各端子１４上にバンプ電極を形成することもできる。ステップＳ５の樹脂封止工程の後でステップＳ６の切断工程の前に、マーキングを行って、封止樹脂９ｂの上面（表面）に製品番号などのマークを付すこともできる。
このようにして、半導体装置１が製造されるが、本発明者の検討によれば、配線基板上に複数の半導体チップを積み重ねて搭載した場合、樹脂封止工程において、積み重ねられた複数の半導体チップ間に封止樹脂形成用の樹脂材料中のフィラーが挟まり、それによって、半導体チップにクラックが発生する可能性があることが分かった。このことを、図２６〜図３０を参照して説明する。
図２６〜図３０は、積み重ねられた半導体チップ間に封止樹脂形成用の材料中のフィラーが挟まる問題の説明図（要部断面図）である。図２６〜図３０では、ダイアタッチフィルム１３１を介して半導体チップ１３２上に半導体チップ１３３がダイボンディングされている。
ダイボンディング工程では、裏面にダイアタッチフィルム（図示せず）が貼り付けられた半導体チップ１３２を配線基板（図示せず）に搭載して接着してから、裏面１３３ｂにダイアタッチフィルム１３１が貼り付けられた半導体チップ１３３を半導体チップ１３２の表面１３２ａ上に搭載して接着する。
図２６および図２７は、いずれも半導体チップ１３２の表面１３２ａ上にダイアタッチフィルム１３１を介して半導体チップ１３３がダイボンディングされ、ワイヤボンディングも行われた状態が示されているが、ダイアタッチフィルム１３１がダイボンディング工程およびワイヤボンディング工程での加熱により収縮し、その収縮量が図２６と図２７とで異なっている。すなわち、図２６よりも図２７の方が、ダイアタッチフィルム１３１の平面方向の収縮量が大きくなっている。
ダイボンディング工程やワイヤボンディング工程での加熱によりダイアタッチフィルム１３１が平面方向に収縮することで、図２６および図２７に示されるように、ダイアタッチフィルム１３１の端部１３１ａが、半導体チップ１３３の裏面１３３ｂの端部１３３ｃから距離Ｌ１だけ半導体チップ１３３の裏面１３３ｂの内側（中央側）方向に後退している（引っ込んでいる）。これにより、ダイアタッチフィルム１３１の端部１３１ａにおいて、上側の半導体チップ１３３の裏面１３３ｂと下側の半導体チップ１３２の表面１３２ａとの間に空間（隙間、ダイアタッチフィルム１３１が無い領域）１３５が生じてしまう。なお、半導体チップ１３３の裏面１３３ｂの端部１３３ｃは、半導体チップ１３２の上方に位置する端部である。また、ダイボンディング工程やワイヤボンディング工程での加熱により収縮したダイアタッチフィルム１３１の厚みを、厚みｔ１とする。
図２６では、ダイボンディング工程およびワイヤボンディング工程での加熱によるダイアタッチフィルム１３１の収縮が比較的小さいことで、ダイアタッチフィルム１３１の平面方向の収縮量が小さく、上記の距離Ｌ１が小さいので、Ｌ１＜ｔ１／２の関係になっている。一方、図２７では、ダイボンディング工程およびワイヤボンディング工程での加熱によるダイアタッチフィルム１３１の収縮が比較的大きいことで、ダイアタッチフィルム１３１の平面方向の収縮量が大きく、上記の距離Ｌ１が大きくなるので、Ｌ１≧ｔ１／２の関係になっている。
図２８および図２９は、図２６の状態から樹脂封止工程を行ったときのフィラー１３４の挟み込みの状態が示してあり、図３０は、図２７の状態から樹脂封止工程を行ったときのフィラー１３４の挟み込みの状態が示してある。なお、フィラー１３４は、封止樹脂形成用の樹脂材料中に含まれるフィラーであり、フィラー１３４ａは、フィラー１３４のうち、ダイアタッチフィルム１３１の厚みｔ１と同じサイズの粒径（直径）を有するフィラーであり、フィラー１３４ｂは、フィラー１３４のうち、ダイアタッチフィルム１３１の厚みｔ１よりも小さいサイズの粒径（直径）を有するフィラーである。
図２６の状態（Ｌ１＜ｔ１／２の状態）から樹脂封止工程を行っても、半導体チップ１３２の表面１３２ａと半導体チップ１３３の裏面１３３ｂとの間の空間１３５にフィラー１３４が挟まれて問題が生じることは無い。これは、半導体チップ１３２，１３３間の空間１３５には、厚みｔ１よりも小さな粒径のフィラー１３４ｂしか入り込むことができないためである。すなわち、図２６のようにＬ１＜ｔ１／２の関係になっていると、図２８に示されるように、厚みｔ１と同じ粒径を有するフィラー１３４ａは、空間１３５の奥行き（距離Ｌ１）が足りないために、半導体チップ１３２，１３３間の空間１３５に挟まることができない。ここで、フィラーが半導体チップ１３３（の裏面１３３ｂ）と半導体チップ１３２（の表面１３２ａ）との間の空間１３５に挟まるとは、そのフィラーが半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの両方に接する状態になることに対応する。フィラーが半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの一方だけに接する状態になっても、半導体チップ１３２，１３３間の空間１３５にフィラーが挟まったとは言えない。
また、図２６の状態（Ｌ１＜ｔ１／２の状態）から樹脂封止工程を行うと、上述のようにフィラー１３４ａの挟み込みが生じなくとも、図２９に示されるように、半導体チップ１３２，１３３間の空間１３５に、樹脂材料とともに、厚みｔ１よりも小さな粒径のフィラー１３４ｂが入り込むことは起こり得る。しかしながら、半導体チップ１３２，１３３間の空間１３５に入り込んだフィラー１３４ｂは、粒径がダイアタッチフィルム１３１の厚みｔ１よりも小さいことから、半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの両方に接した状態とはならない。このため、フィラー１３４を含有する樹脂材料が硬化して封止樹脂となっても、半導体チップ１３２，１３３間の空間１３５に入り込んでいたフィラー１３４ｂに起因した応力は、半導体チップ１３２の表面１３２ａおよび半導体チップ１３３の裏面１３３ｂに印加されず、半導体チップ１３２の表面１３２ａや半導体チップ１３３の裏面１３３ｂにはクラックは発生しない。
それに対して、図２７の状態（Ｌ１≧ｔ１／２の状態）から樹脂封止工程を行うと、半導体チップ１３２，１３３間の空間１３５にフィラー１３４が挟まれて問題が生じる可能性がある。これは、図３０に示されるように、半導体チップ１３２，１３３間の空間（隙間）１３５に、ダイアタッチフィルム１３１の厚みｔ１と同じサイズの粒径を有するフィラー１３４ａが入り込んで挟まった状態になり得るためである。すなわち、Ｌ１≧ｔ１／２の関係になっていると、厚みｔ１と同じ粒径のフィラー１３４ａは、空間１３５の奥行き（距離Ｌ１）が十分にあるために、半導体チップ１３２，１３３間の空間１３５に挟まって、そのフィラー１３４ａが半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの両方に接する状態になることが起こり得る。
図３０の状態（フィラー１３４ａが挟まった状態）が生じた状態でフィラー１３４を含有する樹脂材料が硬化して封止樹脂になると、硬化時に樹脂材料が若干収縮するがフィラー１３４はほとんど収縮しないため、半導体チップ１３２，１３３間の空間１３５に挟まっていたフィラー１３４ａに起因した応力が、半導体チップ１３２の表面１３２ａと半導体チップ１３３の裏面１３３ｂとに印加されてしまう。この応力によって、半導体チップ１３２の表面１３２ａおよび半導体チップ１３３の裏面１３３ｂにクラック１３６が発生する可能性がある。
半導体チップ１３３の裏面１３３ｂにクラック１３６が生じても、裏面側には配線層が形成されていないので、悪影響がほとんど生じない。しかしながら、半導体チップ１３２の表面１３２ａにクラック１３６が生じると、そのクラック１３６が半導体チップ１３２の最上層の保護膜（例えばポリイミド樹脂膜）１３７を越えて保護膜１３７の下の配線パターン（例えば最上層Ａｌ配線）１３８にまで到達してしまい、半導体チップ１３２の配線パターン１３８に断線を生じさせる可能性がある。このため、半導体チップ１３２の表面１３２ａにおけるクラック１３６の発生は、半導体装置の信頼性や製造歩留まりを低下させる。
このため、ダイボンディング工程およびワイヤボンディング工程を終了した段階で、図２７（Ｌ１≧ｔ１／２）の状態が生じずに必ず図２６（Ｌ１＜ｔ１／２）の状態になるようにすれば、半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの間の空間１３５へのフィラー１３４ａの挟み込みを防止し、フィラー１３４ａの挟み込みに起因した半導体チップ１３２，１３３のクラック１３６の発生を防止できる。
しかしながら、ダイボンディング工程およびワイヤボンディング工程での加熱によるダイアタッチフィルム１３１の収縮量は、ロット間やロット内での工程条件の変動（例えばダイボンディング時の圧着の圧力、ダイボンディング工程やワイヤボンディング工程の加熱温度、ダイボンディング工程やワイヤボンディング工程の加熱時間などの変動）によって変動しやすい。このため、ダイボンディング工程およびワイヤボンディング工程を終了した段階で、図２７（Ｌ１≧ｔ１／２）の状態が生じずに必ず図２６（Ｌ１＜ｔ１／２）の状態になるように管理することは容易ではなく、半導体装置の製造設備のコストや管理コストを増大させてしまう。また、ダイボンディングやワイヤボンディングの工程条件を変更したり、使用する配線基板や半導体チップを変更したりするたびに、ダイアタッチフィルム１３１の収縮量を再確認しながら製造工程の条件だしを行う必要があるため、工程条件や使用部材の変更に時間がかかってしまい、半導体装置の開発時間や開発コストを増大させてしまう。
また、上記図５〜図７のように半導体ウエハの裏面全体にダイアタッチフィルムを貼り付けてからその半導体ウエハをダイシングすることで、裏面１３３ｂにダイアタッチフィルム１３１が貼り付けられた半導体チップ１３３が得られた場合、半導体ウエハをダイシングによりチップ化した段階では、半導体チップ１３３の裏面１３３ｂの面積とダイアタッチフィルム１３１の面積とはほぼ同じである。しかしながら、半導体ウエハに比べてダイアタッチフィルムの方が軟らかいことから、半導体チップ１３３の端面はきれいな切断面となっているのに対して、ダイアタッチフィルム１３１の端面は、凹凸が生じた破断面になったり、あるいは、切断というよりも引きちぎられた状態となってしまうこともある。このため、多数の半導体装置を製造するためにダイアタッチフィルム１３１が貼り付けられた半導体チップ１３３を多数準備すると、半導体チップ１３３の端面とダイアタッチフィルム１３１の端面との位置関係が、半導体チップ１３３毎に変動しやすい。このことも、ダイボンディング工程およびワイヤボンディング工程を終了した段階で、図２７（Ｌ１≧ｔ１／２）の状態が生じずに必ず図２６（Ｌ１＜ｔ１／２）の状態になるように管理することを困難にする原因となる。
また、半導体チップ１３２上にダイアタッチフィルム１３１を介して半導体チップ１３３をダイボンディングする際に、半導体チップ１３３に印加する荷重を大きくしてダイアタッチフィルム１３１を押しつぶすことで、半導体チップ１３３の端部１３３ｃからダイアタッチフィルム１３１の一部がはみ出した状態にすることも考えられる。この場合、図２７（Ｌ１≧ｔ１／２）の状態が生じず、半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの間の隙間へのフィラー１３４の挟み込みを防止できるが、ダイボンディング時に半導体チップ１３３が割れてしまう可能性がある。すなわち、半導体チップを積み重ねて搭載する場合には、半導体装置の薄型化のために半導体チップ１３３の厚みを薄く（例えば１００μｍ以下に）しているので、半導体チップ１３３に大きな荷重を印加しながら半導体チップ１３２上への半導体チップ１３３のダイボンディングを行うと、半導体チップ１３３が割れてしまう。これは、半導体装置の製造歩留まりを低下させる。
また、図２６（Ｌ１＜ｔ１／２）の状態と図２７（Ｌ１≧ｔ１／２）の状態のいずれであっても、ダイアタッチフィルム１３１の厚みｔ１よりも大きなサイズの粒径（直径）を有するフィラーは、半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの間の空間１３５に入り込むことはないため、ダイアタッチフィルム１３１の厚みｔ１よりも大きな粒径のフィラーのみを樹脂材料中に含有させることも考えられる。しかしながら、半導体チップ１３２と半導体チップ１３３との接着性を確保しながらダイアタッチフィルム１３１の厚みｔ１を薄くするのは容易ではなく、ダイアタッチフィルム１３１の薄膜化には限界がある。このため、ダイアタッチフィルム１３１の厚みｔ１よりも大きな粒径のフィラーのみを樹脂材料中含有させると、樹脂材料中に粒径がかなり大きなフィラーのみが含有されることになり、これは、樹脂封止工程で形成された封止樹脂の強度を低下させる。
そこで、ダイボンディング工程およびワイヤボンディング工程を終了した段階で、たとえ図２７（Ｌ１≧ｔ１／２）の状態になったとしても、半導体チップ１３３の裏面１３３ｂと半導体チップ１３２の表面１３２ａとの間にフィラーが挟まるのを防止することが望まれる。また、その際に、封止樹脂中に、粒径が大きなフィラーのみが含有されるようになるのを防止することが望まれる。
図３１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の状態が示されている。図３１には、ダイアタッチフィルム３１を介して接着された半導体チップ３２および半導体チップ３３が示されているが、ダイアタッチフィルム３１および半導体チップ３２，３３は、ダイアタッチフィルム１１ｂおよび半導体チップ３，４か、ダイアタッチフィルム１１ｃおよび半導体チップ４，５か、あるいはダイアタッチフィルム１１ｄおよび半導体チップ５，６のいずれかに対応する。例えば、ダイアタッチフィルム３１および半導体チップ３２，３３が、ダイアタッチフィルム１１ｂおよび半導体チップ３，４に対応する場合は、図２０の領域３０の拡大図が図３１に相当することになる。また、半導体チップ３２，３３が半導体チップ３，４に対応する場合には、半導体チップ３２の表面３２ａは半導体チップ３の表面３ａに対応し、かつ半導体チップ３３の裏面３３ｂは半導体チップ４の裏面４ｂに対応する。また、半導体チップ３２，３３が半導体チップ４，５に対応する場合には、半導体チップ３２の表面３２ａは半導体チップ４の表面４ａに対応し、かつ半導体チップ３３の裏面３３ｂは半導体チップ５の裏面５ｂに対応する。また、半導体チップ３２，３３が半導体チップ５，６に対応する場合には、半導体チップ３２の表面３２ａは半導体チップ５の表面５ａに対応し、かつ半導体チップ３３の裏面３３ｂは半導体チップ６の裏面６ｂに対応する。
従って、以下で説明するダイアタッチフィルム３１の厚みｔ２は、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄのそれぞれの厚みに対応し、ダイアタッチフィルム３１の厚みｔ２とフィラーの粒径（後述するＲ１，Ｒ２，Ｒ３）との関係は、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄに対して成立する関係である。また、図３１では、半導体チップ３２において、最上層の保護膜（例えばポリイミド樹脂膜）３７と、保護膜３７の下の配線パターン（例えば上記電極１２と同層の最上層Ａｌ配線）３８も示してある。
ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程での加熱によりダイアタッチフィルム３１が平面方向に収縮する。このダイアタッチフィルム３１の収縮により、図３１に示されるように、ダイアタッチフィルム３１（第２の接着用フィルム）の端部３１ａ（第１の端部）が、半導体チップ３３の裏面３３ｂの端部３３ｃ（第２の端部）から距離Ｌ２（第１の距離）だけ半導体チップ３３の裏面３３ｂの内側（中央側）方向に後退している（引っ込んでいる）。これにより、ダイアタッチフィルム３１の端部３１ａにおいて、上側の半導体チップ３３の裏面３３ｂと下側の半導体チップ３２の表面３２ａとの間に空間（隙間、ダイアタッチフィルム３１が無い領域）３５が生じる。距離Ｌ２は空間３５の奥行きに相当する。なお、半導体チップ３３の裏面３３ｂの端部３３ｃは、半導体チップ３２の上方に位置する端部であり、半導体チップ３２と平面的に重なっている。また、半導体チップ３３の裏面３３ｂの端部３３ｃは、ダイアタッチフィルム３１の端部３１ａに対応する端部であり、加熱によるダイアタッチフィルム３１の収縮がなければ、ダイアタッチフィルム３１の端部３１ａとほぼ一致する端部である。また、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程での加熱により収縮したダイアタッチフィルム３１の厚み、すなわちステップＳ３のダイボンディング工程およびＳ４のワイヤボンディング工程後でステップＳ５の樹脂封止工程前の段階でのダイアタッチフィルム３１の厚みを、厚み（第１の厚み）ｔ２とする。ここで、距離Ｌ２は上記距離Ｌ１に対応し、厚みｔ２は上記厚みｔ１に対応するものである。
上述したように、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程での加熱によるダイアタッチフィルム３１の平面方向の収縮量が大きいと、上記距離Ｌ２が大きくなってＬ２≧ｔ２／２の関係になってしまう。Ｌ２≧ｔ２／２になってしまうと、上述したように、厚みｔ２と同じサイズの粒径（直径）を有するフィラーが、半導体チップ３２，３３間の空間（隙間）３５に挟まることが起こり得る。なお、半導体チップ３２，３３間の空間（隙間）３５は、半導体チップ３３の裏面３３ｂと半導体チップ３２の表面３２ａとの間の空間（隙間）３５と同じ意味である。半導体チップ３２，３３間の空間３５にフィラーが挟まると、上述したように、樹脂材料の硬化時に樹脂材料が若干収縮するがフィラーはほとんど収縮しないため、半導体チップ３２，３３間の空間３５に挟まっていたフィラーに起因した応力が、半導体チップ３２の表面３２ａおよび半導体チップ３３の裏面３３ｂに印加される。この応力は、半導体チップ３２の表面３２ａおよび半導体チップ３３の裏面３３ｂに上記クラック１３６のようなクラックを生じさせる可能性がある。
そこで、本実施の形態では、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階での、半導体チップ３２と半導体チップ３３との間のダイアタッチフィルム３１の厚み（第１の厚み）ｔ２と、樹脂材料９ａ（すなわち封止樹脂９ｂ，９）中に含有されるフィラー３４の粒径との関係を以下のようにする。
図３２は、図３１の状態からステップＳ５の樹脂封止工程を行ったときの半導体チップ３２，３３間のフィラー３４の挟み込みの状態を示す説明図（要部断面図）であり、図３１と同じ領域が示されている。
なお、ステップＳ５の樹脂封止工程で封止樹脂９ｂ形成用の金型（第１金型２６ａおよび第２金型２６ｂ）のキャビティ２６ｃ内にフィラーを含有する樹脂材料９ａを導入するが、この樹脂材料９ａ中に含有されるフィラー（フィラー粒子）をフィラー（フィラー粒子）３４と称し、図３２や後述する図３５，図３６に模式的に示してある。樹脂材料９ａが硬化して封止樹脂９ｂ，９が形成されるので、樹脂材料９ａ中に含有されるフィラーと封止樹脂９ｂ，９中に含有されるフィラーは同じであり、いずれもフィラー３４である。また、樹脂材料９ａが硬化して封止樹脂９ｂとなる際や、封止樹脂９ｂが切断されて封止樹脂９となる際に、含有されるフィラー３４はほとんど収縮しないので、樹脂材料９ａと封止樹脂９ｂと封止樹脂９とで、含有されるフィラー３４の粒径（粒度分布）は変わらない。従って、後述する平均粒径Ｒ２および最大粒径Ｒ３は、樹脂材料９ａと封止樹脂９ｂと封止樹脂９とで変わらない。また、図３２や後述する図３５，図３６では、フィラー３４以外の樹脂材料９ａ（封止樹脂９ｂ）は図示を省略している。
本実施の形態では、図３２に示されるように、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階での、半導体チップ３２と半導体チップ３３との間のダイアタッチフィルム３１の厚みｔ２が、樹脂材料９ａ（すなわち封止樹脂９ｂ，９）中に含有されるフィラー３４のフィラー径（直径、粒径）Ｒ１よりも大きく（ｔ２＞Ｒ１）なるようにする。
ダイアタッチフィルム３１の上記厚みｔ２は、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程などでの加熱によるダイアタッチフィルム３１の厚み方向の収縮量を勘案して、ダイアタッチフィルム３１の初期厚み（上記図６や図１０で半導体ウエハ２３または半導体チップ２３ａに貼り付ける前のダイアタッチフィルム１１の厚みに相当）を選択することによって、所望の値に調整することができる。例えば、ダイアタッチフィルム３１の初期厚みを厚くするほど、ダイアタッチフィルム３１の上記厚みｔ２を厚くすることができ、ダイアタッチフィルム３１の初期厚みを薄くするほど、ダイアタッチフィルム３１の上記厚みｔ２を薄くすることができる。また、樹脂材料９ａ（すなわち封止樹脂９ｂ，９）中に含有されるフィラー３４の粒径は、樹脂材料９ａを準備する際に、樹脂材料中にフィラーとして混ぜる粉体（好ましくはシリカ）の粒径を選択（調節）することによって、調整することができる。
ダイアタッチフィルム３１の厚みｔ２よりも小さなフィラー径Ｒ１のフィラー３４は、図３２に示されるように、ダイアタッチフィルム３１が収縮して半導体チップ３３の裏面３３ｂの内側方向に後退することで生じた、半導体チップ３２，３３間の空間３５に入り込むことができる。
しかしながら、フィラー径Ｒ１がダイアタッチフィルム３１の厚みｔ２よりも小さいため、ステップＳ５の樹脂封止工程で、図３２のように、半導体チップ３２，３３間の空間３５に、樹脂材料９ａとともにフィラー３４が入り込んだとしても、入り込んだフィラー３４は半導体チップ３３の裏面３３ｂと半導体チップ３２の表面３２ａの両方に接した状態にはならない。すなわち、半導体チップ３３の裏面３３ｂと半導体チップ３２の表面３２ａとの間の空間３５にフィラー３４が挟まった状態にはならない。
このため、樹脂材料９ａが硬化して封止樹脂９ｂとなっても、半導体チップ３２,３３間の空間３５に樹脂材料９ａとともに入り込んでいたフィラー３４に起因した応力は、半導体チップ３２の表面３２ａおよび半導体チップ３３の裏面３３ｂに印加されず、半導体チップ３２の表面３２ａおよび半導体チップ３３の裏面３３ｂにクラック（上記クラック１３６に対応するもの）が発生するのを防止できる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、封止樹脂９ｂ，９は、複数（多数）のフィラー３４を含有する樹脂材料９ａ（例えばエポキシ樹脂やシリコーン樹脂など）により形成され、封止樹脂９ｂ，９中には複数（多数）のフィラー３４が含まれている。封止樹脂９ｂ形成用の樹脂材料９ａ中に含まれる複数のフィラー３４の粒径が小さな値で均一であると、フィラー３４を含有する樹脂材料９ａの流動性が落ちて、ステップＳ５の樹脂封止工程で封止樹脂９ｂを形成しにくく、また、樹脂材料９ａ中に含まれる複数のフィラー３４の粒径が大きな値で均一であると、樹脂材料９ａの流動性は確保できるが、形成された封止樹脂９ｂ，９の強度が落ちてしまう。
このため、封止樹脂９ｂ形成用の樹脂材料９ａ中に含まれる複数のフィラー３４の粒径は、完全に均一であるよりも、ある程度小さな粒径から大きな粒径まで分布した粒度分布を有することが好ましい。これにより、封止樹脂９ｂ形成用の樹脂材料９ａ中に、ある程度小さな粒径のフィラー３４から大きな粒径のフィラー３４まで含まれることになるので、フィラー３４を含有する樹脂材料９ａの流動性を確保してステップＳ５の樹脂封止工程で封止樹脂９ｂを的確に形成できるとともに、形成された封止樹脂９ｂの強度を高めることもできる。
図３３は、封止樹脂９ｂ形成用の樹脂材料９ａ中に含まれるフィラー３４の累積粒度分布（累積粒径分布）の好ましい例を示すグラフであり、図３４は、図３３の累積粒度分布を粒度分布（粒径分布、度数分布）に変換したグラフである。図３５は、図３１の状態からステップＳ５の樹脂封止工程を行ったときの、半導体チップ３２，３３間のフィラー３４ａの挟み込みの状態を示す説明図（要部断面図）であり、図３１と同じ領域が示されている。なお、図３５に示されるフィラー３４ａは、封止樹脂９ｂ形成用の樹脂材料９ａ中に含まれるフィラー（フィラー粒子）３４のうち、後述の平均粒径Ｒ２に等しい粒径を有するフィラー（フィラー粒子）である。また、図３３のグラフの横軸は、フィラーの粒径に対応し、図３３のグラフの縦軸は、累積比率（累積相対度数、累積百分率）に対応する。また、図３４のグラフの横軸はフィラーの粒径に対応し、図３４のグラフの縦軸は度数または比率（相対度数）に対応し、この縦軸は任意単位（arbitrary unit）で示されている。なお、図３３の累積粒度分布を微分したものが、図３４の粒度分布に対応し、逆に、図３４の粒度分布を積分したものが、図３３の累積粒度分布に対応する。フィラー（フィラー粒子）３４の累積粒度分布は、フィラー３４を樹脂材料９ａ中に混合する前に、レーザー回折散乱法（レーザー回折式粒度分布測定器）などにより測定することができる。
なお、本願において、フィラー径とはフィラー（フィラー粒子）の粒径のことを意味し、フィラーの形状が球状の場合は、フィラー径すなわちフィラーの粒径はフィラーの直径に対応する。また、本願において、平均粒径（Ｒ２）とは、累積の５０％粒子径（５０％累積径）、すなわち中央値（中央累積値）のことを意味する。従って、樹脂材料９ａ（封止樹脂９ｂ，９）中のフィラー３４の平均粒径がＲ２という場合は、樹脂材料９ａ（封止樹脂９ｂ，９）中に含まれるフィラー３４において、平均粒径Ｒ２以下の粒径のフィラーがフィラー３４全体の５０％あることを意味している。
本実施の形態では、封止樹脂９ｂ形成用の樹脂材料９ａ中に含まれる複数のフィラー３４が、図３３および図３４に示されるように完全に均一ではない粒度分布を有していても、半導体チップ３２，３３間の空間３５にフィラーが挟まるのを抑制または防止するために、ダイアタッチフィルム３１の厚みｔ２とフィラーの粒径の関係を次のようにすることが望ましい。すなわち、本実施の形態では、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階での、半導体チップ３２と半導体チップ３３との間のダイアタッチフィルム３１の厚み（第１の厚み）ｔ２が、樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の平均粒径（直径）Ｒ２よりも大きく（ｔ２＞Ｒ２）なるようにする。その理由は次の通りである。
上述したように、ステップＳ５の樹脂封止工程で、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径を有するフィラーが、半導体チップ３２，３３間の空間３５に挟まることが問題である。ダイアタッチフィルム３１の厚みｔ２よりも十分に小さなフィラーについては、半導体チップ３２，３３間の空間３５に入り込んでも特に問題とはならず、ダイアタッチフィルム３１の厚みｔ２よりも大きなフィラーについては、半導体チップ３２，３３間の空間３５に挟まることはない。
図３３および図３４のグラフからも分かるように、一般に粒子の粒度分布は、平均粒径Ｒ２の近傍で比率（累積比率の微分値）が大きく、平均粒径Ｒ２から離れるに従って、特に平均粒径よりも粒径が大きくなる方向に離れるに従って、比率（累積比率の微分値）が低下する傾向にある。このため、樹脂材料９ａ（封止樹脂９ｂ，９）中に含有されるフィラー（フィラー粒子）３４は、図３４のように、平均粒径Ｒ２近傍にピーク（比率または度数のピーク）を有する粒度分布を有する傾向にある。
このため、本実施の形態のように、ダイアタッチフィルム３１の厚みｔ２を樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の平均粒径Ｒ２よりも大きく（ｔ２＞Ｒ２）すれば、平均粒径Ｒ２に等しい粒径のフィラー３４ａは、比率（図３４の縦軸の値）が高いが、図３５に示されるように、半導体チップ３２，３３間の空間３５には挟まらない。そして、半導体チップ３２，３３間の空間３５に挟まり得るのは、フィラー３４のうちの平均粒径Ｒ２よりも大きな粒径でかつダイアタッチフィルム３１の厚みｔ２と同程度の粒径を有するフィラーである。ダイアタッチフィルム３１の厚みｔ２を平均粒径Ｒ２よりも大きく（ｔ２＞Ｒ２）することで、封止樹脂９ｂ形成用の樹脂材料９ａ中において、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーの割合が小さくなるので、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーが、半導体チップ３２，３３間の空間３５に挟まる現象の発生率を小さくすることができる。
また、ダイアタッチフィルム３１の厚みｔ２を樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の平均粒径Ｒ２よりも大きく（ｔ２＞Ｒ２）するが、樹脂材料９ａ（封止樹脂９ｂ，９）中で、平均粒径Ｒ２と同じサイズの粒径を有するフィラーの数（割合）よりも、ダイアタッチフィルム３１の厚みｔ２と同じサイズの粒径を有するフィラーの数（割合）の方が少ないことが好ましい。これは、図３４の粒度分布のグラフにおいて、横軸を平均粒径Ｒ２に等しい値にした（例えば平均粒径Ｒ２が１５μｍの場合は横軸を１５μｍとする）ときの縦軸の値よりも、横軸を厚みｔ２に等しい値にした（例えば厚みｔ２が２０μｍの場合は横軸を２０μｍとする）ときの縦軸の値の方が、小さいことを意味している。このような関係は、図３４のように、フィラーの粒度分布が、平均粒径Ｒ２から粒径が大きくなる方向に離れるに従って比率（相対度数）が低下するような分布である場合に成り立つ。これにより、封止樹脂９ｂ形成用の樹脂材料９ａ中において、ダイアタッチフィルム３１の厚みｔ２と同じ粒径のフィラーの割合が的確に小さくなるので、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーが、半導体チップ３２，３３間の空間３５に挟まる現象の発生率を小さくすることができる。
また、ダイアタッチフィルム３１は薄い膜状の部材であるため、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程での加熱により、ダイアタッチフィルム３１は平面方向に収縮する。しかしながら、ダイアタッチフィルム３１は、厚み方向にも収縮し、この厚み方向の収縮量も、ロット間やロット内での工程条件の変動（例えばダイボンディング時の圧着の圧力、ダイボンディング工程やワイヤボンディング工程の加熱温度、ダイボンディング工程やワイヤボンディング工程の加熱時間などの変動）によって変動しやすい。このため、厚み方向の収縮量の変動に起因して、ダイアタッチフィルム３１の厚みｔ２がロット間やロット内で変動することを勘案して、ダイアタッチフィルム３１の厚みｔ２が変動したとしてもｔ２＞Ｒ２の関係が成り立つようにマージン（余裕）を持たせることが望ましい。また、ステップＳ５の樹脂封止工程では、フィラーを含有する樹脂材料９ａを硬化させて封止樹脂９ｂを形成するが、この硬化の際に、樹脂材料９ａが収縮することによってダイアタッチフィルム３１が厚さ方向に圧縮され、空間３５で上下に対向している半導体チップ３２の表面３２ａと半導体チップ３３の裏面３３ｂとの間の距離が短くなるため、樹脂材料９ａの硬化時の収縮の観点からも、マージン（余裕）を持たせることが望ましい。
このようなマージンの観点から、ダイアタッチフィルム３１の厚みｔ２とフィラー３４の平均粒径Ｒ２との差を、ダイアタッチフィルム３１の厚みｔ２の１／４以上とする（すなわちｔ２−Ｒ２≧ｔ２／４とする）ことが、より好ましい。ｔ２−Ｒ２≧ｔ２／４は、ｔ２≧４Ｒ２／３と同じであるので、換言すれば、ダイアタッチフィルム３１の厚みｔ２をフィラー３４の平均粒径Ｒ２の４／３倍とすることが、より好ましい。例えば、平均粒径Ｒ２が図３３及び図３４のように約１４μｍの場合には、ダイアタッチフィルム３１の厚みｔ２を約１９μｍ以上とすることがより好ましい。
これにより、厚み方向の収縮量の変動に起因してダイアタッチフィルム３１の厚みｔ２がロット間やロット内で変動したとしても、ｔ２＞Ｒ２の関係が成り立つようにすることができ、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーが、半導体チップ３２，３３間の空間３５に挟まる現象の発生率を低下させることができる。また、ダイアタッチフィルム３１の厚みｔ２とフィラー３４の平均粒径Ｒ２との差をｔ２／４以上としたことにより、その差がｔ２／４未満の場合に比べて、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーの割合（比率）を小さくすることができ、半導体チップ３２，３３間の空間３５にフィラーが挟まる現象の発生率を低下させることができる。
また、ダイアタッチフィルム３１の厚みｔ２とフィラー３４の平均粒径Ｒ２との差（すなわちｔ２−Ｒ２）を大きくするほど、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径を有するフィラー３４の割合は小さくなるので、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーが、半導体チップ３２，３３間の空間３５に挟まる現象の発生率が低下する。このため、ダイアタッチフィルム３１の厚みｔ２とフィラー３４の平均粒径Ｒ２との差（すなわちｔ２−Ｒ２）をある程度大きくすることが好ましい。
この観点から、ダイアタッチフィルム３１の厚みｔ２とフィラー３４の平均粒径Ｒ２との差を５μｍ以上とする（すなわちｔ２−Ｒ２≧５μｍとする）ことが、より好ましい。例えば、平均粒径Ｒ２が図３３及び図３４のように約１４μｍの場合には、ダイアタッチフィルム３１の厚みｔ２を約１９μｍ以上とすることがより好ましい。これにより、ダイアタッチフィルム３１の厚みｔ２とフィラー３４の平均粒径Ｒ２との差（ｔ２−Ｒ２）を大きくすることで、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーの割合をより小さくすることができるので、半導体チップ３２，３３間の空間３５にフィラーが挟まる現象の発生率を、より的確に低下させることができる。
図３６は、図３１の状態からステップＳ５の樹脂封止工程を行ったときの、半導体チップ３２，３３間のフィラー３４ｂの挟み込みの状態を示す説明図（要部断面図）であり、図３１と同じ領域が示されている。なお、図３６に示されるフィラー（フィラー粒子）３４ｂは、封止樹脂９ｂ（９）中に含有される複数のフィラー３４のうち、粒径が最も大きいフィラー（フィラー粒子）であり、後述の最大粒径Ｒ３に等しい粒径を有するフィラー（フィラー粒子）である。
半導体チップ３２，３３間の空間（隙間）３５にフィラー３４が挟まる現象の発生率を低下させるのに最も良いのは、ダイアタッチフィルム３１の厚みｔ２を、封止樹脂９ｂ，９中（すなわち封止樹脂９ｂ,９形成用の樹脂材料９ａ中）に含有される複数のフィラー（フィラー粒子）３４の最大粒径Ｒ３よりも大きく（ｔ２＞Ｒ３）することである。ここで、封止樹脂９ｂ，９中（すなわち封止樹脂９ｂ,９形成用の樹脂材料９ａ中）に含有される複数のフィラー（フィラー粒子）３４の最大粒径Ｒ３とは、封止樹脂９ｂ，９中（すなわち封止樹脂９ｂ,９形成用の樹脂材料９ａ中）に含有される複数のフィラー（フィラー粒子）３４のうち、粒径が最も大きいフィラー（フィラー粒子）の粒径（直径）である。
ダイアタッチフィルム３１の厚みｔ２を封止樹脂９ｂ（９）中に含有される複数のフィラー３４の最大粒径Ｒ３よりも大きく（ｔ２＞Ｒ３）すれば、封止樹脂９ｂ形成用の樹脂材料９ａ中には、ダイアタッチフィルム３１の厚みｔ２よりも小さな粒径のフィラーが含有されるだけで、ダイアタッチフィルム３１の厚みｔ２と同サイズ以上の粒径のフィラーが含まれなくなる。このため、図３６に示されるように、フィラー３４のうちの粒径が最も大きいフィラー３４ｂでさえも、ダイアタッチフィルム３１の厚みｔ２よりも小さいため、半導体チップ３２，３３間の空間３５にフィラー３４ｂが入り込んでも、フィラー３４ｂが半導体チップ３３の裏面３３ｂと半導体チップ３２の表面３２ａとの両方に接する状態とはならない。フィラー３４のうちのフィラー３４ｂ以外のフィラーは、フィラー３４ｂよりも小さいので、半導体チップ３２，３３間の空間３５に入り込んでも、そのフィラーが半導体チップ３３の裏面３３ｂと半導体チップ３２の表面３２ａとの両方に接する状態とはならない。これにより、ダイアタッチフィルム３１の厚みｔ２と同サイズの粒径のフィラーが、半導体チップ３２，３３間の空間３５に挟まる現象の発生を確実に防止できる。
また、ダイアタッチフィルム３１の厚みｔ２を樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の最大粒径Ｒ３よりも大幅に大きく（ｔ２＞＞Ｒ３）しても、半導体チップ３２，３３間の空間３５へのフィラーの挟み込みの防止効果は変わらないのに、半導体装置１の厚みの増大を招く可能性がある。このため、ダイアタッチフィルム３１の厚みｔ２を、樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の最大粒径Ｒ３の２倍以下（ｔ２≦２Ｒ３）にすればより好ましく、最大粒径Ｒ３の１．５倍以下（ｔ２≦１．５Ｒ３）にすれば更に好ましい。これにより、半導体チップ３２，３３間の空間３５にフィラーが挟まる現象の発生を確実に防止できるとともに、ダイアタッチフィルム３１の厚みｔ２の増大を抑制して、半導体装置１が厚くなるのを防止できる。
また、ダイアタッチフィルム３１の厚みｔ２を樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の最大粒径Ｒ３よりも大きく（ｔ２＞Ｒ３）する場合には、樹脂材料９ａ（封止樹脂９ｂ，９）中にあまり大きな粒径のフィラーが含まれないようして、最大粒径Ｒ３を抑制することも有効である。例えば、最大粒径Ｒ３を２０μｍ以下（Ｒ３≦２０μｍ）にすることも有効である。例えば、上記図３３および図３４のグラフにおいて、実線で示される累積粒度分布（図３３）および粒度分布（図３４）の大粒径側の分布を例えば点線の分布のように変化させると、最大粒径Ｒ３が２０μｍとなる。最大粒径Ｒ３を２０μｍ以下（Ｒ３≦２０μｍ）にした場合、２０μｍよりも大きな粒径のフィラーが樹脂材料９ａ中に含まれないことになるが、２０μｍよりも大きな粒径のフィラーがなくとも、樹脂材料９ａの流動性は好適な状態を確保できる。このため、ダイアタッチフィルム３１の厚みｔ２をフィラー３４の最大粒径Ｒ３よりも大きく（ｔ２＞Ｒ３）しかつ最大粒径Ｒ３を２０μｍ以下（Ｒ３≦２０μｍ）にすることで、半導体チップ３２，３３間の空間３５にフィラーが挟まる現象の発生を確実に防止できるとともに、ダイアタッチフィルム３１の厚みｔ２の増大を抑制して、半導体装置１が厚くなるのを防止できる。
このように、本実施の形態では、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階での、ダイアタッチフィルム３１の厚みｔ２が、好ましくは封止樹脂９ｂ（樹脂材料９ａ）中に含まれるフィラー３４の平均粒径Ｒ２よりも大きく（ｔ２＞Ｒ２）する。更に好ましくは、ダイアタッチフィルム３１の厚みｔ２が、平均粒径Ｒ２よりもｔ２／４または５μｍ以上大きく（ｔ２≧Ｒ２＋ｔ２／４またはｔ２≧Ｒ２＋５μｍ）なるようにし、最も好ましくは封止樹脂９ｂ（樹脂材料９ａ）中に含まれるフィラー３４の最大粒径Ｒ３よりも大きく（ｔ２＞Ｒ３）なるようにする。このようにすることで、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーが、半導体チップ３２，３３間の空間３５に挟まる現象の発生を抑制または防止できる。これにより、ステップＳ５の樹脂封止工程でフィラー３４を含有する樹脂材料９ａを硬化して封止樹脂９ｂ（９）を形成する際に、半導体チップ３３の裏面３３ｂと半導体チップ３２の表面３２ａとの間に挟まったフィラー３４に起因して、半導体チップ３２の表面３２ａおよび半導体チップ３３の裏面３３ｂに応力が印加されるのを抑制または防止できる。従って、半導体チップ３２の表面３２ａや半導体チップ３３の裏面３３ｂにクラック（上記クラック１３６に相当するもの）が発生するのを抑制または防止することができる。このため、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態では、ダイアタッチフィルム３１の厚みｔ２が、好ましくは封止樹脂９ｂ（樹脂材料９ａ）中に含まれるフィラー３４の平均粒径Ｒ２より大きく（ｔ２＞Ｒ２）、より好ましくは平均粒径Ｒ２よりもｔ２／４または５μｍ以上大きく（ｔ２≧Ｒ２＋ｔ２／４又はｔ２≧Ｒ２＋５μｍ）、最も好ましくは封止樹脂９ｂ（樹脂材料９ａ）中に含まれフィラー３４の最大粒径Ｒ３より大きく（ｔ２＞Ｒ３）なるようにしている。このため、封止樹脂９ｂ（９）中に、小さな粒径のフィラー、好ましくは１〜１０μｍの粒径のフィラー、を含有させることができ、それによって、封止樹脂９ｂ（９）の強度を向上させることができる。このため、ステップＳ５で形成された封止樹脂９ｂ中に含有されるフィラー３４には、小さな粒径のフィラー、例えば１〜１０μｍの粒径のフィラーが含まれていることが、より好ましく、これにより、半導体装置１の封止樹脂９の強度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、封止樹脂９ｂ形成用の樹脂材料中に含まれる複数のフィラーが、同じ粒径のみを有した粒度分布ではなく、ある程度小さな粒径から大きな粒径まで分布した粒度分布を有していても、フィラーの粒径に対するダイアタッチフィルム３１の厚みｔ２の関係を上述のように調整することにより、半導体チップ３２，３３間の空間３５にフィラーが挟まる現象の発生を抑制または防止できる。このため、半導体チップ３２の表面３２ａや半導体チップ３３の裏面３３ｂにクラックが発生するのを抑制または防止しながら、封止樹脂９ｂ形成用の樹脂材料中のフィラーが、小さな粒径（例えば１〜５μｍの粒径）から大きな粒径（例えば１０〜２０μｍの粒径）まで分布した粒度分布を有することができる。従って、形成された封止樹脂９ｂ（９）の強度を高めることができるとともに、フィラーを含有する樹脂材料９ａの流動性を確保して樹脂封止工程で封止樹脂９ｂを的確に形成できるようになる。このため、封止樹脂９（９ｂ）中に含有されるフィラーは、小さな粒径（例えば１〜５μｍの粒径）から大きな粒径（例えば１０〜２０μｍの粒径）まで分布した粒度分布を有すること、例えば１〜５μｍの粒径のフィラーと５μｍよりも大きく１０μｍ以下の粒径のフィラーと１０μｍよりも大きく２０μｍ以下の粒径のフィラーとを含んでいることが、より好ましい。これにより、樹脂封止工程での樹脂材料９ａの流動性の確保と封止樹脂９の強度向上とを両立できる。
従って、ダイアタッチフィルム３１の厚みｔ２を樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の平均粒径Ｒ２よりも大きく（ｔ２＞Ｒ２）するのは、樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー（フィラー粒子）３４が、例えば図３４のように、平均粒径Ｒ２近傍にピークを有する粒度分布を有している場合に効果が大きい。樹脂材料９ａ中のフィラー３４が平均粒径Ｒ２近傍にピークを有する粒度分布を有している場合に、ダイアタッチフィルム３１の厚みｔ２をフィラー３４の平均粒径Ｒ２よりも大きくすれば、樹脂材料９ａ中で、ダイアタッチフィルム３１の厚みｔ２と同程度の粒径のフィラーの割合が小さくなり、半導体チップ３２，３３間の空間３５にフィラー３４が挟まる現象の発生率を小さくすることができる。
また、本実施の形態では、４つの半導体チップ３，４，５，６を積み重ねているが、積み重ねる半導体チップの数は４つに限定されず、２つ以上であればよい。また、本実施の形態では、配線基板２上に複数の半導体チップ３，４，５，６を積み重ねて搭載しているだけでなく、積層されていない半導体チップ７を配線基板２上に搭載しているが、半導体チップ７は、不要であれば配線基板２上への搭載を省略することもできる。すなわち、本実施の形態は、配線基板２上に少なくとも２つの半導体チップを積み重ねて配置した半導体装置に適用することができる。本実施の形態では、配線基板２（２１）上に半導体チップ３，４，５，６，７を搭載した場合について説明したが、半導体チップ７を省略することもでき、半導体チップ６を省略することもでき、半導体チップ６を省略したのに加えて更に半導体チップ５を省略することもできるが、少なくとも半導体チップ３，４は必要である。また、配線基板２１（２）上に半導体チップ３，４，５，６を積み重ねた後、半導体チップ６の表面６ａ上に更に他の半導体チップをダイアタッチフィルム１１ｂ，１１ｃ，１１ｄと同様のダイアタッチフィルムを介して搭載することもできる。
また、本実施の形態では、Ｌ２≧ｔ２／２になっても半導体チップ３２，３３間にフィラー３４が挟まる現象の発生率を小さくすることができるので、上記図３１のようにＬ２≧ｔ２／２となっている場合に適用すれば、効果が大きい。
図３７は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図３１と同様に、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の状態が示されている。但し、図３７には、配線基板２１上に半導体チップ３，４，５，６が積み重ねられて搭載された状態が示されている。なお、図３７に示されるダイアタッチフィルム１１ａの厚みｔ３、ダイアタッチフィルム１１ｂの厚みｔ４、ダイアタッチフィルム１１ｃの厚みｔ５およびダイアタッチフィルム１１ｄの厚みｔ６は、上記ダイアタッチフィルム３１の厚みｔ２と同様に、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階での厚みに対応する。
上記ダイアタッチフィルム３１は、半導体チップ上に他の半導体チップを積み重ねて搭載するのに使用されるダイアタッチフィルムである。このため、上記ダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのうち、ダイアタッチフィルム３１に相当するのは、半導体チップ３および半導体チップ４間のダイアタッチフィルム１１ｂと、半導体チップ４および半導体チップ５間のダイアタッチフィルム１１ｃと、半導体チップ５および半導体チップ６間のダイアタッチフィルム１１ｄである。従って、上述の説明において、ダイアタッチフィルム３１の厚みｔ２は、図３７に示されるダイアタッチフィルム１１ｂの厚みｔ４、ダイアタッチフィルム１１ｃのｔ５またはダイアタッチフィルム１１ｄの厚みｔ６に読み替えることができる。すなわち、上述したような樹脂材料９ａ（封止樹脂９ｂ，９）中のフィラーの粒径に対するダイアタッチフィルム３１の厚みｔ２の関係（ｔ２＞Ｒ１，ｔ２＞Ｒ２，ｔ２≧Ｒ２＋ｔ２／４，ｔ２≧Ｒ２＋５μｍ，ｔ２＞Ｒ３）は、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄの厚みｔ４，ｔ５，ｔ６のいずれに対しても成立させる必要がある。
一方、上記ダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのうち、ダイアタッチフィルム１１ａおよびダイアタッチフィルム１１ｅは、半導体チップ３および半導体チップ７と配線基板２（２１）との間に介在して両者を接着するダイアタッチフィルムである。このため、ステップＳ３，Ｓ４での加熱によりダイアタッチフィルム１１ａ，１１ｅが平面方向に収縮し、それによって生じた半導体チップ３，７の裏面と配線基板２１の上面２１ａとの間の空間（隙間）にフィラーが挟まったとしても、樹脂材料９ａの硬化時に、その挟まったフィラーに起因した応力が印加されるのは、半導体チップ３，７の裏面３ｂ，７ｂと配線基板２１の上面２１ａである。
従って、半導体チップ３，７と配線基板２１との間の空間（隙間）にフィラーが挟まると、半導体チップ３，７の裏面３ｂ，７ｂにクラックを生じさせる可能性はあるが、半導体チップ３，７の表面３ａ，７ａにクラックは生じない。半導体チップ３，４，５，６，７において、表面３ａ，４ａ，５ａ，６ａ，７ａにクラックが生じると、そのクラックが半導体チップの配線パターン（上記配線パターン３８に相当するもの）に到達して、半導体チップの配線パターンの断線を生じさせる可能性がある。それに対して、半導体チップ３，４，５，６，７において、裏面３ｂ，４ｂ，５ｂ，６ｂ，７ｂにクラックが生じても、裏面側には配線層が形成されていないので、悪影響がほとんど生じない。
このため、積み重ねた半導体チップ３，４，５，６間を接着するダイアタッチフィルム１１ｂ，１１ｃ，１１ｄの各厚みｔ４，ｔ５，ｔ６に比べて、積み重ねた半導体チップ３，４，５，６のうちの最も下の半導体チップ３と配線基板２１との間を接着するダイアタッチフィルム１１ａの厚みｔ３を薄く（ｔ３＜ｔ４かつｔ３＜ｔ５かつｔ３＜ｔ６、すなわちｔ３＜ｔ４，ｔ５，ｔ６）すれば、より好ましい。例えば、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階での、半導体チップ３と配線基板２１との間のダイアタッチフィルム１１ａの厚みｔ３が、樹脂材料９ａ（封止樹脂９ｂ，９）中に含有される複数のフィラー３４の平均粒径Ｒ２以下（ｔ３≦Ｒ２）になるようにする。これにより、ダイアタッチフィルム１１ａの厚みｔ３を、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄの各厚みｔ４，ｔ５，ｔ６よりも薄くした分だけ、配線基板２１上に積み重ねた半導体チップ３，４，５，６の高さ（配線基板２１の上面２１ａから半導体チップ６の表面６ａまでの高さ）を低くすることができる。このため、封止樹脂９ｂ（９）の厚みを薄くすることができ、製造された半導体装置１の厚みを薄くすることができる。従って、半導体装置１の薄型化が可能になる。
なお、上記のようにダイアタッチフィルム１１ｂ，１１ｃ，１１ｄの厚みに比べてダイアタッチフィルム１１ａの厚みを薄くする場合、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階で、ダイアタッチフィルム１１ａの厚みｔ３が、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄのそれぞれの厚みｔ４，ｔ５，ｔ６よりも薄いことが重要である。これは、半導体装置１の薄型化を図るために封止樹脂９の厚みを薄くするには、ステップＳ５の封止樹脂工程を行う直前の段階での配線基板２１の上面２１ａから半導体チップ６の表面６ａまでの高さを低くすることが重要なためである。ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階で、ダイアタッチフィルム１１ａの厚みｔ３が、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄのそれぞれの厚みｔ４，ｔ５，ｔ６よりも薄い（ｔ３＜ｔ４，ｔ５，ｔ６）ことにより、ボンディングワイヤ８を露出することなく封止樹脂９ｂを形成するのに必要な封止樹脂９ｂの厚みを薄くできる。これにより、半導体装置１の薄型化に有利となる。
また、ダイアタッチフィルム１１ａをダイアタッチフィルム１１ｂ，１１ｃ，１１ｄと同じ材料により形成すれば、ステップＳ３のダイボンディング工程やステップＳ４のワイヤボンディング工程での加熱によるダイアタッチフィルム１１ａ，１１ｂ，１１ｃ，１１ｄの厚み方向の収縮量はほぼ同じである。このため、ステップＳ２で半導体チップ３，４，５，６を準備した段階で、ダイアタッチフィルム１１ａの厚みをダイアタッチフィルム１１ｂ，１１ｃ，１１ｄのそれぞれの厚みよりも薄くしておけばよい。すなわち、図６や図１０で貼り付けるダイアタッチフィルム１１の厚み（貼り付け前の初期厚み）を、半導体チップ４，５，６の場合（半導体ウエハ２３が半導体チップ４，５，６を取得するための半導体ウエハの場合）に比べて半導体チップ３の場合（半導体ウエハ２３が半導体チップ３を取得するための半導体ウエハの場合）に薄くしておけばよい。これにより、ステップＳ３のダイボンディング工程およびステップＳ４のワイヤボンディング工程を行った後、ステップＳ５の樹脂封止工程を行う前の段階で、ダイアタッチフィルム１１ａの厚みｔ３が、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄのそれぞれの厚みｔ４，ｔ５，ｔ６よりも薄くすることができる。
また、ダイアタッチフィルム１１ａの厚みｔ３を、ダイアタッチフィルム１１ｂ，１１ｃ，１１ｄのそれぞれの厚みｔ４，ｔ５，ｔ６よりも薄くしたことにより、半導体チップ３と配線基板２１との間の空間（隙間）にフィラーが挟まって半導体チップ３の裏面３ｂにクラックが生じたとしても、半導体装置の信頼性にはほとんど影響しない。
また、半導体チップ７は、単独で配線基板２１上に搭載しており、配線基板２１上の半導体チップ７の高さ（配線基板２１の上面２１ａから半導体チップ７の表面７ａまでの高さ）は、配線基板２１上に積み重ねられた半導体チップ３，４，５，６の高さ（配線基板２１の上面２１ａから半導体チップ６の表面６ａまでの高さ）よりも低い。このため、配線基板２１と半導体チップ７との間を接着するダイアタッチフィルム１１ｅの厚みはダイアタッチフィルム１１ａのように薄くしなくともよく、ダイアタッチフィルム１１ｅの厚みを薄くしなかったとしても、半導体装置１の厚みは厚くならない。
また、本実施の形態の半導体装置１のように、配線基板２上に複数の半導体チップ３，４，５，６を積み重ねて搭載した半導体装置を製造する場合、配線基板２１の同じ半導体装置領域２２において、複数の半導体チップを積み重ねて搭載するためにダイボンディング工程に要する時間が長く、ダイボンディングのために加熱される時間が長くなる。また、配線基板２１の同じ半導体装置領域２２において、複数の半導体チップが積み重ねられたものに対してワイヤボンディングを施すためにワイヤボンディング工程に要する時間が長く、ワイヤボンディングのために加熱される時間が長くなる。また、積層された複数の半導体チップにおいて、上側の半導体チップに対してワイヤボンディングを行っている間も、下側の半導体チップが加熱されている状態となっている。このため、半導体チップを積み重ねない場合に比べて、本実施の形態のように配線基板２１上に複数の半導体チップを積み重ねて搭載した場合には、半導体チップ間のダイアタッチフィルムが加熱される時間が長いため、ダイアタッチフィルムが平面方向に大きく収縮してしまい、上記図３１のように、Ｌ２≧ｔ２／２の状態になりやすい。本実施の形態では、樹脂材料９ａ（封止樹脂９ｂ，９）中のフィラーの粒径とダイアタッチフィルム３１の厚みｔ２とを上述したような関係（ｔ２＞Ｒ１，ｔ２＞Ｒ２，ｔ２≧Ｒ２＋ｔ２／４，ｔ２≧Ｒ２＋５μｍ，ｔ２＞Ｒ３）とすることで、上記図３１のように、Ｌ２≧ｔ２／２の状態になっても、半導体チップ間へフィラーが挟まって半導体チップにクラックが発生するのを抑制または防止できる。このため、本実施の形態は、配線基板上に複数の半導体チップを積み重ねて搭載する場合に適用すれば、効果が大きい。
また、本実施の形態のように、多数個取りの配線基板２１を用いて半導体装置を製造する場合、複数の半導体装置領域２２全体を加熱しながらダイボンディングおよびワイヤボンディングを行う。このため、ダイボンディングが終了した半導体装置領域２２は、他の半導体装置領域２２に対するダイボンディングを行っている間も加熱されるため、ダイボンディングのために加熱される時間が長くなる。同様に、ワイヤボンディングが終了した半導体装置領域２２は、他の半導体装置領域２２に対するワイヤボンディングを行っている間も加熱されるため、ワイヤボンディングのために加熱される時間が長くなる。このため、本実施の形態のように多数個取りの配線基板２１を用いて半導体装置を製造する場合には、半導体チップ間のダイアタッチフィルムが加熱される時間が長いため、ダイアタッチフィルムが平面方向に大きく収縮してしまい、上記図３１のように、Ｌ２≧ｔ２／２の状態になりやすい。本実施の形態では、樹脂材料９ａ（封止樹脂９ｂ，９）中のフィラーの粒径とダイアタッチフィルム３１の厚みｔ２とを上述したような関係（ｔ２＞Ｒ１，ｔ２＞Ｒ２，ｔ２≧Ｒ２＋ｔ２／４，ｔ２≧Ｒ２＋５μｍ，ｔ２＞Ｒ３）とすることで、上記図３１のように、Ｌ２≧ｔ２／２の状態になっても、半導体チップ間へフィラーが挟まって半導体チップにクラックが発生するのを抑制または防止できる。このため、本実施の形態は、配線基板２１のような多数個取りの配線基板を用いて半導体装置を製造する場合に適用すれば、効果が大きい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、配線基板に半導体チップを搭載した半導体パッケージ形態の半導体装置の製造方法に適用して有効である。
本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図３と同じ半導体装置の製造工程中の全体平面図である。 半導体チップを準備する工程の説明図である。 図５に続く半導体チップを準備する工程の説明図である。 図６に続く半導体チップを準備する工程の説明図である。 半導体チップを準備する他の工程の説明図である。 図８に続く半導体チップを準備する工程の説明図である。 図９に続く半導体チップを準備する工程の説明図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の全体平面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の全体平面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の全体平面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 積み重ねられた半導体チップ間にフィラーが挟まる問題の説明図である。 積み重ねられた半導体チップ間にフィラーが挟まる問題の説明図である。 積み重ねられた半導体チップ間にフィラーが挟まる問題の説明図である。 積み重ねられた半導体チップ間にフィラーが挟まる問題の説明図である。 積み重ねられた半導体チップ間にフィラーが挟まる問題の説明図である。 ダイボンディング工程およびワイヤボンディング工程を行った後、樹脂封止工程を行う前の状態の要部断面図である。 図３１の状態から樹脂封止工程を行ったときの半導体チップ間のフィラーの挟み込みの状態を示す説明図である。 封止樹脂形成用の樹脂材料中に含まれるフィラーの累積粒度分布を示すグラフである。 封止樹脂形成用の樹脂材料中に含まれるフィラーの粒度分布を示すグラフである。 図３１の状態から樹脂封止工程を行ったときの半導体チップ間のフィラーの挟み込みの状態を示す説明図である。 図３１の状態から樹脂封止工程を行ったときの半導体チップ間のフィラーの挟み込みの状態を示す説明図である。 ダイボンディング工程およびワイヤボンディング工程を行った後、樹脂封止工程を行う前の状態の要部断面図である。
符号の説明
１ 半導体装置
２ 配線基板
２ａ 上面
２ｂ 下面
３，４，５，６，７ 半導体チップ
３ａ，４ａ，５ａ，６ａ，７ａ 表面
３ｂ，４ｂ，５ｂ，６ｂ，７ｂ 裏面
８ ボンディングワイヤ
９，９ｂ 封止樹脂
９ａ 樹脂材料
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ ダイアタッチフィルム
１２ 電極
１３ 接続端子
１４ 端子
１５ 基材層
２１ 配線基板
２１ａ 上面
２１ｂ 下面
２２ 半導体装置領域
２３ 半導体ウエハ
２３ａ 半導体チップ
２４ａ，２４ｂ 加熱用ステージ
２５ 半導体チップ
２６ａ 第１金型
２６ｂ 第２金型
２６ｃ キャビティ
２７ 封止体
３１ ダイアタッチフィルム
３２，３３ 半導体チップ
３２ａ 表面
３３ｂ 裏面
３４ フィラー
３５ 空間
３７ 保護膜
３８ 配線パターン
１３１ ダイアタッチフィルム
１３２，１３３ 半導体チップ
１３２ａ 表面
１３３ｂ 裏面
１３４ フィラー
１３５ 空間
１３６ クラック
１３７ 保護膜
１３８ 配線パターン
Ｌ１，Ｌ２ 距離
Ｒ１ フィラー径
Ｒ２ 平均粒径
Ｒ３ 最大粒径
ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６ 厚み

Claims (12)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）第１表面、前記第１表面に形成された第１配線パターン、前記第１表面に形成された第１パッド、および前記第１表面とは反対側の第１裏面を有する第１半導体チップを準備する工程；
    （ｂ）第２表面、前記第２表面に形成された第２配線パターン、前記第２表面に形成された第２パッド、前記第２表面とは反対側の第２裏面、および前記第２裏面に形成された第１接着用フィルムを有する第２半導体チップを、前記第１パッドが前記第１接着用フィルムで覆われないように、かつ前記第２裏面が前記第１表面と対向するように、前記第１接着用フィルムを介して前記第１半導体チップの前記第１表面上に搭載する工程；
    （ｃ）前記第１半導体チップおよび前記第２半導体チップを、複数のフィラーを含有する樹脂材料で封止する工程；
    ここで、
    前記第２半導体チップは、半導体ウエハの裏面に接着用フィルムを貼り付けてから、前記半導体ウエハを個片化することで取得され、
    前記第１接着用フィルムは、前記半導体ウエハの裏面に貼り付けられた前記接着用フィルムの一部であり、
    前記（ｂ）工程では、熱が加えられており、
    前記（ａ）および（ｂ）工程後、かつ前記（ｃ）工程前の前記第１接着用フィルムの厚みである第１の厚みは、前記複数のフィラーのフィラー径よりも大きく、
    前記フィラー径は、前記樹脂材料中に含有される前記複数のフィラーの平均粒径である。
  2. 請求項１記載の半導体装置の製造方法において、
    前記樹脂材料中に含有される前記複数のフィラーは、１〜１０μｍの粒径のフィラーを含んでいることを特徴とする半導体装置の製造方法。
  3. 請求項１または２記載の半導体装置の製造方法において、
    前記樹脂材料中では、前記平均粒径と同じサイズの粒径を有するフィラーの数よりも、前記第１の厚みと同じサイズの粒径を有するフィラーの数が少ないことを特徴とする半導体装置の製造方法。
  4. 請求項１または３記載の半導体装置の製造方法において、
    前記樹脂材料中に含有される前記複数のフィラーが、前記平均粒径近傍にピークを有する粒度分布を有していることを特徴とする半導体装置の製造方法。
  5. 請求項１または４記載の半導体装置の製造方法において、
    前記（ａ）工程後、かつ前記（ｂ）工程前に、上面および前記上面とは反対側の下面を有する配線基板の前記上面に、前記第１半導体チップの前記第１裏面が前記配線基板の前記上面と対向するように、前記（ｂ）工程で使用する前記第１接着用フィルムの厚さよりも薄い第２接着用フィルムを介して搭載することを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１の厚みと前記平均粒径との差が、前記第１の厚みの１／４以上であることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第１の厚みと前記平均粒径との差が、５μｍ以上であることを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記樹脂材料中に含有される前記複数のフィラーの形状は、球状であることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記樹脂材料中に含有される前記複数のフィラーは、酸化シリコンの粒子により形成されていることを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）および（ｂ）工程後、かつ前記（ｃ）工程前に、前記（ｂ）工程で使用する前記第１接着用フィルムの第１端部が、前記第２半導体チップの前記第２裏面の第２端部から第１の距離だけ前記第２半導体チップの前記第２裏面の内側方向に後退しており、
    前記第２半導体チップの前記第２端部は、前記第１半導体チップの上方に位置しており、
    前記第１の距離が、前記第１の厚みの１／２以上であることを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程後、かつ前記（ｂ）工程前に、上面および前記上面とは反対側の下面を有する配線基板の前記上面に、前記第１半導体チップを搭載し、
    前記（ｂ）工程の後、かつ前記（ｃ）工程の前に、前記第１パッドおよび前記第２パッドのそれぞれと前記配線基板とを複数のワイヤを介してそれぞれ電気的に接続することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記複数のワイヤを介して前記第１パッドおよび前記第２パッドのそれぞれと前記配線基板とをそれぞれ電気的に接続する工程では、熱を加えていることを特徴とする半導体装置の製造方法。
JP2007232675A 2007-09-07 2007-09-07 半導体装置の製造方法 Expired - Fee Related JP5222508B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007232675A JP5222508B2 (ja) 2007-09-07 2007-09-07 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007232675A JP5222508B2 (ja) 2007-09-07 2007-09-07 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2009065034A JP2009065034A (ja) 2009-03-26
JP2009065034A5 JP2009065034A5 (ja) 2010-10-21
JP5222508B2 true JP5222508B2 (ja) 2013-06-26

Family

ID=40559341

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007232675A Expired - Fee Related JP5222508B2 (ja) 2007-09-07 2007-09-07 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5222508B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111062A (ja) * 2007-10-29 2009-05-21 Toshiba Corp 半導体装置及びその製造方法
JP2010245412A (ja) 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP5433506B2 (ja) * 2010-06-17 2014-03-05 ラピスセミコンダクタ株式会社 半導体メモリ装置
CN107706170A (zh) * 2016-08-09 2018-02-16 晟碟信息科技（上海）有限公司 垂直半导体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001200139A (ja) * 1999-11-11 2001-07-24 Shin Etsu Chem Co Ltd 半導体封止用液状エポキシ樹脂組成物
JP2001308262A (ja) * 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
JP2003160644A (ja) * 2001-11-27 2003-06-03 Matsushita Electric Works Ltd 半導体封止用エポキシ樹脂組成物及び半導体装置
JP2004221555A (ja) * 2002-12-27 2004-08-05 Sumitomo Bakelite Co Ltd フィルム付き半導体素子、半導体装置およびそれらの製造方法
JP4976284B2 (ja) * 2005-03-30 2012-07-18 新日鐵化学株式会社 半導体装置の製造方法及び半導体装置
JP2007176978A (ja) * 2005-12-27 2007-07-12 Shin Etsu Chem Co Ltd フリップチップ型半導体装置用液状エポキシ樹脂組成物及びフリップチップ型半導体装置

Also Published As

Publication number Publication date
JP2009065034A (ja) 2009-03-26

Similar Documents

Publication Publication Date Title
CN102201414B (zh) 半导体存储装置及其制造方法
JP4998268B2 (ja) 半導体装置及びその製造方法
JP3839323B2 (ja) 半導体装置の製造方法
US11894358B2 (en) Semiconductor device and manufacturing method thereof
TWI540315B (zh) 壓力感測器及其組裝方法
US8058717B2 (en) Laminated body of semiconductor chips including pads mutually connected to conductive member
US20110074037A1 (en) Semiconductor device
US20050121805A1 (en) Semiconductor device and a method of manufacturing the same
US20020109216A1 (en) Integrated electronic device and integration method
US7642638B2 (en) Inverted lead frame in substrate
CN101221946A (zh) 半导体封装、及系统级封装模块的制造方法
US20060097402A1 (en) Semiconductor device having flip-chip package and method for fabricating the same
JP5222508B2 (ja) 半導体装置の製造方法
US20100102438A1 (en) Semiconductor device and method of manufacturing the same
US9373593B2 (en) Semiconductor device and method of manufacturing the same
KR101685068B1 (ko) 시스템 인 패키지 및 이의 제조방법
US20060091516A1 (en) Flexible leaded stacked semiconductor package
WO2006106569A1 (ja) 積層型半導体装置及びその製造方法
WO2014106879A1 (ja) 放熱部材を備えた半導体装置
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
JP2005142452A (ja) 半導体装置及びその製造方法
JP5234703B2 (ja) 半導体装置の製造方法
JP2003051511A (ja) 半導体装置及びその製造方法
US20080038872A1 (en) Method of manufacturing semiconductor device
CN101894830A (zh) 堆叠式封装构造及其制造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100902

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees