[go: up one dir, main page]

JP5418421B2 - 液晶表示素子 - Google Patents

液晶表示素子 Download PDF

Info

Publication number
JP5418421B2
JP5418421B2 JP2010140079A JP2010140079A JP5418421B2 JP 5418421 B2 JP5418421 B2 JP 5418421B2 JP 2010140079 A JP2010140079 A JP 2010140079A JP 2010140079 A JP2010140079 A JP 2010140079A JP 5418421 B2 JP5418421 B2 JP 5418421B2
Authority
JP
Japan
Prior art keywords
electrode
thin film
film transistor
layer
liquid crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010140079A
Other languages
English (en)
Other versions
JP2012003165A5 (ja
JP2012003165A (ja
Inventor
やよい 中村
伸一 下牧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2010140079A priority Critical patent/JP5418421B2/ja
Priority to US13/159,669 priority patent/US8395717B2/en
Priority to CN201110167250.0A priority patent/CN102289118B/zh
Publication of JP2012003165A publication Critical patent/JP2012003165A/ja
Publication of JP2012003165A5 publication Critical patent/JP2012003165A5/ja
Application granted granted Critical
Publication of JP5418421B2 publication Critical patent/JP5418421B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136218—Shield electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、補助容量電極が薄膜トランジスタに重なるように配置された液晶表示素子に関する。
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示素子が開発されている。アクティブマトリクス型の液晶表示素子では、画素電極に書き込んだ表示信号電圧を次の書き込みタイミングまで保持するために補助容量が形成されている。そして、この補助容量は、画素電極との間に絶縁層が介在するように配置された補助容量電極によって形成されている。
ところで、薄膜トランジスタに逆スタガ構造（ボトムゲート構造）のものを適用したものにおいて、液晶層側から該薄膜トランジスタに向かって入射してくる光によって発生する光リークを防止するために、該光に対する遮光膜として補助容量電極を兼用するものが知られている（例えば、特許文献１−図５）。即ち、薄膜トランジスタに重ねるようにしてクロムやモリブデンなどといった遮光性の金属からなる補助容量電極をソース／ドレイン電極層と画素電極層との間に形成したものが知られている。
特開２００４−３４１１８５号公報
しかし、補助容量電極は、平坦に形成された絶縁層上に該補助容量電極の下面が絶縁層に接するようにスパッタ法などにより成膜されるため、補助容量電極の下面は鏡面として形成されてしまう。
このため、薄膜トランジスタが形成された基板側から液晶層に向かう光のうち、該薄膜トランジスタの近傍を通過して補助容量電極に向かう光が、高い光量を維持したまま補助容量電極によって反射され、たとえ逆スタガ構造であったとしてもこの反射光が薄膜トランジスタの半導体層に入射してしまい、ソース電極とドレイン電極との間で光リーク電流が発生してしまうという問題があった。
そこで、本発明は、補助容量電極を薄膜トランジスタに重ねる構造とした場合であっても、光リーク電流の発生を抑制することができる液晶表示素子を提供することを目的とする。
上記の目的を達成するために、請求項１に記載の液晶表示素子は、ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、該半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、前記補助容量電極のうちの前記薄膜トランジスタの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う第１の方向の長さが、前記ゲート電極の前記第１の方向の長さよりも短く、且つ、前記エッチング防止層の前記第１の方向の長さよりも長いことを特徴とする。
また、請求項２に記載の発明は、請求項１に記載の液晶表示素子において、前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする。
請求項３に記載の発明は、請求項１又は２に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項４に記載の発明は、請求項１乃至３の何れか１項に記載の液晶表示素子において、前記ゲート電極と前記エッチング防止層と前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第１の方向の長さの中心における、前記第１の方向に直交する第２の方向に沿った軸を対称軸として、互いのエッジ間距離が、前記第１の方向において前記対称軸に対して対称になるように配置されていることを特徴とする。
また、請求項５に記載の発明は、請求項１乃至４の何れか１項に記載の液晶表示素子において、前記補助容量電極は、前記薄膜トランジスタのソース電極またはドレイン電極として成膜された導電層と画素電極として成膜された導電層との間の層として形成されていることを特徴とする。
請求項６に記載の発明は、請求項１乃至５の何れか１項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
また、請求項７に記載の液晶表示素子は、共通電極と画素電極との間に配置された液晶層と、ソース電極及びドレイン電極の何れか一方が前記画素電極に接続された薄膜トランジスタと、前記共通電極と等しい電位に設定されるとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う第１の方向の長さが、前記ゲート電極の前記第１の方向の長さよりも短く且つ前記エッチング防止層の前記第１の方向の長さよりも長いことを特徴とする。
請求項８に記載の発明は、請求項７に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項９に記載の発明は、請求項７又は８に記載の液晶表示素子において、前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする。
請求項１０に記載の発明は、請求項９に記載の液晶表示素子において、前記画素電極の方が前記共通電極よりも前記補助容量電極に近い側の層として配置されていることを特徴とする。
請求項１１に記載の発明は、請求項７乃至１０の何れか１項に記載の液晶表示素子において、前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第１の方向の長さの中心における、前記第１の方向に直交する第２の方向に沿った軸を対称軸として、互いのエッジ間距離が、前記第１の方向において前記対称軸に対して対称になるように配置されていることを特徴とする。
請求項１２に記載の発明は、請求項７乃至１１の何れか１項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
また、請求項１３に記載の液晶表示素子は、第１の方向に延伸するように配置された走査線と、ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されるとともに前記走査線に接続されたゲート電極と、を有し、前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記第１の方向に直交する第２の方向の長さが、前記ゲート電極の前記第２の方向の長さよりも短く且つ前記エッチング防止層の前記第２の方向の長さよりも長いことを特徴とする。
請求項１４に記載の発明は、請求項１３に記載の液晶表示素子において、前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする。
請求項１５に記載の発明は、請求項１３又は１４に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項１６に記載の発明は、請求項１３乃至１５の何れか１項に記載の液晶表示素子において、前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第２の方向の長さの中心における、前記第１の方向に沿った軸を対称軸として、互いのエッジ間距離が、前記第２の方向に沿う方向において前記対称軸に対して対称になるように配置されていることを特徴とする。
請求項１７に記載の発明は、請求項１３乃至１６の何れか１項に記載の液晶表示素子において、前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする。
請求項１８に記載の発明は、請求項１３乃至１７の何れか１項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
請求項１９に記載の発明は、請求項１３乃至１８の何れか１項に記載の液晶表示素子において、前記薄膜トランジスタは、チャネル幅方向が前記第１の方向に沿うように配置されていることを特徴とする。
請求項２０に記載の発明は、請求項１９に記載の液晶表示素子において、前記ゲート極は前記走査線の一部として設けられていることを特徴とする。
本発明によれば、補助容量電極を薄膜トランジスタに重ねる構造とした場合であっても、光リーク電流の発生を抑制することができる。
液晶表示素子の説明図であり、（ａ）は概略平面図、（ｂ）概略断面図。 薄膜トランジスタアレイの等価回路的平面図。 第１の基板に形成される多層膜の平面図。 図３のＡ−Ａ’線に沿う領域の断面図。 第１の基板に形成する多層膜の形成方法の説明図であり、第１の基板に第１の導電層を成膜した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第１の導電層をパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第１の絶縁層、半導体層及びエッチング防止層を成膜した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、エッチング防止層をパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、オーミックコンタクト層及び金属層を成膜した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第２の導電層をパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第２の絶縁層上に第３の導伝層を成膜した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第３の導電層を補助容量電極としてパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第３の絶縁層上にコンタクトホール形成用のフォトレジストをパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第２の絶縁層及び第３の絶縁層にコンタクトホールを形成した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第４の導電層を成膜した状態。
以下、本発明を実施するための形態を、図面を参照して説明する。
図１（ａ）及び図１（ｂ）に示すように、アクティブマトリクス型の液晶表示素子１は、第１の基板２と第２の基板３とが互いに対向するように配置されている。第１の基板２と第２の基板３は、枠形状に形成されたシール材４により貼りあわされている。また、第１の基板２と第２の基板３との間には、シール材４に囲まれた領域に液晶が充填されることにより、液晶層５が形成されている。そして、液晶表示素子１は、表示領域６に、複数の表示画素がマトリクス状に配列されている。
図２は、第１の基板２に形成される薄膜トランジスタアレイの等価回路的平面図である。第１の基板２には、１つの表示画素に対して１つの画素電極７が対応するようにして、表示領域６に、複数の画素電極７がマトリクス状に配列されている。そして、複数の画素電極７のそれぞれは、それぞれに対応した薄膜トランジスタ８におけるソース・ドレイン電極のうちの一方、例えば、ソース電極Ｓに接続されている。また、薄膜トランジスタ８におけるソース・ドレイン電極のうちの他方、例えばドレイン電極Ｄは、列方向に沿って延伸する信号線１０に接続されている。さらに、薄膜トランジスタ８におけるゲート電極Ｇは、行方向に沿って延伸する走査線９に接続されている。また、画素電極７との間に補助容量Ｃｓを形成するための補助容量電極１１が薄膜トランジスタ８に重なるように格子形状に形成されている。そして、画素電極７は該画素電極７における周縁部７ａの一部が補助容量電極１１と重なるように配置されている。ここで、薄膜トランジスタ８は、スイッチング素子として機能し、例えばｎＭＯＳ型の薄膜トランジスタを用いることができる。また、走査線９は、薄膜トランジスタ８のゲート電極Ｇに対して薄膜トランジスタ８をオン／オフ制御するための走査信号を供給するためのものであり、信号線１０は、薄膜トランジスタ８を介して画素電極７にデータ信号を供給するためのものである。
また、走査線９、信号線１０及び補助容量電極１１は、表示領域６の外側の領域にまで延出されている。そして、走査線９は表示領域６の外側の領域に設けられた第１の外部接続端子１２に接続され、信号線１０は、表示領域６の外側の領域に設けられた第２の外部接続端子１３に接続され、補助容量電極１１は、表示領域６の外側の領域に設けられた第３の外部接続端子１４に接続されている。なお、補助容量電極１１は、各表示画素間で等しい電位になるように互いに電気的に接続されているとともに、トランスパッド１５を介して後述の共通電極１８に電気的に接続される。即ち、補助容量電極１１は、共通電極１８と等しい電位に設定されている。ここで、第１の外部接続端子１２、第２の外部接続端子１３及び第３の外部接続端子１４は、フレキシブル配線基板などの部材が接続されることにより、このフレキシブル配線基板を介して外部回路と電気的に接続される。
第２の基板３には、図１（ｂ）に示すように、各表示画素間で等しい電位に設定される共通電極１８が形成されている。そして、共通電極１８と画素電極７との間に液晶層５が形成されるように、シール材４で囲まれた領域に液晶が充填されている。
次に、図３及び図４に基づいて第１の基板２に成膜される各薄膜の層構成について説明する。なお、表示領域の外側の領域に対してはその説明を省略する。ガラス等の透明な部材からなる第１の基板２上には、第１の導電層として、ゲート電極Ｇ及び走査線９が形成されている。第１の導電層は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。そして、第１の導電層は、絶縁性の材料からなる第１の絶縁層２０により覆われている。第１の絶縁層２０は、ゲート絶縁膜としても機能するものであり、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。
第１の絶縁層２０上には、第２の導電層として、ソース電極Ｓ、ソース電極Ｓから延伸された接続パッド部Ｓａ、ドレイン電極Ｄ及び信号線１０が形成されている。第２の導電層は、半導体層２１とオーミックコンタクト層２２と金属層２３とが、順に積層された多層構造に形成されている。そして、半導体層２１は、アモルファスシリコンまたはポリシリコンなどの半導体により形成されている。オーミックコンタクト層２２は、アモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体により形成されている。金属層２３は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。
なお、薄膜トランジスタ８におけるチャネルに対応する領域には、半導体層２１が形成されるとともに、半導体層２１とオーミックコンタクト層２２との間の層として、絶縁性材料からなるエッチング防止層２４が設けられている。エッチング防止層２４は、チャネル長方向に沿う方向（図３において矢印Ｙで示す方向であり、以下、Ｙ方向と称す）の長さがゲート電極ＧにおけるＹ方向の長さよりも短く形成されている。ここで、ゲート電極Ｇは走査線９と一体的に形成されているものとし、ゲート電極ＧにおけるＹ方向の長さは、走査線９の幅、即ち、走査線９におけるＹ方向の長さに等しいものとする。
第２の導電層及び薄膜トランジスタ８は、絶縁性の材料からなる第２の絶縁層２５により覆われている。第２の絶縁層２５は、薄膜トランジスタ８や信号線１０によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。
第２の絶縁層２５上には、第３の導電層として補助容量電極１１が形成されている。補助容量電極１１は、走査線９や信号線１０、さらには、薄膜トランジスタ８と重なるように格子形状に形成されている。そして、第３の導電層は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。
ここで、補助容量電極１１は、信号線１０に沿う方向、即ち、Ｙ方向に延伸する第１の桟部１１ａと、走査線９に沿う方向、即ち、チャネル幅方向に沿う方向（図３において矢印Ｘで示す方向であり、以下、Ｘ方向と称す）に延伸する第２の桟部１１ｂと、からなる。そして、第２の桟部１１ｂは、Ｙ方向の長さがエッチング防止層２４におけるＹ方向の長さよりも長く且つゲート電極ＧにおけるＹ方向の長さよりも短く形成されている。そして、ゲート電極Ｇとエッチング防止層２４と第２の桟部１１ｂは、薄膜トランジスタ８に対応する領域でのＹ方向における中心位置が互いに一致するように配置されている。即ち、ゲート電極Ｇとエッチング防止層２４と第２の桟部１１ｂは、薄膜トランジスタ８に対応する領域では、互いのエッジ間距離がＹ方向において対称になるように配置されている。
第３の導電層は、絶縁性の材料からなる第３の絶縁層２８により覆われている。第３の絶縁層２８は、薄膜トランジスタ８や信号線１０によって生じる段差、さらには、補助容量電極１１によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。
第３の絶縁層２８上には、第４の導電層として画素電極７が形成されている。第４の導電層は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明な導電性材料により形成されている。そして、画素電極７は、第２の絶縁層２５と第３の絶縁層２８に連続的に設けられたコンタクトホール２５ａ，２８ａで接続パッド部Ｓａにおける金属層２３の上面に接触することにより、ソース電極Ｓに対して電気的に接続されている。ここで、画素電極７は、格子形状に形成された補助容量電極１１の開口部１１ｃに重なるように且つ該画素電極の周縁部７ａが補助容量電極１１における第１の桟部１１ａに重なるように形成されている。また、画素電極７は、隣接する画素電極との間の間隙が補助容量電極１１における第１の桟部１１ａに重なるように配置されている。
以上のような構成の液晶表示素子では、第２の基板３を通過して薄膜トランジスタ８における半導体層２１に向かう光Ｌ１を補助容量電極１１で反射させることができるため、この光Ｌ１に基づいてソース電極Ｓとドレイン電極Ｄとの間に発生する光リーク電流を効果的に抑制することができる。また、第１の基板２を通過して直接的に薄膜トランジスタ８における半導体層２１に向かう光Ｌ２をゲート電極Ｇで反射させることができるため、この光Ｌ２に基づいてソース電極Ｓとドレイン電極Ｄとの間に発生する光リーク電流を効果的に抑制することができる。さらに、薄膜トランジスタ８に重なる領域の補助容量電極１１に向かって第１の基板２を通過してきた光Ｌ３をもゲート電極Ｇで反射させることができるため、この光Ｌ３に基づいてソース電極Ｓとドレイン電極Ｄとの間に発生する光リーク電流をも効果的に抑制することができる。
次に、上述したように第１の基板２上に形成されている多層膜の形成方法について図５−図１５に基づいて説明する。なお、図５−図１５は、図３に示したＡ−Ａ’線に沿った領域に対応する断面図である。まず、ガラス等の透明な部材からなる第１の基板２を準備し、図５に示すように、第１の基板２の一面に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属をスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法により第１の導電層４０として成膜する。ここで、第１の導電層４０は、層厚が例えば１００〜５００ｎｍになるように成膜する。
次に、第１の導電層４０上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第１の導電層４０をエッチングし、その後、フォトレジストを剥離することにより、図６に示すように、パターニングされた第１の導電層４０として、ゲート電極Ｇと走査線９とが形成される。
次に、パターニングされた第１の導電層４０を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第１の絶縁層２０として成膜する。ここで、例えば、第１の絶縁層２０を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）が用いられる。また、第１の絶縁層２０は、層厚が例えば２００〜８００ｎｍになるように成膜する。ここで、第１の絶縁層２０は、第１の導電層４０よりも層厚が厚くなるように成膜することが好ましい。
次に、図７に示すように、第１の絶縁層２０上にプラズマＣＶＤ法等によりアモルファスシリコンまたはポリシリコンからなる半導体層２１を成膜し、その後、半導体層２１上に窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）等の無機絶縁材料をプラズマＣＶＤ法等によりエッチング防止層２４として成膜する。なお、第１の絶縁層２０、半導体層２１及びエッチング防止層２４は、連続的に成膜されることが好ましい。ここで、半導体層２１は、層厚が例えば２０〜６０ｎｍになるように成膜する。また、エッチング防止層２４は、層厚が例えば１００〜２００ｎｍになるように成膜する。
次に、エッチング防止層２４上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分のエッチング防止層２４をエッチングし、その後、フォトレジストを剥離することにより、薄膜トランジスタ８におけるチャネルに対応する領域に残存するようにパターニングされたエッチング防止層２４が形成される（図８）。
次に、パターニングされたエッチング防止層２４を覆うようにして、第１の基板２上にアモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体をオーミックコンタクト層２２として成膜し、その後、オーミックコンタクト層２２上に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属からなる金属層２３をスパッタ法またはＣＶＤ法により成膜する（図９）。なお、金属層２３は、必ずしも、遮光性の金属に限定するものではなく、例えばＩＴＯ等の透明性の導電材料であってもよい。ここで、オーミックコンタクト層２２は、層厚が例えば１０〜４０ｎｍになるように成膜する。また、金属層２３は、層厚が例えば１００〜５００ｎｍになるように成膜する。
そして、上述のように、半導体層２１、オーミックコンタクト層２２及び金属層２３が順次成膜されることによって、半導体層２１、オーミックコンタクト層２２及び金属層２３の積層膜としての第２の導電層４１が形成される。
次に、金属層２３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の半導体層２１、オーミックコンタクト層２２及び金属層２３を一括的にまたは連続的にエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第２の導電層４１として、ソース電極Ｓ、接続パッド部Ｓａ、ドレイン電極Ｄ及び信号線１０が形成される（図１０）。なお、エッチング防止層２４により覆われている領域における半導体層２１は、エッチング防止層２４により保護されることによってエッチングされずに残存する。そして、半導体層２１、ゲート電極Ｇ、ソース電極Ｓ及びドレイン電極Ｄを有した薄膜トランジスタ８が形成される。
次に、パターニングされた第２の導電層４１を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第２の絶縁層２５として成膜する。ここで、第２の絶縁層２５を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）を用いることができる。ここで、第２の絶縁層２５は、層厚が例えば２００〜８００ｎｍになるように成膜する。
次に、第２の絶縁層２５上に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属をスパッタ法またはＣＶＤ法により第３の導電層４２として成膜する（図１１）。ここで、第３の導電層４２は、層厚が例えば１００〜５００ｎｍになるように成膜する。
次に、第３の導電層４２上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第３の導電層４２をエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第３の導電層４２として、補助容量電極１１が形成される（図１２）。
次に、補助容量電極１１を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第３の絶縁層２８として成膜する。ここで、第３の絶縁層２８を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）を用いることができる。ここで、第３の絶縁層２８は、層厚が例えば１００〜６００ｎｍになるように成膜する。
次に、第３の絶縁層２８上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。このとき、図１３に示すように、パターニングされたフォトレジスト５０は、接続パッド部Ｓａの一部が該フォトレジスト５０から露出するように形成される。
次に、フォトレジスト５０をマスクにしてフォトレジスト５０から露出された部分の第２の絶縁層２５及び第３の絶縁層２８を例えばドライエッチングにより一括的にエッチングすることで、図１４に示すように、第２の絶縁層２５にコンタクトホール２５ａが形成されるとともに第３の絶縁層２８にコンタクトホール２８ａが形成される。なお、エッチングガスには、例えば、ＣＦ4、ＳＦ6、Ｏ2、Ｈｅ等の混合ガスを用いることができる。
次に、フォトレジスト５０を剥離し、コンタクトホールが形成された第３の絶縁層２７を覆うようにして、第１の基板２上に、ＩＴＯ等の透明性の導電材料をスパッタ法等により第４の導電層４３として成膜する（図１５）。ここで、第４の導電層４３は、層厚が例えば３０〜３００ｎｍになるように成膜する。
次に、第４の導電層４３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第４の導電層４３をエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第４の導電層４３として画素電極７が形成され、図４に示したような多層膜が得られる。
なお、上述の実施の形態では、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２８を無機絶縁材料により形成する場合について説明したが、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２８はポリイミド系やアクリル系の有機材料で形成してもよい。
１…液晶表示素子、２，３…基板、５…液晶層、７…画素電極、８…薄膜トランジスタ、９…走査線、１０…信号線、１１…補助容量電極、２０，２５，２８…絶縁層、２１…半導体層、２２…オーミックコンタクト層、２３…金属層、２４…エッチング防止層、Ｇ…ゲート電極、Ｄ…ドレイン電極、Ｓ…ソース電極

Claims (20)

  1. ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、
    前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
    を備え、
    前記薄膜トランジスタは、半導体層と、該半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、
    を有し、
    前記補助容量電極のうちの前記薄膜トランジスタの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う第１の方向の長さが、前記ゲート電極の前記第１の方向の長さよりも短く、且つ、前記エッチング防止層の前記第１の方向の長さよりも長いことを特徴とする液晶表示素子。
  2. 前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする請求項１に記載の液晶表示素子。
  3. 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項１又は２に記載の液晶表示素子。
  4. 前記ゲート電極と前記エッチング防止層と前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第１の方向の長さの中心に前記第１の方向に直交する第２の方向に沿って設けられた軸を対称軸として、互いのエッジ間距離が、前記第１の方向において前記対称軸に対して対称になるように配置されていることを特徴とする請求項１乃至３の何れか１項に記載の液晶表示素子。
  5. 前記補助容量電極は、前記薄膜トランジスタのソース電極またはドレイン電極として成膜された導電層と画素電極として成膜された導電層との間の層として形成されていることを特徴とする請求項１乃至４の何れか１項に記載の液晶表示素子。
  6. 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
    前記エッチング防止層は、透光性の材料からなることを特徴とする請求項１乃至５の何れか１項に記載の液晶表示素子。
  7. 共通電極と画素電極との間に配置された液晶層と、
    ソース電極及びドレイン電極の何れか一方が前記画素電極に接続された薄膜トランジスタと、
    前記共通電極と等しい電位に設定されるとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
    を備え、
    前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、
    前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う第１の方向の長さが、前記ゲート電極の前記第１の方向の長さよりも短く且つ前記エッチング防止層の前記第１の方向の長さよりも長いことを特徴とする液晶表示素子。
  8. 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項７に記載の液晶表示素子。
  9. 前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする請求項７又は８に記載の液晶表示素子。
  10. 前記画素電極の方が前記共通電極よりも前記補助容量電極に近い側の層として配置されていることを特徴とする請求項９に記載の液晶表示素子。
  11. 前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第１の方向の長さの中心に前記第１の方向に直交する第２の方向に沿って設けられた軸を対称軸として、互いのエッジ間距離が、前記第１の方向において前記対称軸に対して対称になるように配置されていることを特徴とする請求項７乃至１０の何れか１項に記載の液晶表示素子。
  12. 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
    前記エッチング防止層は、透光性の材料からなることを特徴とする請求項７乃至１１の何れか１項に記載の液晶表示素子。
  13. 第１の方向に延伸するように配置された走査線と、
    ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、
    前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
    を備え、
    前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されるとともに前記走査線に接続されたゲート電極と、を有し、
    前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記第１の方向に直交する第２の方向の長さが、前記ゲート電極の前記第２の方向の長さよりも短く且つ前記エッチング防止層の前記第２の方向の長さよりも長いことを特徴とする液晶表示素子。
  14. 前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする請求項１３に記載の液晶表示素子。
  15. 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項１３又は１４に記載の液晶表示素子。
  16. 前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、前記エッチング防止層の前記第２の方向の長さの中心に前記第１の方向に沿って設けられた軸を対称軸として、互いのエッジ間距離が、前記第２の方向に沿う方向において前記対称軸に対して対称になるように配置されていることを特徴とする請求項１３乃至１５の何れか１項に記載の液晶表示素子。
  17. 前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする請求項１３乃至１６の何れか１項に記載の液晶表示素子。
  18. 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
    前記エッチング防止層は、透光性の材料からなることを特徴とする請求項１３乃至１７の何れか１項に記載の液晶表示素子。
  19. 前記薄膜トランジスタは、チャネル幅方向が前記第１の方向に沿うように配置されていることを特徴とする請求項１３乃至１８の何れか１項に記載の液晶表示素子。
  20. 前記ゲート電極は前記走査線の一部として設けられていることを特徴とする請求項１９に記載の液晶表示素子。
JP2010140079A 2010-06-21 2010-06-21 液晶表示素子 Expired - Fee Related JP5418421B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010140079A JP5418421B2 (ja) 2010-06-21 2010-06-21 液晶表示素子
US13/159,669 US8395717B2 (en) 2010-06-21 2011-06-14 Liquid crystal display apparatus
CN201110167250.0A CN102289118B (zh) 2010-06-21 2011-06-21 液晶显示元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010140079A JP5418421B2 (ja) 2010-06-21 2010-06-21 液晶表示素子

Publications (3)

Publication Number Publication Date
JP2012003165A JP2012003165A (ja) 2012-01-05
JP2012003165A5 JP2012003165A5 (ja) 2012-11-15
JP5418421B2 true JP5418421B2 (ja) 2014-02-19

Family

ID=45328354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010140079A Expired - Fee Related JP5418421B2 (ja) 2010-06-21 2010-06-21 液晶表示素子

Country Status (3)

Country Link
US (1) US8395717B2 (ja)
JP (1) JP5418421B2 (ja)
CN (1) CN102289118B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103365005A (zh) * 2012-03-30 2013-10-23 群康科技(深圳)有限公司 阵列基板结构、阵列基板结构的制造方法与显示面板
TWI518915B (zh) 2012-03-30 2016-01-21 群康科技(深圳)有限公司 陣列基板結構與顯示面板及其製造方法
CN102751300B (zh) * 2012-06-18 2014-10-15 北京京东方光电科技有限公司 一种非晶硅平板x射线传感器的制作方法
CN103199060B (zh) * 2013-02-17 2015-06-10 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法及显示装置
JP6124668B2 (ja) 2013-04-26 2017-05-10 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
KR102081827B1 (ko) * 2013-07-02 2020-04-16 삼성디스플레이 주식회사 액정 표시 장치
JP2015072339A (ja) * 2013-10-02 2015-04-16 株式会社ジャパンディスプレイ 液晶表示装置
CN108663862B (zh) * 2014-02-25 2020-02-07 群创光电股份有限公司 显示面板
CN104062788A (zh) * 2014-07-10 2014-09-24 信利半导体有限公司 像素结构、阵列基板及液晶显示面板
JP2021128271A (ja) 2020-02-14 2021-09-02 株式会社ジャパンディスプレイ 表示装置及び表示装置用アレイ基板
CN112599032A (zh) * 2020-12-29 2021-04-02 Oppo广东移动通信有限公司 显示屏、显示屏组件及电子装置
CN114879394B (zh) * 2022-04-29 2024-04-09 深圳市华星光电半导体显示技术有限公司 一种显示面板的制造方法及显示面板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3145931B2 (ja) 1996-08-26 2001-03-12 日本電気株式会社 薄膜トランジスタ
JP3716651B2 (ja) 1998-10-20 2005-11-16 カシオ計算機株式会社 表示装置
JP3107075B2 (ja) * 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
JP4395612B2 (ja) 2001-09-26 2010-01-13 カシオ計算機株式会社 液晶表示素子
JP4102925B2 (ja) 2003-05-15 2008-06-18 カシオ計算機株式会社 アクティブマトリックス型液晶表示装置
JP2005045017A (ja) * 2003-07-22 2005-02-17 Sharp Corp アクティブマトリクス基板およびそれを備えた表示装置
KR101001986B1 (ko) * 2003-10-30 2010-12-16 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP4571845B2 (ja) * 2004-11-08 2010-10-27 シャープ株式会社 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法
JP4687259B2 (ja) * 2005-06-10 2011-05-25 カシオ計算機株式会社 液晶表示装置
JP2007294709A (ja) * 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置、電子機器、および電気光学装置の製造方法
CN100495177C (zh) * 2006-04-30 2009-06-03 北京京东方光电科技有限公司 一种tft lcd阵列基板器件结构及其制造方法
JP4349406B2 (ja) * 2006-08-24 2009-10-21 セイコーエプソン株式会社 電気光学装置用基板及び電気光学装置、並びに電子機器
JP4577318B2 (ja) * 2007-03-02 2010-11-10 セイコーエプソン株式会社 液晶装置の製造方法
JP5245448B2 (ja) 2008-02-22 2013-07-24 カシオ計算機株式会社 有機エレクトロルミネセンス表示装置及びその製造方法
JP4661913B2 (ja) * 2008-07-19 2011-03-30 カシオ計算機株式会社 液晶表示装置
JP4367566B2 (ja) * 2008-09-08 2009-11-18 カシオ計算機株式会社 アクティブマトリクスパネル

Also Published As

Publication number Publication date
US20110310340A1 (en) 2011-12-22
US8395717B2 (en) 2013-03-12
CN102289118B (zh) 2014-08-06
JP2012003165A (ja) 2012-01-05
CN102289118A (zh) 2011-12-21

Similar Documents

Publication Publication Date Title
JP5418421B2 (ja) 液晶表示素子
US10707429B2 (en) Flexible display panel and flexible display apparatus
KR101055011B1 (ko) 액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치
US9229281B2 (en) TFT array substrate and forming method thereof, and display panel
US7623194B2 (en) Pixel structure and liquid crystal display and method for manufacturing the same
US9449998B2 (en) Manufacturing method of pixel structure with data line, scan line and gate electrode formed on the same layer
US8610871B2 (en) Method for forming multilayer structure, method for manufacturing display panel, and display panel
KR101555113B1 (ko) 반도체 장치 및 그 제조방법 그리고 표시장치
JP5120828B2 (ja) 薄膜トランジスタ基板とその製造方法、及びこれを有する液晶表示パネルとその製造方法
JP5384088B2 (ja) 表示装置
US6921951B2 (en) Thin film transistor and pixel structure thereof
JP2007148345A (ja) 液晶表示装置及びその製造方法
US20100245735A1 (en) Array substrate and manufacturing method thereof
JP2010256517A (ja) アクティブマトリクス型表示装置
US7435629B2 (en) Thin film transistor array panel and a manufacturing method thereof
JP4481942B2 (ja) 表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法
JP2001217427A (ja) 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法
US20150372025A1 (en) Semiconductor device
US20090224247A1 (en) Liquid crystal display device
WO2012176702A1 (ja) Ｔｆｔ基板およびその製造方法ならびに表示装置
JP4114409B2 (ja) 表示装置
JP4367566B2 (ja) アクティブマトリクスパネル
JP5707725B2 (ja) 薄膜のパターニング方法及び表示パネルの製造方法
US10459300B2 (en) Array substrate and a method for fabricating the same, a liquid crystal display panel
JP5720124B2 (ja) 液晶表示素子

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120927

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131022

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131104

LAPS Cancellation because of no payment of annual fees