JP5401761B2 - 表示用基板の欠陥検査方法及び欠陥検査装置並びに表示装置 - Google Patents

Description

本発明は、走査線とデータ線との交差部分に配設された画素回路にデータ信号に応じて輝度が変化する電気光学素子を形成する前の表示用基板の欠陥検査方法に関し、詳しくは、表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施可能とする表示用基板の欠陥検査方法及び欠陥検査装置並びに表示装置に係るものである。

液晶表示パネルや有機ＥＬ（Organic Light Emitting diode：ＯＬＥＤ）表示パネルが大型化、高精細化するにつれ、画素や配線不良による歩留低下とそれによるコストの上昇が問題となっている。このような問題に対処するためには、表示パネルの製造工程に欠陥検査工程を設けて上記不良箇所を発見し、不良を修正することによって歩留りを向上させることが考えられる。

しかし、表示パネルの製造工程の最終工程において、完成した表示パネルを使用して行なう点灯試験による欠陥検査の場合には、発見される欠陥に修正不可能なものも存在することがある。このような欠陥が存在するときには、表示パネルの製造費用が無駄となる。そこで、製造工程の途中で表示パネルが未完成の状態において欠陥検査を行うことが望ましい。この場合、欠陥検査の手法として、パネル表面をＣＣＤカメラ等で撮影し、異物や回路欠陥などをパターンマッチングにより検出する手法があるが、配線や素子が積層構造となっているときには、積層構造の内部の欠陥は検出することができない。したがって、この場合、通電による検査も必要となる。

従来の表示パネルの通電による欠陥検査方法において、データ信号に応じて輝度が制御される電気光学素子である有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」という）が未実装の表示用基板の欠陥検査方法は、表示用基板の画素回路に、有機ＥＬ素子が未実装の状態においても該有機ＥＬ素子の駆動ＴＦＴ（Thin Film Transistor）に対して電流経路を与えることができるスイッチ用ＴＦＴを追加し、欠陥検査時に、このスイッチ用ＴＦＴをオンさせて駆動ＴＦＴを流れる駆動電流を観測することによって欠陥を検査するようになっていた（例えば、特許文献１参照）。

また、他の表示用基板の欠陥検査方法は、有機ＥＬ素子を駆動するドライブトランジスタのゲート・ソース間に接続される保持容量と、ドライブトランジスタのゲート・ドレイン間に形成される寄生容量とに対して電荷の書込みを行なった後、該電荷を読み出してその検出出力により欠陥を検出するようになっていた（例えば、特許文献２参照）。
特開２００５−１０７１２９号公報 特許第３７０１９２４号公報

しかし、このような従来の表示用基板の欠陥検査方法において、特に、特許文献１に記載の欠陥検査方法は、画素回路に欠陥検査専用のスイッチ用ＴＦＴやそれに対する配線を設ける必要があり、配線やＴＦＴ素子が混み合って新たな欠陥を発生させるおそれがある。

また、特許文献２に記載の欠陥検査方法においては、寄生容量が小さいためにノイズ等の影響を受け易く、書き込まれた電荷を正確に測定することが困難であった。特に、有機ＥＬ表示パネルの画素回路は、液晶表示パネルの画素回路に比べて複雑であるため寄生容量の発生数や発生箇所等の特定が困難であり、しかもそれらが測定結果に如何なる影響をもたらすのか予測が難しい。したがって、画素回路の欠陥の判断が困難となるおそれがあった。

そこで、本発明は、このような問題点に対処し、表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施可能とする表示用基板の欠陥検査方法及び欠陥検査装置並びに表示装置を提供することを目的とする。

上記目的を達成するために、第１の発明による表示用基板の欠陥検査方法は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、を行うものである。

このような構成により、複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタをオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタをオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。

また、第２の発明による表示用基板の欠陥検査方法は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、を行うものである。

このような構成により、複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して、信号線と画素トランジスタとの間に接続した書込トランジスタ及び画素トランジスタと固定電位との間に接続したスイッチングトランジスタを同時にオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。

さらに、第３の発明による欠陥検査装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、前記複数種の走査線を映像表示と同方向又は逆方向に走査すると共に、前記複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動する走査手段と、リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、を備えたものである。

このような構成により、走査手段で複数種の走査線を映像表示と同方向又は逆方向に走査すると共に、複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタをオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して書込トランジスタをオン駆動し、書込み読出し手段でリセット段階に信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量に電荷を保持させる共に、読出し段階に上記内部容量に保持されている蓄積電荷量を信号線を介して検出し、制御手段で上記各構成要素の駆動を制御する共に、書込み読出し手段で読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。

また、第４の発明による欠陥検査装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、前記複数種の走査線を映像表示と同方向に走査すると共に、前記複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動する走査手段と、リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、を備えたものである。

このような構成により、走査手段で複数種の走査線を映像表示と同方向に走査すると共に、複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタ及び画素トランジスタと固定電位との間に接続したスイッチングトランジスタを同時にオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、書込み読出し手段でリセット段階に信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量に電荷を保持させる共に、読出し段階に内部容量に保持されている蓄積電荷量を信号線を介して検出し、制御手段で上記各構成要素の駆動を制御する共に、書込み読出し手段で読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。

さらに、第５の発明による表示装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えたものである。

このような構成により、欠陥検査装置で複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタをオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタをオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。

そして、第６の発明による表示装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えたものである。

このような構成により、欠陥検査装置で複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタ及び画素トランジスタと固定電位との間に接続したスイッチングトランジスタを同時にオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。

請求項１，９に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、信号線と画素トランジスタとの間に接続し複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施することができる。したがって、表示用基板が完成する前に欠陥を検出することができるので、表示用基板の製造費用を削減することができる。

また、請求項２に係る発明によれば、複数種の走査線を映像表示と同方向に走査したときには検出できない欠陥も、逆方向に走査することにより検出することができる。したがって、欠陥検査をより厳密に行なうことができる。

さらに、請求項３に係る発明によれば、複数種の走査線を走査しながらリセット段階、書込み段階、読出し段階を実行する際に、読出し用走査信号を次の走査のリセット用走査信号として使用することができる。したがって、読出し段階と次の走査のリセット段階とを同時に実行することができ、測定時間を短縮することができる。

さらにまた、請求項４，１０に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施することができる。したがって、表示用基板が完成する前に欠陥を検出することができるので、表示用基板の製造費用を削減することができる。

そして、請求項５に係る発明によれば、スイッチングトランジスタを駆動する走査線の走査信号を書込みトランジスタを駆動する走査線の走査信号とイネーブル信号とを論理演算して生成することができる。

また、請求項６に係る発明によれば、スイッチングトランジスタを駆動する走査線の走査信号を書込みトランジスタを駆動する走査線のｎ本前の走査線により生成することができる。したがって、回路構成が簡単となる。

さらにまた、請求項７，１２に係る発明よれば、有機エレクトロルミネッセンス表示用基板の欠陥検査を行なうことができる。

そして、請求項８，１１に係る発明によれば、欠陥の有無の判定だけでなく、不良モードも特定することができる。したがって、特定された不良モードから欠陥がリペア可能なものであれば、リペアして製造歩留を向上することができる。

また、請求項１３に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置に欠陥検査機能を備えることができる。

さらに、請求項１４に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、信号線と画素トランジスタとの間に接続し複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、画素トランジスタと固定電位との間に接続し複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置に欠陥検査機能を備えることができる。

さらにまた、請求項１５に係る発明によれば、欠陥により輝度が低下してもデータ信号のレベルを上げて電気光学素子の輝度を上げることができ、欠陥を目立たなくさせることができる。

そして、請求項１６に係る発明によれば、有機エレクトロルミネッセンス表示装置に欠陥検査機能を備えることができる。

以下、本発明の実施形態を添付図面に基づいて詳細に説明する。図１は本発明による表示用基板の欠陥検査装置の第１の実施形態を示すブロック図である。この欠陥検査装置は、走査線と信号線との交差部分に配設された画素回路にデータ信号に応じて輝度が制御される電気光学素子を形成する前の表示用基板の欠陥検査を実施可能とするもので、走査手段１と、書込み読出し手段２と、制御手段３と、電源４とを備えている。なお、以下の説明においては、表示用基板が有機ＥＬ表示用基板５である場合について述べる。

ここで、上記有機ＥＬ表示用基板５の画素回路６は、基板にｍ×ｎのマトリクス状に配置された多数の画素から１行分の画素を選択するための２種の走査線ＷＳ ₁ ，ＷＳ ₂ …ＷＳ _n ，ＤＳ ₁ ，ＤＳ ₂ …ＤＳ _n とデータ信号を供給するための信号線ＳＧ ₁ ，ＳＧ ₂ …ＳＧ _m とが交差する部分に配設され、図２に示すように、データ信号を保持する保持容量Ｃ _s 及び後述の画素トランジスタ８のバラツキを制御するためのサブ容量Ｃ _sub と上記２種の走査線のうち走査線ＷＳ ₁ 〜ＷＳ _n によって駆動されデータ信号を上記保持容量Ｃ _s に保持させるＮ−ＭＯＳ型の書込みトランジスタ７と、有機ＥＬ素子に電流を供給するＮ−ＭＯＳ型の画素トランジスタ８と、を有して構成されている。

より具体的には、上記書込みトランジスタ７は、ゲートを走査線ＷＳ _n に接続し、ソースを信号線ＳＧ _m に接続し、ドレインを画素トランジスタ８のゲートに接続している。また、上記画素トランジスタ８は、ドレインを走査線ＤＳ _n に接続しており、ソースが有機ＥＬ素子のアノードに接続されるようになっている。さらに、保持容量Ｃ _s は画素トランジスタ８のゲート・ソース間に設けられ、サブ容量Ｃ _sub は画素トランジスタ８のソースと走査線ＤＳ _(n-1) 間に設けられている。このように上記有機ＥＬ表示用基板５の画素回路６は、上記サブ容量Ｃ _sub の一端が常に所定の電位に固定されるようになっている。なお、この場合、上記走査線ＤＳ ₁ 〜ＤＳ _n は有機ＥＬ素子に電流を流すための電源４の供給線として機能するだけでなく、欠陥検査時には上記保持容量Ｃ _s 及びサブ容量Ｃ _sub に蓄積された電荷の放電、及び保持容量Ｃ _s 及びサブ容量Ｃ _sub への電荷の書込み（蓄積）動作、並びに保持容量Ｃ _s 及びサブ容量Ｃ _sub に書き込まれた電荷量の読出し動作をさせる駆動信号の供給線としても機能し、走査線ＷＳ ₁ 〜ＷＳ _n と同様にライン毎に独立している。そして、上記保持容量Ｃ _s 及びサブ容量Ｃ _sub が画素回路６の内部容量となる。より具体的には、保持容量Ｃ _s 及びサブ容量Ｃ _sub が直列接続されて成る合成容量が、画素回路６の内部容量となる。

本発明による第１の実施形態の欠陥検査装置において、上記走査手段１は、有機ＥＬ表示用基板５の２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n を映像表示と同方向又は逆方向に走査すると共に、走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n に対して、リセット段階に所定のリセット用走査信号を供給して上記書込みトランジスタ７をオン駆動し、書込み段階に所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して上記書込みトランジスタ７をオン駆動するものであり、ゲートドライバ制御回路９と、ゲートドライバＩＣ１０と、バッファ１１と、複数のプローブ１２とを備えている。

上記ゲートドライバ制御回路９は、測定対象となる走査線を選択するための制御信号、例えばクロック信号、パル幅制御信号、出力イネーブル制御信号、後述のゲートドライバＩＣ１０に備える図示省略のシフトレジスタのシフト方向制御信号等を生成してゲートドライバＩＣ１０に供給するようになっている。

また、上記ゲートドライバ制御回路９の出力端には、ゲートドライバＩＣ１０が結線されている。このゲートドライバＩＣ１０は、ゲートドライバ制御回路９の制御信号によって制御されて、図３に示すように２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n に供給される１クロックのリセット用走査信号、２クロック分のパルス幅を有する書込み用走査信号、１クロックの読出し用走査信号を順次生成して出力するものであり、上記出力イネーブル制御信号によって制御されてリセット段階及び読出し段階には走査線ＤＳ ₁ 〜ＤＳ ₂ にリセット用走査信号及び読出し用走査信号を出力しないように設定できるようになっている。また、上記シフト方向制御信号によって制御されて２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n の線順次走査を通常の映像表示を行なうときと同じ順方向（同図（ａ）参照）及びその逆方向（同図（ｂ）参照）に行なわせることができるようになっている。

さらに、ゲートドライバＩＣ１０の出力端には、バッファ１１が結線されている。このバッファ１１は、有機ＥＬ表示用基板５とゲートドライバＩＣ１０との間を中継するものであり、ゲートドライバＩＣ１０の出力電圧や出力電流に仕様との不整合が生じた場合に、電圧変換や電流の増減等を行なって仕様に合わせることができるようになっている。

そして、上記バッファ１１の出力端には、複数のプローブ１２が設けられている。この複数のプローブ１２は、バッファ１１から出力される上記各走査信号を有機ＥＬ表示用基板５の２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n に供給可能とするためのものであり、上下動し、有機ＥＬ表示用基板５の縁部に形成された２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n の各端子電極に対してそれぞれ接触するように２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n と同数備えられている。

上記書込み読出し手段２は、リセット段階に有機ＥＬ表示用基板５の信号線ＳＧ ₁ 〜ＳＧ _m をローレベルに保持し、書込み段階に信号線ＳＧ ₁ 〜ＳＧ _m に対して所定電位の書込み信号Visgを供給すると共に、読出し段階に上記保持容量Ｃ _s 及びサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積されている蓄積電荷量を信号線ＳＧ ₁ 〜ＳＧ _m を介して読み出すものであり、書込み回路１３と、切換スイッチ１４と、読出し回路１５と、複数のプローブ１６と、を備えている。

上記書込み回路１３は、後述の制御手段３から供給される矩形波状の書込み信号を所定レベルまで増幅するものであり、電圧増幅回路である。

上記書込み回路１３の出力端には、切換スイッチ１４が設けられている。この切換スイッチ１４は、上記保持容量Ｃ _s 及びサブ容量Ｃ _sub に対する電荷の書込み及び該書き込まれた電荷量の読出し動作を切り換えるスイッチであり、制御手段３によって制御されて動作するようになっている。そして、この切換スイッチ１４は、書込み段階には有機ＥＬ表示用基板５の信号線ＳＧ ₁ 〜ＳＧ _m と書込み回路１３とを接続させ、読出し段階には信号線ＳＧ ₁ 〜ＳＧ _m と後述の読出し回路１５とを接続させる第１のスイッチ１７と、リセット段階には信号線ＳＧ ₁ 〜ＳＧ _m を接地させ、書込み及び読出し段階には信号線ＳＧ ₁ 〜ＳＧ _m と書込み回路１３及び読出し回路１５と接続させる第２のスイッチ１８とを有している。

上記切換スイッチ１４には、読出し回路１５が結線されている。この読出し回路１５は、上記保持容量Ｃ _s 及びサブ容量Ｃ _sub が直列接続されて成る合成容量に保持されている蓄積電荷量を信号線ＳＧ ₁ 〜ＳＧ _m を介して読み出すものであり、積分回路１９と、Ａ／Ｄ変換器２０とを有している。

ここで、上記積分回路１９は、読出し段階に上記信号線ＳＧ ₁ 〜ＳＧ _m を介して入力する電位の変化を積分して、保持容量Ｃ _s 及びサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積されている電荷の総量を検出するものである。また、Ａ／Ｄ変換器２０は、上記積分回路１９の出力電圧をＡ／Ｄ変換して後述の制御手段３において画素回路６の欠陥の有無の判定及び不良モードの特定ができるようにするためのものである。

上記切換スイッチ１４には、複数のプローブ１６が結線されている。この複数のプローブ１６は、書込み回路１３から出力される書込み信号Vsigを有機ＥＬ表示用基板５の信号線ＳＧ ₁ 〜ＳＧ _m に供給可能とするためのものであり、上下動し、有機ＥＬ表示用基板５の縁部に形成された信号線ＳＧ ₁ 〜ＳＧ _m の各端子電極にそれぞれ接触するように信号線ＳＧ ₁ 〜ＳＧ _m と同数備えられている。

上記走査手段１及び書込み読出し手段２には、制御手段３が結線されている。この制御手段３は、走査手段１による各種走査信号の供給を制御し、書込み読出し手段２による書込み信号の供給及び該書込み読出し手段２の書込み動作及び読出し動作を制御すると共に、書込み読出し手段２で読み出された蓄積電荷量に基づいて画素回路６の欠陥の有無の判定及び不良モードの特定をするものであり、例えばパーソナルコンピュータである。

具体的には、制御手段３は、走査手段１に対してリセット段階に走査線ＷＳ ₁ 〜ＷＳ _n に１クロックのリセット用走査信号を供給させると共に走査線ＤＳ ₁ 〜ＤＳ _n をローレベルに保持させ、書込み段階に２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n に２クロック分のパルス幅を有する書込み用走査信号を各パルスの１クロック分が互いに重なるようにタイムシフトして順次供給させ、読出し段階に走査線ＷＳ ₁ 〜ＷＳ _n に１クロックのリセット用走査信号を供給させると共に走査線ＤＳ ₁ 〜ＤＳ _n をローレベルに保持させるように制御する。

また、制御手段３は、書込み読出し手段２に対しては、リセット段階に切換スイッチ１４を駆動して信号線ＳＧ ₁ 〜ＳＧ _m をローレベルに保持させ、書込み段階に書込み回路１３に書込み信号を供給すると共に切換スイッチ１４を切換操作して信号線ＳＧ ₁ 〜ＳＧ _m に書込み信号を供給させ、読出し段階に切換スイッチ１４を切換操作して表示用基板５の保持容量Ｃ _s 及びサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積された電荷量を読み出させるように制御する。

そして、制御手段３は、上記読み出された蓄積電荷量を書込み読出し手段２から入力し、該蓄積容量と、図示省略の記憶部に予め作成して記憶されている無欠陥及び各種不良モードとそれらに対応する蓄積電荷量とを関係付けたルックアップテーブル（以下「ＬＵＴ」という）の蓄積電荷量とを比較して欠陥の有無の判定及び不良モードの特定をすると共に、欠陥の発生した画素回路６のアドレス情報を例えば記憶媒体等に記憶する。

上記走査手段１及び書込み読出し手段２には、電源４が結線されている。この電源４は、走査手段１及び書込み読出し手段２に駆動電圧を供給する供給源となるものである。なお、上記制御手段３から上記走査手段１及び書込み読出し手段２に対して駆動電圧が供給可能であるときには、上記電源４は無くてもよい。

次に、このように構成された第１の実施形態の欠陥検査装置を使用して行なう欠陥検査方法を図４のフローチャートを参照して説明する。
先ず、測定対象の有機ＥＬ表示用基板５が所定位置に設置され、該有機ＥＬ表示用基板５の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n の端子電極に走査手段１の複数のプローブ１２が取り付けられ、有機ＥＬ表示用基板５の信号線ＳＧ ₁ 〜ＳＧ _n の端子電極に書込み読出し手段２の複数のプローブ１６が取り付けられる。

次に、電源４が投入されて、欠陥検査が開始される。
先ず、ステップＳ１においては、制御手段３であるパーソナルコンピュータを操作して、欠陥を検査するために有機ＥＬ表示用基板５の線順次走査方向が選択される。この場合、通常の映像表示を行なうときと同じ順方向の一方向走査と、順方向及びその逆方向の双方向走査のいずれかを選択することができる。ただし、いずれの場合にもステップＳ１においては、先ず、順方向走査が選択されて欠陥検査が実行される。なお、後述するように、順方向走査のみでは、検出できない不良モードがあるため、不良検出をより厳密に行なうためには双方向走査が選択される。

ステップＳ２においては、リセット段階が実行される。このリセット段階においては、制御手段３によって書込み読出し手段２の切換スイッチ１４が駆動制御されて第２のスイッチ１８が接地側１８ａに切り換えられ、信号線ＳＧ ₁ 〜ＳＧ _n が接地される。また、制御手段３から線順次走査を順方向に行わせる指令が走査手段１に出力される。この指令を受けると、走査手段１からは、１クロックのリセット用走査信号が、例えば図３（ａ）に示すように、走査線ＤＳ _(n-1) ，走査線ＷＳ _n ，走査線ＤＳ _n に対してそれぞれ１クロック分タイムシフトして供給され、表示用基板５の走査線の全ラインが順方向に走査される。このようにして、全画素回路６の保持容量Ｃ _s 及びサブ容量Ｃ _sub の両端がローレベルに固定されてリセットされる。

なお、以下の説明においては、リセット段階及び後述の読出し段階には、図３に斜線を付して示しているように、走査手段１のゲートドライバＩＣ１０が有するイネーブル機能により、走査線ＤＳ ₁ 〜ＤＳ _n の信号がゼロとされ、この走査線ＤＳ ₁ 〜ＤＳ _n の電位がローレベルに保たれる場合について述べる。

この場合、図５に示す期間Iにおいては、同図（ａ）に示すように、走査線ＤＳ _(n-1) ，ＤＳ _n の電位はローレベルに保持され、走査線ＷＳ _n には１クロックのリセット用走査信号が供給される。これにより、図２に示す画素回路６の端子Ｃの電位はローレベルに固定される。また、図２に示す書込みトランジスタ７は、そのゲートに走査線ＷＳ _n を通じて１クロックのリセット用信号が供給されてオンする。このとき、上述したように信号線ＳＧ ₁ 〜ＳＧ _m は接地されているため書込みトランジスタ７のソースの電位はローレベルである。したがって、書込みトランジスタ７のドレイン、即ち端子Ａの電位はローレベルに固定される（図５（ｂ）参照）。これにより、画素回路６の保持容量Ｃ _s 及びサブ容量Ｃ _sub の両端の電位がローレベルに固定されてリセットが完了する。このとき、端子Ｂの電位は、容量結合により略ローレベルとなる。

ステップＳ２のリセット段階が終了すると、ステップＳ３に進む。
ステップＳ３においては、書込み段階が実行される。この書込み段階においては、図１に示すように、制御手段３によって書込み読出し手段２の切換スイッチ１４が駆動制御されて、第１のスイッチ１７が書込み側１７ａに切り換えられ、同時に第２のスイッチ１８が書込み読出し側１８ｂに切り換えられる。そして、制御手段３から書込み読出し手段２に供給された書込み信号が書込み読出し手段２の書込み回路１３によって所定レベルまで増幅されて信号線ＳＧ ₁ 〜ＳＧ _m に供給される。また、２種の走査線ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n には、制御手段３により制御されて走査手段１から所定のパルス幅を有する書込み用走査信号が順次供給され、有機ＥＬ表示用基板５の走査線の全ラインが順方向に走査され、全画素回路６の保持容量Ｃ _s 及びサブ容量Ｃ _sub に電荷が蓄積される。

具体的には、この書込み段階に走査手段１から出力される書込み用走査信号は、例えば図３（ａ）に示すように、２クロック分のパルス幅を有する信号であり、走査線ＤＳ _(n-1) ，走査線ＷＳ _n ，走査線ＤＳ _n に対してそれぞれ１クロック分が互いに重なるようにタイムシフトして順次供給される。

ここで、図５に示す書込み段階の期間IIにおいては、同図（ａ）に示すように信号線ＳＧ _m を介して書込みトランジスタ７のドレインに電位Vsigの書込み信号が供給され、走査線ＷＳ _n 及び走査線ＤＳ _(n-1) ，ＤＳ _n の電位がローレベルにされている。したがって、有機ＥＬ表示用基板５の画素回路６に欠陥がない場合には、書込みトランジスタ７はオフしており、端子Ａ〜Ｃの電位はリセット段階の電位が保たれ、いずれもローレベルとなる。

次に、期間IIIにおいては、図５（ａ）に示すように走査線ＤＳ _(n-1) の電位がハイレベルとなるため図２に示すサブ容量Ｃ _sub の端子Ｃに走査線ＤＳ _(n-1) を通じて電源電圧Vccが印加される。これにより、同図（ｂ）に示すように端子Ｃの電位は、Vccまで上昇する。このとき、同図（ｂ）に示すように、走査線ＷＳ _n の電位はローレベルであるため書込みトランジスタ７及び画素トランジスタ８はオフしており、端子Ａ及び端子Ｂは浮いた状態となっている。したがって、端子Ａ及び端子Ｂの電位は、保持容量Ｃ _s 及びサブ容量Ｃ _sub の容量結合により端子Ｃの電位に引っ張られて所定レベルまで上昇する。この場合、端子Ａの電位が上昇すると画素トランジスタ８がオンされ、端子Ｂの電位は、走査線ＤＳ _n のローレベルの電位に引かれて降下する。それに伴って、端子Ａの電位も降下する。ここで、端子Ａの電位が画素トランジスタ８のオン／オフの閾値電位を越えて降下すると、画素トランジスタ８がオフし、端子Ａの電位は上昇しようとする。同時に端子Ｂの電位も上昇しようとする。これにより、画素トランジスタ８が再びオンして端子Ａ，Ｂの電位が降下する。このような動作が繰り返されることにより、端子Ａ，Ｂの電位は、画素トランジスタ８の閾値電位付近に停滞する。

また、期間IVにおいては、図５（ａ）に示すように走査線ＤＳ _(n-1) の電位がハイレベルであるため、端子Ｃの電位はVccが維持される（同図（ｂ）参照）。また、走査線ＷＳ _n の電位がハイレベルとなるため書込みトランジスタ７がオンし、書込み信号が信号線ＳＧ ₁ 〜ＳＧ _m を介して端子Ａに供給され、同図（ｂ）示すように端子Ａの電位がVsigまで上昇する。これにより、画素トランジスタ８がオンする。このとき、同図（ａ）に示すように、走査線ＤＳ _n の電位はローレベルであるため、画素トランジスタ８のドレインの電位はローレベルとなっており、画素トランジスタ８のオン動作と共に端子Ｂの電位はローレベルまで降下する（同図（ｂ）参照）。

さらに、期間Vにおいては、図５（ａ）に示すように走査線ＤＳ _(n-1) の電位がローレベルとなるため、端子Ｃの電位はローレベルまで降下する（同図（ｂ）参照）。また、走査線ＷＳ _n の電位はハイレベルのままであるため書込みトランジスタ７のオン状態は維持され、端子Ａの電位はVsigがそのまま維持される（同図（ｂ）参照）。したがって、画素トランジスタ８はオン状態のままである。このとき、走査線ＤＳ _n の電位がハイレベルに変化するので、画素トランジスタ８のドレインにはVccの電位が印加され、端子Ｂの電位は所定値まで上昇する（同図（ｂ）参照）。

また、期間VIにおいては、図５（ａ）に示すように走査線ＤＳ _(n-1) の電位はローレベルであるため、端子Ｃの電位はローレベルのままである（同図（ｂ）参照）。また、走査線ＷＳ _n の電位はローレベルに変化するため書込みトランジスタ７がオフし、端子Ａは浮いた状態となる。これにより、端子Ａの電位はVsigが維持される（同図（ｂ）参照）。したがって、画素トランジスタ８はオン状態のままとなる。このとき、走査線ＤＳ _n の電位はハイレベルの状態が維持されているので、画素トランジスタ８のドレイン電位はVccのままであり、端子Ｂの電位は上記所定値が維持される（同図（ｂ）参照）。

そして、期間VIIにおいては、図５（ａ）に示すように、走査線ＤＳ _(n-1) ，走査線ＷＳ _n 、走査線ＤＳ _n の全ての電位がローレベルとなる。これにより、画素トランジスタ８のドレイン電位がローレベルとなるため、端子Ｂの電位がローレベルに向かって降下しようとする。ここで、書込みトランジスタ７はオフしているため、端子Ａは浮いた状態にあり、端子Ａの電位は、期間VIにおける端子ＡＢ間の電位差を維持したまま、容量結合により端子Ｂの電位の降下に伴って降下する（同図（ｂ）参照）。この場合、上記端子ＡＢ間の電位差が画素トランジスタ８のオン状態を保つのに十分であれば、端子Ｂの電位は走査線ＤＳ _n のローレベルまで降下して停止する。したがって、保持容量Ｃ _s 及びサブ容量Ｃ _sub に蓄積（書込み）される各電荷量QCs，QCsubは、各端子Ａ，Ｂ，Ｃに最終的に保持される電位VA，VB，VCにより、QCs= Cs(VA-VB)及びQCsub= Csub(VB-VC)となる。

例えば、走査線ＷＳ _n により供給される信号の電位をハイレベルが25V、ローレベルが0V、走査線ＤＳ _(n-1) 及びＤＳ _n により供給される信号の電位のハイレベルが25V、ローレベルが0V、信号線ＳＧ _m により供給される信号の電位をハイレベルが10V、ローレベルが0Vとして、各端子Ａ，Ｂ，Ｃに最終的に保持される電位をシミュレーションすると、VA=5V、VB=8V、VC=0Vとなる。したがって、画素回路６が無欠陥の場合、順方向走査により、保持容量Ｃ _s 及びサブ容量Ｃ _sub に蓄積される電荷量は、QCs=Cs(VA-VB)=-3Cs、QCsub =Csub(VB-VC)=8Csubである。こうして、書込み段階が終了すると、ステップＳ４に進む。

ステップＳ４においては、読出し段階が実行される。この読出し段階においては、図１に示すように、制御手段３によって書込み読出し手段２の切換スイッチ１４が駆動制御されて、第１のスイッチ１７が読出し側１７ｂに切り換えられ、第２のスイッチ１８の書込み読出し状態は維持される。また、図３（ａ）に示すように、走査手段１のゲートドライバＩＣ１０が有するイネーブル機能により走査線ＤＳ _(n-1) ，ＤＳ _n への走査手段１からの信号出力がゼロとされ、図５に示すVIII期間に走査線ＷＳ _n に対してのみ１クロックの読出し用走査信号が供給される。そして、有機ＥＬ表示用基板５の走査線の全ラインが順方向に走査され、全画素回路６の各保持容量Ｃ _s 及びサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積された電荷量が信号線ＳＧ _m を介して読み出されて、制御手段３の図示省略の記憶部に保存される。

有機ＥＬ表示用基板５の画素回路６に欠陥が無い場合は、読み出される蓄積電荷量は、保持容量Ｃ _s とサブ容量Ｃ _sub とが直列接続されて成る合成容量が蓄積する電荷量であり、その値は、保持容量Ｃ _s が保持する電荷Cs(VA-VB)の値とサブ容量Ｃ _sub が保持する電荷Csub(VB-VC)の値に依存して定まる（図２６参照）。

ステップＳ５においては、欠陥検査のための走査方向が順方向の一方向走査のみか否かが判定される。この場合、検査開始時にパーソナルコンピュータを操作して一方向走査のみが選択されていたときには、“YES”判定となってステップＳ６に進む。

ステップＳ６においては、読み出された全画素回路６の各保持容量Ｃ _s 及びサブ容量Ｃ _sub が直列接続されて成る合成容量の蓄積電荷量が制御手段３の記憶部に予め記憶された例えば図２６に示すＬＵＴと比較される。

そして、ステップＳ７においては、制御手段３で画素回路６に欠陥があるか否が判定される。この場合、読み出された蓄積電荷量がＬＵＴにおける「無欠陥」の蓄積電荷量、例えば、電荷-3Csを保持した保持容量Ｃ _s と電荷8Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量と所定の許容値内で一致したときには、画素回路６に欠陥がなく、“NO”判定となって表示用基板５の欠陥検査は終了する。

一方、ステップＳ７において、読み出された蓄積電荷量がＬＵＴの「無欠陥」の値と所定の許容値内で一致しなかったときには、画素回路６に欠陥が存在することを意味し、この場合は“YES”判定となってステップＳ８に進む。

ステップＳ８においては、不良モードの解析が行なわれる。この解析は、読み出された蓄積電荷量と、ＬＵＴにおける各種不良モードを示す全蓄積電荷量とを比較することによって行なわれる。

ステップＳ９においては、不良モードの特定が行なわれる。ここでは、ステップＳ８における不良モードの解析結果に基づいて、蓄積電荷量が所定の許容値内で一致した不良モードを、欠陥が検出された画素回路６の不良モードとして特定する。そして、欠陥が検出された各画素回路６のアドレス情報と不良モードとが例えば記憶媒体等に保存され、検査が終了する。

一方、欠陥検査の線順次走査方向として、双方向走査が選択されている場合には、ステップＳ５は、“NO”判定となってステップＳ１０に進む。
ステップＳ１０においては、制御手段３から逆方向走査指令が走査手段１に出力され、逆方向走査が選択される。そして、図３（ｂ）に示すように、上記ステップＳ２〜Ｓ４と同様の各走査信号が２種類の走査線ＤＳ ₁ 〜ＤＳ _n 及び走査線ＷＳ ₁ 〜ＷＳ _n に対して逆方向に供給され、ステップＳ１１のリセット段階、ステップＳ１２の書込み段階及びステップＳ１３の読み出し段階が実行される。

ここで、ステップＳ１１のリセット段階においては、図６（ａ）に示すように、走査線ＤＳ _n ，ＤＳ _(n-1) の電位がローレベルに保持され、走査線ＷＳ _n に１クロックのリセット用走査信号が供給される。これにより、端子Ｃの電位はローレベルに固定される。一方、図２に示す書込みトランジスタ７のゲートには走査線ＷＳ _n を通じて１クロックのリセット用信号が供給されて書込みトランジスタ７がオンする。このとき、リセット段階においては、信号線ＳＧ ₁ 〜ＳＧ _m は接地されているため書込みトランジスタ７のソースの電位はローレベルである（図６（ｂ）参照）。したがって、書込みトランジスタ７のドレイン、即ち端子Ａの電位はローレベルに固定される。これにより、画素回路６の保持容量Ｃ _s 及びサブ容量Ｃ _sub の両端の電位がローレベルに固定されてリセットが完了する。

ステップＳ１２の書込み段階においては、端子Ａ〜Ｃの電位は、図６（ｂ）に示すように変化する。そして、例えば上記順方向走査の場合と同じ条件でシミュレーションし、各端子Ａ〜Ｃに最終的に保持される電位を求めると、端子Ａが14V、端子Ｂが0V、端子Ｃが0Vであり、保持容量Ｃ _s に書き込まれる電荷QCsは14Csとなり、サブ容量Ｃ _sub の電荷QCsubは0となる。

したがって、ステップＳ１３の読出し段階で読み出される蓄積電荷量は、電荷14Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となり、順方向走査において、無欠陥時に読み出される蓄積電荷量と異なったものとなる（図２６参照）。

以下、前述と同様にしてステップＳ６〜Ｓ９が実行され、欠陥の有無の判定及び欠陥がある場合には、その不良モードの解析及び不良モードの特定がなされる。そして、特定された不良モードがリペア可能なものであるときには、リペア工程に回され不良箇所をリペアした後に、上記ステップＳ１〜Ｓ９が再度実行される。これにより、表示用基板５の製造歩留が改善される。

図７〜図２５は各種不良モードにおけるリセット段階、書込み段階及び読出し段階における端子Ａ〜Ｃの電位の変化を示したものである。また、図２６は各不良フォードについて、無欠陥時と同条件でシミュレーションして得られた各端子Ａ〜Ｃの最終的な保持電位及び読み出される蓄積電荷量を示したものであり、制御手段３の記憶部に予め記憶されるＬＵＴとなるものである。

ここで、図７は信号線ＳＧ _m と走査線ＤＳ _n との間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが16V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷16Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図８は信号線ＳＧ _m と走査線ＤＳ _(n-1) との間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが7V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷7Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図９は信号線ＳＧ _m と走査線ＷＳ _m との間が短絡した不良モードの例であり、書込み信号Vsigにより書込みトランジスタ７がオンする場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが24V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷24Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１０は信号線ＳＧ _m と走査線ＷＳ _m との間が短絡した不良モードの例であり、書込み信号Vsigにより書込みトランジスタ７がオンしない場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが30V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷30Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１１は走査線ＷＳ _n と走査線ＤＳ _n との間が短絡した不良モードの例であり、電源電圧Vccで書込みトランジスタ７がオンする場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが8V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷8Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１２は走査線ＷＳ _n と走査線ＤＳ _(n-1) との間が短絡した不良モードの例であり、電源電圧Vccで書込みトランジスタ７がオンする場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが14V、端子Ｂが8V、端子Ｃが10Vであり、読み出される蓄積電荷量は、電荷6Csを保持した保持容量Ｃ _s と電荷-2Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１３は走査線ＤＳ _n と走査線ＤＳ _(n-1) との間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが1V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１４は書込みトランジスタ７のゲート・ソース間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが16V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷-16Csを保持した保持容量Ｃ _s と電荷16Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１５は書込みトランジスタ７のソース・ドレイン間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は0となる。

図１６は画素トランジスタ８のゲート・ソース間が短絡した不良モード、又は保持容量Ｃ _s がリークした不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが5V、端子Ｂが5V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷0の保持容量Ｃ _s と電荷5Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１７は画素トランジスタ８のゲート・ドレイン間が短絡した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが13V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷-13Csを保持した保持容量Ｃ _s と電荷13Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１８は画素トランジスタ８のドレイン・ソース間が短絡した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが-2V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷-2Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図１９は信号線ＳＧ _m と書込みトランジスタ７のドレインとの間が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが5V、端子Ｂが8V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷-3Csを保持した保持容量Ｃ _s と電荷8Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。そして、この値は、順方向走査において「無欠陥」のときに読み出される蓄積電荷量と同じである。したがって、順方向走査だけでは、上記不良モードを検出することができない。一方、図２６に示すように、逆方向走査において各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが10V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷10Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。この値は、「無欠陥」の場合の逆方向走査において読み出される、電荷14Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量と異なったものである。このように、順方向走査では検出できない不良モードも逆方向走査を追加して実行すれば、容易に検出することができる。

図２０は走査線ＷＳ _m 又は書込みトランジスタ７が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが5V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷5Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図２１は走査線ＤＳ _n 又は画素トランジスタ８が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが13V、端子Ｂが0V、端子Ｃが-1Vであり、読み出される蓄積電荷量は、電荷13Csを保持した保持容量Ｃ _s と電荷Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図２２は走査線ＤＳ _(n-1) とサブ容量Ｃ _sub との間が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが8V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷8Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図２３はサブ容量Ｃ _sub が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが4V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷4Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図２４はサブ容量Ｃ _sub がリークした不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが12V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷12Csを保持した保持容量Ｃ _s と電荷0のサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

図２５は保持容量Ｃ _s が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが-7V、端子Ｃが0Vであり、読み出される蓄積電荷量は、電荷-7Csを保持した保持容量Ｃ _s と電荷-7Csubを保持したサブ容量Ｃ _sub が直列接続されて成る合成容量に蓄積される電荷量となる。

このように、順方向走査及び逆方向走査により読み出された蓄積電荷量を例えば図２６に示すＬＵＴと比較することにより、読み出された蓄積電荷量と所定の許容範囲内で一致したＬＵＴの蓄積電荷量から該当する不良モードを特定することができる。

なお、以上の説明において、リセット段階及び読出しには、走査線ＤＳ _(n-1) ，ＤＳ _n のリセット用走査信号の出力をゼロとし、走査線ＷＳ _n に対してのみ１クロックのリセット用走査信号が供給される場合について述べたが、本発明はこれに限定されず、各走査線に１クロックのリセット用走査信号をそれぞれ１クロック分タイムシフトさせて順次供給してもよい。この場合、読出し段階においては、上記とは別系統により走査線ＷＳ _n に対してのみ１クロックの

図２７は本発明による表示用基板５の欠陥検査装置の第２の実施形態を示すブロック図である。第１の実施形態と異なるところは、検査対象である有機ＥＬ表示用基板５が具備する独立して制御可能な３種類の走査線ＤＳ ₁ 〜ＤＳ _n ，ＷＳ ₁ 〜ＷＳ _n ，ＡＺ ₁ 〜ＡＺ _n に対して、それぞれリセット用走査用信号、書込み用走査信号及び読出し用走査信号を順次供給可能にしたものであり、走査手段１が上記走査線と同数のバッファ１１及ぶプローブ１２を有している。また、図２７に示すようにゲートドライバＩＣ１０の出力がバッファ１１を介して一本おきに交互に走査線ＷＳ ₁ 〜ＷＳ _n と走査線ＤＳ ₁ 〜ＤＳ _n に接続されるようになっている。さらに、走査線ＷＳ ₁ 〜ＷＳ _n に向かうゲートドライバＩＣ１０の出力は途中で分岐されて論理和回路２１に繋がり、走査線ＷＳ ₁ 〜ＷＳ _n の走査信号とイネーブル信号とを論理和演算して走査線ＡＺ ₁ 〜ＡＺ _n の走査信号が生成できるようになっている。したがって、走査線ＷＳ ₁ 〜ＷＳ _n 及び走査線ＡＺ ₁ 〜ＡＺ _n には、走査信号として同一のパルス信号が出力されるが（図２９参照）、走査線ＡＺ ₁ 〜ＡＺ _n の走査信号は、走査線ＷＳ ₁ 〜ＷＳ _n の走査信号をイネーブル信号によってオン／オフ制御して走査線ＷＳ ₁ 〜ＷＳ _n の走査信号と異なるものとすることができる（図３０参照）。

この第２の実施形態の欠陥検査装置で検査可能な有機ＥＬ表示用基板５の画素回路６は、データ信号を保持する保持容量Ｃ _s と上記３種の走査線のうち走査線ＷＳ ₁ 〜ＷＳ _n によって駆動されデータ信号を上記保持容量Ｃ _s に保持させる書込みトランジスタ７と、有機ＥＬ素子に電流を供給する画素トランジスタ８と、走査線ＤＳ ₁ 〜ＤＳ _n によって駆動されて画素トランジスタ８及び有機ＥＬ素子への駆動電流の供給をオン／オフして有機ＥＬ素子の発光時間を制御する第１のスイッチングトランジスタ２２と、走査線ＡＺ ₁ 〜ＡＺ _n によって駆動されて画素トランジスタ８のソースを固定電位に接続する第２のスイッチングトランジスタ２３とを有して構成されている。そして、上記各トランジスタは、いずれも例えばＮ−ＭＯＳ型トランジスタである。

より具体的には、図２８に示すように、上記書込みトランジスタ７は、ゲートを走査線ＷＳ _n に接続し、ソースを信号線ＳＧ _m に接続し、ドレインを画素トランジスタ８のゲートに接続している。また、上記画素トランジスタ８は、ドレインを第１のスイッチングトランジスタ２２のソースに接続し、ソースを第２のスイッチングトランジスタ２３のドレインに接続している。さらに、上記第１のスイッチングトランジスタ２２は、ゲートを走査線ＤＳ _n に接続し、ドレインを電源Vccに接続している。さらにまた、第２のスイッチングトランジスタ２３は、ゲートを走査線ＡＺ _n に接続し、ソースを固定電位Viniに接続している。そして、上記画素トランジスタ８のゲート・ソース間に保持容量Ｃ _s が設けられ、そのゲート側を端子Ａとしソース側を端子Ｂとしている。また、有機ＥＬ素子のアノードが画素トランジスタ８のソースに接続されるようになっている。

図３０は上記第２の実施形態の欠陥検査装置において、リセット段階に各走査線に供給されるリセット用走査信号のタイミングチャートであ。同図に示すように、各走査線に供給されるリセット用走査信号は、クロック信号CLKの立ち上がりに同期してスタート信号STRをラッチして生成される。この場合、イネーブル信号AZOEは、リセット期間中オンしているため、走査線ＷＳ ₁ 〜ＷＳ _n のリセット用走査信号とイネーブル信号AZOEとを論理和演算して生成される走査線ＡＺ ₁ 〜ＡＺ _n のリセット用走査信号は、走査線ＷＳ ₁ 〜ＷＳ _n の走査信号と同じものとなる。したがって、リセット段階においては、図２８に示す画素回路６の書込みトランジスタ７が走査線ＷＳ _n のリセット用走査信号によってオンされ、端子Ａと信号線ＳＧ _m とが電気的に繋がる。同時に、第２のスイッチングトランジスタ２３が走査線ＡＺ _n のリセット用走査信号によってオンされ、端子Ｂが第２のスイッチングトランジスタ２３を介して固定電位Viniに接続される。このとき、信号線ＳＧ _m 、Vini及びVccを共通電位、例えばローレベルにしておけば、端子Ａ，Ｂが共にローレベルとなり保持容量Ｃ _s の電荷が0にリセットされる。次のタイミングにおいては、走査線ＤＳ _n にのみリセット用走査信号が供給されるため、第１のスイッチングトランジスタ２２がオンするものの、書込みトランジスタ７、画素トランジスタ８及び第２のスイッチングトランジスタ２３はオフする。したがって、保持容量Ｃ _s のリセット状態は維持される。

図３１は上記第２の実施形態の欠陥検査装置において、書込み段階に各走査線に供給される書込み用走査信号のタイミングチャートであ。同図に示すように、図２８に示す画素回路６の複数のトランジスタのうち、二つのトランジスタの組み合わせ（書込みトランジスタ７と第２のスイッチングトランジスタ２３、書込みトランジスタ７と第１のスイッチングトランジスタ２２）を同時にオンできるように、スタート信号STRのパルス幅を２クロック分として、生成される走査線ＷＳ ₁ 〜ＷＳ _n 及び走査線ＤＳ ₁ 〜ＤＳ _n の書込み用走査信号が２クロック分のパルス幅を有するようにしている。また、１クロック分のイネーブル信号AZOEにより走査線ＷＳ ₁ 〜ＷＳ _n の書込み用走査信号を制御して、生成される走査線ＡＺ ₁ 〜ＡＺ _n の書込み用走査信号が１クロック分のパルス幅を有するようにしている。これにより、同一の画素回路６に繋がる３種類の走査線から供給される書込み用走査信号により、先ず書込みトランジスタ７と第２のスイッチングトランジスタ２３とがオンされて保持容量Ｃ _s の両端に所定の電位が印加され、次に書込みトランジスタ７と第１のスイッチングトランジスタ２２とがオンされて、保持容量Ｃ _s に対して所定の電荷が書き込まれる（蓄積される）ことになる。この場合、画素回路６に欠陥があるときには、端子Ａ，Ｂの印加電圧及び印加の順番が変化し、後述するように保持容量Ｃ _s に書き込まれる蓄積電荷量が不良モードに応じて異なる。従って、この蓄積電荷量を検出することにより欠陥の有無の判定と不良モードの特定が可能となる。なお、読出し段階においては、図３０のリセット用走査信号と同じ読出し用走査信号が各走査線に供給される。

図３２〜３４は上記第２の実施形態の欠陥検査装置に適用される他の走査信号の構成例を示した図であり、走査線ＡＺ ₁ 〜ＡＺ _n がｋ本前（図においては２本前）の走査線ＷＳ ₁ 〜ＷＳ _n に接続されている場合を示している。これにより、走査線の各走査信号は走査線から供給されるため、図２８に示すような論理演算回路やイネーブル信号AZOEの供給が不要となり、回路構成が簡単となる。

図３２はリセット段階において各走査線に供給されるリセット用走査信号のタイミングチャートである。同図に示すように、各走査線に供給されるリセット用走査信号は、クロック信号CLKの立ち上がりに同期してスタート信号STRをラッチして生成される１クロックのパルスであり、１クロックのシフトレジスタ動作をするようになっている。そして、走査線ＡＺ ₁ 〜ＡＺ _n には２本前の走査線ＷＳ ₁ 〜ＷＳ _n と同じリセット用走査信号が供給される。即ち、走査線ＡＺ _i には走査線ＷＳ _(i-2) から信号が供給される。

図３３は書込み段階において各走査線に供給される書込み用走査信号のタイミングチャートである。同図に示すように、各走査線に供給される書込み用走査信号は、２クロック分のパルス幅を有する波形と、この波形の立ち上がりから４クロック遅れて立ち上がる１クロック分のパルス幅を有する波形とを組み合わせたスタート信号STRを使用して生成され、２クロック分のパルスと４クロック遅れて立ち上がる１クロック分のパルスを組み合わせた信号波形となっている。そして、それぞれ１クロックのシフトレジスタ動作をするようになっている。これにより、最初の２クロック分のパルスにより走査線ＷＳ ₁ の走査信号と走査線ＤＳ ₁ の走査信号とが同時にオンしているタイミングを作ることができる。また、次の１クロック分のパルスにより走査線ＷＳ ₁ の走査信号がオンすると同時に２本前の走査線ＷＳ _-2 の走査信号（即ち、走査線ＡＺ ₁ の走査信号）がオンするタイミングを作ることができる。これにより、同一の画素回路６に繋がる３種類の走査線から供給される書込み用走査信号により、先ず書込みトランジスタ７と第２のスイッチングトランジスタ２３とがオンされて保持容量Ｃ _s の両端に所定の電位が印加され、次に書込みトランジスタ７と第１のスイッチングトランジスタ２２とがオンされて、保持容量Ｃ _s に対して所定の電荷が書き込まれる（蓄積される）ことになる。

図３４は読出し段階において各走査線に供給される読出し用走査信号のタイミングチャートである。同図に示すように、各走査線に供給される読出し用走査信号は、１クロック分のパルス幅を有する波形とこの波形の立ち上がりから４クロック遅れて立ち上がる１クロック分のパルス幅を有する波形とを組み合わせたものであり、１クロックのシフトレジスタ動作をするようになっている。これにより、走査線ＷＳ ₁ の走査信号がオンすると同時に２本前の走査線ＷＳ _-2 の走査信号（即ち、走査線ＡＺ ₁ の走査信号）をオンさせることができ、書込みトランジスタ７と第２のスイッチングトランジスタ２３とを同時にオンさせて保持容量Ｃｓに書き込まれた蓄積容量の読出しを可能としている。

図３５〜図４６は上記第２の実施形態の欠陥検査装置を使用した表示用基板５の欠陥検査において、画素回路６の端子Ａ，Ｂの電位の変化を示した説明図であり、不良モード毎に示している。なお、このとき適用される各信号波形及びその供給タイミングは、図３５（ａ）に示すものである。即ち、リセット段階には、各走査線に１クロックのパルス信号がクロック信号CLKの１周期分シフトして順次供給され、信号線ＳＧ _m の電位Vsig、第１のスイッチングトランジスタ２２のドレイン電位Vcc、第２のスイッチングトランジスタ２３のソース電位Viniが共にローレベルに固定される。

また、書込み段階には、各走査線に２クロック分を二分割した２パルスの信号が同時にオンするタイミングが存在するようにロック信号CLKの１周期分シフトして順次供給され、信号線ＳＧ _m の電位Vsig、第１のスイッチングトランジスタ２２のドレイン電位Vcc、第２のスイッチングトランジスタ２３のソース電位Viniがそれぞれ所定のハイレベルの電位となるようにされる。

そして、読出し段階には、各走査線に２クロック分を二分割した２パルスの信号が同時にオンするタイミングが存在するようにロック信号CLKの１周期分シフトして順次供給され、信号線ＳＧ _m の電位Vsig、第１のスイッチングトランジスタ２２のドレイン電位Vcc、第２のスイッチングトランジスタ２３のソース電位Viniが共にローレベルに固定される。

なお、上記シミュレーションにおいては、ゲートドライバＩＣ１０の出力をイネーブル信号で制御して各走査線に供給される信号のパルス幅を制御する場合を想定して、２クロック分を二分割した２パルスの信号を用いて行っているが、図３１，３３に示すように２クロック分のパルス幅を有するものであってもよい。

図３５は表示用基板５に欠陥が無い場合であり、画素回路６の端子Ａ，Ｂに最終的に保持される電位の電位差(VA-VB)により保持容量Ｃ _s に電荷が書き込まれる。ここで、例えば、各走査線ＷＳ _n ，ＤＳ _n ，ＡＺ _n により供給される信号の電位をハイレベルが35V、ローレベルが-5V、第１のスイッチングトランジスタ２２のドレインに供給される電位Vccをハイレベルが30V、ローレベルが0V、第２のスイッチングトランジスタ２３のソースに供給される電位Viniをハイレベルが0V、ローレベルが-3V、信号線ＳＧｍに供給される電位Vsigをハイレベルが20V、ローレベルが0Vとして各端子Ａ，Ｂに最終的に保持される電位をシミュレーションすると、図４７に示すようにVA=8V、VB=-5Vとなる。したがって、画素回路６が無欠陥の場合、保持容量Ｃ _s に蓄積される電荷量は、Qs=Cs(VA-VB)=-13Csである。

図３６は第１のスイッチングトランジスタ２２のゲートと信号線とが短絡した不良モードの例を示したものである。この場合、上述の無欠陥時と同一の条件でシミュレーションすると、端子Ａには7Vの電位が、端子Ｂには-3Vの電位が保持され、その結果、読み出される蓄積電荷量は10Csとなる。

図３７は第１のスイッチングトランジスタ２２のゲートと第２のスイッチングトランジスタ２３のソースとが短絡した不良モードの例を示したものである。この場合、端子Ａには12Vの電位が、端子Ｂには-3Vの電位が保持され、その結果、読み出される蓄積電荷量は15Csとなる。

図３８は第２のスイッチングトランジスタ２３のゲート・ソース間が短絡した不良モードの例を示したものである。この場合、端子Ａには6Vの電位が、端子Ｂには6Vの電位が保持され、その結果、読み出される蓄積電荷量は0となる。

図３９は第２のスイッチングトランジスタ２３のゲートと信号線との間が短絡した不良モードの例を示したものである。この場合、端子Ａには4Vの電位が、端子Ｂには-3Vの電位が保持され、その結果、読み出される蓄積電荷量は7Csとなる。

図４０は書込みトランジスタ７のゲートと第１のスイッチングトランジスタ２２のドレインとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには7Vの電位が、端子Ｂには-5Vの電位が保持され、その結果、読み出される蓄積電荷量は12Csとなる。

図４１は書込みトランジスタ７のゲートと第２のスイッチングトランジスタ２３のソースとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには12Vの電位が、端子Ｂには12Vの電位が保持され、その結果、読み出される蓄積電荷量は0となる。

図４２は書込みトランジスタ７のゲートと信号線との間が短絡した不良モードの例を示したものである。この場合、端子Ａには12Vの電位が、端子Ｂには6Vの電位が保持され、その結果、読み出される蓄積電荷量は18Csとなる。

図４３は第１のスイッチングトランジスタ２２のゲートと第２のスイッチングトランジスタ２３のゲートとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには10Vの電位が、端子Ｂには-5Vの電位が保持され、その結果、読み出される蓄積電荷量は15Csとなる。

図４４は書込みトランジスタ７のゲートと第２のスイッチングトランジスタ２３のゲートとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには10Vの電位が、端子Ｂには-5Vの電位が保持され、その結果、読み出される蓄積電荷量は15Csとなる。

図４５は書込みトランジスタ７のゲートと第１のスイッチングトランジスタ２２のゲートとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには2Vの電位が、端子Ｂには-6Vの電位が保持され、その結果、読み出される蓄積電荷量は8Csとなる。

そして、上記演算結果は、各不良モードと関連付けて図４６に示すようにテーブル化され、ＬＵＴとして検査装置の制御手段３に保存される。なお、図３６〜４５は、一部の不良モードについて示したものであり、他の不良モードについても同様に蓄積電荷量をシミュレーションして求めることができる。したがって、これら他の不良モードも含めて蓄積電荷量を求め、それらをテーブル（ＬＵＴ）化して保存しておけば、欠陥検査により読み出された蓄積電荷量と上記ＬＵＴとを比較して、所定の許容値内で一致した蓄積電荷量から不良モードを特定することができる。

本発明の第３の実施形態は、図２に示す画素回路６を基板上にマトリクス状に備えた表示装置であって、２種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n を映像表示と同方向に走査しながら、信号線ＳＧ ₁ 〜ＳＧ _m の電位を所定値に保つと共に、２種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n に所定のリセット用走査信号を供給して書込トランジスタ７をオン駆動し、内部容量（保持容量Ｃ _s 及びサブ容量Ｃ _sub ）の両端電位を同レベルにして電荷をゼロにリセットし、信号線ＳＧ ₁ 〜ＳＧ _m に所定電位の書込み信号を供給すると共に、２種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、２種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n に所定の読出し用走査信号を供給して書込トランジスタ７をオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線ＳＧ ₁ 〜ＳＧ _m を介して読み出し、読み出された蓄積電荷量に基づいて画素回路６の欠陥の有無の判定をする欠陥検査装置を備えたものである。

また、本発明の第４の実施形態は、図２８に示す画素回路を基板上にマトリクス状に備えた表示装置であって、３種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n ，ＡＺ ₁ 〜ＡＺ _n を映像表示と同方向に走査しながら、信号線ＳＧ ₁ 〜ＳＧ _m の電位を所定値に保つと共に、３種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n ，ＡＺ ₁ 〜ＡＺ _n に所定のリセット用走査信号を供給して書込トランジスタ８及び第２のスイッチングトランジスタ２３を同時にオン駆動し、内部容量（保持容量Ｃ _s ）の両端電位を同レベルにして電荷をゼロにリセットし、信号線ＳＧ ₁ 〜ＳＧ _m に所定電位の書込み信号を供給すると共に、３種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n ，ＡＺ ₁ 〜ＡＺ _n に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、３種の走査線ＳＷ ₁ 〜ＳＷ _n ，ＤＳ ₁ 〜ＤＳ _n ，ＡＺ ₁ 〜ＡＺ _n に所定の読出し用走査信号を供給して書込トランジスタ７及び第２のスイッチングトランジスタ２３を同時にオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線ＳＧ ₁ 〜ＳＧ _m を介して読み出し、読み出された蓄積電荷量に基づいて画素回路６の欠陥の有無の判定をする欠陥検査装置を備えたものである。

上記第３及び第４の実施形態において、上記欠陥検査装置は、画素回路６の不良モードが有機ＥＬ素子の輝度を低下させるものであるとき、有機ＥＬ素子に対応するデータ信号のレベルを上げて該有機ＥＬ素子の輝度を上げるように制御するようになっている。これにより、表示装置に欠陥部の輝度の低下を補償して均一な表示をさせることができる。

なお、以上の説明においては、表示用基板が有機ＥＬ表示用基板５である場合について述べたが、本発明はこれに限られず、液晶表示用基板等、電気光学素子の輝度がデータ信号に応じて変化するものであれば如何なるものであってもよい。

本発明による表示用基板の欠陥検査装置の第１の実施形態を示すブロック図である。 上記第１の実施形態において使用される表示用基板の画素回路の一構成例を示すブロック図である。 上記欠陥検査装置に適用される走査信号及び書込み信号の例を示すタイミングチャートで、（ａ）は順方向走査時、（ｂ）は逆方向走査時のタイミングチャートである。 上記第１の実施形態の欠陥検査装置を使用して行なう欠陥検査方法の手順を示すフローチャートである。 無欠陥の表示用基板の順方向走査による検査において、保持容量及びサブ容量の両端電位の変化を示す説明図である。 無欠陥の表示用基板の逆方向走査による検査において、保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の信号線ＳＧ _m と走査線ＤＳ _n との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の信号線ＳＧ _m と走査線ＤＳ _(n-1) との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の信号線ＳＧ _m と走査線ＷＳ _m との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、書込み信号により書込みトランジスタがオンする場合を示している。 上記第１の実施形態に適用される表示用基板の信号線ＳＧ _m と走査線ＷＳ _m との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、書込み信号により書込みトランジスタがオンしない場合を示している。 上記第１の実施形態に適用される表示用基板の走査線ＷＳ _n と走査線ＤＳ _n との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、電源電圧で書込みトランジスタがオンする場合を示している。 上記第１の実施形態に適用される表示用基板の走査線ＷＳ _n と走査線ＤＳ _(n-1) との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、電源電圧で書込みトランジスタがオンする場合を示している。 上記第１の実施形態に適用される表示用基板の走査線ＤＳ _n と走査線ＤＳ _(n-1) との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の書込みトランジスタのゲート・ソース間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の書込みトランジスタのソース・ドレイン間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の画素トランジスタのゲート・ソース間が短絡した不良モード、又は保持容量がリークした不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の画素トランジスタのゲート・ドレイン間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の画素トランジスタのドレイン・ソース間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の信号線ＳＧ _m と書込みトランジスタのドレインとの間が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の走査線ＷＳ _m 又は書込みトランジスタが開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の走査線ＤＳ _n 又は画素トランジスタが開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の走査線ＤＳ _(n-1) とサブ容量との間が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板のサブ容量が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板のサブ容量がリークした不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態に適用される表示用基板の保持容量が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。 上記第１の実施形態における欠陥の有無の判定及び不良フォードの特定に使用するルックアップテーブルである。 本発明による表示用基板の欠陥検査装置の第２の実施形態を示すブロック図である。 上記第２の実施形態において使用される表示用基板の画素回路の一構成例を示すブロック図である。 走査線ＷＳ _n の走査信号を用いて走査線ＡＺ _n の走査信号を生成する回路の一構成例を示すブロック図である。 上記第２の実施形態においてリセット段階に適用されるリセット用走査信号の一構成例を示すタイミングチャートである。 上記第２の実施形態において書込み段階に適用される書込み用走査信号の一構成例を示すタイミングチャートである。 上記第２の実施形態においてリセット段階に適用されるリセット用走査信号の他の構成例を示すタイミングチャートである。 上記第２の実施形態において書込み段階に適用される書込み用走査信号の他の構成例を示すタイミングチャートである。 上記第２の実施形態において読出し段階に適用される読出し用走査信号の一構成例を示すタイミングチャートである。 上記第２の実施形態に適用される表示用基板の検査において、無欠陥時の保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の第１のスイッチングトランジスタのゲートと信号線とが短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の第１のスイッチングトランジスタのゲートと第２のスイッチングトランジスタのソースとが短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 第２のスイッチングトランジスタのゲート・ソース間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の第２のスイッチングトランジスタ２３のゲートと信号線との間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第１のスイッチングトランジスタのドレインとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第２のスイッチングトランジスタのソースとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと信号線との間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の第１のスイッチングトランジスタのゲートと第２のスイッチングトランジスタのゲートとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第２のスイッチングトランジスタのゲートとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第１のスイッチングトランジスタのゲートとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。 上記第２の実施形態における欠陥の有無の判定及び不良フォードの特定に使用するルックアップテーブルである。

１…走査手段
２…書込み読出し手段
３…制御手段
５…有機ＥＬ表示用基板
６…画素回路
７…書込みトランジスタ
８…画素トランジスタ
２２…第１のスイッチングトランジスタ
２３…第２のスイッチングトランジスタ（スイッチングトランジスタ）
ＷＳ ₁ 〜ＷＳ _n ，ＤＳ ₁ 〜ＤＳ _n ，ＡＺ ₁ 〜ＡＺ _n …走査線
ＳＧ ₁ 〜ＳＧ _m …信号線
Ｃ _s …保持容量（内部容量）
Ｃ _sub …サブ容量（内部容量）

Claims (16)

1. 第１、第２の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する、前記第１の走査線にドレインが接続された画素トランジスタと、前記信号線と画素トランジスタとの間に接続され、前記第２の走査線にゲートが接続された書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端に一端が接続され、前記画素トランジスタのソースに他端が接続された保持容量、及び、前記保持容量の他端と固定電位との間に接続されたサブ容量から成る内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、
   前記第１、第２の走査線を映像表示と同方向に走査しながら、
   前記信号線の電位を所定値に保つと共に、前記第１、第２の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、
   前記信号線に所定電位の書込み信号を供給すると共に、前記第１、第２の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、
   前記第１、第２の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、
   前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、
   の各処理を行う表示用基板の欠陥検査方法。
2. 前記リセット段階、書込み段階、読出し段階、判定段階の各処理を実行した後に、前記第１、第２の走査線を映像表示と逆方向に走査しながら、前記各処理を再度実行する請求項１に記載の表示用基板の欠陥検査方法。
3. 前記リセット段階及び読出し段階においては、前記第１、第２の走査線のうち前記第２の走査線のみに走査信号を出力する請求項１に記載の表示用基板の欠陥検査方法。
4. 第１、第２の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続され、前記第１の走査線にゲートが接続された書込みトランジスタと、前記画素トランジスタのソースと固定電位との間に接続され、前記第２の走査線にゲートが接続されたスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタのソースとの間に接続された内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、
   前記第１、第２の走査線を映像表示と同方向に走査しながら、
   前記信号線の電位を所定値に保つと共に、前記第１、第２の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、
   前記信号線に所定電位の書込み信号を供給すると共に、前記第１、第２の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、
   前記第１、第２の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、
   前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、
   の各処理を行う表示用基板の欠陥検査方法。
5. 前記第２の走査線の走査信号は、前記第１の走査線の走査信号とイネーブル信号とを論理演算して生成される請求項４に記載の表示用基板の欠陥検査方法。
6. 前記第２の走査線は、前記第１の走査線のｎ本前の走査線に接続されている請求項４に記載の表示用基板の欠陥検査方法。
7. 前記電気光学素子は、有機エレクトロルミネッセンス素子である請求項１又は請求項４に記載の表示用基板の欠陥検査方法。
8. 前記判定段階は、前記読み出された蓄積電荷量を、無欠陥及び各種不良モードとそれらに対応する蓄積電荷量とを予め関連付けて記憶された参照テーブルと比較して欠陥の有無の判定及び不良モードの特定をする請求項１又は請求項４に記載の表示用基板の欠陥検査方法。
9. 第１、第２の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する、前記第１の走査線にドレインが接続された画素トランジスタと、前記信号線と画素トランジスタとの間に接続され、前記第２の走査線にゲートが接続された書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端に一端が接続され、前記画素トランジスタのソースに他端が接続された保持容量、及び、前記保持容量の他端と固定電位との間に接続されたサブ容量から成る内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、
   前記第１、第２の走査線を映像表示と同方向又は逆方向に走査すると共に、前記第１、第２の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動する走査手段と、
   リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、
   前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、
   を備えた表示用基板の欠陥検査装置。
10. 第１、第２の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続され、前記第１の走査線にゲートが接続された書込みトランジスタと、前記画素トランジスタのソースと固定電位との間に接続され、前記第２の走査線にゲートが接続されたスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタのソースとの間に接続された内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、
    前記第１、第２の走査線を映像表示と同方向に走査すると共に、前記第１、第２の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動する走査手段と、
    リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、
    前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、
    を備えた表示用基板の欠陥検査装置。
11. 前記制御手段は、無欠陥及び各種不良モードとそれらに対応する蓄積電荷量とを関連付けた参照テーブルを予め記憶する記憶部を備え、該参照テーブルの蓄積電荷量と前記書込み読出し手段により読み出された蓄積電荷量とを比較して欠陥の有無の判定及び不良モードの特定をする請求項９又は請求項１０に記載の表示用基板の欠陥検査装置。
12. 前記電気光学素子は、有機エレクトロルミネッセンス素子である請求項９又は請求項１０に記載の表示用基板の欠陥検査装置。
13. 第１、第２の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する、前記第１の走査線にドレインが接続された画素トランジスタと、前記信号線と画素トランジスタとの間に接続され、前記第２の走査線にゲートが接続された書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端に一端が接続され、前記画素トランジスタのソースに他端が接続された保持容量、及び、前記保持容量の他端と固定電位との間に接続されたサブ容量から成る内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、
    前記第１、第２の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記第１、第２の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、前記信号線に所定電位の書込み信号を供給すると共に、前記第１、第２の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記第１、第２の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えた表示装置。
14. 第１、第２の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続され、前記第１の走査線にゲートが接続された書込みトランジスタと、前記画素トランジスタのソースと固定電位との間に接続され、前記第２の走査線にゲートが接続されたスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタのソースとの間に接続された内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、
    前記第１、第２の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記第１、第２の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、前記信号線に所定電位の書込み信号を供給すると共に、前記第１、第２の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記第１、第２の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えた表示装置。
15. 前記欠陥検査装置は、前記画素回路の不良モードが前記電気光学素子の輝度を低下させるものであるとき、前記電気光学素子に対応するデータ信号のレベルを上げて該電気光学素子の輝度を上げるように制御する請求項１３又は請求項１４に記載の表示装置。
16. 前記電気光学素子は、有機エレクトロルミネッセンス素子である請求項１３又は請求項１４に記載の表示装置。

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