JP5384634B2 - シフトレジスタ、表示駆動回路、表示パネル、表示装置 - Google Patents

Description

本発明は、シフトレジスタおよび各種表示ドライバに関する。

特許文献１（図３４参照）には、ゲートドライバに含まれるシフトレジスタの各段の出力をＮＡＮＤに入力するとともに該ＮＡＮＤにＤＣＧ信号を入力し、ＮＡＮＤの出力を走査信号線に供給する構成が開示されている。この構成では、液晶表示装置の電源ＯＮ・ＯＦＦ時にＤＣＧ信号をアクティブにすることで、全走査信号線を同時選択し、全画素にＶｃｏｍ（共通電極電位）を書き込むことができる。

日本国公開特許公報「特開２０００−３４７６２７号（公開日 ２０００年１２月１５日）」

上記従来の構成では、シフトレジスタの出力およびＤＣＧ信号を入力するＮＡＮＤと、同時選択の後にシフトレジスタを初期化するための構成（初期化信号の生成回路や送信ライン等）とが必要となり、ゲートドライバの小型化を阻んでいた。

本発明の目的は、表示駆動回路（各種表示ドライバ）の小型化を実現するシフトレジスタを提供する点にある。

本シフトレジスタは、例えば所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、各段に、初期化用端子を含むフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを備え、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、フリップフロップの初期化用端子がアクティブである期間は、（該フリップフロップの）他の入力端子の状態にかかわらず該フリップフロップの出力が非アクティブとなり、上記初期化用端子に同時選択信号が入力されていることを特徴とする。

上記構成によれば、同時選択信号をシフトレジスタの初期化のための信号として用いることができるため、シフトレジスタを初期化するための信号を別途生成して各段に入力する必要がなくなる。これにより、シフトレジスタを用いる表示駆動回路（各種の表示ドライバ）を小型化することができる。

本発明によれば、表示駆動回路（表示ドライバ）の小型化を実現することができる。

本実施の形態１にかかる液晶表示装置の構成を示す模式図である。 図１に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 図２に示すシフトレジスタのフリップフロップの回路図（ａ）、および真理値表（ｂ）である。 図１の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。 図１の液晶表示装置の駆動方法（電源ＯＦＦ時）を示すタイミングチャートである。 図１の液晶表示装置の駆動方法（強制遮断時）を示すタイミングチャートである。 本実施の形態１にかかる液晶表示装置の他の構成を示す模式図である。 図２に示すシフトレジスタの変形例を示す回路図である。 図８に示すシフトレジスタのフリップフロップの回路図（ａ）、および真理値表（ｂ）である。 本実施の形態１にかかる液晶表示装置のさらに他の構成を示す模式図である。 図１０に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 図１１に示すシフトレジスタのフリップフロップの回路図（ａ）、および真理値表（ｂ）である。 図１０の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。 本実施の形態１にかかる液晶表示装置のさらに他の構成を示す模式図である。 図１４に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 図１５に示すシフトレジスタのフリップフロップの回路図（ａ）、動作タイミングチャート（ｂ）および真理値表（ｃ）である。 図１４の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。 図１５の変形例を示す回路図である。 本実施の形態２にかかる液晶表示装置の構成を示す模式図である。 図１９に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 図１９の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。 図２０のＮＡＮＤの具体的構成を示す回路図である。 本実施の形態３にかかる液晶表示装置の構成を示す模式図である。 図２３に示す液晶表示装置のシフトレジスタの各段を示す回路図である。 図２３に示す液晶表示装置のＧ−ＣＳドライバのＤラッチ回路を示す回路図である。 図２３の液晶表示装置の駆動方法を示すタイミングチャートである。 図２３の液晶表示装置の駆動方法を示すタイミングチャートである。 本実施の形態４にかかる液晶表示装置の構成を示す模式図である。 図２８の液晶表示装置の駆動方法を示すタイミングチャートである。 図２８の液晶表示装置の駆動方法を示すタイミングチャートである。 シフトレジスタの各段の構成例を示す回路図である。 本実施の形態５にかかる液晶表示装置の構成を示す模式図である。 図３２に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 従来のシフトレジスタの構成を示す回路図である。

本発明の実施の形態を図１〜図３３に基づいて説明すれば以下のとおりである。なお、以下では、セットリセット型フリップフロップ（以下、適宜ＦＦと略記）のセット用端子（Ｓ端子またはＳＢ端子）にはセット用信号（Ｓ信号またはＳＢ信号）が入力され、リセット用端子（Ｒ端子またはＲＢ端子）にはリセット用信号（Ｒ信号またはＲＢ信号）が入力されるものとし、出力端子（Ｑ端子）からはＱ信号が出力され、反転出力端子（ＱＢ端子）からはＱＢ信号が出力されるものとする。なお、高電位側電源（ＶＤＤ）の電位をＶｄｄ（以下、適宜Ｈｉｇｈと記載）とし、低電位側電源（ＶＳＳ）の電位をＶｓｓ（以下、適宜Ｌｏｗと記載）とする。Ｓ信号（セット信号）、Ｒ信号（リセット信号）、およびＱ信号（出力信号）はアクティブ時にＨｉｇｈとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、およびＱＢ信号（反転出力信号）はアクティブ時にＬｏｗとなる信号である。

〔実施の形態１〕
図１は本発明にかかる液晶表示装置３ａの構成を示す回路図である。液晶表示装置３ａは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＡＯＮ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１・ＧＣＫ２を供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。

シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。

また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのPチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのNチャネル側ゲートがＡＯＮ信号ラインに接続されている。

図２は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、Ｒ端子およびＩＮＩＴ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、インバータと、ＣＫ端子と、ＯＮ端子と、ＯＵＴ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＩＮＩＴ端子がＯＮ端子に接続され、ＦＦのＱ端子が、アナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極とこの段の出力端子であるＯＵＴ端子とが接続され、ＯＵＴ端子がインバータを介してＯＵＴＢ端子に接続されている。

シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴ端子が自段のＲ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎのＲ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のＯＮ端子がＡＯＮ信号ラインに接続され、奇数段のＣＫ端子と偶数段のＣＫ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫ端子はＧＣＫ２信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫ端子はＧＣＫ１信号ラインに接続されている。

図２のフリップフロップＦＦには、図３に示すＦＦ１を用いている。同図に示すように、フリップフロップＦＦ１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８１・ｐ８２・ｐ８３と、Ｎチャネルトランジスタｎ８２・ｎ８３・ｎ９９と、ＳＢ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８１のドレインとｎ８２のドレインとｐ８５のゲートとｎ８５のゲートとｎ９９のドレインとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｐ８４のソースとｐ８３のドレインとが接続され、ｐ８１のソースとｐ８２のドレインとが接続され、ＩＮＩＴ端子がｎ９９のゲートに接続され、ＳＢ端子がｐ８１のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８２のゲートとｐ８３のゲートとに接続され、ｎ８５のソースがＶＳＳに接続され、ｐ８２、ｐ８３およびｐ８５のソースがＶＤＤに接続され、ｎ８２、ｎ９９およびｎ８３のソースがＶＳＳに接続されている構成である。ここでは、ｐ８４、ｎ８４、ｐ８５およびｎ８５がラッチ回路ＬＣを構成し、ｐ８１がセットトランジスタＳＴ、ｎ８２がリセットトランジスタＲＴ、ｐ８３およびｎ８３それぞれがラッチ解除トランジスタＬＲＴ、ｐ８２が優先決定トランジスタＰＤＴとして機能する。

図３（ｂ）はＦＦ１の真理値表である。図３（ｂ）に示されるように、ＦＦ１のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。また、フリップフロップＦＦ１では、ＩＮＩＴ端子がＨｉｇｈ（アクティブ）の期間にＳＢ信号およびＲ信号がともにアクティブになった場合、ｎ８２・ｎ９９・ｐ８５がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。

図４〜図６は、液晶表示装置３ａの、電源ＯＮ時、電源ＯＦＦ時、および強制遮断時それぞれの駆動方法を示すタイミングチャートである。なお、各図中、ＡＯＮはＡＯＮ信号（同時選択信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１はＧＣＫ１信号、ＧＣＫ２はＧＣＫ２信号を意味し、ＳＢｉ、Ｒｉ、Ｑｉ、およびＯＵＴｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、Ｒ信号（Ｒ端子の電位）、Ｑ信号（Ｑ端子の電位）およびＯＵＴ信号（ＯＵＴ端子の電位）を意味する。

液晶表示装置３ａでは、電源ＯＮ・ＯＦＦ時に以下の準備動作が行われる。具体的には、ＡＯＮ信号が所定期間アクティブ（Ｈｉｇｈ）とされる。シフトレジスタＳＲの各段ではＡＳＷ１がＯＮしているため、これにより全段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）となって、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＡＯＮ信号が入力されるＩＮＩＴ端子がアクティブ（Ｈｉｇｈ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。以上の準備動作の終了後（ＡＯＮ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。

また、液晶表示装置３ａのシフトレジスタＳＲでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがセットされてＱ信号がＨｉｇｈ（アクティブ）になり、アナログスイッチＡＳＷ２を介して自段にＧＣＫ信号が取り込まれる。自段のＧＣＫ信号がアクティブ（Ｈｉｇｈ）になると、自段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦのＯＵＴ信号がアクティブになって次段にＧＣＫ信号が取り込まれる。次段のＧＣＫ信号がアクティブ（Ｈｉｇｈ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、アナログスイッチＡＳＷ１がＯＮする。このときＡＯＮ信号はＬｏｗであるため、自段のＯＵＴ信号もＬｏｗ（非アクティブ）となる。

液晶表示装置３ａでは、電源ＯＮ・ＯＦＦ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ・ＯＦＦ時の画面乱れをなくすことができる。ここで、従来の構成（図３４参照）と比較すると、ＡＯＮ信号をＡＳＷ１に入力することで、図３４で各段の出力信号が入力されるＮＡＮＤが不要となり、さらに、ＦＦのＩＮＩＴ端子にＡＯＮ信号を入力することで、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。また、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。

図７は、図１のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３ｂの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫ端子には、ソースクロックバー信号ＳＣＫ１またはＳＣＫ２が入力される。また、ｉ段ＳＲｉから出力されるＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。

液晶表示装置３ａの各段を図８のように構成してもよい。図８のフリップフロップＦＦには図９に示すＦＦ２を用いている。図９に示すように、フリップフロップＦＦ２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８２・ｐ８３・ｐ８６・ｐ８７と、Ｎチャネルトランジスタｎ８１・ｎ８２・ｎ８３・ｎ８８と、ＳＢ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８２のドレインとｎ８１のドレインとｐ８５のゲートとｎ８５のゲートとｎ８８のドレインとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｐ８４のソースとｐ８３のドレインとが接続され、ｐ８３のソースとｐ８７のドレインとが接続され、ｐ８２のソースとｐ８６のドレインとが接続され、ｎ８１のソースとｐ８２のドレインとが接続され、ＩＮＩＴ端子がｎ８８、ｐ８６およびｐ８７それぞれのゲートに接続され、ＳＢ端子がｐ８２のゲートとｎ８１のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８３のゲートとに接続され、ｎ８５のソースがＶＳＳに接続され、ｐ８６、ｐ８７、およびｐ８５のソースがＶＤＤに接続され、ｎ８２、ｎ８８およびｎ８３のソースがＶＳＳに接続されている構成である。

図９（ｂ）はＦＦ２の真理値表である。図９（ｂ）に示されるように、ＦＦ２のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。また、フリップフロップＦＦ２では、ＩＮＩＴ端子がＨｉｇｈ（アクティブ）の期間にＳＢ信号およびＲ信号がともにアクティブになった場合、ｐ８６・ｐ８７がＯＦＦ、ｎ８８・ｐ８５がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。

図８の構成では、電源ＯＮ・ＯＦＦ時に以下の準備動作が行われる。具体的には、ＡＯＮ信号が所定期間アクティブ（Ｈｉｇｈ）とされる。シフトレジスタＳＲの各段ではＡＳＷ１がＯＮしているため、これにより全段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）となって、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＡＯＮ信号が入力されるＩＮＩＴ端子がアクティブ（Ｈｉｇｈ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。

図８の構成では、フリップフロップＦＦがリセットよりもセットが優先される構成であるため、同時選択から復帰するとき（ＡＯＮ信号がアクティブから非アクティブに戻るとき）にＲ信号よりもＳＢ信号の方が先に非アクティブになり易い。したがって、ＳＢ信号よりもＲ信号の方が先に非アクティブになることで初期化後に再びセットがかかってしまう誤動作を防ぐことができる。

図１０は本液晶表示装置３ｘの構成を示す回路図である。液晶表示装置３ｘは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＡＯＮＢ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１・ＧＣＫ２を供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。

シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。

また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。

図１１は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、Ｒ端子およびＩＮＩＴＢ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ１３・ＡＳＷ１４と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＩＮＩＴＢ端子がＯＮＢ端子に接続され、ＦＦのＱ端子が、アナログスイッチＡＳＷ１３のＰチャネル側ゲートとアナログスイッチＡＳＷ１４のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ１３のＮチャネル側ゲートとアナログスイッチＡＳＷ１４のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１３の一方の導通電極がＯＮB端子に接続されるとともに、アナログスイッチＡＳＷ１４の一方の導通電極がＣＫB端子に接続され、アナログスイッチＡＳＷ１３の他方の導通電極と、アナログスイッチＡＳＷ１４の他方の導通電極とこの段の出力端子であるＯＵＴＢ端子とが接続され、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。

シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴ端子が自段のＲ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎのＲ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。

図１１のフリップフロップＦＦには、図１２に示すＦＦ３を用いている。同図に示すように、フリップフロップＦＦ３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８２・ｐ８３と、Ｎチャネルトランジスタｎ８１・ｎ８２・ｎ８３と、ＳＢ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８２のドレインとｎ８１のドレインとｐ８５のゲートとｎ８５のゲートとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｎ８１のソースとｎ８２のドレインとが接続され、ＩＮＩＴＢ端子がｐ８２のソースに接続され、ＳＢ端子がｐ８２のゲートとｎ８１のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８３のゲートとに接続され、ｎ８５のソースがＶＳＳに接続され、ｐ８３およびｐ８５のソースがＶＤＤに接続され、ｎ８２、ｎ８３およびｎ８５のソースがＶＳＳに接続されている構成である。

図１２（ｂ）はＦＦ３の真理値表である。図１２（ｂ）に示されるように、ＦＦ３のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。また、フリップフロップＦＦ３では、ＩＮＩＴＢ端子がＬｏｗ（アクティブ）の期間にＳＢ信号およびＲ信号がともにアクティブになった場合、ｐ８５がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、同時選択期間（ＩＮＩＴＢ信号がＬｏｗで、ＳＢ信号がＬｏｗでＲ信号がＨｉｇｈの期間）にＱ信号がＶｓｓ＋Ｖｔｈ（ｐ８２の閾値電圧）でＱＢ信号がＶｄｄ（Ｈｉｇｈ）となる。

図１３は、液晶表示装置３ｘの電源ＯＮ時の駆動方法を示すタイミングチャートである。なお、各図中、ＡＯＮＢはＡＯＮＢ信号（同時選択信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、Ｒｉ、Ｑｉ、およびＯＵＴｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、Ｒ信号（Ｒ端子の電位）、Ｑ信号（Ｑ端子の電位）およびＯＵＴ信号（ＯＵＴ端子の電位）を意味する。

液晶表示装置３ｘでは、電源ＯＮ時に以下の準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされる。シフトレジスタＳＲの各段ではＡＳＷ１３がＯＮしているため、これにより全段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）となって、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＡＯＮＢ信号が入力されるＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。

液晶表示装置３ｘでは、電源ＯＮ・ＯＦＦ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ・ＯＦＦ時の画面乱れをなくすことができる。ここで、従来の構成（図３４参照）と比較すると、ＡＯＮＢ信号をＡＳＷ１３に入力することで、図３４で各段の出力信号が入力されるＮＡＮＤが不要となり、さらに、ＦＦのＩＮＩＴＢ端子にＡＯＮＢ信号を入力することで、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。また、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。さらに、フリップフロップＦＦがリセットよりもセットが優先される構成であるため、同時選択から復帰するとき（ＡＯＮＢ信号がアクティブから非アクティブに戻るとき）にＲ信号よりもＳＢ信号の方が先に非アクティブになり易い。したがって、ＳＢ信号よりもＲ信号の方が先に非アクティブになることで初期化後に再びセットがかかってしまう誤動作を防ぐことができる。

図１４は、液晶表示装置３ｘを変形した液晶表示装置３ｃの構成を示す回路図である。

図１５は、液晶表示装置３ｃのシフトレジスタＳＲの一部を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ３・ＡＳＷ４と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＩＮＩＴＢ端子がＯＮＢ端子に接続され、ＦＦのＱ端子が、アナログスイッチＡＳＷ３のＰチャネル側ゲートとアナログスイッチＡＳＷ４のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ３のＮチャネル側ゲートとアナログスイッチＡＳＷ４のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ３の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ４の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ３の他方の導通電極と、アナログスイッチＡＳＷ４の他方の導通電極とこの段の出力端子であるＯＵＴＢ端子とが接続され、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。

シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がｎ段ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。

図１５のフリップフロップＦＦには、図１６に示すＦＦ４を用いている。同図に示すように、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＩＮＩＴＢ端子と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｐ５のソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。

図１６（ｂ）はＦＦ４の動作を示すタイミングチャートであり、図１６（ｃ）はＦＦ４の真理値表である。図１６（ｂ）（ｃ）に示されるように、ＦＦ４のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。

例えば、図１６（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ７がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ５がＯＦＦしてｎ６がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、さらに、ｎ５がＯＮしてＱ端子にはＶｓｓが出力される。なお、ＩＮＩＴＢ端子がＬｏｗ（アクティブ）の期間にＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、Ｑ端子にはｐ５を介してＶｓｓ＋Ｖｔｈ（ｐ５の閾値電圧）が出力される。

液晶表示装置３ｃの電源ＯＮ時の駆動方法は図１７に示すとおりである。なお、図１５構成では、同時選択期間（ＩＮＩＴＢ端子がＬｏｗで、ＳＢ信号およびＲＢ信号もＬｏｗの期間）にＱ信号がＶｓｓ＋ＶｔｈでＱＢ信号がＶｄｄ（Ｈｉｇｈ）となる。このため、フリップフロップの出力としてＱＢ信号のみを用いる、すなわち図１８のように構成することが好ましい。すなわちＱＢ信号とＱＢ信号をインバータによって反転させた信号とをアナログスイッチＡＳＷ３・ＡＳＷ４に入力する。

〔実施の形態２〕
図１９は本発明にかかる液晶表示装置３ｄの構成を示す回路図である。液晶表示装置３ｄは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＡＯＮＢ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。

シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。

また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。

図２０は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＩＮＩＴＢ端子、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ５・ＡＳＷ６（ゲート回路）と、ＮＡＮＤ（論理回路）と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＩＮＩＴＢ端子がＯＮＢ端子に接続され、ＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ５の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ６の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ５の他方の導通電極と、アナログスイッチＡＳＷ６の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。ここでは、アナログスイッチＡＳＷ５・ＡＳＷ６（ゲート回路）と、ＮＡＮＤ（論理回路）とでＯＵＴＢ信号を生成する信号生成回路が構成されている。

シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子が（ｎ＋２）段ＳＲｎ＋２のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。

図２１は、液晶表示装置３ｄの電源ＯＮ時の駆動方法を示すタイミングチャートである。液晶表示装置３ｄでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。ＡＯＮＢ信号がアクティブ（Ｌｏｗ）になると、ＡＳＷ５がＯＮであるためＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。さらに、各段のフリップフロップでは、ＳＢ信号およびＲＢ信号がアクティブになるため、ＱＢ信号がＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ５がＯＦＦしてＡＳＷ６がＯＮする（各段ではＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。

また、液晶表示装置３ｄでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＱＢ信号がＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。

液晶表示装置３ｄでは、電源ＯＮ・ＯＦＦ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ・ＯＦＦ時の画面乱れをなくすことができる。ここで、従来の構成（図３４参照）と比較すると、ＡＯＮＢ信号をＡＳＷ５に入力することで、図３４で各段の出力信号が入力されるＮＡＮＤが不要となり、ゲートドライバの小型化を実現することができる。また、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。

なお、図２０の構成（ＦＦをリセット優先とし、シフトレジスタの各段を自己リセット型とする構成）では、ＯＵＴＢ信号のフリップフロップのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうおそれがある。そこで、図２０のＮＡＮＤを、図２２のように構成することが好ましい。すなわち、Ｐチャネルトランジスタｐ４０のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｘとし、ドレインをＮＡＮＤの出力Ｍとし、Ｐチャネルトランジスタｐ４１のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｙとし、ドレインをＮチャネルトランジスタｎ４０のソースに接続し、Ｎチャネルトランジスタｎ４０のゲートを入力Ｙに接続し、ドレインをＮチャネルトランジスタｎ４１のソースに接続し、Ｎチャネルトランジスタｎ４１のゲートを入力Ｘに接続し、ドレインをＶＳＳに接続しておき、Ｐチャネルトランジスタｐ４０・４１の駆動能力を、Ｎチャネルトランジスタｎ４０・４１のそれよりも大きくしておく。こうすれば、ＱＢ信号が十分に非アクティブ（Ｈｉｇｈ）になるまで、ＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）を保つようになり、ＦＦのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうことを防止することができる。

〔実施の形態３〕
図２３は本発明にかかる液晶表示装置３ｅの構成を示す回路図である。液晶表示装置３ｅはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（同全選択信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのＯＲ回路と、１つのＤラッチ回路ＣＳＬとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。

シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。

また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。

図２４は、図２３に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲ端子を備えるフリップフロップＦＦ（上記のフリップフロップＦＦ１〜ＦＦ４）と、２つのアナログスイッチＡＳＷ７・ＡＳＷ８と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力（Ｍ）が、インバータの入力とアナログスイッチＡＳＷ７のＰチャネル側ゲートと、アナログスイッチＡＳＷ８のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ７のＮチャネル側ゲートと、アナログスイッチＡＳＷ８のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ７の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ８の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ７の他方の導通電極と、アナログスイッチＡＳＷ８の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲ端子とが接続されている。また、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。

ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ７がＯＮでＡＳＷ８がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ７がＯＦＦでＡＳＷ８がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ７がＯＦＦでＡＳＷ８がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２（ゲート回路）はＯＵＴＢ信号を生成する信号生成回路を構成し、特に、アナログスイッチＡＳＷ７・ＡＳＷ８は、ＮＡＮＤの出力Ｍに応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。

図２５は、図２３に示すシフトレジスタＳＲのｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉの構成を示す回路図である。同図に示すように、Ｄラッチ回路ＣＳＬｉは、３つのＣＭＯＳ回路５〜７と、アナログスイッチＡＳＷ１５・ＡＳＷ１６と、インバータと、ＣＫ端子と、Ｄ端子と、ｏｕｔ端子とを備える。ＣＭＯＳ回路５・６はそれぞれ、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースがＶＤＤに接続され、ＮチャネルトランジスタのソースがＶＳＳに接続された構成である。ＣＭＯＳ回路７は、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースが電源ＶＣＳＨに接続され、Ｎチャネルトランジスタのソースが電源ＶＣＳＬに接続された構成である。そして、ｃｋ端子とインバータの入力とアナログスイッチＡＳＷ１６のＮチャネル側ゲートとアナログスイッチＡＳＷ１５のＰチャネル側ゲートとが接続され、インバータの出力とアナログスイッチＡＳＷ１６のＰチャネル側ゲートとアナログスイッチＡＳＷ１５のＮチャネル側ゲートとが接続され、ＣＭＯＳ回路５のドレイン側とアナログスイッチＡＳＷ１５の一方の導通端子とが接続され、アナログスイッチＡＳＷ１６の一方の導通端子とＤ端子とが接続され、アナログスイッチＡＳＷ１５の他方の導通端子とアナログスイッチＡＳＷ１６の他方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、ＣＭＯＳ回路５のゲート側とＣＭＯＳ回路６のドレイン側とが接続され、ＣＭＯＳ回路６のドレイン側とＣＭＯＳ回路７のゲート側とが接続され、ＣＭＯＳ回路７のドレイン側とｏｕｔ端子とが接続されている。

Ｄラッチ回路ＣＳＬｉは、ｃｋ信号（ｃｋ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ｃｋ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ｃｋ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。

液晶表示装置３ｅのＧ−ＣｓＤでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＯＵＴ端子が自段に対応するＯＲ回路の一方の入力端子に接続されるとともに、次段のＯＵＴ端子が上記自段に対応するＯＲ回路の他方の入力端子に接続され、該自段に対応するＯＲ回路の出力が自段に対応するＤラッチ回路のｃｋ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＯＵＴ端子がｎ段ＳＲｎに対応するＯＲ回路の一方の入力端子に接続されるとともに、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎ段に対応するＯＲ回路の他方の入力端子に接続され、ｎ段ＳＲｎに対応するＯＲ回路の出力がｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｃｋ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。

また、液晶表示装置３ｅのＧ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋３）段ＳＲｎ＋３に対応するＤラッチ回路ＣＳＬｎ＋３のＤ端子はＣＭＩ１信号ラインに接続されている。

図２６は、液晶表示装置３ｅの駆動方法を示すタイミングチャートである。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。

液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ７を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＡＯＮＢ信号が入力されるＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ７がＯＦＦしてＡＳＷ８がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段に対応するＯＲ回路の出力もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。

液晶表示装置３ｅでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。

また、自段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、自段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチし、さらに次段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、上記自段に対応するＤラッチ回路が再びＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。

例えば、ｎ段ＳＲｎのＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、Ｄラッチ回路ＣＳＬｎが再びＣＭＩ２信号をラッチする。これにより、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｏｕｔ信号（ｎ段ＳＲｎに対応する保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。

また、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチし、さらに（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋１が再びＣＭＩ２信号をラッチする。これにより、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。

また、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ１信号をラッチし、さらに（ｎ＋３）段ＳＲｎ＋３のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋２が再びＣＭＩ１信号をラッチする。これにより、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋２の電位）は、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋２がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、（ｎ＋２）段ＳＲｎ＋２に対応する画素ＰＩＸｎ＋２には、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋２の突き下げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋２の輝度を高める）ことができる。

なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素に供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。

液晶表示装置３ｅでは、電源ＯＮ・ＯＦＦ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ・ＯＦＦ時の画面乱れをなくすことができる。ここで、従来の構成（図３４参照）と比較すると、ＡＯＮ信号をＡＳＷ７に入力することで、図３４で各段の出力信号が入力されるＮＡＮＤが不要となり、さらに、ＦＦのＩＮＩＴＢ端子にＡＯＮＢ信号を入力することで、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。また、フリップフロップＦＦがリセットよりもセットが優先される構成であるため、同時選択から復帰するとき（ＡＯＮＢ信号がアクティブから非アクティブに戻るとき）にＲ信号よりもＳＢ信号の方が先に非アクティブになり易い。したがって、ＳＢ信号よりもＲ信号の方が先に非アクティブになることで初期化後に再びセットがかかってしまう誤動作を防ぐことができる。また、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。

さらに注目すべきは、液晶表示装置３ｅでは、図２７に示すように、ＣＭＩ２信号の位相を（図２６から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｅでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れも大幅に低減することができる。

〔実施の形態４〕
図２８は本発明にかかる液晶表示装置３ｆの構成を示す回路図である。液晶表示装置３ｆはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（同時選択信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＤラッチ回路ＣＳＬと、１つのバッファとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。

シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉ−１に供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎ−１に供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成され、また、走査信号線Ｇｎ−１が、ＰＩＸｎ−１内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ−１内の画素電極と保持容量配線ＣＳｎ−１との間に保持容量（補助容量）が形成されている。

また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。

なお、図２８に示すシフトレジスタＳＲのｉ段ＳＲｉの構成は図２４のとおりであり、Ｄラッチ回路ＣＳＬｉの構成は図２５のとおりである。

液晶表示装置３ｆのＧ−ＣｓＤのシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＭ端子が、自段に対応するＤラッチ回路のｃｋ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＭ端子が、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｃｋ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。

また、Ｇ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、（ｎ−１）段ＳＲｎ−１に対応するＤラッチ回路ＣＳＬｎ−１のＤ端子はＣＭＩ１信号ラインに接続され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋３）段ＳＲｎ＋３に対応するＤラッチ回路ＣＳＬｎ＋３のＤ端子はＣＭＩ１信号ラインに接続されている。

図２９は、液晶表示装置３ｆの駆動方法を示すタイミングチャートである。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。

液晶表示装置３ｆでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ７（図２４参照）を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＡＯＮＢ信号が入力されるＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ７がＯＦＦしてＡＳＷ８がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段のＭ信号（Ｍ端子から出力される信号）もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたフリップフロップのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。

液晶表示装置３ｆでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。

また、次段のＭ信号がアクティブになると、次段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。

例えば、ｎ段ＳＲｎのＭ信号がアクティブになると、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ１信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎのｏｕｔ信号（保持容量配線ＣＳｎ−１の電位）は、（ｎ−１）段ＳＲｎ−１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ−１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ−１）段ＳＲｎ−１に対応する画素ＰＩＸｎ−１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ−１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ−１の輝度を高める）ことができる。

また、（ｎ＋１）段ＳＲｎ＋１のＭ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。

また、（ｎ＋２）段ＳＲｎ＋２のＭ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。

なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素電極ＰＩＸｉに供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。

液晶表示装置３ｆでは、電源ＯＮ・ＯＦＦ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ・ＯＦＦ時の画面乱れをなくすことができる。ここで、従来の構成（図３４参照）と比較すると、ＡＯＮＢ信号をＡＳＷ７に入力することで、図３４で各段の出力信号が入力されるＮＡＮＤが不要となり、さらに、ＦＦのＩＮＩＴＢ端子にＡＯＮＢ信号を入力することで、シフトレジスタの初期化用信号の生成・送信の構成も不要となり、ゲートドライバの小型化を実現することができる。また、フリップフロップＦＦがリセットよりもセットが優先される構成であるため、同時選択から復帰するとき（ＡＯＮ信号がアクティブから非アクティブに戻るとき）にＲ信号よりもＳＢ信号の方が先に非アクティブになり易い。したがって、ＳＢ信号よりもＲ信号の方が先に非アクティブになることで初期化後に再びセットがかかってしまう誤動作を防ぐことができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。また、シフトレジスタの内部信号（Ｍ信号）をＤラッチ回路のｃｋ端子に入力することでＧ−Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となり、さらなる小型化が可能となる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。

さらに注目すべきは、液晶表示装置３ｆでは、図３０に示すように、ＣＭＩ２信号の位相を（図２９から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｆでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れも大幅に低減することができる。

なお、液晶表示装置３ｅ・３ｆにおけるシフトレジスタの各段の構成（図２４参照）を、図３１のように変更することもできる。すなわち、図２４のＡＳＷ７を単チャネル（Ｐチャネル）トランジスタＴＲとする。こうすれば、シフトレジスタのさらなる小型化が可能となる。

〔実施の形態５〕
図３２は本発明にかかる液晶表示装置３ｇの構成を示す回路図である。液晶表示装置３ｇは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＩＮＩＴＢ信号（初期化信号）、ＡＯＮＢ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫＢ１・ＧＣＫＢ２を供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。

シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。

また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。

図３３は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、Ｒ端子およびＩＮＩＴＢ端子を備えるセットリセット型フリップフロップＦＦ（図１２に示すＦＦ３）と、２つのアナログスイッチＡＳＷ９・ＡＳＷ１０と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子と、ＯＵＴ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ９のＰチャネル側ゲートとアナログスイッチＡＳＷ１０のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ９のＮチャネル側ゲートとアナログスイッチＡＳＷ１０のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ９の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ１０の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ９の他方の導通電極と、アナログスイッチＡＳＷ１０の他方の導通電極とこの段の出力端子であるＯＵＴＢ端子とが接続され、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。

シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴ端子が自段のＲ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎのＲ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。

液晶表示装置３ｇでは、電源ＯＮ・ＯＦＦ時に以下の準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時に所定期間アクティブ（Ｌｏｗ）とされる。シフトレジスタＳＲの各段ではＡＳＷ９がＯＮしているため、これにより全段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）となって、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。

また、液晶表示装置３ｇのシフトレジスタＳＲでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがセットされてＱ信号がＨｉｇｈ（アクティブ）になり、アナログスイッチＡＳＷ１０を介して自段にＧＣＫＢ信号が取り込まれる。自段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦのＯＵＴＢ信号がアクティブになって次段にＧＣＫＢ信号が取り込まれる。次段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、アナログスイッチＡＳＷ９がＯＮする。このときＡＯＮＢ信号はＨｉｇｈであるため、自段のＯＵＴＢ信号もＨｉｇｈ（非アクティブ）となる。

液晶表示装置３ｇでは、電源ＯＮ・ＯＦＦ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ・ＯＦＦ時の画面乱れをなくすことができる。ここで、従来の構成（図３４参照）と比較すると、ＡＯＮＢ信号をＡＳＷ９に入力することで、図３４で各段の出力信号が入力されるＮＡＮＤが不要となり、ゲートドライバの小型化を実現することができる。また、フリップフロップＦＦがリセットよりもセットが優先される構成であるため、同時選択から復帰するとき（ＡＯＮＢ信号がアクティブから非アクティブに戻るとき）にＲ信号よりもＳＢ信号の方が先に非アクティブになり易い。したがって、ＳＢ信号よりもＲ信号の方が先に非アクティブになることで初期化後に再びセットがかかってしまう誤動作を防ぐことができる。また、全走査信号線の同時選択時にシフトレジスタの初期化（各段のフリップフロップの初期化）も実行されるため、全走査信号線を同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。

なお、上記ゲートドライバ、ソースドライバあるいはゲート−ＣＳドライバと、表示部の画素回路とがモノリシック（同一基板上）に形成されていてもよい。

また、本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼んでいる。

本シフトレジスタは、例えば所定のタイミングで複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、各段に、初期化用端子を含むフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを備え、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、フリップフロップの初期化用端子がアクティブである期間は、（該フリップフロップの）他の入力端子の状態にかかわらず該フリップフロップの出力が非アクティブとなり、上記初期化用端子に同時選択信号が入力されていることを特徴とする。

上記構成によれば、同時選択信号をシフトレジスタの初期化のための信号として用いることができるため、シフトレジスタを初期化するための信号を別途生成して各段に入力する必要がなくなる。これにより、シフトレジスタを用いる表示駆動回路（各種の表示ドライバ）を小型化することができる。

本シフトレジスタでは、上記フリップフロップはセットリセット型であり、初期化用端子、セット用端子およびリセット用端子がアクティブとなるときに該フリップフロップの出力は非アクティブとなる構成とすることもできる。

本シフトレジスタでは、上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで自段の出力信号とするゲート回路を備える構成とすることもできる。

本シフトレジスタは、上記フリップフロップの出力が切り替え信号としてゲート回路に入力されている構成とすることもできる。

本シフトレジスタでは、上記信号生成回路はさらに論理回路を備え、上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされている構成とすることもできる。

本シフトレジスタでは、上記ゲート回路は、上記同時選択信号またはクロック信号を選択的に取り込む構成とすることもできる。

本発明のシフトレジスタは、複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを含み、上記信号生成回路は、入力される切り替え信号に応じて上記同時選択信号またはクロックを選択的に取り込んで自段の出力信号とするゲート回路を備えることを特徴とする。

上記構成によれば、同時選択信号をアクティブにすることで、各段のシフトレジスタの出力信号をアクティブとすることができる。したがって、従来のような各段の出力信号を入力する論理回路が不要となり、シフトレジスタを用いる表示駆動回路（各種の表示ドライバ）を小型化することができる。

本シフトレジスタでは、上記ゲート回路は、フリップフロップの出力に応じて同時選択信号またはクロックを選択的に取り込んで自段の出力信号とする構成とすることもできる。

本シフトレジスタでは、上記信号生成回路はさらに論理回路を備え、上記フリップフロップの出力が論理回路に入力され、自段の出力信号が該論理回路と上記フリップフロップとにフィードバックされ、上記ゲート回路は、該論理回路の出力に応じて上記同時選択信号またはクロックを選択的に取り込んで自段の出力とする構成とすることもできる。

本シフトレジスタでは、上記論理回路にＮＡＮＤが含まれている構成とすることもできる。

本シフトレジスタでは、上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高い構成とすることもできる。

本シフトレジスタでは、上記同時選択の終了前は、各段のフリップフロップに入力されるセット用信号およびリセット用信号がともにアクティブであり、同時選択の終了時に、上記リセット用信号よりもセット用信号が先に非アクティブ化する構成とすることもできる。

本シフトレジスタでは、上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、入力トランジスタと、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、上記入力トランジスタは、ゲート端子およびソース端子それぞれが別々の入力端子に接続されるとともに、ドレイン端子が出力端子に接続されている構成とすることもできる。

本シフトレジスタでは、上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。

本シフトレジスタでは、上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。

本表示駆動回路は、上記シフトレジスタを備えることを特徴とする。

本表示駆動回路は、上記シフトレジスタ（自己リセット型）を備え、同時選択が行われる間は上記クロック信号をアクティブに固定することを特徴とする。

本表示パネルは、上記表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする。

本表示装置は、上記シフトレジスタを備えることを特徴とする。

本表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ表示駆動回路であって、上記シフトレジスタを備え、シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給することを特徴とする。

本表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる表示駆動回路であって、上記シフトレジスタを備え、シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなることを特徴とする。

本表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる表示駆動回路であって、上記シフトレジスタを備え、シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする。

本表示駆動回路は、スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる表示駆動回路であって、上記シフトレジスタを備え、データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替えることを特徴とする。

本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。

本発明のシフトレジスタは各種ドライバ、特に液晶表示装置のドライバに好適である。

３ａ〜３ｇ 液晶表示装置
ＡＳＷ１・ＡＳＷ２ ａｓｗ アナログスイッチ
ＳＲ シフトレジスタ
ＳＲｉ シフトレジスタのｉ段
ＤＣＣ 表示制御回路
ＧＤ ゲートドライバ
ＳＤ ソースドライバ
Ｇ−ＣｓＤ ゲート−Ｃｓドライバ
ＤＡＲ 表示部
Ｇｎ 走査信号線
ＣＳｎ 保持容量配線
ＰＩＸｎ 画素
ＣＳＬｉ ＳＲのｉ段に対応するＤラッチ回路
ＦＦ フリップフロップ
ＳＴ セットトランジスタ（入力トランジスタ）
ＲＴ リセットトランジスタ（入力トランジスタ）
ＬＲＴ ラッチ解除トランジスタ
ＬＣ ラッチ回路
ＰＯＬ （データ）極性信号
ＣＭＩ１ ＣＭＩ２ ＣＳ反転信号

Claims (22)

1. 複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、
   各段に、初期化用端子を含むフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とを備え、
   各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
   フリップフロップの初期化用端子がアクティブである期間は、他の入力端子の状態にかかわらず該フリップフロップの出力が非アクティブとなり、
   上記初期化用端子に上記同時選択信号が入力されていることを特徴とするシフトレジスタ。
2. 上記フリップフロップはセットリセット型であり、初期化用端子、セット用端子およびリセット用端子がアクティブとなるときに該フリップフロップの出力は非アクティブとなることを特徴とする請求項１記載のシフトレジスタ。
3. 上記信号生成回路は、上記フリップフロップの出力に応じて第１信号または第２信号を選択的に取り込んで自段の出力信号とするゲート回路を備えることを特徴とする請求項２記載のシフトレジスタ。
4. 上記信号生成回路は、上記フリップフロップの出力が入力される論理回路と、
   該論理回路の出力に応じて第１または第２信号を選択的に取り込んで自段の出力信号とするゲート回路とを備え、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされていることを特徴とする請求項２記載のシフトレジスタ。
5. 上記第１信号は上記同時選択信号であり、上記第２信号はクロック信号であることを特徴とする請求項３または４記載のシフトレジスタ。
6. 複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、
   各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号の生成を行う信号生成回路とを含み、
   上記信号生成回路は、上記フリップフロップの出力に応じて上記同時選択信号またはクロック信号を選択的に取り込むことで上記自段の出力信号の生成を行うゲート回路を備えることを特徴とするシフトレジスタ。
7. 複数の信号線の同時選択を行う表示駆動回路に用いられるシフトレジスタであって、
   各段に、セットリセット型のフリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号の生成を行う信号生成回路とを備え、
   上記信号生成回路は、上記フリップフロップの出力が入力される論理回路と、該論理回路の出力に応じて上記同時選択信号またはクロック信号を選択的に取り込むことで上記自段の出力信号の生成を行うゲート回路とを含むことを特徴とするシフトレジスタ。
8. 上記自段の出力信号が、上記論理回路と上記フリップフロップとにフィードバックされていることを特徴とする請求項７記載のシフトレジスタ。
9. 上記論理回路にＮＡＮＤが含まれていることを特徴とする請求項４または８記載のシフトレジスタ。
10. 上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高いことを特徴とする請求項９記載のシフトレジスタ。
11. 上記同時選択の終了前は、各段のフリップフロップに入力されるセット用信号およびリセット用信号がともにアクティブであり、同時選択の終了時に、上記リセット用信号よりもセット用信号が先に非アクティブ化することを特徴とする請求項２、６、７のいずれか１項に記載のシフトレジスタ。
12. 上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、入力トランジスタと、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、上記入力トランジスタは、ゲート端子およびソース端子それぞれが別々の入力端子に接続されるとともに、ドレイン端子が出力端子に接続されていることを特徴とする請求項１、６、７のいずれか１項に記載のシフトレジスタ。
13. 上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１２記載のシフトレジスタ。
14. 上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１２記載のシフトレジスタ。
15. 請求項１〜１４のいずれか１項に記載のシフトレジスタを備えることを特徴とする表示駆動回路。
16. 請求項８に記載のシフトレジスタを備え、
    同時選択が行われる間は上記クロック信号をアクティブに固定することを特徴とする表示駆動回路。
17. 請求項１５または１６記載の表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
18. 請求項１〜１４のいずれか１項に記載のシフトレジスタを備えることを特徴とする表示装置。
19. 画素に含まれる画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる表示駆動回路であって、
    請求項１、６、７のいずれか１項に記載のシフトレジスタを備え、
    該シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給することを特徴とする表示駆動回路。
20. 画素に含まれる画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる表示駆動回路であって、
    請求項１、６、７のいずれか１項に記載のシフトレジスタを備え、
    該シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    １つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    １つの保持回路の出力を、上記変調信号として保持容量配線に供給し、
    各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなることを特徴とする表示駆動回路。
21. 画素に含まれる画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる表示駆動回路であって、
    請求項１、６、７のいずれか１項に記載のシフトレジスタを備え、
    該シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
    複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする表示駆動回路。
22. スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる表示駆動回路であって、
    請求項１、６、７のいずれか１項に記載のシフトレジスタを備え、
    データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替えることを特徴とする表示駆動回路。

Images