JP5378643B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5378643B2 JP5378643B2 JP2006267963A JP2006267963A JP5378643B2 JP 5378643 B2 JP5378643 B2 JP 5378643B2 JP 2006267963 A JP2006267963 A JP 2006267963A JP 2006267963 A JP2006267963 A JP 2006267963A JP 5378643 B2 JP5378643 B2 JP 5378643B2
- Authority
- JP
- Japan
- Prior art keywords
- resin body
- lead
- semiconductor device
- electronic component
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
本発明の他の目的は製造コストの低減が達成できる半導体装置の製造技術を提供することにある。
本発明の他の目的は、半導体装置の製造においてリードフレームと樹脂体からなる封止体部分の反りの発生を抑止して高歩留りに半導体装置を製造する技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
第1の面及びこの第1の面の反対面となる第2の面を有する絶縁性樹脂で形成される四角形状の第1の樹脂体と、
第1の面及びこの第1の面の反対面となる第2の面を有し前記第2の面が前記第1の樹脂体の前記第1の面に一致して重ねられて一体となる絶縁性樹脂で形成される四角形状の第2の樹脂体と、
前記第1の樹脂体内に階段状に一段折れ曲がるように延在して位置し、先端部が前記第1の樹脂体の前記四角形状の内側に位置するとともに前記第1の樹脂体の前記第2の面に第2の面が露出し、他端部が前記第1の樹脂体の周面に位置するとともに前記第1の樹脂体の前記第1の面に第1の面が露出する複数の導電性のリードと、
前記第1の樹脂体内に位置し、複数の電極を有し、前記各電極が所定の前記リードに第1の接続手段を介して電気的に接続される少なくとも一つの第1の電子部品と、
前記第2の樹脂体内に位置し、複数の電極を有し、前記各電極が前記第1の樹脂体の前記第1の面に露出する所定の前記リード部分(リード)に第2の接続手段を介して電気的に接続される少なくとも一つの第2の電子部品と、
前記第1の樹脂体の前記第2の面に露出する前記リード部分に形成された外部電極端子とを有することを特徴とする。
半導体装置の製造方法は、
(a)第1の面及びこの第1の面の反対面となる第2の面を有し、かつ前記第1の面に製品形成部をマトリックス状に複数配置した金属からなるリードフレームであり、前記製品形成部は、四角形枠からなる平坦な枠と、前記枠の内側から突出し先端部分を前記枠の内側に突出する複数のリードとからなり、前記突出する各リードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がる構造となるリードフレームを準備する工程、
(b)複数の電極を有する少なくとも一つの第1の電子部品を前記リードに固定する工程、
(c)前記リードフレームの前記枠の第1の面から前記リードの先端部分の前記第2の面に至る厚さ部分を絶縁性の樹脂で被って第1の樹脂体を形成するとともに、前記第1の樹脂体の第1の面に前記枠及び枠に連なる前記リード部分を露出させ、前記第2の樹脂体の第2の面に前記リードの先端部分を露出させる工程、
(d)前記各製品形成部において、複数の電極を有する少なくとも一つの第2の電子部品を前記リード部分または前記第1の樹脂体に固定するとともに、前記各電極を前記第1の樹脂体の前記第1の面に露出する前記リード部分に電気的に接続する工程、
(e)前記リードフレームの前記第1の面に絶縁性の樹脂からなる第2の樹脂体を一定厚さ形成して前記各製品形成部の前記第2の電子部品を被う工程、
(f)前記第1の樹脂体の前記第2の面に露出する前記リード表面に外部電極端子を形成する工程、
(g)前記リードフレーム、前記第1の樹脂体及び前記第2の樹脂体を前記各製品形成部が分離されるように縦横に切断する工程、
とを有し、
前記工程(b)では、前記第1の電子部品の前記各電極を導電性の接合材を介して所定の前記リードの先端部分の前記第1の面に接続し、
前記工程(d)では、
前記第2の電子部品が第1の面に複数の電極を有する半導体チップの場合は、前記半導体チップの前記第1の面の反対面となる第2の面を前記第1の樹脂体の第1の面に絶縁性の接合材を介して固定し、かつ前記各電極と前記リード部分を導電性のワイヤによって接続し、
前記第2の電子部品が絶縁性の封止体の両端にそれぞれ電極を有するチップ部品の場合は、前記チップ部品の前記各電極を導電性の接合材を介して前記リード部分に接続することを特徴とする。
前記第1の樹脂体内であって前記各リードの前記先端部に囲まれる領域に設けられるタブと、
前記第1の樹脂体内に階段状に一段折れ曲がるように延在して位置し、一端部が前記タブの周縁に連なり、他端部が前記第1の樹脂体の周面に位置しかつ前記第1の樹脂体の前記第1の面に第1の面が露出する複数のタブ吊りリードとをさらに有し、
前記第1の電子部品の少なくとも一つは第1の面に複数の電極を有する半導体チップからなり、前記半導体チップは前記第1の面の反対面となる第2の面が前記タブの前記第1の面に固定され、前記半導体チップの前記電極は前記第1の接続手段としての導電性のワイヤによって所定の前記リードに接続されていることを特徴とする。
前記工程(a)では、第1の面及びこの第1の面の反対面となる第2の面を有し、かつ前記第1の面に製品形成部をマトリックス状に複数配置した金属からなるリードフレームであり、前記製品形成部は、四角形枠からなる平坦な枠と、前記枠の内側から突出し先端部分を前記枠の内側に突出する複数のリードと、前記各リードの前記先端部分に囲まれる領域に位置するタブと、前記タブを支持する前記枠から延在する複数のタブ吊りリードとからなり、前記突出する各リードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がる構造となり、前記タブ吊りリードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がり一端部で前記タブを支持する構造となるリードフレームを準備する。
実施例6の半導体装置1は、実施例3の半導体装置1において、第1の樹脂体2内に位置する第1の電子部品6である半導体チップ7は対面する一対の辺には電極を配置しない構造としたものである。さらに、この電極を配置しない辺(図35において上辺と下辺)に対応して延在するリード5の一対の先端部5cにチップ部品50を搭載したものである。図示はしないが、第2の樹脂体3内には実施例2の半導体装置1と同様にワイヤ接続構造の半導体チップ17が位置している。
実施例7の半導体装置1は、実施例2の半導体装置1において、第2の樹脂体3内に位置する第2の電子部品16を実施例1のようなフリップ・チップ接続構造の半導体チップ7としたものである。実施例7の半導体装置1の半導体チップ7は、実施例1の半導体チップ7に比較して大型となり、半導体チップ7の第1の面の電極8に設けた突起電極9が第1の樹脂体2の第1の面2aに露出するリード5の他端部5dに直接重なって電気的に接続される構造になっている。
Claims (32)
- 第1の面及びこの第1の面の反対面となる第2の面を有する絶縁性樹脂で形成される四角形状の第1の樹脂体と、
第1の面及びこの第1の面の反対面となる第2の面を有し前記第2の面が前記第1の樹脂体の前記第1の面に一致して重ねられて一体となる絶縁性樹脂で形成される四角形状の第2の樹脂体と、
前記第1の樹脂体内に階段状に一段折れ曲がるように延在して位置し、先端部が前記第1の樹脂体の前記四角形状の内側に位置するとともに前記第1の樹脂体の前記第2の面に第2の面が露出し、他端部が前記第1の樹脂体の周面に位置するとともに前記第1の樹脂体の前記第1の面に第1の面が露出する複数の導電性のリードと、
前記第1の樹脂体内に位置し、複数の電極を有し、前記各電極が所定の前記リードに第1の接続手段を介して電気的に接続される少なくとも一つの第1の電子部品と、
前記第2の樹脂体内に位置し、複数の電極を有し、前記各電極が前記第1の樹脂体の前記第1の面に露出する所定の前記リード部分に第2の接続手段を介して電気的に接続される少なくとも一つの第2の電子部品と、
前記第1の樹脂体の前記第2の面に露出する前記リード部分に形成された外部電極端子と、を有することを特徴とする半導体装置。 - 前記外部電極端子は一定厚さの金属メッキ膜からなり、前記半導体装置はLGA型の半導体装置を構成することを特徴とする請求項1に記載の半導体装置。
- 前記外部電極端子は突起電極からなり、前記半導体装置はBGA型の半導体装置を構成することを特徴とする請求項1に記載の半導体装置。
- 前記第1の接続手段は導電性の接合材で構成され、前記第1の電子部品の前記電極が前記リードの前記先端部の前記第1の面に前記接合材を介して重ねて接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の接続手段は導電性のワイヤで構成され、前記ワイヤの一端が前記第2の電子部品の前記電極に接続され、他端が前記第1の樹脂体の前記第1の面に露出する前記リード部分の前記第1の面に接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の接続手段は導電性の接合材で構成され、前記第2の電子部品の前記電極が前記第1の樹脂体の前記第1の面に露出する前記リード部分の前記第1の面に前記接合材を介して重ねて接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の電子部品は、第1の面に複数の電極を有する半導体チップ、絶縁性の封止体の周面から複数のリードを突出させる半導体装置及び絶縁性の封止体の両端にそれぞれ電極を有するチップ部品のうちのいずれか一つであることを特徴とする請求項1に記載の半導体装置。
- 前記第2の電子部品は、第1の面に複数の電極を有する半導体チップ及び絶縁性の封止体の両端にそれぞれ電極を有するチップ部品のうちのいずれか一つであることを特徴とする請求項1に記載の半導体装置。
- 前記第2の電子部品は前記第1の電子部品に絶縁性の接合材を介して固定されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の電子部品は前記第1の樹脂体の前記第1の面に露出することなく前記第1の樹脂体内に埋没していることを特徴とする請求項1に記載の半導体装置。
- 前記第1の電子部品は前記第1の樹脂体の前記第1の面に露出することなく前記第1の樹脂体内に埋没し、前記第2の電子部品は前記第1の樹脂体の前記第1の面に接合材を介して固定されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の樹脂体及び前記第2の樹脂体は同じ材質の絶縁性樹脂で形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の接続手段及び前記第2の接続手段が接続される前記リードの表面には金属メッキ膜が形成され、前記外部電極端子が形成される前記リードの表面には金属メッキ膜が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記リードの厚さは75〜100μm、前記第1の樹脂体の厚さは250〜300μm、前記第2の樹脂体の厚さは300〜400μmであることを特徴とする請求項1に記載の半導体装置。
- 第1の面及びこの第1の面の反対面となる第2の面を有する絶縁性樹脂で形成される四角形状の第1の樹脂体と、
第1の面及びこの第1の面の反対面となる第2の面を有し前記第2の面が前記第1の樹脂体の前記第1の面に一致して重ねられて一体となる絶縁性樹脂で形成される四角形状の第2の樹脂体と、
前記第1の樹脂体内に階段状に一段折れ曲がるように延在して位置し、先端部が前記第1の樹脂体の前記四角形状の内側に位置するとともに前記第1の樹脂体の前記第2の面に第2の面が露出し、他端部が前記第1の樹脂体の周面に位置するとともに前記第1の樹脂体の前記第1の面に第1の面が露出する複数の導電性のリードと、
前記第1の樹脂体内であって前記各リードの前記先端部に囲まれる領域に設けられるタブと、
前記第1の樹脂体内に階段状に一段折れ曲がるように延在して位置し、一端部が前記タブの周縁に連なり、他端部が前記第1の樹脂体の周面に位置しかつ前記第1の樹脂体の前記第1の面に第1の面が露出する複数のタブ吊りリードと、
前記第1の樹脂体内に位置し、複数の電極を有し、前記各電極が所定の前記リードに第1の接続手段を介して電気的に接続される少なくとも一つの第1の電子部品と、
前記第2の樹脂体内に位置し、複数の電極を有し、前記各電極が前記第1の樹脂体の前記第1の面に露出する所定の前記リード部分に第2の接続手段を介して電気的に接続される少なくとも一つの第2の電子部品と、
前記第1の樹脂体の前記第2の面に露出する前記リード部分に形成された外部電極端子と、を有し、
前記第1の電子部品の少なくとも一つは第1の面に複数の電極を有する半導体チップからなり、前記半導体チップは前記第1の面の反対面となる第2の面が前記タブの前記第1の面に固定され、前記半導体チップの前記電極は前記第1の接続手段としての導電性のワイヤによって所定の前記リードに接続されていることを特徴とする半導体装置。 - (a)第1の面及びこの第1の面の反対面となる第2の面を有し、かつ前記第1の面に製品形成部をマトリックス状に複数配置した金属からなるリードフレームであり、前記製品形成部は、四角形枠からなる平坦な枠と、前記枠の内側から突出し先端部分を前記枠の内側に突出する複数のリードとからなり、前記突出する各リードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がる構造となるリードフレームを準備する工程、
(b)複数の電極を有する少なくとも一つの第1の電子部品を前記リードに固定する工程、
(c)前記リードフレームの前記枠の第1の面から前記リードの先端部分の前記第2の面に至る厚さ部分を絶縁性の樹脂で被って第1の樹脂体を形成するとともに、前記第1の樹脂体の第1の面に前記枠及び枠に連なる前記リード部分を露出させ、前記第2の樹脂体の第2の面に前記リードの先端部分を露出させる工程、
(d)前記各製品形成部において、複数の電極を有する少なくとも一つの第2の電子部品を前記リード部分または前記第1の樹脂体に固定するとともに、前記各電極を前記第1の樹脂体の前記第1の面に露出する前記リード部分に電気的に接続する工程、
(e)前記リードフレームの前記第1の面に絶縁性の樹脂からなる第2の樹脂体を一定厚さ形成して前記各製品形成部の前記第2の電子部品を被う工程、
(f)前記第1の樹脂体の前記第2の面に露出する前記リード表面に外部電極端子を形成する工程、
(g)前記リードフレーム、前記第1の樹脂体及び前記第2の樹脂体を前記各製品形成部が分離されるように縦横に切断する工程、とを有し、
前記工程(b)では、前記第1の電子部品の前記各電極を導電性の接合材を介して所定の前記リードの先端部分の前記第1の面に接続し、
前記工程(d)では、
前記第2の電子部品が第1の面に複数の電極を有する半導体チップの場合は、前記半導体チップの前記第1の面の反対面となる第2の面を前記第1の樹脂体の第1の面に絶縁性の接合材を介して固定し、かつ前記各電極と前記リード部分を導電性のワイヤによって接続し、
前記第2の電子部品が絶縁性の封止体の両端にそれぞれ電極を有するチップ部品の場合は、前記チップ部品の前記各電極を導電性の接合材を介して前記リード部分に接続することを特徴とする半導体装置の製造方法。 - 前記工程(b)では、前記枠の第1の面から前記リードの低くなった前記先端部分の前記第1の面に至る厚さよりも薄い前記第1の電子部品を前記リードに固定して前記第1の電子部品を前記第1の樹脂体内に埋没させることを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記工程(b)では、前記第1の電子部品として前記第1の樹脂体の前記第1の面に露出するような厚さのものを前記リードに固定し、
前記工程(d)では、前記第2の電子部品を絶縁性の接合材を介して前記第1の電子部品に重ねて固定することを特徴とする請求項16に記載の半導体装置の製造方法。 - 前記工程(c)及び前記工程(f)では、同じ材質の絶縁性樹脂を使用して、前記第1の樹脂体及び前記第2の樹脂体を形成することを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記工程(a)では、前記リードの厚さが75〜100μmになる前記リードフレームを準備し、
前記工程(c)では、前記第1の樹脂体の厚さを250〜300μmに形成し、
前記工程(e)では、前記第2の樹脂体の厚さを300〜400μmに形成することを特徴とする請求項16に記載の半導体装置の製造方法。 - (a)第1の面及びこの第1の面の反対面となる第2の面を有し、かつ前記第1の面に製品形成部をマトリックス状に複数配置した金属からなるリードフレームであり、前記製品形成部は、四角形枠からなる平坦な枠と、前記枠の内側から突出し先端部分を前記枠の内側に突出する複数のリードとからなり、前記突出する各リードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がる構造となるリードフレームを準備する工程、
(b)複数の電極を有する少なくとも一つの第1の電子部品を前記リードに固定する工程、
(c)前記リードフレームの前記枠の第1の面から前記リードの先端部分の前記第2の面に至る厚さ部分を絶縁性の樹脂で被って第1の樹脂体を形成するとともに、前記第1の樹脂体の第1の面に前記枠及び枠に連なる前記リード部分を露出させ、前記第2の樹脂体の第2の面に前記リードの先端部分を露出させる工程、
(d)前記各製品形成部において、複数の電極を有する少なくとも一つの第2の電子部品を前記リードに固定する工程、
(e)前記リードフレームの前記第1の面に絶縁性の樹脂からなる第2の樹脂体を一定厚さ形成して前記各製品形成部の前記第2の電子部品を被う工程、
(f)前記第1の樹脂体の前記第2の面に露出する前記リード表面に外部電極端子を形成する工程、
(g)前記リードフレーム、前記第1の樹脂体層及び前記第2の樹脂体を前記各製品形成部が分離されるように縦横に切断する工程、とを有し、
前記工程(b)では、前記第1の電子部品の前記各電極を導電性の接合材を介して所定の前記リードの先端部分の前記第1の面に接続し、
前記工程(d)では、前記第2の電子部品の前記各電極を導電性の接合材を介して前記第1の樹脂体の前記第1の面に露出する所定の前記リード部分に接続することを特徴とする半導体装置の製造方法。 - 前記工程(b)では、前記枠の第1の面から前記リードの低くなった前記先端部分の前記第1の面に至る厚さよりも薄い前記第1の電子部品を前記リードに固定して前記第1の電子部品を前記第1の樹脂体内に埋没させることを特徴とする請求項21に記載の半導体装置の製造方法。
- 前記工程(c)及び前記工程(e)では、同じ材質の絶縁性樹脂を使用して、前記第1の樹脂体及び前記第2の樹脂体を形成することを特徴とする請求項21に記載の半導体装置の製造方法。
- 前記工程(a)では、前記リードの厚さが75〜100μmになる前記リードフレームを準備し、
前記工程(c)では、前記第1の樹脂体の厚さを250〜300μmに形成し、
前記工程(e)では、前記第2の樹脂体の厚さを300〜400μmに形成することを特徴とする請求項21に記載の半導体装置の製造方法。 - (a)第1の面及びこの第1の面の反対面となる第2の面を有し、かつ前記第1の面に製品形成部をマトリックス状に複数配置した金属からなるリードフレームであり、前記製品形成部は、四角形枠からなる平坦な枠と、前記枠の内側から突出し先端部分を前記枠の内側に突出する複数のリードと、前記各リードの前記先端部分に囲まれる領域に位置するタブと、前記タブを支持する前記枠から延在する複数のタブ吊りリードとからなり、前記突出する各リードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がる構造となり、前記タブ吊りリードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がり一端部で前記タブを支持する構造となるリードフレームを準備する工程、
(b)複数の電極を有する少なくとも一つの第1の電子部品を前記リードに固定する工程、
(c)前記リードフレームの前記枠の第1の面から前記リードの先端部分の前記第2の面に至る厚さ部分を絶縁性の樹脂で被って第1の樹脂体を形成するとともに、前記第1の樹脂体の第1の面に前記枠及び枠に連なる前記リード部分を露出させ、前記第2の樹脂体の第2の面に前記リードの先端部分を露出させる工程、
(d)前記各製品形成部において、複数の電極を有する少なくとも一つの第2の電子部品を前記リード部分または前記第1の樹脂体に固定するとともに、前記各電極を前記第1の樹脂体の前記第1の面に露出する前記リード部分に電気的に接続する工程、
(e)前記リードフレームの前記第1の面に絶縁性の樹脂からなる第2の樹脂体を一定厚さ形成して前記各製品形成部の前記第2の電子部品を被う工程、
(f)前記第1の樹脂体の前記第2の面に露出する前記リード表面に外部電極端子を形成する工程、
(g)前記リードフレーム、前記第1の樹脂体及び前記第2の樹脂体を前記各製品形成部が分離されるように縦横に切断する工程、とを有し、
前記工程(b)では、
前記第1の電子部品として少なくとも前記タブに固定される第1の面に複数の電極を有する半導体チップを準備し、前記半導体チップの前記第1の面の反対面となる第2の面を前記タブの前記第1の面に固定し、前記半導体チップの前記電極と所定の前記リードを導電性のワイヤによって接続し、
前記半導体チップ以外の前記第1の電子部品にあっては、前記各電極を導電性の接合材を介して所定の前記リードの先端部分の前記第1の面に接続させ、
前記工程(d)では、
前記第2の電子部品が第1の面に複数の電極を有する半導体チップの場合は、前記半導体チップの前記第1の面の反対面となる第2の面を前記第1の樹脂体の第1の面に絶縁性の接合材を介して固定し、かつ前記各電極と前記リード部分を導電性のワイヤによって接続し、
前記第2の電子部品が絶縁性の封止体の両端にそれぞれ電極を有するチップ部品の場合は、前記チップ部品の前記各電極を導電性の接合材を介して前記リード部分に接続することを特徴とする半導体装置の製造方法。 - 前記工程(b)では前記枠の第1の面から前記タブの第1の面に至る厚さよりも薄い前記半導体チップを前記タブに固定し、前記ワイヤの高さを低くして前記半導体チップ及び前記ワイヤを前記第1の樹脂体内に埋没させることを特徴とする請求項25に記載の半導体装置の製造方法。
- 前記工程(c)及び前記工程(e)では、同じ材質の絶縁性樹脂を使用して、前記第1の樹脂体及び前記第2の樹脂体を形成することを特徴とする請求項25に記載の半導体装置の製造方法。
- 前記工程(a)では、前記リードの厚さが75〜100μmになる前記リードフレームを準備し、
前記工程(c)では、前記第1の樹脂体の厚さを250〜300μmに形成し、
前記工程(e)では、前記第2の樹脂体の厚さを300〜400μmに形成することを特徴とする請求項25に記載の半導体装置の製造方法。 - (a)第1の面及びこの第1の面の反対面となる第2の面を有し、かつ前記第1の面に製品形成部をマトリックス状に複数配置した金属からなるリードフレームであり、前記製品形成部は、四角形枠からなる平坦な枠と、前記枠の内側から突出し先端部分を前記枠の内側に突出する複数のリードと、前記各リードの前記先端部分に囲まれる領域に位置するタブと、前記タブを支持する前記枠から延在する複数のタブ吊りリードとからなり、前記突出する各リードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がる構造となり、前記タブ吊りリードは途中から前記第1の面から前記第2の面に向かって階段状に一段低く折れ曲がり一端部で前記タブを支持するリードフレームを準備する工程、
(b)複数の電極を有する少なくとも一つの第1の電子部品を前記リードに固定する工程、
(c)前記リードフレームの前記枠の第1の面から前記リードの先端部分の前記第2の面に至る厚さ部分を絶縁性の樹脂で被って第1の樹脂体を形成するとともに、前記第1の樹脂体の第1の面に前記枠及び枠に連なる前記リード部分を露出させ、前記第2の樹脂体の第2の面に前記リードの先端部分を露出させる工程、
(d)前記各製品形成部において、複数の電極を有する少なくとも一つの第2の電子部品を前記リードに固定する工程、
(e)前記リードフレームの前記第1の面に絶縁性の樹脂からなる第2の樹脂体を一定厚さ形成して前記各製品形成部の前記第2の電子部品を被う工程、
(f)前記第1の樹脂体の前記第2の面に露出する前記リード表面に外部電極端子を形成する工程、
(g)前記リードフレーム、前記第1の樹脂体及び前記第2の樹脂体を前記各製品形成部が分離されるように縦横に切断する工程、とを有し、
前記工程(b)では、
前記第1の電子部品として少なくとも前記タブに固定される第1の面に複数の電極を有する半導体チップを準備し、前記半導体チップの前記第1の面の反対面となる第2の面を前記タブの前記第1の面に固定し、前記半導体チップの前記電極と所定の前記リードを導電性のワイヤによって接続し、
前記半導体チップ以外の前記第1の電子部品にあっては、前記各電極を導電性の接合材を介して所定の前記リードの先端部分の前記第1の面に接続させ、
前記工程(d)では、前記第2の電子部品の前記各電極を導電性の接合材を介して前記第1の樹脂体の前記第1の面に露出する所定の前記リード部分に接続することを特徴とする半導体装置の製造方法。 - 前記工程(b)では前記枠の第1の面から前記タブの第1の面に至る厚さよりも薄い前記半導体チップを前記タブに固定し、前記ワイヤの高さを低くして前記半導体チップ及び前記ワイヤを前記第1の樹脂体内に埋没させることを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記工程(c)及び前記工程(e)では、同じ材質の絶縁性樹脂を使用して、前記第1の樹脂体及び前記第2の樹脂体を形成することを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記工程(a)では、前記リードの厚さが75〜100μmになる前記リードフレームを準備し、
前記工程(c)では、前記第1の樹脂体の厚さを250〜300μmに形成し、
前記工程(e)では、前記第2の樹脂体の厚さを300〜400μmに形成することを特徴とする請求項29に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006267963A JP5378643B2 (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006267963A JP5378643B2 (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008091418A JP2008091418A (ja) | 2008-04-17 |
JP5378643B2 true JP5378643B2 (ja) | 2013-12-25 |
Family
ID=39375307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006267963A Expired - Fee Related JP5378643B2 (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5378643B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5207896B2 (ja) * | 2008-09-18 | 2013-06-12 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP2011040602A (ja) | 2009-08-12 | 2011-02-24 | Renesas Electronics Corp | 電子装置およびその製造方法 |
JP5924110B2 (ja) | 2012-05-11 | 2016-05-25 | 株式会社ソシオネクスト | 半導体装置、半導体装置モジュールおよび半導体装置の製造方法 |
US20140091440A1 (en) * | 2012-09-29 | 2014-04-03 | Vijay K. Nair | System in package with embedded rf die in coreless substrate |
JP5968827B2 (ja) * | 2013-04-25 | 2016-08-10 | アオイ電子株式会社 | 半導体パッケージおよびその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04144269A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | 混成集積回路装置 |
JP3420057B2 (ja) * | 1998-04-28 | 2003-06-23 | 株式会社東芝 | 樹脂封止型半導体装置 |
JPH11330347A (ja) * | 1998-05-20 | 1999-11-30 | Rohm Co Ltd | 半導体ic |
KR100302593B1 (ko) * | 1998-10-24 | 2001-09-22 | 김영환 | 반도체패키지및그제조방법 |
JP3941877B2 (ja) * | 2005-11-16 | 2007-07-04 | 国立大学法人九州工業大学 | 両面電極パッケージ及びその製造方法 |
-
2006
- 2006-09-29 JP JP2006267963A patent/JP5378643B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008091418A (ja) | 2008-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
US6545366B2 (en) | Multiple chip package semiconductor device | |
US7615859B2 (en) | Thin semiconductor package having stackable lead frame and method of manufacturing the same | |
JP2017038075A (ja) | エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ | |
JP2001015679A (ja) | 半導体装置及びその製造方法 | |
JP2007123595A (ja) | 半導体装置及びその実装構造 | |
JP2006516812A (ja) | 部分的にパターン形成されたリードフレームならびに半導体パッケージングにおけるその製造および使用方法 | |
JP2009212315A (ja) | 半導体装置及びその製造方法 | |
JP2000294719A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
JP5232394B2 (ja) | 半導体装置の製造方法 | |
US8592962B2 (en) | Semiconductor device packages with protective layer and related methods | |
EP3221887A1 (en) | Flat no-leads package with improved contact pins | |
CN212182312U (zh) | 半导体封装件 | |
JP5378643B2 (ja) | 半導体装置及びその製造方法 | |
JP2010010269A (ja) | 半導体装置、半導体装置製造用中間体およびそれらの製造方法 | |
JP4497304B2 (ja) | 半導体装置及びその製造方法 | |
JP2005191158A (ja) | 半導体装置及びその製造方法 | |
JP2011061055A (ja) | 半導体装置の製造方法 | |
JP4737995B2 (ja) | 半導体装置 | |
JP4030363B2 (ja) | 半導体装置 | |
JP4140012B2 (ja) | チップ状電子部品、その製造方法及び実装構造 | |
JPH10154768A (ja) | 半導体装置及びその製造方法 | |
JP3398556B2 (ja) | 半導体装置の製造方法 | |
KR100391124B1 (ko) | 반도체 패키지의 베이스, 이를 이용한 반도체 패키지 및그 제조방법 | |
JP2003007954A (ja) | 樹脂封止型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090818 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100301 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130917 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130926 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |