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JP5357241B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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JP5357241B2 JP2011270410A JP2011270410A JP5357241B2 JP 5357241 B2 JP5357241 B2 JP 5357241B2 JP 2011270410 A JP2011270410 A JP 2011270410A JP 2011270410 A JP2011270410 A JP 2011270410A JP 5357241 B2 JP5357241 B2 JP 5357241B2
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insulating layer
connection terminal
chip
insulating
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孝治 山野
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Shinko Electric Industries Co Ltd
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
近年、電子機器の小型化及び高機能化の要求に伴い、それに用いられるＩＣやＬＳＩ等の半導体装置（チップ）が高集積化され大容量化されてきている。そして、半導体チップを実装するパッケージについても、小型化（薄型化）、多ピン化、高密度化が要求されている。そこで、このような要求に応えるべく、複数の半導体チップを１つの基板上に実装させたシステム・イン・パッケージ（System in Package：ＳｉＰ）が実用化されている。特に、複数の半導体チップを３次元的に積層する３次元実装技術を用いたＳｉＰ、所謂チップ積層型パッケージは、高集積化が可能になるという利点に加え、配線長の短縮が可能になることから、回路動作の高速化や配線の浮遊容量の低減が可能になるという利点があるため、広く実用化されている。
この種のチップ積層型パッケージを製造するための３次元実装技術としては、基板上に複数の半導体チップを積層し、各半導体チップの電極と基板の電極とをワイヤボンディングされたワイヤにより電気的に接続する技術が知られている。しかしながら、このようなワイヤを用いて半導体チップと基板を電気的に接続する構成では、ワイヤが細線であるためインピーダンスが高くなり、高速の半導体チップに対応することができないという問題やワイヤループを形成する領域をパッケージ内に設ける必要があり、パッケージが大型化するという問題があった。
これに対し、チップ積層型パッケージを製造するための別の３次元実装技術として、貫通電極が形成された複数の半導体チップを基板上に積層し、上記貫通電極によって半導体チップ間を電気的に接続する技術が提案されている（例えば、特許文献１参照）。このような技術では、ワイヤボンディング技術に比べて配線長を短くすることができ、さらにパッケージを小型化することができる。
特開２００６−１７９５６２号公報
ところが、基板上に複数の半導体チップを積層搭載した場合には、半導体チップ間に充填されるアンダーフィル材にボイドが発生しやすくなるという問題がある。とくに、上述のように積層される半導体チップ間を貫通電極によって電気的に接続する場合には、半導体チップ間のギャップが極めて狭くなるため、それら半導体チップ間にアンダーフィル材を均一に流入させることが困難になり、上記ギャップ部分にボイドが発生しやすい。このようなボイドがアンダーフィル材中に発生した場合には、例えばリフロー工程においてパッケージの温度を上昇させたときにボイド内の気体が膨張し、これに起因して半導体チップ間にクラックが発生してしまうため、半導体チップ間の電気的接続信頼性が低下するという問題が生じる。
本発明の一観点によれば、第１主面と第２主面との間を貫通する貫通孔を有する半導体基板と、前記半導体基板の第１主面を覆うように形成され、前記貫通孔と対向する位置に開口部が形成された第１絶縁層と、絶縁膜によって覆われた前記貫通孔及び前記開口部に形成された貫通電極と、前記半導体基板の第２主面側に形成されるとともに、前記第２主面側の前記貫通電極の第２端面と電気的に接続される配線パターンと、前記配線パターンを覆うように形成される第２絶縁層と、前記配線パターンを介して前記貫通電極と電気的に接続されるとともに前記第２絶縁層から露出する電極パッドと、前記電極パッド上に形成された第２接続端子と、前記第２接続端子を覆うように形成された半硬化状態の第３絶縁層と、を有し、前記第１絶縁層から露出される前記貫通電極の第１端面が前記第１絶縁層の前記半導体基板と接する面と反対側の面と面一である。
本発明の一観点によれば、電気的接続信頼性を向上させることができるという効果を奏する。
第１実施形態の半導体パッケージを示す概略断面図。 第１実施形態の半導体チップを示す拡大断面図。 （ａ）〜（ｄ）は、第１実施形態の半導体チップの製造方法を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の半導体チップの製造方法を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の半導体チップの製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の半導体チップの製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の半導体チップの製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の半導体チップの製造方法を示す概略断面図。 （ａ）、（ｂ）は、第１実施形態の半導体パッケージの製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の半導体チップの製造方法を示す概略断面図。 （ａ）、（ｂ）は、第１実施形態の半導体パッケージの製造方法を示す概略断面図。 第１実施形態の半導体パッケージの製造方法を示す概略断面図。 第２実施形態の半導体パッケージを示す概略断面図。 第２実施形態の半導体パッケージの製造方法を示す概略断面図。 第２実施形態の半導体パッケージの製造方法を示す概略断面図。 第２実施形態の半導体パッケージの製造方法を示す概略断面図。 （ａ）、（ｂ）は、第３実施形態の半導体パッケージの製造方法を示す概略断面図。 第３実施形態の半導体パッケージの製造方法を示す概略断面図。 （ａ）、（ｂ）は、変形例の半導体パッケージの製造方法を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の樹脂層のハッチングを省略している。
（第１実施形態）
以下、第１実施形態を図１〜図１２に従って説明する。
図１に示すように、半導体パッケージ１は、配線基板２と、配線基板２上に搭載された半導体チップ３と、その半導体チップ３上に積層された半導体チップ４と、配線基板２上に積層された半導体チップ３，４を封止する封止樹脂５とを有している。この半導体パッケージ１は、配線基板２上に複数の半導体チップ３，４が三次元的に積層された所謂チップ積層型パッケージである。積層される半導体チップ３としては、例えばＣＰＵやＭＰＵ等のロジックデバイス用の半導体チップを用いることができる。また、半導体チップ４としては、例えばＤＲＡＭやＳＤＲＡＭ等のメモリデバイス用の半導体チップを用いることができる。なお、以下の説明では、配線基板２上に積層された２つの半導体チップのうち、１段目に積層された半導体チップ３を下側チップ３とも称し、２段目に積層された半導体チップ４を上側チップ４とも称する。
封止樹脂５は、積層された下側チップ３及び上側チップ４を封止するように配線基板２上に設けられている。なお、この封止樹脂５の材料としては、例えばエポキシ樹脂やポリイミド樹脂などの絶縁性樹脂を用いることができる。また、その形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂でもよい。封止樹脂５を充填する方法としては、トランスファーモールド、コンプレッションモールド、インジェクションモールドやポッティング等の方法を用いて実施することができる。あるいは、印刷法によりペースト状の樹脂を塗布する方法でも可能である。
（配線基板の構造）
次に、配線基板２の構造について説明する。
配線基板２は、基板本体１０と、最上層の配線パターン２０と、ソルダレジスト層２２と、最下層の配線パターン２３と、ソルダレジスト層２５とを有している。
基板本体１０は、コア基板１１と、そのコア基板１１に積層された複数の絶縁層１２，１３と、その複数の絶縁層１２，１３に形成された配線１４，１５及びビア１６，１７等を有している。基板本体１０に設けられた配線１４，１５及びビア１６，１７は、配線パターン２０及び配線パターン２３を電気的に接続している。なお、配線１４，１５及びビア１６，１７の材料としては、例えば銅（Ｃｕ）を用いることができる。また、絶縁層１２，１３の材料としては、例えばエポキシ系樹脂やポリイミド樹脂などの絶縁性樹脂を用いることができる。
配線パターン２０は、下側チップ３及び上側チップ４が実装される実装面側（図１では、上面側）に設けられている。この配線パターン２０は電極パッド２０Ｐを有している。配線パターン２０の材料としては、例えば銅を用いることができる。
電極パッド２０Ｐ上には、接続端子２１が形成されている。この接続端子２１としては、プレソルダや金属層（表面処理層）を用いることができる。プレソルダの材料としては、例えば共晶はんだや鉛（Ｐｂ）フリーはんだ（錫（Ｓｎ）−銀（Ａｇ）系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系など）を用いることができる。また、表面処理層の材料としては、例えば錫層、金（Ａｕ）層、ニッケル（Ｎｉ）／Ａｕ層（ニッケル層と金層をこの順番で積層した金属層）、Ｎｉ／パラジウム（Ｐｄ）／Ａｕ層（ニッケル層とパラジウム層と金層をこの順番で積層した金属層）、Ｐｄ／Ａｕ層（パラジウム層と金層をこの順番で積層した金属層）を用いることができる。
ソルダレジスト層２２は、配線パターン２０の一部を覆うように基板本体１０の上面側に設けられている。このソルダレジスト層２２には、配線パターン２０の一部を上記電極パッド２０Ｐとして露出させるための複数の開口部２２Ｘが形成されている。なお、ソルダレジスト層２２の材料としては、例えばエポキシ系樹脂などの絶縁性樹脂を用いることができる。
一方、配線パターン２３は、基板本体１０の下面側に設けられている。この配線パターン２３は、当該配線基板２をマザーボード等の実装用基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子２４を配設するための外部接続用パッド２３Ｐを有している。外部接続用パッド２３Ｐは、基板本体１０の下面側に形成されたソルダレジスト層２５の開口部２５Ｘから配線パターン２３の一部が露出されることで形成されている。配線パターン２３の材料としては、例えば銅を用いることができる。また、配線パターン２３は、銅層の表面に所要のめっき（例えば、ニッケルめっきや金めっき等）を施して形成するようにしてもよい。なお、ソルダレジスト層２５の材料としては、例えばエポキシ系樹脂などの絶縁性樹脂を用いることができる。
このような構造を有する配線基板２とその配線基板２上に実装される下側チップ３との間には、絶縁層２６が形成されている。この絶縁層２６は、配線基板２の電極パッド２０Ｐと下側チップ３の接続端子４５との接続部分の接続強度を向上させると共に、配線パターン２０の腐食やエレクトロマイグレーションの発生を抑制し、配線パターン２０の信頼性の低下を防ぐ役割を果たす。なお、絶縁層２６の材料としては、例えばエポキシ系樹脂やポリイミド樹脂などの絶縁性樹脂を用いることができる。具体的には、絶縁層２６の材料としては、例えば粘着性を有するシート状の絶縁性樹脂（例えば、ＮＣＦ（Non Conductive Film））、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）、液晶ポリマー（liquid crystal polymer）等を用いることができる。また、絶縁層２６の材料としては、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ（Anisotropic Conductive Film））やペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））等を用いることができる。ここで、ＡＣＰ及びＡＣＦは、エポキシ系樹脂又はシアネートエステル系樹脂をベースとする絶縁樹脂にＮｉ／Ａｕに被膜された小径球状の樹脂が分散されたものであり、鉛直方向に対しては導電性を有し、水平方向には絶縁性を有する樹脂である。この絶縁層２６の厚さは、例えば１０〜１００μｍ程度とすることができる。
このように、本実施形態の半導体パッケージ１において、上記配線基板２は、半導体チップ３，４とマザーボード等の実装基板（図示略）とを接続する際のインターポーザとして機能する。なお、このような配線基板２は、少なくとも、最外層の配線パターン２０，２３が基板内部を通じて相互に電気的に接続された構造を有していれば十分であるため、配線パターン２０，２３よりも内層の構造は特に限定されない。例えば基板内部に配線層が形成されていなくてもよい。また、基板本体１０を、コア基板１１を有するコア付きビルドアップ基板に代えて、コア基板１１を含まないコアレス基板としてもよい。
（下側チップの構造）
次に、下側チップ３の構造について説明する。
下側チップ３は、半導体基板３０と、絶縁層３１と、貫通電極３２と、絶縁膜３３と、配線パターン４０と、ビア４１と、絶縁層４２と、電極パッド４３Ｐと、保護膜４４と、接続端子４５とを有している。この下側チップ３は、配線基板２にフリップチップ接合されている。
半導体基板３０は、第１主面３０Ａ（図１では、下面）側に半導体集積回路（図示略）が形成されている。この半導体集積回路は、半導体基板３０に形成された拡散層（図示略）、半導体基板３０上に積層された絶縁層、及び積層された絶縁層に設けられたビア及び配線等を有している。また、半導体基板３０には、所要の箇所に、当該半導体基板３０の第１主面３０Ａと第２主面３０Ｂ（図１では、上面）との間を貫通する貫通孔３０Ｘが形成されている。半導体基板３０の材料としては、例えばシリコン（Ｓｉ）等を用いることができる。半導体基板３０の厚さは、例えば３０〜２００μｍ程度とすることができる。半導体基板３０は、例えば薄板化されたＳｉウェハが個片化されたものである。
絶縁層３１（第１絶縁層）は、半導体基板３０の第２主面３０Ｂ（上側チップ４が積層される側の面）を覆うように形成されている。絶縁層３１には、上記貫通孔３０Ｘと対向する位置に開口部３１Ｘが形成されている。この開口部３１Ｘは、貫通孔３０Ｘと連通しており、その開口径が貫通孔３０Ｘの開口径と略同一となるように形成されている。なお、絶縁層３１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。具体的には、絶縁層３１の材料としては、例えば粘着性を有するシート状の絶縁性樹脂（例えば、ＮＣＦ）、ペースト状の絶縁樹脂（例えば、ＮＣＰ）、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）、液晶ポリマー等を用いることができる。また、絶縁層３１の厚さは、例えば１０〜５０μｍ程度とすることができる。
絶縁膜３３は、半導体基板３０の第１主面３０Ａ、貫通孔３０Ｘの内壁面及び開口部３１Ｘの内壁面を覆うように形成されている。この絶縁膜３３としては、例えばシリコン酸化膜や窒化シリコン膜を用いることができる。絶縁膜３３の厚さは、例えば０．５〜１．０μｍ程度とすることができる。
貫通電極３２は、絶縁膜３３で覆われた貫通孔３０Ｘ及び開口部３１Ｘ内を充填している。この貫通電極３２は、その下端面が半導体基板３０の第１主面３０Ａ側で絶縁膜３３と略面一となるように形成されている。貫通電極３２の下端面は、配線パターン４０と電気的に接続されている。
また、貫通電極３２は、図２に示すように、その上端面（第１端面）３２Ｂが半導体基板３０の第２主面３０Ｂ側で上記絶縁層３１の第１主面３１Ａ（半導体基板３０と接する面と反対側の面）と略面一となるように形成されている。この貫通電極３２の上端面３２Ｂは、当該下側チップ３に上側チップ４が積層される際のパッドとして機能する。この貫通電極３２は、その平面形状が例えば円形であり、その直径が例えば１０〜２０μｍ程度である。貫通電極３２のピッチは、例えば４０〜１００μｍ程度とすることができる。
貫通電極３２の上端面３２Ｂには、接続端子３４が形成されている。この接続端子３４としては、錫（Ｓｎ）層、Ａｕ層、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｐｄ／Ａｕ層（Ｐｄ層とＡｕ層をこの順番で積層した金属層）やＮｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）を用いることができる。なお、接続端子３４がＮｉ／Ａｕ層である場合の接続端子３４の厚さは、例えばＮｉ層を０．１〜３．０μｍ程度とすることができ、Ａｕ層を０．００１〜１．０μｍ程度とすることができる。
ここで、貫通電極３２が形成される貫通孔３０Ｘ及び開口部３１Ｘを含む空間では、貫通孔３０Ｘの内壁面全面及び開口部３１Ｘの内壁面全面を覆うように上記絶縁膜３３が形成されている。このように貫通孔３０Ｘ及び開口部３１Ｘに形成された絶縁膜３３の内壁面全面を覆うようにシード層３５、本実施形態では窒化タンタル（ＴａＮ）からなる金属膜３６と銅（Ｃｕ）からなる金属膜３７とが順に積層されている。また、貫通孔３０Ｘ及び開口部３１Ｘでは、上記シード層３５（金属膜３７）よりも内側の空間に導電層３２Ａが充填されている。そして、これら導電層３２Ａ及びシード層３５（金属膜３６及び金属膜３７）によって貫通電極３２が構成されている。なお、シード層３５の外側の金属膜３６は、内側の金属膜３７（Ｃｕ膜）や導電層３２Ａから絶縁膜３３に銅が拡散することを抑制する金属バリア層として機能する金属層である。金属バリア層として機能する金属層の材料としては、ＴａＮの他に、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）等を用いることができる。また、導電層３２Ａの材料としては、例えば銅やその合金を用いることができる。
配線パターン４０は、半導体基板３０の第１主面３０Ａを覆う絶縁膜３３の下面に形成されている。配線パターン４０は、その第１端部が貫通電極３２の下端面に接続されるとともに、第２端部がビア４１を介して電極パッド４３Ｐに接続されている。すなわち、配線パターン４０及びビア４１は、貫通電極３２と電極パッド４３Ｐとを電気的に接続している。配線パターン４０及びビア４１の材料としては、例えば銅やその合金を用いることができる。
絶縁層４２は、配線パターン４０を覆うように形成されている。絶縁層４２には、所要の箇所に、配線パターン４０の一部を露出する開口部４２Ｘが形成されている。なお、この開口部４２Ｘ内に上記ビア４１が形成されている。絶縁層４２の材料としては、例えば誘電率の低い低誘電体材料（いわゆるＬｏｗ−ｋ材）を用いることができる。低誘電体材料の一例としては、例えばＳｉＯＣを挙げることができる。低誘電体材料の他の例としては、例えばＳｉＯＦや有機ポリマー系の材料等を挙げることができる。絶縁層４２の誘電率は、例えば３．０〜３．５程度とすることができる。絶縁層４２の厚さは、例えば０．５〜２μｍ程度とすることができる。
上記ビア４１の下面には、配線層４３が形成されている。配線層４３は、その平面形状がビア４１の平面形状よりも大きくなるように形成されている。配線層４３の材料としては、例えばアルミニウム（Ａｌ）を用いることができる。また、配線層４３の材料としては、例えばＣｕとＡｌの合金や、ＣｕとＡｌとＳｉの合金を用いることもできる。
保護膜４４は、絶縁層４２の下面に、該絶縁層４２の下面及び配線層４３の一部を覆うように形成されている。この保護膜４４には、配線層４３の一部を上記電極パッド４３Ｐとして露出させるための複数の開口部４４Ｘが形成されている。保護膜４４は、半導体基板３０の第１主面３０Ａ側に形成されている半導体集積回路（図示略）を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜４４としては、例えばＳｉＮ膜、ＰＳＧ膜等を用いることができる。また、保護膜４４として、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層したものを用いてもよい。
接続端子４５は、電極パッド４３Ｐ上に形成されている。接続端子４５は、上記貫通電極３２と電気的に接続されるとともに、上記半導体集積回路（図示略）と電気的に接続されている。接続端子４５は、電極パッド４３Ｐの下面から下方に延びる柱状に形成された接続用バンプである。接続端子４５は、配線基板２の電極パッド２０Ｐと対応する位置に形成され、図１に示すように配線基板２に下側チップ３が搭載された状態において、上記電極パッド２０Ｐと電気的に接続されている。接続端子４５の高さは、例えば２０〜４０μｍ程度とすることができる。接続端子４５の直径は、例えば１０〜４０μｍ程度とすることができる。接続端子４５の材料としては、例えば銅を用いることができる。
接続端子４５の下面には、図２に示すように、金属層４６が形成されている。この金属層４６としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｐｄ／Ａｕ層（Ｐｄ層とＡｕ層をこの順番で積層した金属層）やＮｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）を用いることができる。また、金属層４６としては、例えば鉛フリーはんだ（Ｓｎ−Ａｇ系等）のはんだめっきを用いることもできる。
（上側チップの構造）
次に、上側チップ４の構造について図１に従って説明する。
上側チップ４は、半導体基板５０と、保護膜５１と、電極パッド５２Ｐと、接続端子５３と、絶縁層５４を有している。この上側チップ４は、下側チップ３にフリップチップ接合されている。
半導体基板５０は、第１主面５０Ａ（図１では、下面）側に半導体集積回路（図示略）が形成されている。この半導体集積回路は、半導体基板５０に形成された拡散層、半導体基板５０上に積層された絶縁層、及び積層された絶縁層に設けられたビア及び配線等を有している。半導体基板５０の材料としては、例えばシリコン（Ｓｉ）等を用いることができる。半導体基板５０の厚さは、例えば３０〜２００μｍ程度とすることができる。半導体基板５０は、例えば薄板化されたＳｉウェハが個片化されたものである。
保護膜５１は、半導体基板５０の第１主面５０Ａ側を覆うように形成されている。この保護膜５１には、電極パッド５２Ｐを露出するための複数の開口部５１Ｘが形成されている。保護膜５１は、半導体基板５０の第１主面５０Ａ側に形成されている半導体集積回路（図示略）を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜５１としては、例えばＳｉＮ膜、ＰＳＧ膜等を用いることができる。また、保護膜５１として、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層したものを用いてもよい。
電極パッド５２Ｐは、上記半導体集積回路（図示略）と電気的に接続されている。電極パッド５２Ｐは、下側チップ３の貫通電極３２と対応する位置に形成され、図１に示すように下側チップ３に上側チップ４が積層された状態において、上記貫通電極３２（接続端子３４）と電気的に接続されている。さらに、電極パッド５２Ｐは、貫通電極３２等を介して配線基板２の電極パッド２０Ｐと電気的に接続されている。この電極パッド５２Ｐは、保護膜５１に形成された開口部５１Ｘから露出されることで形成されている。なお、電極パッド５２Ｐの材料としては、例えばアルミニウム（Ａｌ）を用いることができる。また、電極パッド５２Ｐの材料としては、例えばＣｕとＡｌの合金や、ＣｕとＡｌとＳｉの合金を用いることもできる。
接続端子５３は、電極パッド５２Ｐ上に形成されている。接続端子５３は、電極パッド５２Ｐを介して上記半導体集積回路（図示略）と電気的に接続されている。また、接続端子５３は、図１に示すように下側チップ３に当該上側チップ４が積層された状態において、半導体チップ３の接続端子３４を介して貫通電極３２に電気的に接続されている。このように、下側チップ３及び上側チップ４は、下側チップ３に形成された貫通電極３２を介して電気的に接続されている。
上記接続端子５３としては、例えばＡｌジンケート法や無電解めっき法により形成されたＮｉ／Ａｕ／Ｓｎ層（Ｎｉ層とＡｕ層とＳｎ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ／Ｓｎ層（Ｎｉ層とＰｄ層とＡｕ層とＳｎ層をこの順番で積層した金属層）を用いることができる。また、接続端子５３としては、例えばＡｌジンケート法や無電解めっき法により形成されたＮｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）を用いることができる。また、接続端子５３としては、下側チップ３の接続端子４５及び金属層４６と同様に、柱状の接続用バンプにはんだ層を形成したものを用いることもできる。この場合の接続用バンプの材料としては例えばＣｕ層を用いることができ、はんだ層の材料としては例えば鉛フリーはんだを用いることができる。
絶縁層５４は、下側チップ３に上側チップ４が積層された状態において、上側チップ４の接続端子５３、下側チップ３の接続端子３４及び貫通電極３２を覆うように保護膜５１の下面に形成されている。この絶縁層５４は、下側チップ３の接続端子３４と上側チップ４の接続端子５３との接続部分の接続強度を向上させると共に、貫通電極３２等の腐食やエレクトロマイグレーションの発生を抑制し、貫通電極３２等の信頼性の低下を防ぐ役割を果たす。絶縁層５４の材料としては、下側チップ３の最上層に形成された絶縁層３１、つまり下側チップ３に上側チップ４が積層された状態において、絶縁層５４と接する絶縁層３１と同一組成の絶縁性樹脂が用いられる。すなわち、絶縁層５４の材料としては、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。具体的には、絶縁層５４の材料としては、例えば粘着性を有するシート状の絶縁性樹脂（例えば、ＮＣＦ）、ペースト状の絶縁樹脂（例えば、ＮＣＰ）、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）、液晶ポリマー等を用いることができる。また、絶縁層５４の材料としては、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ）やペースト状の異方性導電樹脂（例えば、ＡＣＰ）等を用いることができる。また、絶縁層５４の厚さは、例えば５〜１５μｍ程度とすることができる。
（作用）
下側チップ３では、貫通電極３２の上端面が半導体基板３０の第２主面３０Ｂ側で絶縁層３１の第１主面３１Ａと略面一となるように形成されている。このため、下側チップ３の上面（つまり、積層される下側チップ３と上側チップ４との間のギャップにおける下面）が平坦面となる。ここで、本実施形態では、上側チップ４の絶縁層５４がアンダーフィル材に相当する。そして、この絶縁層５４と接する下側チップ３の絶縁層３１の上面が平坦面であるため、その絶縁層３１に絶縁層５４を接着する際に、相互の界面にボイド等が生じず、両者が良好に接着される。
なお、上側チップ４に絶縁層５４を設けない場合には、下側チップ３に上側チップ４を搭載後、下側チップ３と上側チップ４との間にアンダーフィル材が充填される。このとき、上述のように、下側チップ３の絶縁層３１の上面が平坦面となっているため、下側チップ３と上側チップ４との間に充填されるアンダーフィル材の流動性が向上され、アンダーフィル材の充填性が向上される。
（半導体パッケージの製造方法）
次に、上記半導体パッケージ１の製造方法を説明する。
（下側チップの製造方法）
まず、下側チップ３の製造方法について図３〜図８に従って説明する。以下の説明では、説明の簡略化のために１つのチップを拡大して説明するが、実際にはウェハレベルで製造が行われるため、１枚のウェハに多数の下側チップを一括して作製した後、個々のチップに個片化される。なお、ここでは、半導体集積回路の製造方法についての説明は省略する。
図３（ａ）に示す工程では、先に説明した半導体基板３０の母材となる基板６０を準備する。基板６０としては、半導体基板３０よりも厚さの厚い（例えば、７２５〜７７５μｍ程度）ものを用いる。基板６０としては、例えばシリコン基板を用いることができる。
次に、図３（ｂ）に示す工程では、基板６０の第１主面６０Ａに、開口部６１Ｘを有するレジスト層６１を形成する。開口部６１Ｘは、貫通孔３０Ｘ（図１参照）の形成領域に対応する部分の基板６０の第１主面６０Ａを露出するように形成する。
続いて、レジスト層６１をマスクにして、例えば反応性イオンエッチング（ＤＲＩＥ：Deep Reactive Ion Etch）等の異方性エッチングにより、基板６０に溝部６０Ｘを形成する。この溝部６０Ｘは、基板６０の第１主面６０Ａから厚みの途中まで形成される。この溝部６０Ｘは、後述する図７（ａ）に示す工程において、基板６０が薄化されることにより、貫通孔３０Ｘとなるものである。したがって、溝部６０Ｘは、その深さが貫通孔３０Ｘの深さよりも深くなるように形成される。なお、図３（ｂ）に示す工程で形成された複数の溝部６０Ｘは、深さばらつきが存在する場合がある。次いで、上記溝部６０Ｘを形成後、アッシング等により、図３（ｂ）に示したレジスト層６１を除去する。
次に、図３（ｃ）に示す工程では、基板６０の第１主面６０Ａ及び溝部６０Ｘの内壁面を覆うように、絶縁膜３３を形成する。この絶縁膜３３は、基板６０がシリコン基板である場合には、基板６０を熱酸化することにより形成することができる。また、絶縁膜３３は、例えばＣＶＤ法などによっても形成することができる。
続いて、図３（ｄ）に示す工程では、絶縁膜３３を覆うようにシード層３５を形成する。このシード層３５は、例えばスパッタ法や無電解めっき法により形成することができる。例えば絶縁膜３３を覆うように窒化タンタル（ＴａＮ）をスパッタリングにより堆積させて金属膜３６を形成する。その後、その金属膜３６上に銅をスパッタリングにより堆積させて金属膜３７を形成し、２層構造（ＴａＮ／Ｃｕ）のシード層３５を形成する。金属膜３６の厚さは例えば０．１μｍ程度とすることができ、金属膜３７の厚さは例えば０．２μｍ程度とすることができる。
次いで、図４（ａ）に示す工程では、シード層３５を給電層とする電解銅めっき法により、シード層３５上に導電層３２Ａを形成する。導電層３２Ａは、絶縁膜３３及びシード層３５で覆われた溝部６０Ｘを充填するように形成される。なお、導電層３２Ａは、例えば導電ペースト、溶融金属や金属ワイヤ等を溝部６０Ｘに埋め込むことにより形成することもできる。
次に、図４（ｂ）に示す工程では、例えば化学機械研磨（ＣＭＰ）装置により、余分な導電層３２Ａ及びシード層３５を研磨する。この研磨は、例えば基板６０の第１主面６０Ａに形成された絶縁膜３３が露出するまで行われる。
次に、図４（ｃ）に示す工程では、周知の方法で、図４（ｂ）に示す構造体の上面側に、配線パターン４０、絶縁層４２、ビア４１、配線層４３を積層形成する。
続いて、図４（ｄ）に示す工程では、絶縁層４２及び配線層４３上に、配線層４３の一部に画定される電極パッド４３Ｐの部分のみを露出させる開口部４４Ｘを有する保護膜４４を形成する。この保護膜４４は、例えばＣＶＤ法によって絶縁層４２及び配線層４３を覆う保護膜４４を形成し、その保護膜４４上に開口部４４Ｘを形成する部位を露出させたレジスト層を形成した後、そのレジスト層をマスクとして上記保護膜４４の露出部位をドライエッチング等によって除去することにより形成することができる。
次いで、図５（ａ）に示す工程では、保護膜４４の上面、開口部４４Ｘの内壁面、開口部４４Ｘから露出する電極パッド４３Ｐの上面を覆うようにシード層６４を形成する。このシード層６４は、例えばスパッタ法や無電解めっき法により形成することができる。例えば保護膜４４の上面、開口部４４Ｘの内壁面、電極パッド４３Ｐの上面を覆うようにチタン（Ｔｉ）をスパッタリングにより堆積させてＴｉ膜６５を形成する。その後、そのＴｉ膜６５上に銅をスパッタリングにより堆積させてＣｕ膜６６を形成し、２層構造（Ｔｉ／Ｃｕ）のシード層６４を形成する。Ｔｉ膜６５の厚さは例えば０．１μｍ程度とすることができ、Ｃｕ膜６６の厚さは例えば０．２μｍ程度とすることができる。なお、シード層６４の下層のＴｉ膜６５は、その下層の保護膜４４と上層のＣｕ膜６６との密着性を高めるための金属層である。密着層として機能する金属層の材料としては、Ｔｉの他に、例えばクロム（Ｃｒ）を用いることができる。
次に、図５（ｂ）に示す工程では、シード層６４上に、開口部６７Ｘを有するレジスト層６７を形成する。開口部６７Ｘは、電極パッド４３Ｐ上に形成される接続端子４５及び金属層４６（図２参照）の形成領域に対応する部分のシード層６４の上面を露出するように形成される。レジスト層６７の材料としては、感光性のドライフィルムや液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を用いることができる。例えばドライフィルムを使用する場合には、シード層６４上にドライフィルムを熱圧着によりラミネートし、そのドライフィルムを露光・現像によりパターニングして、接続端子４５の形成領域に対応する所定パターンの開口部６７Ｘを持つレジスト層６７を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層６７を形成することができる。
続いて、図５（ｃ）に示す工程では、上記レジスト層６７をめっきマスクとして、シード層６４上に、そのシード層６４をめっき給電層に利用する電解めっき法を施す。具体的には、レジスト層６７の開口部６７Ｘから露出されたシード層６４の上面に電解めっき法を施すことにより、開口部６７Ｘ内に接続端子４５となるＣｕ層６８及び金属層４６となる金属層６９を順に形成する。例えばシード層６４をめっき給電層に利用する電解めっき法により、シード層６４上に柱状のＣｕ層６８を形成する。次いで、例えば金属層６９が鉛フリーはんだ（例えばＳｎ−Ａｇ系）のはんだめっきである場合には、シード層６４をめっき給電層に利用する電解はんだめっき法により、Ｃｕ層６８上にＳｎ−Ａｇのはんだ層６９を被着する。
次に、図５（ｄ）に示す工程では、アッシング等により、図５（ｃ）に示したレジスト層６７を除去する。続いて、Ｃｕ層６８及びはんだ層６９をマスクにして、不要なシード層（Ｔｉ膜６５及びＣｕ膜６６）をエッチングにより除去する。これにより、残ったシード層（Ｔｉ膜６５及びＣｕ膜６６）及びＣｕ層６８によって構成される接続端子４５が形成される。
次いで、図６（ａ）に示す工程では、図５（ｄ）に示すはんだ層６９上にフラックスを塗布し、例えば２４０〜２６０℃程度の温度でリフローすることにより、はんだ層６９を溶融して、接続端子４５と電気的に接続される金属層４６を形成する。その後、金属層４６の周囲に残ったフラックスを洗浄して除去する。
次に、図６（ｂ）に示す工程では、図６（ａ）に示す構造体を上下反転させたときの下面側、つまり接続端子４５及び金属層４６が形成されている面側に、接着剤７０により支持体７１を貼り付ける。この支持体７１の材料としては、例えばシリコンやガラス等を用いることができる。
続いて、図６（ｃ）に示す工程では、例えば裏面研磨装置を用いて、基板６０の第２主面６０Ｂを研磨して、基板６０を薄型化する。具体的には、本工程では、導電層３２Ａ及び絶縁膜３３が露出されないように、基板６０を第２主面６０Ｂ側から薄型化する。
次いで、図７（ａ）に示す工程では、基板６０を更に薄型化して、絶縁膜３３を露出させる。具体的には、基板６０（シリコン基板）の一部を絶縁膜３３に対して選択的に除去する。この基板６０の薄型化により、基板６０に貫通孔３０Ｘが形成され、その基板６０が半導体基板３０（図１参照）に相当する基板３０Ｃになる。上記基板６０の薄型化は、例えば硝酸（ＨＮＯ３）やフッ化水素（ＨＦ）を含む溶液をエッチング液に用いたウェットエッチングやプラズマエッチング（ドライエッチング）などによって行うことができる。このとき、絶縁膜３３がエッチングされないため、その絶縁膜３３によって覆われている導電層３２Ａの一部も基板３０Ｃから露出される。
次に、図７（ｂ）に示す工程では、基板３０Ｃの第２主面３０Ｂ上に、上記基板３０Ｃから露出した絶縁膜３３及び導電層３２Ａを覆うように、絶縁層３１を形成する。この絶縁層３１の形成方法の一例としては、基板３０Ｃの第２主面３０Ｂ、絶縁膜３３及び導電層３２Ａを覆うようにエポキシ系樹脂等の樹脂フィルムを真空ラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、例えば１５０〜１９０℃程度の温度で熱処理して硬化させることにより絶縁層３１を形成することができる。また、基板３０Ｃの第２主面３０Ｂ、絶縁膜３３及び導電層３２Ａを覆うようにエポキシ系樹脂等の液状の樹脂を塗布した後に、例えば１５０〜１９０℃程度の温度で熱処理して硬化させることによっても絶縁層３１を形成することができる。
次いで、図７（ｃ）に示す工程では、導電層３２Ａ及びシード層３５の上面が絶縁層３１の上面と面一になるように、絶縁層３１、絶縁膜３３、導電層３２Ａ及びシード層３５を平坦化する。これにより、導電層３２Ａ及びシード層３５の上面が基板３０Ｃから露出されるとともに、絶縁層３１に開口部３１Ｘが形成され、絶縁膜３３で覆われた貫通孔３０Ｘ及び開口部３１Ｘ内を充填する貫通電極３２が形成される。このとき、絶縁層３１の開口部３１Ｘの内壁面全面は絶縁膜３３によって覆われるとともに、貫通電極３２は導電層３２Ａと、上記絶縁膜３３と導電層３２Ａの間に形成されたシード層３５（ＴａＮからなる金属膜３６及びＣｕからなる金属膜３７）とによって構成される。上記平坦化の方法としては、例えば研削や研磨を挙げることができる。本実施形態では、タングステン・カーバイトやダイヤモンドのような研削用の刃（工具）を利用して研削を行うバイト研削によって、上記平坦化が行われる。
次に、図８（ａ）に示す工程では、貫通電極３２の上面３２Ｂに接続端子３４を形成する。例えば接続端子３４がＮｉ／Ａｕ層である場合には、無電解めっき法により、貫通電極３２の上面３２ＢにＮｉ層とＡｕ層を順に積層する。これにより、支持体７１の上方に下側チップ３に相当する構造体が形成される。
次に、図８（ｂ）に示す工程では、下側チップ３に相当する構造体の上記接続端子３４が形成された面側を、ダイシング用フレームに支持されたダイシング用テープ７３に接着する。続いて、図８（ｃ）に示す工程では、図８（ｂ）に示す接着剤７０及び支持体７１を除去する。その後、ダイサーのブレードにより、各チップの領域を画定する線に沿ってウェハ（基板３０Ｃ）を切断して、個片化された下側チップ３を得る。このような個片化によって、上記基板３０Ｃが半導体基板３０になる。そして、ダイシング後にダイシング用テープ７３上に保持された下側チップ３をピックアップし、そのピックアップした下側チップ３を次工程に使用する。
次に、図９（ａ）に示す工程では、配線基板２を準備する。この配線基板２は、公知の製造方法により製造することが可能であるが、その概略について、図９（ａ）を参照しながら簡単に説明する。
上記配線基板２を製造する場合には、まず、コア基板１１を準備する。このコア基板１１は、例えば銅張積層板（Copper Clad Laminated：ＣＣＬ）に貫通孔を形成し、貫通孔の側面にめっきを施すことで両面を導通させた後、例えばサブトラクティブ法により配線１４，１５を形成することによって製造される。次に、コア基板１１の両面に絶縁層１２，１３をそれぞれ樹脂フィルムの真空ラミネートにより形成し、加熱して硬化させる。なお、樹脂の塗布と加熱により絶縁層１２，１３を形成してもよい。続いて、絶縁層１２，１３にそれぞれ開口部を形成し、必要であればデスミア処理した後、例えばセミアディティブ法によりビア１６，１７及び配線パターン２０，２３を形成する。次いで、配線パターン２０，２３の一部をそれぞれパッド２０Ｐ，２３Ｐとして露出させるための開口部２２Ｘ，２５Ｘを有するソルダレジスト層２２，２５を形成する。
次に、電極パッド２０Ｐ上に接続端子２１を形成する。例えば接続端子２１がプレソルダの場合には、電極パッド２０Ｐ上にＳｎとＡｇの合金からなるはんだペーストを塗布し、リフローを行うことにより形成することができる。また、例えば接続端子２１がＳｎ層（表面処理層）である場合には、無電解めっき法により、電極パッド２０Ｐ上にＳｎ層を形成することにより形成することができる。以上の工程により、配線基板２を製造することができる。
その後、配線基板２の上面側に、接続端子２１を覆うようにＢ−ステージ状態（半硬化状態）の絶縁層２６Ａを形成する。絶縁層２６Ａの厚さは、例えば下側チップ３の接続端子４５の高さに応じて設定される。すなわち、絶縁層２６Ａの厚さは、配線基板２に下側チップ３を実装した際に、接続端子４５の全面を被覆することが可能な厚みに設定される。絶縁層２６Ａの材料としてシート状の絶縁樹脂を用いた場合には、配線基板２の上面にシート状の絶縁樹脂をラミネートする。但し、この工程では、シート状の絶縁樹脂の熱硬化は行わず、Ｂ−ステージ状態にしておく。なお、絶縁層２６Ａを真空雰囲気中でラミネートすることにより、絶縁層２６Ａ中へのボイドの巻き込みを抑制することができる。一方、絶縁層２６Ａの材料として液状又はペースト状の絶縁樹脂を用いた場合には、配線基板２の上面に液状又はペースト状の絶縁樹脂を例えば印刷法やスピンコート法により塗布する。その後、塗布した液状又はペースト状の絶縁樹脂をプリベークしてＢ−ステージ状態にする。
次いで、図９（ａ）に示す工程では、上面に絶縁層２６Ａが形成された配線基板２の上方に、上記ピックアップした下側チップ３を配置する。具体的には、配線基板２の電極パッド２０Ｐ側の面と、下側チップ３の電極パッド４３Ｐ側の面とを対向させて、接続端子４５及び金属層４６と接続端子２１とが対向するように位置決めされる。
続いて、図９（ｂ）に示す工程では、接続端子２１の形成された電極パッド２０Ｐ上に、下側チップ３の接続端子４５をフリップチップ接合する。具体的には、始めに、熱硬化されていないＢ−ステージ状態の絶縁層２６Ａの接着性を利用して、下側チップ３を絶縁層２６Ａを介して配線基板２に搭載し仮固定する。必要に応じて、下側チップ３を絶縁層２６Ａ（配線基板２）側に押圧してもよい。このとき、下側チップ３の接続端子４５（及びその接続端子４５上に形成された金属層４６）と配線基板２の電極パッド２０Ｐ上の接続端子２１とが対応する位置に配置される。そして、例えば２４０〜２６０℃程度の温度で加熱、及び下側チップ３側から荷重を加えることで、電極パッド２０Ｐと接続端子４５とを電気的に接続する。このとき、接続端子２１と接続端子４５の少なくとも一方にはんだが用いられている場合には、両接続端子２１，４５の接続の際に、上記はんだを溶融・凝固して接続端子２１，４５同士の接続が行われる。また、絶縁層２６Ａは上記加熱処理によって熱硬化される。これにより、電極パッド２０Ｐ，４３Ｐ及び接続端子４５等が熱硬化された絶縁層２６によって被覆される。
次に、配線基板２にフリップチップ接合された下側チップ３上に積層される上側チップ４を準備する。以下に、上側チップ４の製造方法を図１０に従って説明する。以下の説明では、説明の簡略化のために１つのチップを拡大して説明するが、実際にはウェハレベルで製造が行われるため、１枚のウェハに多数の上側チップ４を一括して作製した後、個々のチップに個片化される。なお、ここでは、個片化の工程についての説明は省略する。
図１０（ａ）に示す工程では、周知の方法で、半導体集積回路（図示略）が作り込まれた半導体基板５０を準備する。例えば半導体基板５０に対し所要のデバイスプロセスを行った後、半導体基板５０の半導体集積回路（図示略）が形成される側の第１主面５０Ａ（図１０（ａ）では上面）に保護膜５１を形成し、各デバイス上に所要のパターンで多数形成された配線層の一部分によって画定される電極パッド５２Ｐに対応する部分の保護膜５１を除去する。これにより、保護膜５１に開口部５１Ｘが形成される。なお、開口部５１Ｘの形成は、例えばＹＡＧレーザやエキシマレーザ等のレーザ加工によって行うことができる。
次に、図１０（ｂ）に示す工程では、電極パッド５２Ｐ上に接続端子５３を形成する。この工程では、まず、電極パッド５２Ｐ上に無電解めっきが施されるように電極パッド５２Ｐのアルミ表面に対してジンケート処理が行われる。続いて、例えば接続端子５３がＮｉ／Ａｕ／Ｓｎ層である場合には、無電解めっき法により、電極パッド５２Ｐ上にＮｉ層とＡｕ層とＳｎ層を順に積層し、電極パッド５２Ｐ上に接続端子５３を形成する。
次いで、図１０（ｃ）に示す工程では、保護膜５１上に、接続端子５３を覆うようにＢ−ステージ状態（半硬化状態）の絶縁層５４Ａを形成する。絶縁層５４Ａの材料としてシート状の絶縁樹脂を用いた場合には、保護膜５１の上面にシート状の絶縁樹脂をラミネートする。但し、この工程では、シート状の絶縁樹脂の熱硬化は行わず、Ｂ−ステージ状態にしておく。なお、絶縁層５４Ａを真空雰囲気中でラミネートすることにより、絶縁層５４Ａ中へのボイドの巻き込みを抑制することができる。一方、絶縁層５４Ａの材料として液状又はペースト状の絶縁樹脂を用いた場合には、保護膜５１の上面に液状又はペースト状の絶縁樹脂を例えば印刷法やスピンコート法により塗布する。その後、塗布した液状又はペースト状の絶縁樹脂をプリベークしてＢ−ステージ状態にする。
以上の製造工程により、本実施形態の上側チップ４が製造される。
次に、図１１（ａ）に示す工程では、貫通電極３２の上面３２Ｂに接続端子３４が形成された下側チップ３の上方に、上記製造された上側チップ４を配置する。具体的には、下側チップ３の接続端子３４側の面と、上側チップ４の電極パッド５２Ｐ側の面とを対向させて、下側チップ３の接続端子３４と電極パッド５２Ｐ上に形成された接続端子５３とが対向するように位置決めされる。
続いて、図１１（ｂ）に示す工程では、接続端子３４の形成された貫通電極３２上に、上側チップ４の接続端子５３をフリップチップ接合する。例えば上側チップ４の絶縁層５４Ａの下面を下側チップ３の絶縁層３１の上面に接着するとともに、上側チップ４の接続端子５３が半硬化状態の絶縁層５４Ａを突き破って、下側チップ３の接続端子３４に突き当てられる。これにより、接続端子３４，５３が電気的に接続される。このとき、接続端子３４と接続端子５３の少なくとも一方にはんだが用いられている場合には、両接続端子３４，５３の接続の際に、上記はんだを溶融・凝固して接続端子３４，５３同士の接続が行われる。また、絶縁層５４にＡＣＦやＡＣＰを用いる場合には、接続端子５３と接続端子３４との間に絶縁層５４（ＡＣＦ又はＡＣＰ）を介在させて加圧することにより、絶縁層５４のうち対向する接続端子３４，５３間の部分が強く加圧されて厚さ方向に導電性を示すようになるため、それら接続端子３４，５３間が電気的に接続される。このように接続端子３４，５３が電気的に接続されると、上側チップ４の電極パッド５２Ｐが接続端子５３，３４を介して貫通電極３２に電気的に接続される。ひいては、上側チップ４の電極パッド５２Ｐが貫通電極３２等を介して配線基板２の電極パッド２０Ｐに電気的に接続される。なお、下側チップ３に上側チップ４を積層する方法としては、例えばボンディングツールを用いて下側チップ３及び上側チップ４を加熱・圧着する方法やリフロー技術を用いる方法などが挙げられる。また、Ｂ−ステージ状態の絶縁層５４Ａは、上記積層時における加熱処理又は積層後に実施される加熱処理により、硬化温度以上に所定時間加熱されて熱硬化される。これにより、熱硬化後の絶縁層５４の下面と絶縁層３１の上面とが接着されるとともに、貫通電極３２、接続端子３４，５３及び電極パッド５２Ｐ等が熱硬化された絶縁層５４によって被覆される。このとき、絶縁層５４の材料は、その絶縁層５４の下層に形成される絶縁層３１の材料と同じであるため、絶縁層５４の材料と絶縁層３１の材料の物性（熱膨張率等）の違いにより生じる、絶縁層５４と絶縁層３１の界面の剥離等を抑制することができる。
次に、図１２に示す工程では、配線基板２上に積層搭載された複数の半導体チップ３，４を封止する封止樹脂５を形成する。具体的には、封止樹脂５として熱硬化性を有したモールド樹脂を用いた場合、図１１（ｂ）に示す構造体を金型内に収容し、金型内に圧力（例えば、５〜１０ＭＰａ）を印加したモールド樹脂を導入する。その後、モールド樹脂を加熱（加熱温度は、例えば１８０℃）して硬化させることで、封止樹脂５を形成する。
続いて、図１２に示す工程では、配線基板２の外部接続用パッド２３Ｐに外部接続端子２４を形成する。この外部接続端子２４としては、例えばはんだバンプを用いることができる。以上の製造工程により、本実施形態の半導体パッケージ１が製造される。
なお、本実施形態において、図３〜図８に示す製造工程は第１工程の一例、図９に示す製造工程は第２工程の一例、図１０に示す製造工程は第３工程の一例、図１１に示す製造工程は第４工程の一例である。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）下側チップ３では、貫通電極３２の上端面が半導体基板３０の第２主面３０Ｂ側で絶縁層３１の第１主面３１Ａと略面一となるように形成されている。このため、下側チップ３の上面（つまり、積層される下側チップ３と上側チップ４との間のギャップにおける下面）が平坦面となる。これにより、下側チップ３と上側チップ４との間にアンダーフィル材を充填する場合に、そのアンダーフィル材の充填される面の段差が少なくなるため、アンダーフィル材の流動性を向上させることができ、アンダーフィル材の充填性を向上させることができる。したがって、アンダーフィル材にボイドが発生することを好適に抑制できるため、下側チップ３と上側チップ４間の電気的接続信頼性を向上させることができる。
（２）貫通孔３０Ｘの内壁面全面及び開口部３１Ｘの内壁面全面を覆うように絶縁膜３３が形成されている。さらに、その絶縁膜３３を覆うように、導電層３２Ａから絶縁膜３３や絶縁層３１に銅が拡散することを抑制する金属バリア層である金属膜３６が形成されている。これにより、半導体チップ３における面方向の絶縁信頼性を向上させることができる。
（３）下側チップ３に上側チップ４をフリップチップ接合する際にパッドとなる貫通電極３２の上面３２Ｂに接続端子３４を形成するようにした。これにより、上側チップ４がフリップチップ接合される際に、接続端子３４が形成されていない場合に発生され得る、はんだ濡れ不足という問題の発生を抑制することができる。したがって、上記はんだ濡れ不足に起因して接続信頼性が低下するといった問題の発生も抑制することができる。
（４）絶縁層３１、絶縁膜３３及び導電層３２Ａを薄化して貫通電極３２を形成する際に、絶縁層３１、絶縁膜３３及び導電層３２Ａをバイト研削するようにした。このバイト研削によれば、材質に関係なく、絶縁層３１、絶縁膜３３及び導電層３２Ａを均等に除去することができるため、貫通電極３２の上面３２Ｂと絶縁層３１の第１主面３１Ａとを面一に形成することができ、平滑な面を得ることができる。また、このバイト研削は、最も深さの浅い溝部６０Ｘ内に形成された導電層３２Ａの上面が露出されるまで研削が実施されるため、溝部６０Ｘの深さばらつきを解消することができる。
さらに、バイト研削ではＣＭＰのようにスラリー等の薬品を使用しないため、廃液コストの削減、ひいては製造コストの削減を実現することができる。
（５）上側チップ４の下面（下側チップ３と対向する面）側に半硬化状態の絶縁層５４Ａを形成し、その上側チップ４を下側チップ３に積層した後に、絶縁層５４を熱硬化するようにした。そして、このように形成された絶縁層５４がアンダーフィル材と同様の役割を果たす。これにより、上側チップ４を下側チップ３に積層する際に、半硬化状態の絶縁層５４Ａが接続端子３４，５３や電極パッド５２Ｐ等を覆うように変形されるため、アンダーフィル材を充填する際に問題となるボイドの発生を抑制することができる。さらに、アンダーフィル材を充填する工程も省略することができる。
（６）また、上記絶縁層５４の材料を、その絶縁層５４の下層に形成される絶縁層３１と同一組成の絶縁樹脂とした。これにより、絶縁層５４の材料と絶縁層３１の材料の物性（熱膨張率等）の違いにより生じる、絶縁層５４と絶縁層３１の界面の剥離等を抑制することができる。
（７）下側チップ３の接続端子３４を、無電解めっき法により形成するようにした。また、上側チップ４の接続端子５３を、無電解めっき法又は電解めっき法により形成するようにした。このような無電解めっき法や電解めっき法等のウェットプロセスによれば、薄膜の微細端子を容易に形成することができるため、多ピン且つ狭ピッチパッドにも容易に対応することができる。
（第２実施形態）
以下、第２実施形態を図１３〜図１６に従って説明する。先の図１〜図１２に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
上記第１実施形態では、配線基板２上に２つの半導体チップ３，４を積層搭載した半導体パッケージ１について説明した。これに対し、本実施形態では、配線基板２上に３つ以上（例えば、４つ）の半導体チップを積層搭載した半導体パッケージ１Ａについて説明する。
図１３に示すように、半導体パッケージ１Ａは、配線基板２と、配線基板２上に搭載された半導体チップ３と、その半導体チップ３上に積層された半導体チップ６ａ，６ｂ，４と、配線基板２上に積層された半導体チップ３，６ａ，６ｂ，４を封止する封止樹脂７とを有している。半導体チップ３としては、例えばＣＰＵやＭＰＵ等のロジックデバイス用の半導体チップを用いることができる。また、半導体チップ６ａ，６ｂ，４としては、例えばＤＲＡＭやＳＤＲＡＭ等のメモリデバイス用の半導体チップを用いることができる。なお、半導体チップ３は１段目に積層された半導体チップ、半導体チップ６ａは２段目に積層された半導体チップ、半導体チップ６ｂは３段目に積層された半導体チップ、半導体チップ４は４段目に積層された半導体チップである。
封止樹脂７は、積層された半導体チップ３，６ａ，６ｂ，４を封止するように配線基板２上に設けられている。なお、この封止樹脂７の材料としては、例えばエポキシ樹脂やポリイミド樹脂などの絶縁性樹脂を用いることができる。また、その形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂でもよい。封止樹脂７を充填する方法としては、トランスファーモールド、コンプレッションモールド、インジェクションモールドやポッティング等の方法を用いて実施することができる。あるいは、印刷法によりペースト状の樹脂を塗布する方法でも可能である。
次に、半導体チップ６ａの構造について説明する。
半導体チップ６ａは、半導体基板８０と、絶縁層８１と、貫通電極８２と、絶縁膜８３と、配線パターン９０と、ビア９１と、絶縁層９２と、電極パッド９３Ｐと、保護膜９４と、接続端子９５と、絶縁層９６を有している。この半導体チップ６ａは、接続端子９５が半導体チップ３の接続端子３４にフリップチップ接合されている。
半導体基板８０は、第１主面８０Ａ（図１３では、下面）側に半導体集積回路（図示略）が形成されている。この半導体集積回路は、半導体基板８０に形成された拡散層（図示略）、半導体基板８０上に積層された絶縁層、及び積層された絶縁層に設けられたビア及び配線等を有している。また、半導体基板８０には、所要の箇所に、当該半導体基板８０の第１主面８０Ａと第２主面８０Ｂ（図１３では、上面）との間を貫通する貫通孔８０Ｘが形成されている。半導体基板８０の材料としては、例えばシリコン（Ｓｉ）等を用いることができる。半導体基板８０の厚さは、例えば３０〜２００μｍ程度とすることができる。半導体基板８０は、例えば薄板化されたＳｉウェハが個片化されたものである。
絶縁層８１は、半導体基板８０の第２主面８０Ｂ（半導体チップ６ｂが積層される側の面）を覆うように形成されている。絶縁層８１には、上記貫通孔８０Ｘと対向する位置に開口部８１Ｘが形成されている。この開口部８１Ｘは、貫通孔８０Ｘと連通しており、その開口径が貫通孔８０Ｘの開口径と略同一となるように形成されている。なお、絶縁層８１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。具体的には、絶縁層８１の材料としては、例えば粘着性を有するシート状の絶縁性樹脂（例えば、ＮＣＦ）、ペースト状の絶縁樹脂（例えば、ＮＣＰ）、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）、液晶ポリマー等を用いることができる。また、絶縁層８１の材料としては、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ）やペースト状の異方性導電樹脂（例えば、ＡＣＰ）等を用いることができる。また、絶縁層８１の厚さは、例えば１０〜５０μｍ程度とすることができる。
絶縁膜８３は、半導体基板８０の第１主面８０Ａ、貫通孔８０Ｘの内壁面全面及び開口部８１Ｘの内壁面全面を覆うように形成されている。この絶縁膜８３としては、例えばシリコン酸化膜や窒化シリコン膜を用いることができる。絶縁膜８３の厚さは、例えば０．５〜１．０μｍ程度とすることができる。
貫通電極８２は、絶縁膜８３で覆われた貫通孔８０Ｘ及び開口部８１Ｘ内を充填している。この貫通電極８２は、その下端面が半導体基板８０の第１主面８０Ａ側で絶縁膜８３と略面一となるように形成されている。貫通電極８２の下端面は、配線パターン９０と電気的に接続されている。
また、貫通電極８２は、その上端面（第１端面）８２Ｂが半導体基板８０の第２主面８０Ｂ側で上記絶縁層８１の第１主面８１Ａ（半導体基板８０と接する面とは反対側の面）と略面一となるように形成されている。この貫通電極８２は、その平面形状が例えば円形であり、その直径が例えば１０〜２０μｍ程度である。貫通電極８２のピッチは、例えば４０〜１００μｍ程度とすることができる。
貫通電極８２の上端面８２Ｂには、接続端子８４が形成されている。この接続端子８４としては、錫（Ｓｎ）層、Ａｕ層、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｐｄ／Ａｕ層（Ｐｄ層とＡｕ層をこの順番で積層した金属層）やＮｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）を用いることができる。なお、接続端子８４がＮｉ／Ａｕ層である場合の接続端子８４の厚さは、例えばＮｉ層を０．１〜３．０μｍ程度とすることができ、Ａｕ層を０．００１〜１．０μｍ程度とすることができる。
配線パターン９０は、半導体基板８０の第１主面８０Ａを覆う絶縁膜８３の下面に形成されている。配線パターン９０は、その第１端部が貫通電極８２の下端面に接続されるとともに、第２端部がビア９１を介して電極パッド９３Ｐに接続されている。すなわち、配線パターン９０及びビア９１は、貫通電極８２と電極パッド９３Ｐとを電気的に接続している。配線パターン９０及びビア９１の材料としては、例えば銅を用いることができる。
絶縁層９２は、配線パターン９０を覆うように形成されている。絶縁層９２には、所要の箇所に、配線パターン９０の一部を露出する開口部が形成されている。なお、この開口部内に上記ビア９１が形成されている。絶縁層９２の材料としては、例えば誘電率の低い低誘電体材料（いわゆるＬｏｗ−ｋ材）を用いることができる。低誘電体材料の一例としては、例えばＳｉＯＣを挙げることができる。低誘電体材料の他の例としては、例えばＳｉＯＦや有機ポリマー系の材料等を挙げることができる。絶縁層９２の誘電率は、例えば３．０〜３．５程度とすることができる。また、絶縁層９２の厚さは、例えば０．５〜２μｍ程度とすることができる。
上記ビア９１の下面には、配線層９３が形成されている。配線層９３は、その平面形状がビア９１の平面形状よりも大きくなるように形成されている。配線層９３の材料としては、例えばアルミニウム（Ａｌ）を用いることができる。また、配線層９３の材料としては、例えばＣｕとＡｌの合金や、ＣｕとＡｌとＳｉの合金を用いることもできる。
保護膜９４は、絶縁層９２の下面に、該絶縁層９２の下面及び配線層９３の一部を覆うように形成されている。この保護膜９４には、配線層９３の一部を上記電極パッド９３Ｐとして露出させるための複数の開口部が形成されている。保護膜９４は、半導体基板８０の第１主面８０Ａ側に形成されている半導体集積回路（図示略）を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜９４としては、例えばＳｉＮ膜、ＰＳＧ膜等を用いることができる。また、保護膜９４として、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層したものを用いてもよい。
接続端子９５は、電極パッド９３Ｐ上に形成されている。接続端子９５は、上記貫通電極８２と電気的に接続されるとともに、上記半導体集積回路（図示略）と電気的に接続されている。また、接続端子９５は、半導体チップ３に当該半導体チップ６ａが積層されたときに、半導体チップ３の接続端子３４を介して貫通電極３２に電気的に接続されている。このため、半導体チップ６ａの貫通電極８２は、配線パターン９０、ビア９１、電極パッド９３Ｐ、接続端子９５及び接続端子３４を介して半導体チップ３の貫通電極３２に電気的に接続されている。すなわち、半導体チップ３，６ａ間は、貫通電極３２，８２によって電気的に接続されている。
上記接続端子９５としては、例えばＡｌジンケート法や無電解めっき法により形成されたＮｉ／Ａｕ／Ｓｎ層（Ｎｉ層とＡｕ層とＳｎ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ／Ｓｎ層（Ｎｉ層とＰｄ層とＡｕ層とＳｎ層をこの順番で積層した金属層）を用いることができる。また、接続端子９５としては、例えばＡｌジンケート法や無電解めっき法により形成されたＮｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）を用いることができる。また、接続端子９５としては、図１に示す接続端子４５及び金属層４６と同様に、柱状の接続用バンプにはんだ層を形成したものを用いることもできる。この場合の接続用バンプの材料としては例えばＣｕ層を用いることができ、はんだ層の材料としては例えば鉛フリーはんだを用いることができる。
絶縁層９６は、半導体チップ３に当該半導体チップ６ａが積層された状態において、半導体チップ６ａの接続端子９５、半導体チップ３の接続端子３４及び貫通電極３２を覆うように保護膜９４の下面に形成されている。この絶縁層９６は、半導体チップ３の接続端子３４と半導体チップ６ａの接続端子９５との接続部分の接続強度を向上させると共に、貫通電極３２等の腐食やエレクトロマイグレーションの発生を抑制し、貫通電極３２等の信頼性の低下を防ぐ役割を果たす。絶縁層９６の材料としては、半導体チップ３の最上層に形成された絶縁層３１、つまり半導体チップ３に半導体チップ６ａが積層された状態において、絶縁層９６と接する絶縁層３１と同一組成の絶縁性樹脂が用いられる。すなわち、絶縁層９６の材料としては、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。具体的には、絶縁層９６の材料としては、例えば粘着性を有するシート状の絶縁性樹脂（例えば、ＮＣＦ）、ペースト状の絶縁樹脂（例えば、ＮＣＰ）、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）、液晶ポリマー等を用いることができる。また、絶縁層９６の材料としては、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ）やペースト状の異方性導電樹脂（例えば、ＡＣＰ）等を用いることができる。また、絶縁層９６の厚さは、例えば５〜１５μｍ程度とすることができる。
次に、半導体チップ６ｂの構造について説明する。なお、半導体チップ６ｂは、上記半導体チップ６ａと略同様の構造を有しているため、同様の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
半導体チップ６ｂは、半導体チップ６ａと同様に、貫通電極８２と、その貫通電極８２の上面に形成された接続端子８４と、貫通電極８２の下面側に形成され該貫通電極８２と電気的に接続される電極パッド９３Ｐと、電極パッド９３Ｐ上に形成された接続端子９５と、接続端子９５を覆うように形成された絶縁層９６とを有している。この半導体チップ６ｂの接続端子９５は、半導体チップ６ａの接続端子８４にフリップチップ接合されている。また、半導体チップ６ａ，６ｂは、双方の半導体チップ６ａ，６ｂに形成された貫通電極８２によって電気的に接続されている。一方、半導体チップ６ｂの接続端子８４には、半導体チップ４の接続端子５３がフリップチップ接合されている。また、半導体チップ４，６ｂは、半導体チップ６ｂに形成された貫通電極８２を介して電気的に接続されている。
（半導体パッケージの製造方法）
次に、半導体パッケージ１Ａの製造方法を図１４〜図１６に従って説明する。
図１４に示す配線基板２に半導体チップ３がフリップチップ接合された構造体は、先の図３〜図９で説明した製造工程により製造することができる。また、半導体チップ６ａは、先の図３〜図１０で説明した製造工程と略同様の工程により製造することができるため、ここでは詳細な説明を省略する。すなわち、図３（ａ）〜図８（ｃ）に示した工程と同様の製造工程により、半導体基板８０、絶縁層８１、貫通電極８２、絶縁膜８３、接続端子８４、配線パターン９０、ビア９１、絶縁層９２、保護膜９４及び接続端子９５を形成することができる。但し、接続端子９５は、図５（ａ）〜図６（ａ）に示した工程の代わりに図１０（ｂ）に示した工程を利用して形成される。そして、保護膜９４の下面に、接続端子９５を覆うようにＢ−ステージ（半硬化状態）の絶縁層９６Ａを形成する。絶縁層９６Ａの材料としてシート状の絶縁樹脂を用いた場合には、保護膜９４の下面にシート状の絶縁樹脂をラミネートする。但し、この工程では、シート状の絶縁樹脂の熱硬化は行わず、Ｂ−ステージ状態にしておく。なお、絶縁層９６Ａを真空雰囲気中でラミネートすることにより、絶縁層９６Ａ中へのボイドの巻き込みを抑制することができる。一方、絶縁層９６Ａの材料として液状又はペースト状の絶縁樹脂を用いた場合には、保護膜９４の上面に液状又はペースト状の絶縁樹脂を例えば印刷法やスピンコート法により塗布する。その後、塗布した液状又はペースト状の絶縁樹脂をプリベークしてＢ−ステージ状態にする。以上の製造工程により、半導体チップ６ａが製造される。
そして、図１４に示す工程では、貫通電極３２の上面３２Ｂに接続端子３４が形成された半導体チップ３の上方に、上記製造された半導体チップ６ａを配置する。具体的には、半導体チップ３の接続端子３４側の面と、半導体チップ６ａの電極パッド９３Ｐ側の面とを対向させて、半導体チップ３の接続端子３４と半導体チップ６ａの電極パッド９３Ｐ上に形成された接続端子９５とが対向するように位置決めされる。
続いて、図１５に示す工程では、接続端子３４の形成された貫通電極３２上に、半導体チップ６ａの接続端子９５をフリップチップ接合する。これにより、半導体チップ６ａの電極パッド９３Ｐが接続端子９５及び接続端子３４を介して貫通電極３２に電気的に接続される。ひいては、半導体チップ６ａの電極パッド９３Ｐが貫通電極３２等を介して配線基板２の電極パッド２０Ｐに電気的に接続される。なお、半導体チップ３に半導体チップ６ａを積層する方法としては、例えばボンディングツールを用いて半導体チップ３，６ａを加熱・圧着する方法やリフロー技術を用いる方法などが挙げられる。また、Ｂ−ステージ状態の絶縁層９６Ａは、上記積層時における加熱処理又は積層後に実施される加熱処理により、硬化温度以上に所定時間加熱されて熱硬化される。これにより、貫通電極３２、接続端子３４，９５及び電極パッド９３Ｐ等が熱硬化された絶縁層９６によって被覆される。このとき、絶縁層９６の材料は、その絶縁層９６の下層に形成される絶縁層３１の材料と同じであるため、絶縁層９６の材料と絶縁層３１の材料の物性（熱膨張率等）の違いにより生じる、絶縁層９６と絶縁層３１の界面の剥離等を抑制することができる。
その後、図１６に示すように、半導体チップ６ａの貫通電極８２上に、半導体チップ６ｂの接続端子９５をフリップチップ接合する。続いて、半導体チップ６ｂの貫通電極８２上に、半導体チップ４の接続端子５３をフリップチップ接合する。そして、配線基板２上に積層搭載された複数の半導体チップ３，６ａ，６ｂ，４を封止する封止樹脂７を形成する。以上の製造工程により、本実施形態の半導体パッケージ１Ａが製造される。
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（第３実施形態）
以下、第３実施形態を図１７及び図１８に従って説明する。この実施形態では、下側チップと上側チップとの接続形態が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。なお、先の図１〜図１６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図１７及び図１８は、本実施形態の半導体パッケージ１Ｂの製造過程における状態を示している。具体的には、図１７は、先の図１１に示した工程、つまり配線基板２にフリップチップ接合された下側チップ３Ａ上に上側チップ４Ａを積層する工程における半導体パッケージ１Ｂの状態を示している。
図１７（ａ）に示すように、本実施形態の下側チップ３Ａでは、貫通電極３２の上端面３２Ｂに接続端子３４Ａが形成されている。この接続端子３４Ａとしては、予備はんだ（プレソルダ）を用いることができる。予備はんだの材料としては、例えばＳｎ−３．５Ａｇ、Ｓｎ−２．５Ａｇ、Ｓｎ−３．０Ａｇ−０．５Ｃｕ、Ｓｎ−Ｃｕ等の鉛フリーはんだを用いることができる。この接続端子３４Ａ（予備はんだ）は、例えば超微細（例えば、直径１０μｍ以下）な球状のはんだ粉を貫通電極３２の上端面３２Ｂ上に付着させ、そのはんだ粉を溶融させることにより形成することができる。また、接続端子３４Ａは、貫通電極３２の上端面３２Ｂ上に、はんだペーストを塗布、又は、はんだボールを搭載した後、リフロー処理を行うことにより形成することもできる。
また、本実施形態の上側チップ４Ａでは、保護膜５１の開口部５１Ｘから露出された電極パッド５２Ｐ上に接続端子５５が形成されている。接続端子５５は、電極パッド５２Ｐを介して上記半導体集積回路（図示略）と電気的に接続されている。接続端子５５は、電極パッド５２Ｐの下面から下方に延びる柱状に形成された接続用バンプである。それぞれの接続端子５５は、下側チップ３Ａに形成された接続端子３４Ａの各々に対向するように設けられている。接続端子５５の高さは例えば２０〜４０μｍ程度であり、接続端子５５の直径は例えば１０〜４０μｍ程度である。また、接続端子５５のピッチは３０〜６０μｍ程度である。なお、接続端子５５の材料としては、例えば銅又は銅合金を用いることができる。
接続端子５５の下面には、はんだ層５６が形成されている。このはんだ層５６としては、例えば鉛フリーはんだ（Ｓｎ−２．５Ａｇ等）のはんだめっきを用いることができる。はんだ層５６の高さは、例えば５〜１０μｍ程度である。これら接続端子５５及びはんだ層５６は、例えば上記接続端子４５及び金属層４６と同様の方法により形成することができる（例えば、図５（ａ）〜図６（ａ）参照）。また、これら接続端子５５及びはんだ層５６は、Ｂ−ステージ状態の絶縁層５４Ａによって覆われている。
そして、図１７（ａ）に示す工程では、接続端子３４Ａの形成された下側チップ３Ａの上方に、上側チップ４Ａを配置する。具体的には、下側チップ３Ａの接続端子３４Ａ側の面と、上側チップ４Ａの電極パッド５２Ｐ側の面とを対向させて、下側チップ３Ａの接続端子３４Ａと上側チップ４Ａの接続端子５５とが対向するように位置決めされる。
次に、図１７（ｂ）に示す工程では、接続端子３４Ａの形成された貫通電極３２上に、上側チップ４Ａの接続端子５５をフリップチップ接合する。具体的には、上側チップ４Ａの絶縁層５４Ａの下面が下側チップ３Ａの絶縁層３１の上面に接着されるとともに、上側チップ４Ａの接続端子５５及びはんだ層５６が半硬化状態の絶縁層５４Ａを突き破って接続端子３４Ａと電気的に接続される。接続端子５５と接続端子３４Ａとの接続は、例えばはんだ層５６及び接続端子３４Ａを２３０℃〜２６０℃程度に加熱し、はんだを溶融・凝固させることにより行われる。このとき、はんだ層５６と接続端子３４Ａがはんだから構成されているため、はんだ層５６及び接続端子３４Ａが溶融し合金となり、一つのはんだバンプ３４Ｂが形成される。そして、はんだバンプ３４Ｂを介して貫通電極３２及び接続端子５５が電気的に接続される。すると、上側チップ４Ａの電極パッド５２Ｐが接続端子５５を介して貫通電極３２に電気的に接続される。ひいては、上側チップ４Ａの電極パッド５２Ｐが貫通電極３２等を介して配線基板２の電極パッド２０Ｐに電気的に接続される。なお、Ｂ−ステージ状態の絶縁層５４Ａは、上記積層時における加熱処理又は積層後に実施される加熱処理により、硬化温度以上に所定時間加熱されて熱硬化される。これにより、熱硬化後の絶縁層５４の下面と絶縁層３１の上面とが接着されるとともに、貫通電極３２、はんだバンプ３４Ｂ、接続端子５５及び電極パッド５２Ｐ等が熱硬化された絶縁層５４によって被覆される。
続いて、図１８に示す工程では、配線基板２上に積層搭載された複数の半導体チップ３Ａ，４Ａを封止する封止樹脂５を形成する。その後、配線基板２の外部接続用パッド２３Ｐに外部接続端子２４を形成する。以上の製造工程により、本実施形態の半導体パッケージ１Ｂが製造される。
以上説明した実施形態によれば、第１実施形態の（１）〜（６）の効果に加えて以下の効果を奏する。
（８）下側チップ３Ａの貫通電極３２の上端面３２Ｂに、予備はんだからなる接続端子３４Ａを形成するようにした。また、上側チップ４Ａの電極パッド５２Ｐ上に、柱状の接続端子５５とはんだ層５６とを形成するようにした。これにより、下側チップ３Ａと上側チップ４Ａとの間をはんだ同士で接合することができる。このため、例えば下側チップ３Ａ及び上側チップ４Ａの片側のみにはんだを形成した場合と比べて、濡れ性を向上させることができるとともに、接合はんだ量（はんだ体積）の増大によって接続強度を向上させることができる。したがって、下側チップ３Ａと上側チップ４Ａ間の接続信頼性を向上させることができる。
なお、超微細なはんだ粉を貫通電極３２の上端面３２Ｂ上に付着させ、そのはんだ粉を溶融させて接続端子３４Ａを形成することにより、その接続端子３４Ａを微細に形成することができる。これにより、多ピン且つ狭ピッチパッドにも対応することができる。
（他の実施形態）
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態における配線基板２上に積層される半導体チップの種類及び数は特に限定されない。例えば配線基板２上に積層される複数の半導体チップの全てを、メモリデバイス用の半導体チップとしてもよい。
・上記各実施形態では、上下の半導体チップを積層する際に、例えば上側チップ４の下面側に半硬化状態の絶縁層５４Ａを形成し、その上側チップ４を下側チップ３に積層した後に、絶縁層５４を熱硬化するようにした。そして、このように形成される絶縁層５４にアンダーフィル材と同様の役割を持たせるようにした。これに限らず、例えば上側チップ４を下側チップ３に積層した後に、それら下側チップ３と上側チップ４との間にアンダーフィル材を充填するようにしてもよい。
・上記各実施形態において、例えば貫通電極３２，８２の上面３２Ｂ，８２Ｂに形成される接続端子３４，８４の材料と、電極パッド５２Ｐ，９３Ｐ上に形成される接続端子５３，９５の材料とは適宜組み合わせを変更することができる。例えば接続端子３４，８４がＮｉ／Ａｕ層である場合には、接続端子５３，９５としてはＮｉ／Ａｕ／Ｓｎ層又はＮｉ／Ｐｄ／Ａｕ／Ｓｎ層を用いることが好ましい。また、接続端子３４，８４がＳｎ層である場合には、接続端子５３，９５としてはＮｉ／Ａｕ層又はＮｉ／Ｐｄ／Ａｕ層を用いることが好ましい。
また、接続端子３４，８４がＮｉ／Ａｕ層である場合には、接続端子５３，９５としては柱状の接続用バンプにはんだ層を形成したものを用いることが好ましい。この場合には、例えば図１９（ａ）に示されるように、下側チップ３の貫通電極３２の上端面３２Ｂ上にＮｉ／Ａｕ層である接続端子３４が形成され、上側チップ４Ａの電極パッド５２Ｐにその下面から下方に延びる柱状の接続端子５５とはんだ層５６が形成される。そして、図１９（ａ）に示す工程では、下側チップ３の接続端子３４と上側チップ４Ａの接続端子５５とが対向するように、下側チップ３の上方に上側チップ４Ａを配置する。続いて、図１９（ｂ）に示すように、接続端子３４の形成された貫通電極３２上に、上側チップ４Ａの接続端子５５をフリップチップ接合する。具体的には、上側チップ４Ａの絶縁層５４Ａの下面が下側チップ３の絶縁層３１の上面に接着されるとともに、上側チップ４Ａの接続端子５５及びはんだ層５６が半硬化状態の絶縁層５４Ａを突き破って接続端子３４と電気的に接続される。このとき、例えばはんだ層５６を２３０℃〜２６０℃程度に加熱し、はんだを溶融・凝固させることにより、接続端子５５と接続端子３４とをはんだ層５６を介して電気的に接続する。これにより、上側チップ４Ａの電極パッド５２Ｐが接続端子５５、はんだ層５６及び接続端子３４を介して貫通電極３２に電気的に接続される。
・上記各実施形態では、絶縁層３１、絶縁膜３３及び導電層３２Ａを薄化して貫通電極３２を形成する際に（図７（ｃ）参照）、絶縁層３１、絶縁膜３３及び導電層３２Ａをバイト研削するようにした。これに限らず、例えばＣＭＰ装置を用いて絶縁層３１、絶縁膜３３及び導電層３２Ａを薄化して貫通電極３２を形成するようにしてもよい。
１，１Ａ，１Ｂ 半導体パッケージ
２ 配線基板
３，３Ａ 半導体チップ（半導体装置、第１半導体装置）
４，４Ａ 半導体チップ（第２半導体装置）
６ａ，６ｂ 半導体チップ（半導体装置）
３０，８０ 半導体基板（第１半導体基板）
３０Ｘ，８０Ｘ 貫通孔
３１，８１ 絶縁層（第１絶縁層）
３１Ｘ，８１Ｘ 開口部
３２，８２ 貫通電極
３２Ａ 導電層
３３，８３ 絶縁膜
３４，８４ 接続端子（第１接続端子）
３４Ａ 接続端子（第１接続端子、予備はんだ）
３６ 金属膜（金属バリア層）
５０ 半導体基板（第２半導体基板）
５２Ｐ，９３Ｐ 電極パッド
５３，９５ 接続端子（第２接続端子）
５４，９６ 絶縁層（第３絶縁層）
５５ 接続端子（第２接続端子、バンプ）
５６ はんだ層（第２接続端子）
６０ 基板
６０Ｘ 溝部

Claims (9)

  1. 第１主面と第２主面との間を貫通する貫通孔を有する半導体基板と、
    前記半導体基板の第１主面を覆うように形成され、前記貫通孔と対向する位置に開口部が形成された第１絶縁層と、
    絶縁膜によって内壁面が覆われた前記貫通孔及び前記開口部内に形成された貫通電極と、
    前記第２主面上に積層された配線パターン及び第２絶縁層と、
    前記配線パターンに接続された電極パッドと、
    前記電極パッド上に形成された第２接続端子と、
    前記第２接続端子を覆うように形成された半硬化状態の第３絶縁層と、を有し、
    前記第２主面側の前記貫通電極の第２端面が前記配線パターンと接続され、
    前記第１絶縁層から露出される前記貫通電極の第１端面が前記第１絶縁層の前記半導体基板と接する面と反対側の面と面一であることを特徴とする半導体装置。
  2. 前記第２絶縁層上に形成されるとともに前記電極パッドを露出するように形成される保護膜を有し、
    前記保護膜上に前記第３絶縁層が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記絶縁膜は、前記半導体基板の第２主面、前記貫通孔の内壁面及び前記開口部の内壁面を覆うように一体に形成され、
    前記半導体基板の第２主面に形成された前記絶縁膜上に、前記配線パターン及び前記第２絶縁層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記絶縁膜は、前記貫通孔の内壁面全面に形成されるとともに、前記開口部の内壁面全面に形成され、
    前記貫通電極は、前記絶縁膜の内壁面全面を覆うように形成された金属バリア層を含む
    ことを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
  5. 前記貫通電極の前記第１端面上に形成された第１接続端子を有することを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
  6. 前記第１接続端子は、錫層、又は前記第１端面側から順にニッケル層、金層が形成された金属層であることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１接続端子は、鉛フリーはんだからなる予備はんだであることを特徴とする請求項５に記載の半導体装置。
  8. 半導体基板の第１主面と第２主面との間を貫通する貫通孔に形成される貫通電極を備え
    る半導体装置の製造方法であって、
    前記半導体基板の母材となる基板の第２主面側に溝部を形成する工程と、
    前記溝部の内壁面に絶縁膜を形成する工程と、
    前記絶縁膜で覆われた溝部内に導電層を形成する工程と、
    前記第２主面上に、前記導電層と接続する配線パターン及び第２絶縁層を積層する工程と、
    前記配線パターンと接続された電極パッド上に第２接続端子を形成する工程と、
    前記第２接続端子を覆うように半硬化状態の第３絶縁層を形成する工程と、
    前記基板を前記第１主面側から薄化して前記半導体基板を形成し、前記溝部を前記貫通孔とするとともに、前記半導体基板から前記絶縁膜で覆われた導電層の一部を露出させる工程と、
    前記露出された絶縁膜及び導電層を覆うように第１絶縁層を形成する工程と、
    前記導電層の前記第１主面側の第１端面と前記絶縁層の前記半導体基板と接する面とは反対側の面とが面一になるように、前記第１絶縁層、前記絶縁膜及び前記導電層を研削又は研磨して、前記導電層を前記貫通電極とする工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 前記研削は、バイト研削であることを特徴とする請求項８に記載の半導体装置の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI527170B (zh) * 2012-05-11 2016-03-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US9123780B2 (en) 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
US9312219B2 (en) * 2012-12-28 2016-04-12 Dyi-chung Hu Interposer and packaging substrate having the interposer
JP6232249B2 (ja) 2013-02-27 2017-11-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
KR101673649B1 (ko) * 2013-07-16 2016-11-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP6364762B2 (ja) * 2013-12-19 2018-08-01 富士通株式会社 電子デバイスの製造方法
US20150195912A1 (en) * 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps
JP6242231B2 (ja) 2014-02-12 2017-12-06 新光電気工業株式会社 半導体装置及びその製造方法
US9502321B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Thin film RDL for IC package
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
JP6478853B2 (ja) * 2015-07-14 2019-03-06 新光電気工業株式会社 電子部品装置及びその製造方法
JP6489965B2 (ja) 2015-07-14 2019-03-27 新光電気工業株式会社 電子部品装置及びその製造方法
JP6495130B2 (ja) * 2015-07-24 2019-04-03 新光電気工業株式会社 半導体装置及びその製造方法
US9673148B2 (en) * 2015-11-03 2017-06-06 Dyi-chung Hu System in package
JP6648544B2 (ja) * 2016-02-08 2020-02-14 三菱電機株式会社 半導体装置
JP6727111B2 (ja) * 2016-12-20 2020-07-22 新光電気工業株式会社 半導体装置及びその製造方法
US10403575B2 (en) * 2017-01-13 2019-09-03 Micron Technology, Inc. Interconnect structure with nitrided barrier
US11135488B2 (en) * 2018-07-24 2021-10-05 Eric E. Rice Multi-purpose golf tee
CN109411377B (zh) * 2018-11-07 2020-07-21 苏州晶方半导体科技股份有限公司 一种超薄来料封装方法及封装结构
CN110534442B (zh) * 2019-07-26 2023-03-14 通富微电子股份有限公司 封装结构的形成方法
CN110518002B (zh) * 2019-07-26 2023-04-07 通富微电子股份有限公司 封装结构的形成方法
US11715723B2 (en) 2021-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer on wafer bonding structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3931749B2 (ja) 1996-02-23 2007-06-20 松下電器産業株式会社 突起電極を有する半導体装置の製造方法
EP0791960A3 (en) 1996-02-23 1998-02-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
KR100866814B1 (ko) * 1998-12-16 2008-11-04 이비덴 가부시키가이샤 도전성접속핀 및 패키지기판
JP4246132B2 (ja) * 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
JP4016984B2 (ja) 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
JPWO2006080337A1 (ja) 2005-01-31 2008-06-19 日本電気株式会社 半導体装置およびその製造方法と、積層型半導体集積回路
JP2007035865A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージとその製造方法
JPWO2007069606A1 (ja) * 2005-12-14 2009-05-21 新光電気工業株式会社 チップ内蔵基板の製造方法
JP4967340B2 (ja) 2005-12-28 2012-07-04 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP5042591B2 (ja) * 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
JP2008305938A (ja) * 2007-06-07 2008-12-18 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
KR20120020553A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 반도체 칩 및 반도체 칩의 형성 방법

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