JP5304605B2 - Semiconductor light emitting device manufacturing method, lamp, electronic device, and mechanical device - Google Patents
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Abstract
Description
本発明は、半導体発光素子の製造方法およびランプ、電子機器、機械装置に関し、特に、大電流が印加される場合に好適に用いられ、大電流が印加されることにより高い発光出力が得られる半導体発光素子の製造方法およびこの製造方法を用いて製造された半導体発光素子を備えるランプ、電子機器、機械装置に関する。 The present invention relates to a method for manufacturing a semiconductor light-emitting element, a lamp, an electronic device, and a mechanical device. In particular, the semiconductor is suitably used when a large current is applied, and a semiconductor capable of obtaining a high light emission output when the large current is applied. The present invention relates to a method for manufacturing a light-emitting element, and a lamp, an electronic apparatus, and a mechanical device including a semiconductor light-emitting element manufactured using the manufacturing method.
従来から、発光ダイオードなどに用いられる半導体発光素子として、基板上に、n型半導体層と発光層とp型半導体層とを順次積層してなるものがある。このような半導体発光素子を製造する方法として、サファイア単結晶などからなる基板上に、有機金属化学気相成長法(MOCVD(Metal Organic Chemical Vapor Deposition )法)によってn型半導体層と発光層とp型半導体層とを連続して順次積層する方法がある。 2. Description of the Related Art Conventionally, as a semiconductor light emitting element used for a light emitting diode or the like, there is one in which an n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer are sequentially stacked on a substrate. As a method for manufacturing such a semiconductor light emitting device, an n-type semiconductor layer, a light emitting layer, and a p layer are formed on a substrate made of a sapphire single crystal by a metal organic chemical vapor deposition (MOCVD) method. There is a method of successively and successively stacking a type semiconductor layer.
しかしながら、基板上に、n型半導体層と発光層とp型半導体層とを連続して順次積層する場合、これらの層が同一の成長室内で形成されるので、n型半導体層を形成する際に用いたドーパントがp型半導体層の形成に支障を来たして、抵抗率の十分に低いp型半導体層が得られない場合があった。 However, when an n-type semiconductor layer, a light-emitting layer, and a p-type semiconductor layer are sequentially and sequentially stacked on a substrate, these layers are formed in the same growth chamber. In some cases, the dopant used in the step hinders the formation of the p-type semiconductor layer, and a p-type semiconductor layer having a sufficiently low resistivity cannot be obtained.
このような問題を解決する技術として、例えば、特許文献1には、所定の基板上に、少なくとも第一導電形の半導体層と第二導電形の半導体層とを順次成膜して化合物半導体装置を製造するに際し、前記それぞれの導電形の半導体層を、導電形に対応した異なる複数の独立した成長室で成膜するようにして成る化合物半導体装置の製造方法が提案されている。
As a technique for solving such a problem, for example,
また、最近、半導体発光素子の発光出力を向上させるために、半導体発光素子に大電流が印加される場合が多くなってきている。 Recently, in order to improve the light emission output of the semiconductor light emitting device, a large current is often applied to the semiconductor light emitting device.
しかしながら、n型半導体層を形成する成長室とp型半導体層を形成する成長室とを別々にすると、得られた半導体素子の出力が不十分となる場合があった。
たとえば、サファイア単結晶などからなる基板上にバッファ層を介して、GaN下地層およびn型GaNコンタクト層(第一n型半導体層、総称してテンプレートウェーハ膜)上に第二の成長室でn型GaNコンタクト層(第一n型半導体層の再成長層、または単に再成長層)を形成すると、再成長層表面の平坦性が悪化する場合が多かった。
However, if the growth chamber for forming the n-type semiconductor layer and the growth chamber for forming the p-type semiconductor layer are separately provided, the output of the obtained semiconductor element may be insufficient.
For example, n is formed in a second growth chamber on a GaN underlayer and an n-type GaN contact layer (first n-type semiconductor layer, generically a template wafer film) via a buffer layer on a substrate made of sapphire single crystal or the like. When the type GaN contact layer (the regrowth layer of the first n-type semiconductor layer or simply the regrowth layer) is formed, the flatness of the regrowth layer surface often deteriorates.
このとき、再成長層を形成する際に成膜温度を1000℃以上の高温にするとピットが出ないため、結晶性の高い再成長層を得ることができる。しかし、そのように高温にすることで再成長層の昇華が起きやすくなり、再成長層表面の平坦性が悪化してしまう。
また、そのようにして再成長層表面の平坦性が悪くなると、その後の工程において、第二の成長室で再成長層表面上に発光層(MQW層)やP型半導体層を成長させてLEDチップを形成すると、規格内のLEDチップ収得率が悪化するという問題があった。
At this time, if the film formation temperature is set to a high temperature of 1000 ° C. or higher when forming the regrowth layer, pits do not appear, so that a regrowth layer with high crystallinity can be obtained. However, such a high temperature makes it easier for the regrowth layer to sublimate, and the flatness of the regrowth layer surface deteriorates.
In addition, when the flatness of the regrowth layer surface deteriorates in such a manner, in a subsequent process, a light emitting layer (MQW layer) or a P-type semiconductor layer is grown on the regrowth layer surface in the second growth chamber. When the chip is formed, there is a problem that the yield rate of the LED chip within the standard is deteriorated.
本発明は上記課題に鑑みてなされたものであり、再成長層表面(第一n型半導体層の再成長層)に起因する発光層およびp型半導体層の不良が生じにくく、かつ、高い出力の得られる半導体素子の製造方法を提供することを課題とする。 The present invention has been made in view of the above problems, and it is difficult for the light emitting layer and the p-type semiconductor layer to be defective due to the surface of the regrowth layer (the regrowth layer of the first n-type semiconductor layer), and high output. It is an object of the present invention to provide a method for manufacturing a semiconductor device obtained.
上記の目的を達成するために、本発明は以下の手段を提供する。
〔1〕 第一有機金属化学気相成長装置において、基板上に第一n型半導体層を積層する第一工程と、第二有機金属化学気相成長装置において、前記第一n型半導体層上に前記第一n型半導体層の再成長層と第二n型半導体層と発光層とp型半導体層とを順次積層する第二工程とを具備し、前記第二工程において、前記再成長層を形成する際にMgをドーピングすることを特徴とする半導体発光素子の製造方法。
〔2〕 前記再成長層の原料ガスとともに、前記Mgを含有するドーパントガスを供給して、前記再成長層を形成することを特徴とする〔1〕に記載の半導体発光素子の製造方法。
〔3〕 前記ドーパントガスを前記再成長層の形成開始と同時に供給開始し、前記再成長層の形成途中で供給停止することを特徴とする〔2〕に記載の半導体発光素子の製造方法。
〔4〕 前記ドーパントガスを供給する時間が、前記再成長層を形成する時間全体のうち1/10〜2/3であることを特徴とする〔3〕に記載の半導体発光素子の製造方法。
〔5〕 前記再成長層を形成する際の前記基板温度を1000℃〜1100℃とすることを特徴とする〔1〕に記載の半導体発光素子の製造方法。
〔6〕 前記再成長層のうち前記基板寄りの部分に前記Mgを1×1017〜1×1019/cm3の濃度で含有させることを特徴とする〔1〕に記載の半導体発光素子の製造方法。
〔7〕 前記再成長層の膜厚を0.1μm〜1μmとすることを特徴とする〔1〕に記載の半導体発光素子の製造方法。
〔8〕 基板上に第一n型半導体層と前記第一n型半導体層の再成長層と第二n型半導体層と発光層とp型半導体層とが積層された半導体発光素子であって、前記再成長層の少なくとも前記基板寄りの部分にMgが含まれ、前記Mgを含有する部分の厚さが前記再成長層の厚さの1/10〜2/3であることを特徴とする半導体発光素子。
〔9〕〔1〕〜〔7〕のいずれかに記載の半導体発光素子の製造方法を用いて製造された半導体発光素子を備えることを特徴とするランプ。
〔10〕 〔9〕に記載のランプが組み込まれていることを特徴とする電子機器。
〔11〕 〔10〕に記載の電子機器が組み込まれていることを特徴とする機械装置。
In order to achieve the above object, the present invention provides the following means.
[1] In a first organometallic chemical vapor deposition apparatus, a first step of laminating a first n-type semiconductor layer on a substrate; and in a second organometallic chemical vapor deposition apparatus, on the first n-type semiconductor layer A second step of sequentially laminating a regrowth layer of the first n-type semiconductor layer, a second n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer, and in the second step, the regrowth layer A method of manufacturing a semiconductor light emitting device, wherein Mg is doped when forming the semiconductor.
[2] The method for manufacturing a semiconductor light-emitting element according to [1], wherein the regrowth layer is formed by supplying a dopant gas containing Mg together with the source gas of the regrowth layer.
[3] The method for manufacturing a semiconductor light-emitting element according to [2], wherein supply of the dopant gas is started simultaneously with the start of formation of the regrowth layer, and supply is stopped during the formation of the regrowth layer.
[4] The method for manufacturing a semiconductor light-emitting element according to [ 3 ] , wherein the time for supplying the dopant gas is 1/10 to 2/3 of the entire time for forming the regrowth layer.
[5] The method for manufacturing a semiconductor light-emitting element according to [1], wherein the substrate temperature when forming the regrowth layer is 1000 ° C. to 1100 ° C.
[6] The semiconductor light-emitting element according to [1], wherein the Mg is contained in a portion near the substrate in the regrown layer at a concentration of 1 × 10 17 to 1 × 10 19 / cm 3 . Production method.
[7] The method for manufacturing a semiconductor light-emitting element according to [1], wherein a thickness of the regrowth layer is 0.1 μm to 1 μm.
[8] A semiconductor light emitting device in which a first n-type semiconductor layer, a regrowth layer of the first n-type semiconductor layer, a second n-type semiconductor layer, a light-emitting layer, and a p-type semiconductor layer are stacked on a substrate. the Mg is included in at least the substrate side of the portion of the regrown layer, the thickness of the portion containing the Mg and the said 1 / 10-2 / 3 der Rukoto thickness of the regrown layer A semiconductor light emitting device.
[9] A lamp comprising a semiconductor light-emitting device manufactured using the method for manufacturing a semiconductor light-emitting device according to any one of [1] to [7].
[10] An electronic device in which the lamp according to [ 9 ] is incorporated.
[11] A mechanical apparatus in which the electronic device according to [10 ] is incorporated.
本発明の半導体素子の製造方法によれば、第二の成長室(第二有機金属化学気相成長装置)内で再成長層を形成する工程において、再成長層の原料ガスとともにMgを含有するドーパントガスを供給することにより、再成長層の少なくとも基板寄りの部分にMgをドーピングさせることができる。このことにより、再成長層表面の平坦性を改善することができる。そのため、その後の工程において結晶性の良好な発光層(MQW層)やP型半導体層を成長させることができる。この結果、規格内のLEDチップ収得率を改善することができ、収率面で大幅な生産性向上を図ることが可能となる。 According to the method for manufacturing a semiconductor device of the present invention, in the step of forming the regrowth layer in the second growth chamber (second organometallic chemical vapor deposition apparatus), Mg is contained together with the source gas of the regrowth layer. By supplying the dopant gas, Mg can be doped into at least a portion of the regrowth layer close to the substrate. Thereby, the flatness of the regrowth layer surface can be improved. Therefore, a light-emitting layer (MQW layer) or a P-type semiconductor layer with good crystallinity can be grown in subsequent steps. As a result, it is possible to improve the yield rate of the LED chip within the standard, and it is possible to significantly improve productivity in terms of yield.
以下、本発明の半導体発光素子1について、図1を用いて詳細に説明する。なお、以下の説明において参照する図面は、本発明を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体発光素子やランプ等の寸法関係とは異なっている。
Hereinafter, the semiconductor
図1は、本発明の半導体発光素子1の一例を示した断面模式図である。
図1に示す本実施形態の半導体発光素子1は、基板11と、基板11上に積層された積層半導体層20と、積層半導体層20の上面に積層された透光性電極15と、透光性電極15上に積層されたp型ボンディングパッド電極16と、積層半導体層20の露出面20a上に積層されたn型電極17と、から概略構成されている。
FIG. 1 is a schematic cross-sectional view showing an example of a semiconductor
A semiconductor
積層半導体層20は、基板11側から、n型半導体層12、発光層13、p型半導体層14がこの順に積層されて構成されている。図1に示すように、n型半導体層12、発光層13、p型半導体層14は、その一部がエッチング等の手段によって除去されており、除去された部分からn型半導体層12の一部が露出されている。そして、n型半導体層12の露出面20aには、n型電極17が積層されている。
また、p型半導体層14の上面には、透光性電極15およびp型ボンディングパッド電極16が積層されている。これら、透光性電極15およびp型ボンディングパッド電極16によって、p型電極18が構成されている。
The
A
n型半導体層12、発光層13およびp型半導体層14を構成する半導体としては、III族窒化物半導体を用いることが好ましく、窒化ガリウム系化合物半導体を用いることがより好ましい。本発明におけるn型半導体層12、発光層13およびp型半導体層14を構成する窒化ガリウム系化合物半導体としては、一般式AlxInyGa1−x−yN(0≦x<1,0≦y<1,0≦x+y<1)で表わされる各種組成の半導体を何ら制限なく用いることができる。
As a semiconductor constituting the n-
本実施形態の半導体発光素子1は、p型電極18とn型電極17との間に電流を通じることで、積層半導体層20を構成する発光層13から発光を発せられるようになっており、発光層13からの光を、p型ボンディングパッド電極16の形成された側から取り出すフェイスアップマウント型の発光素子である。なお、本発明の半導体発光素子は、フリップチップ型の発光素子であってもよい。
以下、それぞれの構成について詳細に説明する。
The semiconductor
Hereinafter, each configuration will be described in detail.
<基板11>
基板11としては、例えば、サファイア、SiC、シリコン、酸化亜鉛、酸化マグネシウム、酸化マンガン、酸化ジルコニウム、酸化マンガン亜鉛鉄、酸化マグネシウムアルミニウム、ホウ化ジルコニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン、ハフニウム、タングステン、モリブデン等からなる基板を用いることができる。上記基板の中でも、特に、c面を主面とするサファイア基板を用いることが好ましい。
<
Examples of the
なお、上記基板のうち、高温でアンモニアに接触することで化学的な変性を引き起こすことが知られている酸化物基板や金属基板等を用い、アンモニアを使用せずに後述するバッファ層21を成膜するとともに、アンモニアを使用する方法で後述する下地層22を成膜した場合には、バッファ層21がコート層として作用するため、基板11の化学的な変質を防ぐ点で効果的である。
Of the above substrates, an oxide substrate or a metal substrate that is known to cause chemical modification by contact with ammonia at a high temperature is used, and a
(バッファ層21)
バッファ層21は、設けられていなくてもよいが、基板11と下地層22との格子定数の違いを緩和して、基板11の(0001)C面上にC軸配向した単結晶層の形成を容易にするために、設けられていることが好ましい。バッファ層21の上に単結晶の下地層22を積層すると、より一層結晶性の良い下地層22が積層できる。
(Buffer layer 21)
The
バッファ層21は、多結晶のAlxGa1−xN(0≦x≦1)からなるものが好ましく、単結晶のAlxGa1−xN(0≦x≦1)からなるものがより好ましい。
バッファ層21は、例えば、多結晶のAlxGa1−xN(0≦x≦1)からなる厚さ0.01〜0.5μmのものとすることができる。バッファ層21の厚みが0.01μm未満であると、バッファ層21により基板11と下地層22との格子定数の違い緩和する効果が十分に得られない場合がある。また、バッファ層21の厚みが0.5μmを超えると、バッファ層21としての機能には変化が無いのにも関わらず、バッファ層21の成膜処理時間が長くなり、生産性が低下する問題がある。
The
The
バッファ層21は、多結晶構造又は単結晶構造を有するものとすることができる。このような多結晶構造又は単結晶構造を有するバッファ層21を基板11上にMOCVD法またはスパッタ法にて成膜した場合、バッファ層21のバッファ機能が有効に作用するため、その上に成膜されたIII族窒化物半導体は良好な配向性及び結晶性を有する結晶膜となる。
The
(下地層22)
下地層22としては、AlxGayInzN(0≦x≦1、0≦y≦1、0≦z≦1、x+y+z=1)が挙げられるが、AlxGa1−xN(0≦x<1)を用いると結晶性の良い下地層22を形成できるため好ましい。
下地層22の膜厚は0.1μm以上であることが好ましく、より好ましくは0.5μm以上であり、1μm以上が最も好ましい。この膜厚以上にした方が結晶性の良好なAlxGa1−xN層が得られやすい。また、下地層22の膜厚は10μm以下が好ましい。
下地層22の結晶性を良くするために、下地層22には不純物をドーピングしない方が望ましい。しかし、p型あるいはn型の導電性が必要な場合には、下地層22にアクセプター不純物あるいはドナー不純物を添加することができる。
(Underlayer 22)
Examples of the
The film thickness of the
In order to improve the crystallinity of the
<積層半導体層20>
(n型半導体層12)
n型半導体層12はさらに、nコンタクト層12a(第一n型半導体層12cおよび再成長層12d)と、nクラッド層12b(第二n型半導体層)とから構成されている。
<
(N-type semiconductor layer 12)
The n-
(nコンタクト層12a)
nコンタクト層12aは、n型電極17を設けるための層であり、後述する第一工程において形成された第一n型半導体層12c(第一工程成長層とも言う)と、後述する第二工程において形成された再成長層12dとからなる。第一工程成長層12cと再成長層12dとは、好ましくは同一の材料からなるものがよく、第一工程成長層12cの厚みが、再成長層12dの厚みよりも厚くなっている。
また、本実施形態においては、図1に示すように、第一工程成長層12cにn型電極17を設けるための露出面20aが形成されている。なお、n型電極17を設けるための露出面20aは、再成長層12dに形成されていてもよい。
(
The n-
Further, in the present embodiment, as shown in FIG. 1, an exposed
nコンタクト層12aは、AlxGa1−xN層(0≦x<1、好ましくは0≦x≦0.5、さらに好ましくは0≦x≦0.1)から構成されることが好ましく、n型不純物(ドーパント)がドープされている。nコンタクト層12aにn型不純物が1×1017〜1×1020/cm3、好ましくは1×1018〜1×1019/cm3の濃度で含有されている場合、n型電極17との良好なオーミック接触の維持の点で好ましい。nコンタクト層12aに用いられるn型不純物としては、特に限定されないが、例えば、Si、Ge、Sn等が挙げられ、SiおよびGeが好ましく、Siが最も好ましい。
The n-
nコンタクト層12aを構成する第一工程成長層12cの膜厚は、0.5〜5μmであることが好ましく、2μm〜4μmの範囲であることがより好ましい。第一工程成長層12cの膜厚が上記範囲内であると、半導体の結晶性が良好に維持される。
The film thickness of the first
本実施形態の再成長層12dにはMgが含まれている。Mgは再成長層12d全体に含まれていても良いが、再成長層12dのうち基板11寄りの部分にのみMgが含まれていることが望ましい。再成長層12dの基板11寄りの部分にMgが含まれていることにより、当該成長面の平坦性が改善され、再成長層12dの発光層13側の面は、従来の製造方法と比較して平坦に形成される。
Mg is contained in the
また、Mg含有部分の厚さは再成長層12dの厚さの1/10〜2/3であることが望ましい。Mg含有部分の厚さが再成長層12dの厚さの1/10未満であると、Mg含有部分による効果が十分に得られないため、再成長層12d表面が十分に平坦化されない。また、Mg含有部分の厚さが再成長層12dの厚さの2/3を超えると、電流を流した際の駆動電圧Vfが高くなるため、半導体素子1の発光出力が低くなってしまう。
The thickness of the Mg-containing portion is preferably 1/10 to 2/3 of the thickness of the regrown
また、再成長層12dのMg含有部分に含まれるMgの濃度は、1×1017〜1×1019/cm3であることが望ましい。Mgの濃度が1×1017未満であると、Mg含有部分による効果が十分に得られないため、再成長層12d表面が十分に平坦化されない。また、Mgの濃度が1×1019を超えると電流を流した際の駆動電圧Vfが高くなり、かつ、再成長層12dがp型化することにより、半導体素子1の発光出力が低くなる。
The concentration of Mg contained in the Mg-containing portion of the
また、再成長層12dの膜厚は、0.2μm〜1μmであることが好ましい。再成長層12dの膜厚が0.2μm未満であると、Mg含有部分による平坦化の効果が十分に得られないため、再成長層12dの発光層13側表面が十分に平坦化されない。
それに対し再成長層12dの膜厚が0.2μm以上であると、Mg含有部分による平坦化の効果が十分に現れるため、再成長層12dの発光層13側表面は平坦化される。
また、再成長層12dの膜厚が1μmを超えると、p型半導体層14を形成する際に用いられる第二有機金属化学気相成長装置の成長室内に、n型半導体層12を形成した後に残されるドーパントや堆積物の量が多くなり、n型半導体層12を形成する際に用いたドーパントや堆積物に起因するp型半導体層14の不良が生じやすくなる。さらに再成長層12dの成膜処理時間が長くなり、生産性が低下する問題がある。
The film thickness of the
On the other hand, when the film thickness of the
If the thickness of the regrown
nクラッド層12bは、nコンタクト層12aと発光層13との間に設けられている。nクラッド層12bは、発光層13へのキャリアの注入とキャリアの閉じ込めを行なう層であり、再成長層12dと発光層13との結晶格子の不整合を緩和する発光層13のバッファ層としても機能するものである。nクラッド層12bはAlGaN、GaN、GaInNなどで形成することが可能である。なお、明細書中各元素の組成比を省略してAlGaN、GaN、GaInNと記述する場合がある。nクラッド層12bをGaInNで形成する場合には、発光層13のGaInNのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
The n clad
nクラッド層12bが単層からなるものである場合、nクラッド層12bの膜厚は、5〜500nmであることが好ましく、より好ましくは5〜100nmである。また、nクラッド層12bのn型ドープ濃度は1×1017〜1×1020/cm3であることが好ましく、より好ましくは1×1018〜1×1019/cm3である。ドープ濃度がこの範囲である場合、良好な結晶性の維持および発光素子の動作電圧低減の点で好ましい。
When the n clad
本実施形態においては、nクラッド層12bは、単層であってもよいが、組成の異なる2つの薄膜層を繰り返し成長させて10ペア数(20層)〜40ペア数(80層)からなる超格子構造であることが好ましい。nクラッド層12bが超格子構造からなるものである場合、薄膜層の積層数が20層以上であると、再成長層12dと発光層13との結晶格子の不整合をより効果的に緩和することができ、半導体発光素子1の出力を向上させる効果がより顕著となる。しかし、薄膜層の積層数が80層を超えると、超格子構造が乱れやすくなる場合もあり、発光層13に悪影響を来たす恐れが生じる。さらに、nクラッド層12bの成膜処理時間が長くなり、生産性が低下する問題がある。
In this embodiment, the n-clad
また、nクラッド層12bを構成する超格子構造は、III族窒化物半導体からなるn側第一層と、該n側第一層と組成が異なるIII族窒化物半導体からなるn側第二層とが積層されたものであることが好ましく、n側第一層とn側第二層とが交互に繰返し積層された構造を含むものであることがより好ましい。
The superlattice structure constituting the n-clad
nクラッド層12bの超格子構造を構成するn側第一層およびn側第二層は、GaInN/GaNの交互構造、AlGaN/GaNの交互構造、GaInN/AlGaNの交互構造、組成の異なるGaInN/GaInNの交互構造(本発明における“組成の異なる”との説明は、各元素組成比が異なることを指す)、組成の異なるAlGaN/AlGaNの交互構造とすることができ、GaInN/GaNの交互構造又は組成の異なるGaInN/GaInNの交互構造であることが好ましい。
The n-side first layer and the n-side second layer constituting the superlattice structure of the n-clad
n側第一層およびn側第二層の厚みは、それぞれ100オングストローム以下であることが好ましく、60オングストローム以下であることがより好ましく、40オングストローム以下であることがさらに好ましく、それぞれ10オングストローム〜40オングストロームの範囲であることが最も好ましい。超格子層を形成するn側第一層および/またはn側第二層の膜厚が100オングストローム超であると、結晶欠陥が入りやすくなるため好ましくない。 The thicknesses of the n-side first layer and the n-side second layer are each preferably 100 angstroms or less, more preferably 60 angstroms or less, even more preferably 40 angstroms or less, and each 10 angstroms to 40 angstroms. Most preferably, it is in the angstrom range. If the film thickness of the n-side first layer and / or the n-side second layer forming the superlattice layer is more than 100 angstroms, crystal defects are likely to occur, which is not preferable.
上記n側第一層およびn側第二層は、それぞれドープした構造であってもよく、また、ドープ構造/未ドープ構造の組み合わせであってもよい。ドープされる不純物としては、上記材料組成に対して従来公知のものを、何ら制限無く適用できる。例えば、nクラッド層12bとして、GaInN/GaNの交互構造又は組成の異なるGaInN/GaInNの交互構造を有する超格子構造を用いた場合には、不純物としてSiが好適である。また、超格子構造を構成するn側第一層およびn側第二層は、GaInNやAlGaN、GaNで代表される組成が同じであって、ドープ構造/未ドープ構造を組み合わせたものであってもよい。
Each of the n-side first layer and the n-side second layer may have a doped structure, or a combination of a doped structure / undoped structure. As the impurity to be doped, conventionally known impurities can be applied to the material composition without any limitation. For example, in the case where a superlattice structure having an alternate structure of GaInN / GaN or an alternate structure of GaInN / GaInN having a different composition is used as the n-clad
<発光層13>
発光層13は、障壁層13aと井戸層13bとが交互に複数積層された多重量子井戸構造からなる。多重量子井戸構造における積層数は3層から10層であることが好ましく、4層から7層であることがさらに好ましい。
<
The
(井戸層13b)
井戸層13bの厚みは、15オングストローム以上50オングストローム以下の範囲であることが好ましい。井戸層13bの厚みが上記範囲内であることにより、より高い発光出力を得ることができる。
また、井戸層13bは、Inを含む窒化ガリウム系化合物半導体であることが好ましい。Inを含む窒化ガリウム系化合物半導体は、青色の波長領域の強い光を発光するものであるため、好ましい。また、井戸層13bには、不純物をドープすることができる。ドーパントとしては、発光強度を増進するものであるSi、Geを用いることが好ましい。ドープ量は1×1017cm−3〜1×1018cm−3程度が好適である。ドープ量が上記範囲である場合、より発光強度の強いものとなる。
(Well
The thickness of the
The
(障壁層13a)
障壁層13aの膜厚は、20オングストローム以上100オングストローム未満の範囲であることが好ましい。障壁層13aの膜厚が薄すぎると、障壁層13a上面の平坦化を阻害し、発光効率の低下やエージング特性の低下を引き起こす。また、障壁層13aの膜厚が厚すぎると、駆動電圧の上昇や発光の低下を引き起こす。このため、障壁層13aの膜厚は70オングストローム以下であることがより好ましい。
また、障壁層13aは、GaNやAlGaNのほか、井戸層を構成するInGaNよりもIn比率の小さいInGaNで形成することができる。中でも、GaNが好適である。
(
The thickness of the
In addition to GaN and AlGaN, the
<p型半導体層14>
p型半導体層14は、通常、pクラッド層14aおよびpコンタクト層14bから構成される。また、pコンタクト層14bがpクラッド層14aを兼ねることも可能である。
<P-
The p-
(pクラッド層14a)
pクラッド層14aは、発光層13へのキャリアの閉じ込めとキャリアの注入を行なう層である。pクラッド層14aとしては、発光層13のバンドギャップエネルギーより大きくなる組成であり、発光層13へのキャリアの閉じ込めができるものであれば特に限定されないが、AlxGa1−xN(0<x≦0.4)からなるものであることが好ましい。pクラッド層14aが、このようなAlGaNからなるものである場合、発光層13へのキャリアの閉じ込めの点で好ましい。
(P-clad
The p-
pクラッド層14aの膜厚は、特に限定されないが、好ましくは1〜400nmであり、より好ましくは5〜100nmである。pクラッド層14aのp型ドープ濃度は、1×1018〜1×1021/cm3であることが好ましく、より好ましくは1×1019〜1×1020/cm3である。p型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なp型結晶が得られる。また、pクラッド層14aは、薄膜を複数回積層してなる超格子構造であってもよい。
The thickness of the p-
pクラッド層14aが超格子構造を含むものである場合には、III族窒化物半導体からなるp側第一層と、該p側第一層と組成が異なるIII族窒化物半導体からなるp側第二層とが積層されたものとすることができる。pクラッド層14aが超格子構造を含むものである場合、p側第一層とp側第二層とが交互に繰返し積層された構造を含んだものであっても良い。
When the p-
pクラッド層14aの超格子構造を構成するp側第一層およびp側第二層は、それぞれ異なる組成、例えば、AlGaN、GaInN又はGaNのうちの何れの組成であっても良く、GaInN/GaNの交互構造、AlGaN/GaNの交互構造、又はGaInN/AlGaNの交互構造であっても良い。本発明においては、p側第一層およびp側第二層は、AlGaN/AlGaN又はAlGaN/GaNの交互構造であることが好ましい。
The p-side first layer and the p-side second layer constituting the superlattice structure of the p-
p側第一層およびp側第二層の厚みは、それぞれ100オングストローム以下であることが好ましく、60オングストローム以下であることがより好ましく、40オングストローム以下であることがさらに好ましく、それぞれ10オングストローム〜40オングストロームの範囲であることが最も好ましい。超格子層を形成するp側第一層とp側第二層の膜厚が100オングストローム超であると、結晶欠陥が入りやすくなるため好ましくない。 The thicknesses of the p-side first layer and the p-side second layer are each preferably 100 angstroms or less, more preferably 60 angstroms or less, even more preferably 40 angstroms or less, and each 10 angstroms to 40 angstroms. Most preferably, it is in the angstrom range. If the thickness of the p-side first layer and the p-side second layer forming the superlattice layer is more than 100 angstroms, crystal defects are likely to occur, which is not preferable.
p側第一層およびp側第二層は、それぞれドープした構造であっても良く、また、ドープ構造/未ドープ構造の組み合わせであっても良い。ドープされる不純物としては、上記材料組成に対して従来公知のものを、何ら制限無く適用できる。例えば、pクラッド層として、AlGaN/GaNの交互構造又は組成の異なるAlGaN/AlGaNの交互構造を有する超格子構造を用いた場合には、不純物としてMgが好適である。また、超格子構造を構成するp側第一層およびp側第二は、GaInNやAlGaN、GaNで代表される組成が同じであって、ドープ構造/未ドープ構造を組み合わせたものであってもよい。 Each of the p-side first layer and the p-side second layer may have a doped structure, or a combination of a doped structure and an undoped structure. As the impurity to be doped, conventionally known impurities can be applied to the material composition without any limitation. For example, when a superlattice structure having an AlGaN / GaN alternating structure or an AlGaN / AlGaN alternating structure having a different composition is used as the p-cladding layer, Mg is suitable as the impurity. Further, the p-side first layer and the p-side second constituting the superlattice structure have the same composition represented by GaInN, AlGaN, and GaN, and may be a combination of a doped structure / undoped structure. Good.
(pコンタクト層14b)
pコンタクト層14bは、正極を設けるための層である。pコンタクト層14bは、AlxGa1−xN(0≦x≦0.4)からなるものであることが、良好な結晶性の維持およびpオーミック電極との良好なオーミック接触の点で好ましい。また、pコンタクト層14bがp型不純物(ドーパント)を1×1018〜1×1021/cm3を5×1019〜5×1020/cm3の濃度で含有しているものである場合、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましい。p型不純物としては、特に限定されないが、例えばMgを用いることが好ましい。pコンタクト層14bの膜厚は、特に限定されないが、10〜500nmであることが好ましく、より好ましくは50〜200nmである。pコンタクト層14bの膜厚がこの範囲であると、発光出力の点で好ましい。
(
The
<n型電極17>
n型電極17は、ボンディングパットを兼ねており、積層半導体層20のn型半導体層12に接するように形成されている。このため、n型電極17を形成する際には、少なくともp半導体層14および発光層13の一部を除去してn型半導体層12を露出させ、n型半導体層12の露出面20a上にボンディングパッドを兼ねるn型電極17を形成する。n型電極17としては、各種組成や構造が周知であり、これら周知の組成や構造を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で設けることができる。
<N-
The n-
(透光性電極15)
透光性電極15は、p型半導体層14の上に積層されるものであり、p型半導体層14との接触抵抗が小さいものであることが好ましい。また、透光性電極15は、発光層13からの光を効率良く半導体発光素子1の外部に取り出すために、光透過性に優れたものであることが好ましい。また、透光性電極15は、p型半導体層14の全面に渡って均一に電流を拡散させるために、優れた導電性を有していることが好ましい。
(Translucent electrode 15)
The
透光性電極15の構成材料としては、In、Zn、Al、Ga、Ti、Bi、Mg、W、Ceのいずれか一種を含む導電性の酸化物、硫化亜鉛または硫化クロムのうちいずれか一種からなる群より選ばれる透光性の導電性材料が挙げられる。導電性の酸化物としては、ITO(酸化インジウム錫(In2O3−SnO2))、IZO(酸化インジウム亜鉛(In2O3−ZnO))、AZO(酸化アルミニウム亜鉛(ZnO−Al2O3))、GZO(酸化ガリウム亜鉛(ZnO−Ga2O3))、フッ素ドープ酸化錫、酸化チタン等があげられる。
As a constituent material of the
また、透光性電極15の構造は、従来公知の構造を含めて如何なる構造であってもよい。透光性電極15は、p型半導体層14のほぼ全面を覆うように形成してもよく、また、隙間を開けて格子状や樹形状に形成してもよい。
Moreover, the structure of the
(p型ボンディングパッド電極16)
p型ボンディングパッド電極16はボンディングパットを兼ねており、透光性電極15の上に積層されている。p型ボンディングパッド電極16としては、各種組成や構造が周知であり、これら周知の組成や構造を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で設けることができる。
p型ボンディングパッド電極16は、透光性電極15上であれば、どこへでも形成することができる。例えばn型電極17から最も遠い位置に形成してもよいし、半導体発光素子1の中心などに形成してもよい。しかし、あまりにもn型電極17に近接した位置に形成すると、ボンディングした際にワイヤ間、ボール間のショートを生じてしまうため好ましくない。
(P-type bonding pad electrode 16)
The p-type
The p-type
また、p型ボンディングパッド電極16の電極面積としては、できるだけ大きいほうがボンディング作業はしやすいが、発光の取り出しの妨げになる。例えば、チップ面の面積の半分を超える広い面積を覆った場合、発光の取り出しの妨げとなり、出力が著しく低下する。逆に、p型ボンディングパッド電極16の電極面積が小さすぎると、ボンディング作業がしにくくなり、製品の収率を低下させる。具体的には、ボンディングボールの直径よりもわずかに大きい程度が好ましく、直径100μmの円形程度であることが一般的である。
Also, the electrode area of the p-type
(保護膜層)
図示しない保護膜層は、必要に応じて透光性電極15の上面および側面と、n型半導体層12の露出面20a、発光層13およびp型半導体層14の側面、n型電極17およびp型ボンディングパッド電極16の側面や周辺部を覆うよう形成される。保護膜層を形成することにより、半導体発光素子1の内部への水分等の浸入を防止でき、半導体発光素子1の劣化を抑制することができる。
保護膜層としては、絶縁性を有し、300〜550nmの範囲の波長において80%以上の透過率を有する材料を用いることが好ましく、例えば、酸化シリコン(SiO2)、酸化アルミニウム(Al2O3)、酸化ニオブ(Nb2O5)、酸化タンタル(Ta2O5)、窒化シリコン(Si3N4)、窒化アルミニウム(AlN)等を用いることができる。このうちSiO2、Al2O3は、CVD成膜で緻密な膜が容易に作製でき、より好ましい。
(Protective film layer)
The protective film layer (not shown) includes the upper surface and side surfaces of the
As the protective film layer, it is preferable to use an insulating material having a transmittance of 80% or more at a wavelength in the range of 300 to 550 nm. For example, silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), niobium oxide (Nb 2 O 5 ), tantalum oxide (Ta 2 O 5 ), silicon nitride (Si 3 N 4 ), aluminum nitride (AlN), or the like can be used. Among these, SiO 2 and Al 2 O 3 are more preferable because a dense film can be easily formed by CVD film formation.
以下、半導体発光素子1の製造方法について、図面を適宜参照しながら詳細に説明する。
なお、以下の説明において参照する図面は、本発明を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体発光素子1の寸法関係とは異なっている。
Hereinafter, a method for manufacturing the semiconductor
The drawings referred to in the following description are for explaining the present invention, and the size, thickness, dimensions, and the like of each part shown in the drawings are different from the actual dimensional relationship of the semiconductor
本発明の、図1に示す半導体発光素子1の製造方法は、まず、図2に示す積層半導体層20を製造する。積層半導体層20の製造方法は、基板11上に第一n型半導体層12cを積層する第一工程と、第一n型半導体層12c上に第一n型半導体層12cの再成長層12dとnクラッド層12b(第二n型半導体層)と発光層13とp型半導体層14とを順次積層する第二工程と、から概略構成されている。以下、図2を用いて各工程について詳細に説明する。
In the manufacturing method of the semiconductor
<第一工程>
はじめに、サファイア等からなる基板11を用意する。
次に、基板11を第一MOCVD装置(第一有機金属化学気相成長装置)の成長室内に設置し、MOCVD法によって、基板11上に、バッファ層21と、下地層22を順次積層する。
<First step>
First, a
Next, the
(第一工程成長層12c(第一n型半導体層)積層工程)
次いで下地層22上に、nコンタクト層12aの一部を構成する第一工程成長層12c(第一n型半導体層)を積層する。このとき、第一工程成長層12cの膜厚は0.5〜5μm厚で形成することが好ましく、2μm〜4μm厚で形成することが特に好ましい。上記範囲内で形成することにより、半導体の結晶性を良好に維持できるためである。
(First
Next, a first
また、第一工程成長層12cを成長させる際には、水素雰囲気で、基板11の温度を1000℃〜1100℃の範囲とすることが好ましい。
また、第一工程成長層12cを成長させる原料としては、トリメチルガリウム(TMG)などのIII族金属の有機金属原料とアンモニア(NH3)などの窒素原料とを用い、熱分解によりバッファ層上にIII族窒化物半導体層を堆積させる。MOCVD装置の成長室内の圧力は15〜80kPaとすることが好ましく、15〜60kPaとすることがより好ましい。キャリアガスは水素ガスのみであってもよいし、水素ガスと窒素ガスとの混合ガスであってもよい。
Moreover, when growing the 1st
In addition, as a raw material for growing the first
その後、第一有機金属化学気相成長装置(第一MOCVD装置)の成長室内からnコンタクト層12aの第一工程成長層12cまでの各層の形成された基板11を取り出す。
Thereafter, the
<第二工程>
第二工程はさらに、第一n型半導体層12c上に第一n型半導体層12cの再成長層12dを形成する工程と、nクラッド層12b(第二n型半導体層)を形成する工程と、発光層13を形成する工程と、p型半導体層14を形成する工程と、から構成されている。以下それぞれについて詳細を説明する。
<Second step>
The second step further includes a step of forming a
(再成長層12d形成工程)
まず、第一工程成長層12cまでの各層の形成された基板11を第二有機金属化学気相成長装置(第二MOCVD装置)の成長室内に設置する。次いで、MOCVD法によって第一工程成長層12c上に、nコンタクト層12aの再成長層12dを形成する。
(Step of forming
First, the
本実施形態においては、再成長層12dを形成する前に、第一工程成長層12cまでの各層の形成された基板11を、窒素とアンモニアを含む雰囲気で熱処理温度500℃〜1000℃、好ましくは900℃〜950℃の熱処理(サーマルクリーニング)を行うことが好ましい。熱処理の雰囲気は、窒素とアンモニアを含む雰囲気に代えて、例えば、窒素のみの雰囲気としてもよい。なお、水素のみの雰囲気では第一工程成長層12cが昇華し、結晶性の悪化を招くため好ましくない。また、このときのMOCVD装置の成長室内の圧力は15〜100kPaとすることが好ましく、60〜95kPaとすることがより好ましい。
In this embodiment, before forming the
このような熱処理を行った場合、第一工程終了後に、nコンタクト層12aの第一工程成長層12cまでの各層の形成された基板11が第一有機金属化学気相成長装置の成長室内から取り出されることによって、第一工程成長層12cの表面が汚染されたとしても、再成長層12dを形成する前に汚染物質を除去することができる。その結果、再成長層12dの結晶性が向上して、再成長層12d上に形成されるnクラッド層12bや発光層13の結晶性がより一層良好なものとなる。
なお、第一工程成長層12cの表面が汚染されたままである場合、逆方向電流(IR)が十分に低くならなかったり、静電気放電(ESD)耐圧が不足したりする恐れがあり、半導体発光素子1の信頼性が低下する。
When such a heat treatment is performed, the
If the surface of the first
また、本実施形態においては第二有機金属化学気相成長装置内に、再成長層12dの原料ガスとともにMgを含有するドーパントガスを供給することにより、再成長層12dを形成する。このドーパントガスの供給は再成長層12d形成が終了するまで続ける必要はなく、再成長層12d形成開始と同時に供給開始し、再成長層12dの形成途中で供給停止することが望ましい。
In the present embodiment, the
また、再成長層12dの成膜速度を一定とした場合、Mgを含有するドーパントガスを供給する時間は再成長層12dの成膜時間全体のうち1/10〜2/3に相当する時間とすることがさらに望ましい。すなわち、再成長層12dの成膜の最初の段階から、成膜時間全体のうち1/10〜2/3の時間だけドーパントガスを供給し、ドーパントガスを停止後は再成長層12dの原料ガスのみを供給する。
In addition, when the deposition rate of the
このとき、ドーパントガスの供給時間が、再成長層12dの成膜時間全体のうち1/10未満であると、Mg含有部分による効果が十分に得られないため、再成長層12d表面が十分に平坦化されない。また、ドーパントガスの供給時間が、再成長層12dの成膜時間全体のうち2/3を超えると、再成長層12dに電流を流した際の駆動電圧Vfが高くなるため、半導体素子1の発光出力が低くなってしまう。
At this time, if the supply time of the dopant gas is less than 1/10 of the entire film formation time of the
これにより、再成長層12dの少なくとも基板11寄りの部分にMgが含まれる構成となり、再成長層12dの発光層13側の面は従来の製造方法と比較して平坦に形成される。
Thereby, Mg is contained in at least a portion near the
また、再成長層12dの基板11寄りの部分に含まれるMgの濃度は、1×1017〜1×1019/cm3であることが望ましい。Mgの濃度が1×1017未満であると、Mg含有部分による効果が十分に得られないため、再成長層12d表面が十分に平坦化されない。また、Mgの濃度が1×1019を超えると、電流を流した際の駆動電圧Vfが高くなり、かつ、再成長層12dがp型化することにより、半導体素子1の発光出力が低くなる。
Further, the concentration of Mg contained in the portion near the
また、本実施形態においては、再成長層12dを0.1μm〜1μmの膜厚で形成することが好ましい。再成長層12dの膜厚が0.1μm未満であると、Mg含有部分による平坦化の効果が十分に得られないため、再成長層12dの発光層13側表面が十分に平坦化されない。
それに対し、再成長層12dの膜厚が0.1μm以上であると、Mg含有部分による平坦化の効果が十分に現れるため、再成長層12dの発光層13側表面は平坦化される。
Moreover, in this embodiment, it is preferable to form the
On the other hand, when the film thickness of the
また、再成長層12dの膜厚が1μmを超えると、第二有機金属化学気相成長装置の成長室内に、n型半導体層12を形成した後に残されるドーパントや堆積物の量が多くなり、ドーパントや堆積物に起因するp型半導体層14の不良が生じやすくなる。そのため、再成長層12dの成膜処理時間が長くなり、半導体発光素子1の生産性が低下してしまう。
Moreover, when the film thickness of the
また、再成長層12dを成長させる際には、基板11の温度を1000℃〜1100℃の範囲とすることが好ましい。再成長層12dを成長させるときの基板11の温度を上記範囲とすることで、第一工程成長層12cまでの各層の形成された基板11が、第一有機金属化学気相成長装置の成長室内から取り出されることにより、nコンタクト層12aの第一工程成長層12cの表面が汚染されていたとしても、再成長層12dを形成する際に汚染物質を除去することができる。
Further, when the
その結果、後述する工程において再成長層12d上に形成されるnクラッド層12bや発光層13の結晶性を、よりいっそう良好なものとすることができる。これに対し、再成長層12dを成長させるときの基板11の温度が1000℃未満であると、逆方向電流(IR)が十分に低くならなかったり、静電気放電(ESD)耐圧が不足したりする恐れがある。また、再成長層12dを成長させるときの基板11の温度が1100℃を超えると、半導体発光素子1の出力が不十分となる恐れがある。
As a result, the crystallinity of the n-clad
(nクラッド層12b(第二n型半導体層)形成工程)
次いで、再成長層12d上に超格子構造のnクラッド層12bを形成する。
まず始めに、膜厚100オングストローム以下のIII族窒化物半導体からなる図示しないn側第一層と、n側第一層と組成が異なる膜厚100オングストローム以下のIII族窒化物半導体からなるn側第二層とを交互に10ペア数(20層)〜40ペア数(80層)繰返し積層する。
(Process for forming n-clad
Next, an n-clad
First, an n-side first layer (not shown) made of a group III nitride semiconductor having a thickness of 100 angstroms or less, and an n-side made of a group III nitride semiconductor having a thickness of 100 angstroms or less having a different composition from the n-side first layer. The second layer and the second layer are alternately stacked repeatedly in the number of 10 pairs (20 layers) to 40 pairs (80 layers).
(発光層13形成工程)
次いで、多重量子井戸構造の発光層13を形成する。まず、井戸層13bと障壁層13aとを交互に繰返し積層する。このとき、n型半導体層12側及びp型半導体層14側に障壁層13aが配されるように積層することが好ましい。
井戸層13bおよび障壁層13aの組成や膜厚は、所定の発光波長になるように適宜設定することができる。また、発光層13の成長温度は600〜900℃とすることができ、キャリアガスとしては窒素ガスを用いることができる。
(
Next, the
The composition and film thickness of the
(p型半導体層14形成工程)
p型半導体層14の形成は、pクラッド層14aと、pコンタクト層14bとを順次積層すればよい。なお、pクラッド層14aを、超格子構造を含む層とする場合には、膜厚100オングストローム以下のIII族窒化物半導体からなるp側第一層と、p側第一層と組成が異なる膜厚100オングストローム以下III族窒化物半導体からなるp側第二層とを交互に繰返し積層すればよい。
以上のようにして、図2に示す積層半導体層20が製造される。
(P-
The p-
As described above, the
その後、積層半導体層20のp型半導体層14上に透光性電極15を積層し、例えば一般に知られたフォトリソグラフィーの手法によって所定の領域以外の透光性電極15を除去する。
続いて、例えばフォトリソグラフィーの手法によりパターニングして、所定の領域の積層半導体層20の一部をエッチングしてnコンタクト層12aの第一工程成長層12cの一部を露出させ、nコンタクト層12aの露出面20aにn型電極17を形成する。
その後、透光性電極15の上にp型ボンディングパッド電極16を形成する。
以上のようにして、図1に示す半導体発光素子1が製造される。
Thereafter, the
Subsequently, patterning is performed by, for example, a photolithography technique, and a part of the
Thereafter, a p-type
As described above, the semiconductor
本実施形態の半導体発光素子1の製造方法によれば、第二工程において再成長層12dを形成する際、原料ガスとともにMgを含有するドーパントガスを供給することにより、再成長層12dの少なくとも基板寄りの部分にMgをドーピングする。これにより、1000℃〜1100℃の高温で再成長層12dを形成しても、その表面の平坦性の悪化を防ぐことができる。そのため、結晶性の高い再成長層12dを得ることができるとともに、再成長層12dの発光層13側表面を平坦に形成することができる。
また、本実施形態においては、ドーパントガスの供給を再成長層12dの形成途中で停止することにより、再成長層12dの基板寄りの部分にのみMgを含ませることができる。このため、半導体素子1に電流を流した際の駆動電圧Vf増加を抑えたままで同様の効果を得ることができる。
According to the method for manufacturing the semiconductor
Further, in this embodiment, by stopping the supply of the dopant gas in the middle of the formation of the
この結果、再成長層12d上に結晶性の良好なnクラッド層12bを形成できるとともに、nクラッド層12b上に結晶性の良好な発光層13を形成することが可能となる。
これらにより、逆方向電流(IR)が十分に低く、発光出力(Po)の高い半導体発光素子1を得ることができる。また、半導体発光素子1の不良を防ぎ規格内のLEDチップ収得率を向上することが可能となる。
As a result, the n-
Accordingly, the semiconductor
<ランプ3>
本実施形態のランプ3は、本発明の半導体発光素子1を備えるものであり、上記の半導体発光素子1と蛍光体とを組み合わせてなるものである。本実施形態のランプ3は、当業者周知の手段によって当業者周知の構成とすることができる。例えば、本実施形態のランプ3においては、半導体発光素子1と蛍光体と組み合わせることによって発光色を変える技術を何ら制限されることなく採用できる。
<
The
図3は、図1に示した半導体発光素子1を備えるランプの一例を示した断面模式図である。図3に示すランプ3は、砲弾型のものであり、図1に示す半導体発光素子1が用いられている。図3に示すように、半導体発光素子1のp型ボンディングパッド電極16がワイヤー33で2本のフレーム31、32の内の一方(図3ではフレーム31)に接続され、半導体発光素子1のn型電極17(ボンディングパッド)がワイヤー34で他方のフレーム32に接続されることにより、半導体発光素子1が実装されている。また、半導体発光素子1の周辺は、透明な樹脂からなるモールド35で封止されている。
FIG. 3 is a schematic cross-sectional view showing an example of a lamp including the semiconductor
本実施形態のランプ3は、上記の半導体発光素子1が用いられてなるものであるので、高い発光出力が得られるものとなる。
Since the
また、本実施形態のランプ3を組み込んだバックライト、携帯電話、ディスプレイ、各種パネル類、コンピュータ、ゲーム機、照明などの電子機器や、それらの電子機器を組み込んだ自動車などの機械装置は、高い発光出力が得られる半導体発光素子1を備えたものとなる。特に、バックライト、携帯電話、ディスプレイ、ゲーム機、照明などのバッテリ駆動させる電子機器においては、高い発光出力が得られる半導体発光素子1を具備した優れた製品を提供することができるため、好ましい。
In addition, electronic devices such as backlights, mobile phones, displays, various panels, computers, game machines, and lighting incorporating the
以下に、本発明の半導体発光素子の製造方法を、実施例によりさらに詳細に説明するが、本発明はこれらの実施例にのみ限定されるものではない。
(実施例1)
以下に示す方法により、図1に示す半導体発光素子1を製造した。
実施例1の半導体発光素子1では、サファイアからなる基板11上に、AlNからなるバッファ層21、厚さ5μmのアンドープGaNからなる下地層22、厚さ3μmのSiドープn型GaNからなる第一工程成長層12cと、表1に示すように厚さ0.2μmにわたって1×1018/cm3の濃度でMgをドープさせた、厚さ0.6μmのn型GaNからなる再成長層12dとからなる厚さ3.6μmのnコンタクト層12a、GaInNからなる厚さ2nmのn側第一層と、GaNからなる厚さ2nmのn側第二層とからなる薄膜層を表1に示すように20層(ペア数)繰り返し成長させてなる厚さ80nmの超格子構造のnクラッド層12b、厚さ5nmのSiドープGaN障壁層および厚さ3.5nmのIn0.15Ga0.85N井戸層を6回積層し、最後に障壁層を設けた多重量子井戸構造の発光層13、厚さ10nmのMgドープ単層Al0.07Ga0.93Nからなるpクラッド層14a、厚さ150nmのMgドープp型GaNからなるpコンタクト層14bと、を順に積層した。
Hereinafter, the method for producing a semiconductor light emitting device of the present invention will be described in more detail with reference to Examples, but the present invention is not limited to these Examples.
Example 1
The semiconductor
In the semiconductor
なお、実施例1の半導体発光素子1では、バッファ層21、下地層22、第一工程成長層12cは、第一有機金属化学気相成長装置(第一MOCVD装置)を用いて積層(第一工程)し、再成長層12d、nクラッド層12b、発光層13、pクラッド層14a、pコンタクト層14bは、第二有機金属化学気相成長装置(第二MOCVD装置)を用いて積層(第二工程)した。また、再成長層12dは、以下に示す成長条件で形成させた。
In the semiconductor
「再成長層12dの成長条件」
再成長層12dはトリメチルガリウム(TMGa)のIII族金属の有機金属原料とアンモニア(NH3)などの窒素原料を用いて第一工程成長層12c上に堆積させる。n型ドーピングにはモノシラン(SiH4)、Mg原料としてはビスシクロペンタジエニルマグネシウム(Cp2Mg)を用いた。Mg流量は所定の濃度になるよう調整した。
また、再成長層12dを成長させる際にはMOCVD成長炉内の圧力は40kPa、基板11の温度を1080℃、キャリアガスはオール水素とした。
“Growth conditions for
The
When the
その後、pコンタクト層14b上に、厚さ200nmのITOからなる透光性電極15を一般に知られたフォトリソグラフィの手法により形成した。
次に、フォトリソグラフィの手法を用いてエッチングを施し、所望の領域にnコンタクト層12aの露出面20aを形成し、その上にTi/Auの二層構造のn型電極17を形成した。
また、透光性電極15の上に、200nmのAlからなる金属反射層と80nmのTiからなるバリア層と1100nmのAuからなるボンディング層とからなる3層構造のp型ボンディングパッド構造16を、フォトリソグラフィの手法を用いて形成した。
以上のようにして、図1に示す実施例1の半導体発光素子1を得た。
Thereafter, a
Next, etching was performed using a photolithography technique to form an exposed
Further, on the
As described above, the semiconductor
このようにして得られた実施例1の半導体発光素子1において、再成長層12dは厚さ0.6μmで形成され、Mg含有部分は厚さ0.2μm、その濃度は1×1018cm3であり、半導体発光素子1としての特性は、順方向電圧Vf=3.1V、発光出力Po=24mW、逆方向電流IR(@20V)=0.5μAであった。
In the semiconductor
(実施例2)
実施例1の再成長層12dのMg含有部分の厚さを0.4μm、Mg含有濃度を1×1017/cm3に替えた以外は、実施例1と同様な操作を行い、半導体発光素子1としての特性は、順方向電圧Vf=3.1V、発光出力Po=23mW、逆方向電流IR(@20V)=0.9μAであった。
(Example 2)
A semiconductor light emitting device was prepared by performing the same operation as in Example 1, except that the thickness of the Mg-containing portion of the
(実施例3)
実施例1の再成長層12dの厚さを1μmに、Mg含有濃度を1×1017/cm3に替えた以外は、実施例1と同様な操作を行い、半導体発光素子1としての特性は、順方向電圧Vf=3.0V、発光出力Po=25mW、逆方向電流IR(@20V)=0.4μAであった。
(Example 3)
Except for changing the thickness of the
(実施例4)
実施例1の再成長層12dの厚さを1μmに、Mg含有部分の厚さを0.1μmに替えた以外は、実施例1と同様な操作を行い、半導体発光素子1としての特性は、順方向電圧Vf=3.0V、発光出力Po=25mW、逆方向電流IR(@20V)=0.3μAであった。
Example 4
Except for changing the thickness of the
(実施例5)
実施例1の再成長層12dの厚さを0.2μmに、Mg含有部分の厚さを0.1μm、Mg含有濃度を1×1017/cm3に替えた以外は、実施例1と同様な操作を行い、半導体発光素子1としての特性は、順方向電圧Vf=3.2V、発光出力Po=23mW、逆方向電流IR(@20V)=0.2μAであった。
(Example 5)
The same as Example 1 except that the thickness of the
(比較例1)
実施例1の再成長層12dの厚さを0.6μmに、Mg含有部分の厚さを0μm(Mgを含有しない)、Mg含有濃度を検出下限(1×1017/cm3)未満に替えた以外は、実施例1と同様な操作を行い、半導体発光素子1としての特性は、順方向電圧Vf=3.2V、発光出力Po=21mW、逆方向電流IR(@20V)=10μAであった。
(Comparative Example 1)
The thickness of the
なお、実施例及び比較例の半導体発光素子1についての順方向電圧Vfは、プローブ針による通電で電流印加値20mAにおける電圧を測定したものである。同じく、実施例及び比較例の半導体発光素子1についての発光出力(Po)は、それぞれTO−18缶パッケージに実装し、テスターによって、印加電流20mAにおける発光出力である。
The forward voltage Vf for the semiconductor
逆方向電流(IR)は、発光素子に対して端子を逆方向に20V印加した時の漏れ電流を測定した時の値である。静電気放電(ESD)耐圧は、EIAJED−470(HMM)試験方法304人体モデル静電破壊試験法に準じて測定した。
実施例1〜実施例5、比較例1の半導体発光素子の順方向電圧、発光出力(Po)、逆方向電流(IR)の結果を表1に示す。
The reverse current (IR) is a value obtained by measuring a leakage current when 20 V is applied to the light emitting element in the reverse direction. The electrostatic discharge (ESD) breakdown voltage was measured according to the EIAJED-470 (HMM) test method 304 human body model electrostatic breakdown test method.
Table 1 shows the results of forward voltage, light emission output (Po), and reverse current (IR) of the semiconductor light emitting devices of Examples 1 to 5 and Comparative Example 1.
表1に示すように、実施例1〜実施例5の半導体発光素子1はいずれも、逆方向電流(IR)が十分に低く、順方向電圧が比較的低く、発光出力(Po)が20mW以上となり、高輝度で低消費電力であった。
一方、再成長層12dの厚さが0.6μmで、Mg含有部分の厚さを有さず(0μm)、Mg含有濃度が検出下限(1×1017/cm3以下)である比較例1では、実施例1〜実施例5と比較して発光出力(Po)が低く、順方向電圧が比較的高く、漏れ電流(逆方向電流(IR)が大きかった。
As shown in Table 1, each of the semiconductor
On the other hand, Comparative Example 1 in which the thickness of the
以上により、実施例1〜実施例5の半導体発光素子1は、効果的に発光出力を向上させることができ、比較例1の半導体発光素子1と比較して、漏れ電流が小さく高い発光出力が得られることが確認できた。
As described above, the semiconductor light-emitting
1…半導体発光素子、3…ランプ、12…n型半導体層、12a…nコンタクト層、12b…nクラッド層(第二n型半導体層)、12c…第一工程成長層(第一n型半導体層)、12d…再成長層、13…発光層、14…p型半導体層
DESCRIPTION OF
Claims (11)
第二有機金属化学気相成長装置において、前記第一n型半導体層上に前記第一n型半導体層の再成長層と第二n型半導体層と発光層とp型半導体層とを順次積層する第二工程とを具備し、
前記第二工程において、前記再成長層を形成する際にMgをドーピングすることを特徴とする半導体発光素子の製造方法。 In the first organometallic chemical vapor deposition apparatus, a first step of laminating a first n-type semiconductor layer on a substrate;
In the second organometallic chemical vapor deposition apparatus, a regrowth layer of the first n-type semiconductor layer, a second n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer are sequentially stacked on the first n-type semiconductor layer. And a second step to
In the second step, Mg is doped when the regrowth layer is formed. A method for manufacturing a semiconductor light emitting device.
前記再成長層の少なくとも前記基板寄りの部分にMgが含まれ、前記Mgを含有する部分の厚さが前記再成長層の厚さの1/10〜2/3であることを特徴とする半導体発光素子。 A semiconductor light emitting device in which a first n type semiconductor layer, a regrowth layer of the first n type semiconductor layer, a second n type semiconductor layer, a light emitting layer, and a p type semiconductor layer are stacked on a substrate,
Wherein Mg is contained at least in the substrate side of the portion of the regrown layer, the thickness of the portion containing the Mg is characterized by one / 10-2 / 3 der Rukoto thickness of the regrown layer Semiconductor light emitting device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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Publications (2)
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009260229A Active JP5304605B2 (en) | 2009-11-13 | 2009-11-13 | Semiconductor light emitting device manufacturing method, lamp, electronic device, and mechanical device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5304605B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019096663A (en) | 2017-11-20 | 2019-06-20 | ソニー株式会社 | Light emitting device and display device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3384782B2 (en) * | 2000-03-16 | 2003-03-10 | 三洋電機株式会社 | Nitride-based semiconductor device and method of manufacturing the same |
JP2003110197A (en) * | 2001-09-28 | 2003-04-11 | Toshiba Corp | Nitride semiconductor light emission device, nitride semiconductor device and method for manufacturing the same |
JP3833674B2 (en) * | 2004-06-08 | 2006-10-18 | 松下電器産業株式会社 | Nitride semiconductor laser device |
JP2007095786A (en) * | 2005-09-27 | 2007-04-12 | Toyoda Gosei Co Ltd | Group iii nitride-based compound semiconductor light emitting element |
-
2009
- 2009-11-13 JP JP2009260229A patent/JP5304605B2/en active Active
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Publication number | Publication date |
---|---|
JP2011108747A (en) | 2011-06-02 |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A61 | First payment of annual fees (during grant procedure) |
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|
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