JP5288852B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は、半導体素子の製造方法に関するものである。

近年、半導体素子は、半導体装置（パッケージ）の小型化や、回路基板及び集積回路への直接搭載等を実現するために、薄型であることが要求されている。

従来、薄型の半導体素子の一種として、成長基板に半導体層をエピタキシャル成長させ、得られた半導体層を該成長基板から剥離し、該半導体層の発光に寄与する部分に電極を形成した、エピフィルムＬＥＤが提案されている。エピフィルムＬＥＤは、成長基板が剥離され、半導体層のみからなるので、厚さが３〜１０μｍ程度と非常に薄型に形成することができる。

前記エピフィルムＬＥＤの製造方法として、成長基板の上に、該成長基板と半導体層とを分離可能とする下地層を形成する方法が提案されている。この方法では、まず、光透過性を有するサファイア基板からなる成長基板の表面の上に、ＭＯＣＶＤ等の手法により、前記下地層を形成する。次に、前記成長基板の前記下地層の上に半導体層を形成する。次に、反応性イオンエッチング等のドライエッチングにより、半導体層の表面に、前記下地層に到達する深さを有するとともに半導体素子ごとに区画する素子区画溝を形成する。次に、成長基板の裏面にレーザー照射を行う。これにより、下地層と半導体層との界面で、半導体層が成長基板から分離され、該半導体層が露出される。次に、蒸着方法により、前記半導体層の表面及び裏面に電極を形成する。以上により、エピフィルムＬＥＤが形成されるというものである（例えば特許文献１参照）。

また、前記エピフィルムＬＥＤの別の製造方法として、成長基板の上に、該成長基板と半導体層とを分離可能とする剥離層を形成する方法も提案されている。この方法では、前記下地層を用いた製造方法において、下地層に代えて、所定のエッチャントにより除去可能な剥離層を形成する。そして、前記成長基板の裏面にレーザー照射を行う代わりに、該裏面を前記所定のエッチャントに浸漬し前記剥離層を除去することにより、半導体層が成長基板から分離されるというものである（例えば特許文献２参照）。

しかしながら、前記方法によれば、分離された半導体層は、３〜１０μｍ程度と非常に薄型であるため、後工程の電極形成工程において、電極形成装置への移送や取り付け、半導体層へのレジスト塗布、パターニング等の際に破損しやすく、この結果、半導体素子を製造する際の歩留まりを低下させるという不都合がある。
特開２００３−５１６１１号公報 特開２００４−１７２３５１号公報

本発明は、かかる事情に鑑み、半導体素子を歩留まりよく製造することができる製造方法を提供することを目的とする。

本発明は、第１の導電型層及び該第１の導電型層の上に形成された第２の導電型層を有する半導体層と、該第２の導電型層の上に形成された第１の電極と、該第１の電極の上に積層された支持基体とを備える半導体素子構造体を介して、該半導体層と該第１の電極とを備える半導体素子を製造する方法において、
成長基板の上に該第１の導電型層を成長させ、該第１の導電型層の上に該第２の導電型層を成長させることにより、該半導体層を形成する工程と、
該第２の導電型層の上に、最表面がＡｕからなる該第１の電極を形成する工程と、
該第１の電極の上に、該第１の電極に剥離可能に接着されるＴｉＷ、ＴｉＮ、ＮｂＮ、ＶＮ、ＺｒＮのいずれかの金属からなる接着層を積層する工程と、
該接着層の上に該支持基体を積層する工程と、
前記成長基板の少なくとも一部を除去して該半導体素子構造体を形成する工程と、
該半導体素子構造体に超音波、熱、振動、物理的衝撃のいずれかを加えることにより、該半導体素子構造体を該第１の電極と該接着層との界面で分割して前記半導体素子を得る工程とを備えることを特徴とする。

本発明によれば、まず、成長基板の上に第１の導電型層を成長させ、続いて該第１の導電型層の上に第２の導電型層を成長させることにより、半導体層を形成する。次に、得られた半導体層の第２の導電型層の上に、最表面がＡｕからなる第１の電極を形成する。次に、該第１の電極の上に、該第１の電極に剥離可能に接着されるＴｉＷ、ＴｉＮ、ＮｂＮ、ＶＮ、ＺｒＮのいずれかの金属からなる接着層を積層する。次に、積層された接着層の上に支持基体を積層する。次に、成長基板の少なくとも一部を除去することにより、半導体素子構造体が形成される。次に、該半導体素子構造体に超音波、熱、振動、物理的衝撃のいずれかを加えることにより、該半導体素子構造体を該第１の電極と該接着層との界面で分割して、前記半導体層と第１の電極とを備える半導体素子が得られる。

前記第１の電極は、該第１の電極の上に積層された接着層を介して前記支持基体に支持されているので、前記半導体素子構造体は、種々の加工に耐え得る大きさの機械的強度を有する。これにより、前記半導体素子構造体の第１の導電型層の上に種々の加工を施す際に半導体素子が破損することが防止される。したがって、本発明によれば、半導体素子を歩留まりよく製造することができる。
また、接着層は、ＴｉＷ、ＴｉＮ、ＮｂＮ、ＶＮ、ＺｒＮのいずれかの金属からなるので、第１の電極の最表面のＡｕと反応せず、第１の電極から容易に剥離可能である。このため、前記半導体素子構造体に超音波、熱、振動、物理的衝撃のいずれかを加えることで該半導体素子構造体の第１の電極から接着層が剥離しやすく、それによって半導体素子構造体が第１の電極と接着層との界面で容易に分割される。従って、前記半導体層と第１の電極とを備える半導体素子を歩留まりよく製造することができる。

前記成長基板の少なくとも一部を除去する際、該成長基板全体を除去して、前記半導体素子構造体の表面に前記第１の導電型層を露出させてもよい。また、前記成長基板を厚さ方向に一部除去して、光の取り出しを妨げない範囲で前記半導体素子構造体の表面に該成長基板を残してもよい。

本発明では、前記第１の電極に加えて第２の電極を備える半導体素子を製造することができる。第２の電極は、例えば、前記第２の導電型層の側に形成されていてもよく、前記第１の導電型層の側に形成されていてもよい。
第２の電極を前記第２の導電型層の側に形成する場合には、前記第２の導電型層側の一部を除去して、前記第１の導電型層の一部を露出させる工程と、露出された該第１の導電型層の上に第２の電極を形成する工程と、前記第１の電極及び該第２の電極の上に、該第１の電極及び該第２の電極に剥離可能に接着される接着層を積層する工程とを行う。

また、第２の電極を前記第１の導電型層の側に形成する場合には、前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に第２の電極を形成する工程を行う。前記半導体素子構造体の露出した表面が前記第１の導電型層である場合には、該第１の導電型層の上に前記第２の電極を形成することができ、また、前記半導体素子構造体の露出した表面が前記成長基板である場合には、該成長基板の上に該第２の電極を形成することができる。

本発明において、前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に、前記接着層に到達する深さを有するとともに該半導体素子構造体を前記半導体素子ごとに区画する素子区画溝を形成する工程と、区画された該半導体素子構造体を、前記第１の電極と該接着層との界面で分割することにより、個々の該半導体素子を得る工程とを備えることが好ましい。

この方法では、まず、前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に、前記素子区画溝を形成することにより、該半導体素子構造体を前記半導体素子ごとに区画する。次に、区画された前記半導体素子構造体を前記第１の電極と該接着層との界面で分割する。このとき、前記接着層は前記第１の電極に剥離可能に接着されているので、前記支持基体を積層した接着層から、前記第１の電極を積層した半導体層を容易に剥離することができる。以上により、前記半導体素子構造体を分割して、前記半導体層と前記第１の電極とを備える個々の半導体素子を完成させることができる。

また、上記方法において、前記第１の電極の上に、所定のエッチャントにより除去可能である補助接着層を形成する工程と、該補助接着層及び該第１の電極の上に該第１の電極に剥離可能に接着される接着層を積層する工程と、前記所定のエッチャントにより該補助接着層を除去する工程とを備えることが好ましい。

この方法では、まず、前記第２の導電型層の上に形成した前記第１の電極の上に、所定のエッチャントにより除去可能な補助接着層を形成する。次に、前記補助接着層及び前記第１の電極の上に、該第１の電極に剥離可能に接着される接着層を積層する。次に、前記接着層の上に前記支持基体を積層して前記半導体素子構造体を形成する。

このとき、前記第１の電極は、該第１の電極の上に積層された前記補助接着層と、該補助接着層及び該第１の電極の上に積層された前記接着層とを介して前記支持基体に支持されている。したがって、前記第１の電極と前記接着層との界面における接着力が低下した場合であっても、該第１の電極は、該第１の電極の上に積層された前記補助接着層と該補助接着層の上に積層された前記接着層を介して前記支持基体に支持されることとなる。この結果、半導体素子の製造工程において、前記第１の電極が形成された前記半導体層が前記支持基体から脱落することが防止されるので、歩留まりの低下を抑制することができる。

次に、前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に、該接着層に到達する深さを有するとともに該半導体素子構造体を前記半導体素子ごとに区画する素子区画溝を形成する。次に、前記所定のエッチャントにより前記補助接着層を除去する。このとき、前記所定のエッチャントが、前記素子区画溝を通って前記補助接着層に到達することにより、該補助接着層は確実に除去される。

次に、区画された前記半導体素子構造体を、前記第１の電極と前記接着層との界面で分割する。前記接着層は前記第１の電極に剥離可能に接着されているので、前記支持基体を積層した接着層から、前記第１の電極を積層した半導体層を容易に剥離することができる。以上により、前記半導体素子構造体を分割して、前記半導体層と前記第１の電極とを備える個々の前記半導体素子を完成させることができる。

また、この方法において、前記第１の電極の一部を被覆する絶縁体層を備える半導体素子を製造することができる。この半導体素子は、例えば、前記第２の導電型層の上に前記第１の電極を形成する工程と、該第１の電極の上に、該第１の電極の一部を被覆する絶縁体層を形成する工程と、該絶縁体層の上に所定のエッチャントにより除去可能な前記補助接着層を形成する工程とを行うことにより、製造することができる。前記絶縁体層を備える半導体素子によれば、該半導体素子の短絡を防止することができる。

次に、添付の図面を参照しながら本発明の実施形態についてさらに詳しく説明する。図１は本実施形態の半導体素子の構成を示す説明的断面図であり、図２〜図４は、図１示の半導体素子の製造方法を説明する説明的断面図であり、図５は図１示の半導体素子の製造方法を説明する説明的斜視図である。

図１に示す半導体素子１は、例えばＩＩＩ−Ｖ族窒化物系化合物からなる半導体層２の両面に第１の電極３及び第２の電極４を備え、例えば青色ＬＥＤとして用いられる。半導体層２は、第１の導電型層としてのｎ型半導体層２ａと、該ｎ型半導体層２ａの上に積層された活性層２ｂと、該活性層２ｂの上に積層された第２の導電型層としてのｐ型半導体層２ｃとで構成されている。ｐ型半導体層２ｃの上には第１の電極３が形成され、ｎ型半導体層２ａの上には第２の電極４が形成されている。さらに、第１の電極３の上には、絶縁体層５が形成されている。

次に、図２〜５を参照して、本実施形態の半導体素子１の製造方法について説明する。

まず、図２（ａ）に示すように、厚さが３００〜４００μｍであるＧａＮからなる成長基板６の上に、ＭＯＣＶＤ（有機金属気相成長法）等の既存の手法により、厚さが３μｍでありＩＩＩ−Ｖ族窒化物系化合物からなるｎ型半導体層２ａと、厚さが０．１μｍでありＩＩＩ−Ｖ族窒化物系化合物からなる活性層２ｂと、厚さが０．１μｍでありＩＩＩ−Ｖ族窒化物系化合物からなるｐ型半導体層２ｃとをこの順にエピタキシャル成長させて、半導体層２を形成する。

成長基板６は、半導体層２の成長に適したものであればよく、ＧａＮからなる成長基板６に代えて、サファイア、Ｓｉ，ＳｉＣのいずれかからなる成長基板を用いてもよい。

また、半導体層２は、ｎ型半導体層２ａと活性層２ｂとｐ型半導体層２ｃとで構成されるとしたが、成長基板６との格子整合性、発光効率の向上等を考慮して、バッファ層、歪み緩和層、超格子層、クラッド層、コンタクト層等をさらに積層することとしてもよく、また、活性層２ｂを多重量子井戸構造とすることも可能である。また、ｐ型半導体層２ｃの上に、フォトリソグラフィーによりパターンを形成した後に、塩素ガスを用いた反応性エッチング等により、光取り出し構造を形成してもよい。

次に、図２（ｂ）に示すように、電子ビーム蒸着（ＥＢ）により、半導体層２のｐ型半導体層２ｃの上に、厚さが０．３〜１００ｎｍの範囲であるＰｔ層と、厚さが５０〜３００ｎｍの範囲であるＡｇ層と、厚さが５０〜１００ｎｍの範囲であるＴｉ層と、厚さが２００ｎｍ以上であるＰｔ層と、厚さが２００ｎｍであるＡｕ層とをこの順に積層することにより、第１の電極３を形成する。第１の電極３は、例えば、８０％程度の反射率と、１×ｅ^−３Ω／ｃｍ^２程度のｐ型半導体層２ｃに対する接触抵抗率とを有するように形成される。

第１の電極３は、共晶の形成や、該第１の電極３上でのＡｕＳｎバンプ又はＡｕバンプによる実装を考慮すると、本実施例のように最表面層がＡｕ層であることが好ましい。また、ｐ型半導体層２ｃの上に積層された前記Ｐｔ層はオーミック接触を確保するために積層され、前記Ａｇは反射率を確保するために積層され、前記Ｔｉ層は接着のために積層され、該Ｔｉ層の上に積層された前記Ｐｔ層はＳｎの拡散防止のために積層されている。また、第１の電極３は、前記構成に限定されず、Ａｇ層に代えてＲｈ層を積層するようにすることもできる。

次に、図２（ｃ）に示すように、第１の電極３の上に、ＥＢにより、厚さが１０ｎｍであるＴｉ層と、厚さが１００〜５００ｎｍの範囲であるＳｉＯ_２層とをこの順に積層することにより、第１の電極３の一部を被覆する絶縁体層５を形成する。次に、フォトリソグラフィーにより、絶縁体層５の表面にレジストマスクを形成する。続いて、バッファードフッ酸を用いたウエットエッチングにより、絶縁体層５のＳｉＯ_２層の一部を取り除きＴｉ層を露出させる。続いて、フッ酸を用いたウエットエッチングにより、露出されたＴｉ層を、除去されたＳｉＯ_２層と同じ幅となるように取り除き、第１の電極３を露出させる。次に、フォトリソグラフィーにより、残された絶縁体層５のＳｉＯ_２層にパターンを形成し、ＥＢにより、厚さが１００ｎｍであるＴｉ層を積層する。そして、積層されたＴｉ層の一部をリフトオフすることにより、補助接着層７を形成する。補助接着層７は、図２（ｄ）に示す接着層８に剥離可能に接着されるとともに、エッチャントとしてのフッ酸により除去可能に構成されたものである。以上により、図２（ｃ）に示すように、半導体層２の第１の電極３の上に絶縁体層５が部分的に形成され、絶縁体層５の上に補助接着層７が形成される。

ここで、絶縁体層５のＴｉ層は、第１の電極３の最表面のＡｕと該絶縁体層５のＳｉＯ_２層との密着性を向上させるための層となっている。絶縁体層５のＴｉ層は、Ｔｉ層に代えて、Ａｌ，Ｃｏ，Ｃｒ，Ｆｅ，Ｍｇ，Ｍｏ，Ｎｉ，Ｖ，Ｔａ，Ｔｉ，Ｚｒのいずれかの金属からなる層としてもよく、特に、Ｚｒ，Ｗ等のウエットエッチングが困難な金属からなる層の場合には、予めフォトリソグラフィーによりパターンを形成した後に、リフトオフを行ってもよい。

また、絶縁体層５のＳｉＯ_２層は、半導体素子１の短絡防止のための層となっている。絶縁体層５のＳｉＯ_２層は、ＳｉＯ_２層に代えて、ＴｉＯ_２，Ａｌ_２Ｏ_３，ＺｒＯ，ＨｆＯのいずれかの絶縁体からなる層としてもよい。また、絶縁体層５のＳｉＯ_２層へのパターン形成は、フォトリソグラフィー後にウエットエッチングすることに代えて、フォトリソグラフィーによりパターンを形成し、その後リフトオフを行ってもよい。

また、補助接着層７のＴｉ層は、絶縁体層５のＳｉＯ_２層に対する密着性を有するとともに、接着層８に対する密着性を有する材料からなる層であればよく、Ｔｉ層に代えて、Ａｌ，Ｃｏ，Ｃｒ，Ｆｅ，Ｍｇ，Ｍｏ，Ｎｉ，Ｖ，Ｔａ，Ｚｒのいずれかの金属からなる層を積層してもよい。このとき、Ａｌ，Ｃｒ，Ｍｏ，Ｔａ，Ｖのいずれかの金属からなる層を積層した場合には、酸又はアルカリを用いたウエットエッチングにより該層を除去する際に、半導体層２への負担を小さくすることができる。

次に、図２（ｄ）に示すように、補助接着層７の上と、絶縁体層５に被覆されずに露出された第１の電極３の上とに、反応性スパッタリングにより、厚さが２００ｎｍであるＴａＮ層と、厚さが１００ｎｍであるＴｉＷ層と、厚さが１００ｎｍであるＴａＮ層とをこの順に積層することにより、導電性を有する接着層８を形成する。接着層８は、第１の電極３の上に、該第１の電極３に剥離可能に接着されている。

ここで、接着層８は、第１の電極３の最表面のＡｕ層と該Ａｕ層上に付着している酸素等と反応しないような安定な材料であればよく、ＴｉＮ，ＮｂＮ，ＶＮ，ＺｒＮのいずれかの金属からなる層としてもよい。また、接着層８は、全体の厚さが２００〜５００ｎｍであればよく、本実施形態では４００ｎｍとなっている。

また、接着層８は、反応性スパッタリング時に使用されたガスが該接着層８内に吸蔵されて、該接着層８内に圧縮応力が生じている。接着層８は、前記圧縮応力により、その後の工程で剥離可能となっている。

次に、図３（ａ）に示すように、ＥＢにより、接着層８の上に、厚さが３００ｎｍであるＮｉ層と、厚さが３０ｎｍであるＡｕ層とをこの順に積層することにより、支持基板用接着層９を形成する。支持基板用接着層９は、図３（ｂ）に示す支持基体１０を、接着層８に接着するための層である。

ここで、前記Ｎｉ層は、支持基体１０に対する前記Ａｕ層及び接着層８の密着性を高めるために積層され、前記Ａｕ層は、共晶を得るために積層されている。前記Ｎｉ層は、積層により該Ｎｉ層内に内部応力が生じている。Ｎｉ層は、厚さが１５０ｎｍ未満であるとＮｉ層内の内部応力が大きくなりすぎ剥離しやすくなってしまうので、所望の内部応力となるように厚さが１５０〜４５０ｎｍに調節されている。

また、接着層８はＮｉ層とＡｕ層とからなるとしたが、Ａｕ層との密着性がよい材料であればよく、Ｎｉ層に代えて、Ａｌ，Ｃｏ，Ｃｒ，Ｆｅ，Ｍｇ，Ｍｏ，Ｎｉ，Ｖ，Ｔａ，Ｔｉ，Ｚｒ，Ｗ，Ｍｏ，Ｐｄのいずれかの金属からなる層を用いることもできるが、ＮｉはＡｕとの熱膨張率の差が小さいので特に好ましい。

次に、Ｓｉ基板（図示せず）の上に、Ｐｔ層と、Ｔｉ層と、Ｎｉ層と、Ａｕ層と、ＡｕＳｎ層とを、この順に積層することにより形成された支持基体１０を用意する。そして、支持基体１０のＡｕＳｎ層側の面を支持基板用接着層９に積層し、５０Ｐａ以下の真空下で１０ＭＰａの荷重をかけ３２０℃の温度に所定時間保持することにより熱圧着する。前記熱圧着の際、接着層８により、支持基体１０のＡｕＳｎ層中のＳｎの拡散が防止される。

ここで、前記Ｐｔ層は、前記熱圧着後に白金シリサイドを得るための層である。前記白金シリサイドは、前記Ｐｔ層が積層されたＳｉ基板と通電するため、得られた半導体素子１に対して点灯試験を行うことが可能となる。また、前記Ｔｉ層は、前記白金シリサイドと支持基板用接着層９との密着性を向上させるための層である。また、前記Ｎｉ層は、前記ＡｕＳｕ層の濡れ性を向上させるための層である。また、前記Ａｕ層は、前記Ｎｉ層の酸化を防止するための層である。また、前記ＡｕＳｎ層は、共晶のための層である。

また、前記Ｓｉ基板に積層される材料は任意に変更することができる。また、前記熱圧着は、真空下で行う代わりに、窒素ガス等の不活性ガス雰囲気下で行ってもよい。

次に、成長基板６を、半導体層２が積層された面とは反対側の面から、研削、研磨することにより、１０〜２０μｍの厚さに形成する。次に、ドライエッチングを行うことにより、図３（ｃ）に示すように、成長基板６を全て除去して半導体層２のｎ型半導体層２ａの表面を露出させて、半導体層２を３〜１０μｍの厚さに形成する。このとき、研削、研磨とドライエッチングとを併用することにより、所望の厚さを有する半導体層２を短時間で精度よく得ることができる。以上により、半導体層２と、該半導体層２の上に所定のパターンに形成された第１の電極３と、該第１の電極３の上に積層された支持基体１０とを備える半導体素子構造体Ｓが形成される。

本実施形態では、成長基板６を全て除去して半導体層２のｎ型半導体層２ａの表面を露出させるとしたが、成長基板６が導電性材料からなる場合には、成長基板６の一部を除去して該成長基板６を部分的に残してもよい。特に、本実施形態のＧａＮ基板のように半導体層２と同系材料の成長基板６である場合には、該成長基板６と半導体層２とにおいて屈折率の差がほとんどないので、成長基板６を部分的に残した場合でも、半導体素子１は光取り出し効率を損なうことなく機械的強度を向上させることができる。

次に、図３（ｄ）に示すように、ＥＢにより、半導体素子構造体Ｓのｎ型半導体層２ａの上に、Ｔｉ層とＡｌ層とを順に積層し、第２の電極４を形成する。第２の電極４は、例えば、１×ｅ^−４Ω／ｃｍ^２以下のｎ型半導体層２ａに対する接触抵抗率を有するように形成される。続いて、第２の電極４の上に、耐酸性を有するＡｕ層（図示せず）を形成する。

第２の電極４は、Ｔｉ及びＡｌからなる層であるとしたが、Ａｌ及びＲｈからなる層、Ａｌ及びＩｒからなる層、Ａｌ及びＰｔ層からなる層とすることも可能である。

次に、図４（ａ）に示すように、フォトリソグラフィーにより、半導体素子構造体Ｓのｎ型半導体層２ａの上にパターンを形成する。続いて、反応性エッチングにより、半導体層２と絶縁体層５と補助接着層７との一部を除去して、素子区画溝１１を形成する。素子区画溝１１は、接着層８に到達する深さを有するとともに、半導体素子構造体Ｓを半導体素子１ａごとに区画するように形成される。

本実施形態では、フォトリソグラフィー及び反応エッチングにより素子区画溝１１を形成するとしたが、ダイシング装置を用いて、半導体素子構造体Ｓをｎ型半導体層２側から接着層８に到達する深さまで切削することにより、素子区画溝１１を形成してもよい。

次に、図４（ｂ）に示すように、半導体素子構造体Ｓの露出された第２の電極４に、耐酸性を有する接着テープ１２を貼り付け、素子区画溝１１により区画された個々の半導体素子１ａを固定する。接着テープ１２は、第２の電極４に剥離可能に接着されるとともに、該第２の電極４との接着力が、第１の電極３と接着層８との間の接着力よりも大きいものである。接着テープ１２は、厚さ方向に貫通する複数の貫通孔（図示せず）を有していることが好ましい。

接着テープ１２は、例えば、古河電気工業株式会社製の半導体用テープ（商品名：バックグライディング＆エッチング用テープ ＳＰシリーズ）を用いることができる。前記半導体用テープは、耐酸性を有するとともに、紫外線照射により粘着力を失う性質を有するものである。

次に、図４（ｃ）に示すように、フッ酸を用いたウエットエッチングにより、接着テープ１２で固定された半導体素子１ａの補助接着層７を除去する。このとき、フッ酸が、接着テープ１２の前記貫通孔及び素子区画溝１１を通って補助接着層７に到達することにより、補助接着層７は確実に除去される。前記ウエットウエッチングは、補助接着層７だけを除去可能な時間だけ行うこととする。なお、第１の電極３の表面近くに形成されたＴｉ層は、接着層８のＴａＮ層で覆われているので、ウエットエッチングの際に除去されることはない。また、接着テープ１２は耐酸性を有しているので、ウエットエッチングの際に除去されることはない。

次に、図４（ｄ）に示すように、支持基体１０を保持して接着テープ１２を剥離する。接着テープ１２は、第２の電極４との接着力が、第１の電極３と接着層８との間の接着力よりも大きいので、該接着テープ１２を剥離するだけで、半導体素子構造体Ｓが第１の電極３と接着層８との界面で分割されることとなる。この結果、剥離された接着テープ１２に接着された、半導体層２の両面に第１の電極３及び第２の電極４を備える半導体素子１ａを得ることができる。続いて、接着テープ１２に紫外線を照射することにより、該接着テープ１２の粘着力を弱めた後に、該接着テープ１２を第２の電極４から剥離する。以上により、半導体層２の両面に第１の電極３と第２の電極４とを備えるとともに、ｐ型半導体層２ｃの上に絶縁体層５を備える半導体素子１を製造することができる。

本実施形態では、半導体素子構造体Ｓを介して半導体素子１を製造する。そして、図３（ｂ）に示すように、第１の電極３が、第１の電極３の上に絶縁体層５を介して積層された補助接着層７と、補助接着層７及び第１の電極３の上に積層された接着層８とを介して、支持基体１０に支持されているので、半導体素子構造体Ｓは種々の加工に耐え得る大きさの機械的強度を備える。したがって、成長基板６を研削、研磨して除去する工程や、ｎ型半導体層２ａの上に第２の電極４を形成する工程等で、半導体素子１が破損することが防止され、半導体素子１を歩留まりよく製造することができる。

また、本実施形態の製造方法では、半導体素子構造体Ｓが種々の加工に耐え得る大きさの機械的強度を備え、成長基板６を研削、研磨により除去することができるので、従来のレーザー照射又はエッチングにより成長基板を除去する方法と比較して、成長基板６を短時間で除去することができる。また、従来の方法では、レーザー照射又はエッチングにより除去可能な成長基板を選択する必要があるが、本実施形態の製造方法では、成長基板６は研削、研磨により除去可能であればよく、良好な半導体層２を形成可能な成長基板６を選択することができ、これにより良好な半導体素子１を得ることができる。

また、本実施形態の製造方法では、接着テープ１２を用いて、半導体素子構造体Ｓを第１の電極３と接着層８との界面で分割し、半導体素子１を得ているが、接着テープ１２に代えて、超音波、加熱、振動、物理的衝撃等によって、半導体素子構造体Ｓを第１の電極３と接着層８との界面で分割して半導体素子１を得ることもできる。

また、本実施形態の製造方法では、半導体素子構造体Ｓに素子区画溝１１を形成した後に、接着テープ１２の貼り付け、ウエットエッチングによる補助接着層７の除去を行っているが、半導体素子構造体Ｓに素子区画溝１１を形成した後に、超音波、加熱、振動、物理的衝撃等によって、半導体素子構造体Ｓを第１の電極３と接着層８との界面で分割して半導体素子１を得ることもできる。

また、本実施形態の製造方法では、個々の半導体素子１の絶縁体層５の上に補助接着層７を形成するとしたが、図５（ａ）に示すように、複数の半導体素子１の集合体としてのワークシートＷの境界部のみに補助接着層７を形成してもよく、図５（ｂ）に示すようにワークシートＷの集合体の周縁部のみに補助接着層７を形成してもよい。また、本実施形態では、ｐ型半導体層２ｃの上に形成された絶縁体層５の上に補助接着層７を形成するとしたが、絶縁体層５を備えない半導体素子を製造する場合には、ｐ型半導体層２ｃの上に補助接着層７を形成することができる。

また、本実施形態では、青色ＬＥＤとして用いられるＩＩＩ−Ｖ族窒化物系化合物からなる半導体素子１を製造する方法について説明したが、半導体素子の種類はこれに限定されない。本発明の方法は、例えばその他の色の発光色を実現するＡｌＩｎＧａＰ系化合物からなる半導体素子についても適用可能である。

また、本実施形態の製造方法では、ＩＩＩ−Ｖ族窒化物系化合物からなる半導体層２との格子整合性がよく、良質の結晶からなる半導体層２を形成することができる上に、加工が容易であることから、ＧａＮからなる成長基板６を用いた例を示したが、サファイア、ＳｉＣ等の半導体層２とは異種の材料からなる成長基板を用いてもよい。また、サファイア、ＳｉＣのいずれかからなる成長基板を用いた場合には、該成長基板を除去する際に、研削、研磨に代えて、従来技術のように、レーザー照射、エッチング等を行ってもよい。

本実施形態の半導体素子の構成を示す説明的断面図。 図１示の半導体素子の製造方法を説明する説明的断面図。 図１示の半導体素子の製造方法を説明する説明的断面図。 図１示の半導体素子の製造方法を説明する説明的断面図。 図１示の半導体素子の製造方法を説明する説明的斜視図。

符号の説明

１…半導体素子、 ２…半導体層、 ２ａ…第２の導電型層、 ２ｃ…第１の導電型層、 ３…第１の電極、 ４…第２の電極、 ５…絶縁体層、 ６…成長基板、 ７…補助接着層、 ８…接着層、 １０…支持基体、 １１…素子区画溝、 Ｓ…半導体素子構造体。

Claims (6)

1. 第１の導電型層及び該第１の導電型層の上に形成された第２の導電型層を有する半導体層と、該第２の導電型層の上に形成された第１の電極と、該第１の電極の上に積層された支持基体とを備える半導体素子構造体を介して、該半導体層と該第１の電極とを備える半導体素子を製造する方法において、
   成長基板の上に該第１の導電型層を成長させ、該第１の導電型層の上に該第２の導電型層を成長させることにより、該半導体層を形成する工程と、
   該第２の導電型層の上に、最表面がＡｕからなる該第１の電極を形成する工程と、
   該第１の電極の上に、該第１の電極に剥離可能に接着されるＴｉＷ、ＴｉＮ、ＮｂＮ、ＶＮ、ＺｒＮのいずれかの金属からなる接着層を積層する工程と、
   該接着層の上に該支持基体を積層する工程と、
   該成長基板の少なくとも一部を除去して該半導体素子構造体を形成する工程と、
   該半導体素子構造体に超音波、熱、振動、物理的衝撃のいずれかを加えることにより、該半導体素子構造体を該第１の電極と該接着層の界面で分割して前記半導体素子を得る工程とを備えることを特徴とする半導体素子の製造方法。
2. 請求項１記載の半導体素子の製造方法において、
   前記第２の導電型層側の一部を除去して、前記第１の導電型層の一部を露出させる工程と、
   露出された該第１の導電型層の上に第２の電極を形成する工程と、
   前記第１の電極及び該第２の電極の上に、該第１の電極及び該第２の電極に剥離可能に接着される接着層を積層する工程と
   を備えることを特徴とする製造方法。
3. 請求項１記載の半導体素子の製造方法において、
   前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に第２の電極を形成する工程を備えることを特徴とする製造方法。
4. 請求項１〜３のいずれか１項に記載の半導体素子において、
   前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に、前記接着層に到達する深さを有するとともに該半導体素子構造体を前記半導体素子ごとに区画する素子区画溝を形成する工程と、
   区画された該半導体素子構造体を、前記第１の電極と前記接着層との界面で分割することにより、個々の該半導体素子を得る工程と
   を備えることを特徴とする製造方法。
5. 請求項４記載の半導体素子の製造方法において、
   前記第１の電極の上に、所定のエッチャントにより除去可能な補助接着層を形成する工程と、
   該補助接着層及び該第１の電極の上に前記接着層を積層する工程と、
   前記所定のエッチャントにより該補助接着層を除去する工程と
   を備えることを特徴とする製造方法。
6. 請求項５記載の半導体素子の製造方法において、
   前記第１の電極の上に、該第１の電極の一部を被覆する絶縁体層を形成する工程と、
   該絶縁体層の上に前記補助接着層を形成する工程と
   を備えることを特徴とする製造方法。

Images