JP5264611B2 - 半導体記憶装置 - Google Patents

Description

本発明は、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のような半導体記憶装置に関し、特にビット線の電圧制御技術に関するものである。

近年、半導体プロセスの微細化が進み、半導体素子の信頼性（電気的ストレスや熱的ストレスなどに対する耐性）が減少している。

一般的な、ＳＲＡＭのような半導体記憶装置における、メモリセルへのデータの書き込み方法は、Ｈレベルにプリチャージされたビット線対のうちの、いずれか一方のビット線の電位を、ＨレベルからＬレベルにすることで実行される。

例えば、特許文献１では、メモリセルへのデータ書き込み時のビット線の電位を０Ｖよりも低い負電位にすることで、低電源電圧でのメモリセルへの書き込み特性を改善する技術が開示されている。

特開２００２−２９８５８６号公報

しかしながら、特許文献１では、ビット線の電位を０Ｖより低い負電位に制御する構成であるために、それまでは０Ｖから電源ＶＤＤまでの電位差しか印加されていなかったトランジスタに対して、ＶＤＤレベル以上の電位差が印加される。このため、トランジスタに対する電気的ストレスが従来よりも大きくなり、特に高電圧時にはトランジスタの耐圧以上の電圧がかかる可能性がある。

また、ビット線長の長い構成に合わせて負電位生成回路を設計すると、ビット線長の短い構成において必要以上に大規模の負電位生成回路を持つことになる。これによりチップサイズが増大するのみならず、必要以上に負電位を生成する能力が強い回路を具備することになる。そのため、ビット線上で過剰降圧が起こり、ビット線等に接続されているトランジスタに不必要に大きな電気的ストレスがかかり、素子の信頼性劣化を促進することとなる。

そこで、本発明は、低電源電圧でのメモリセルのデータの書き込み特性を改善しつつ、各素子に対する信頼性劣化を抑制することが可能な半導体記憶装置を提供することを目的とする。

上記の点に鑑み、本発明の第１の半導体記憶装置は、第１のワード線と、第１のビット線対と、前記第１のワード線と前記第１のビット線対とに接続された第１のメモリセルと、前記第１のビット線対のいずれか一方のビット線を選択する第１の選択回路と、前記第１の選択回路を介して前記第１のビット線対と接続する書き込み回路とを有し、前記書き込み回路は、前記第１のビット線対のうち前記第１の選択回路によって選択されたビット線の電位を第１の電位に制御する第１の制御回路と、前記選択されたビット線の電位を前記第１の電位よりも低い第２の電位に制御する可変容量キャパシタとを備え、前記第２の電位は、印加電圧に応じて前記可変容量キャパシタの容量が変化し、調整されることを特徴とする。

本発明の第２の半導体記憶装置は、第１のワード線と、第１のビット線対と、前記第１のワード線と前記第１のビット線対とに接続された第１のメモリセルと、前記第１のビット線対のいずれか一方のビット線を選択する第１の選択回路と、前記第１の選択回路を介して前記第１のビット線対と接続する書き込み回路と、電源電圧が所定の電圧値以上か否かを検知する電源電圧ディテクタとを有し、前記書き込み回路は、前記第１のビット線対のうち前記第１の選択回路によって選択されたビット線の電位を第１の電位に制御する第１の制御回路と、前記選択されたビット線の電位を前記第１の電位よりも低い第２の電位に制御する第２の制御回路と、前記電源電圧ディテクタの出力信号によって第３の電位に制御される第３の制御回路とを備え、前記第２の制御回路と前記第３の制御回路とは互いに並列に接続されていることを特徴とする。

本発明の第３の半導体記憶装置は、グローバルビット線対と、プリチャージ制御信号と、前記グローバルビット線対と前記プリチャージ制御信号とに接続された１つ以上の階層アレイと、いずれの階層アレイに書き込みを行うかを選択するライトアレイ選択信号とを有し、前記階層アレイの各々は、ローカルビット線対と、前記ローカルビット線対に接続されたメモリアレイと、前記プリチャージ制御信号と前記ローカルビット線対とに接続されたプリチャージ回路と、前記ローカルビット線対のいずれか一方のローカルビット線を選択するローカルビット線選択スイッチと、階層書き込み回路とを備え、前記階層書き込み回路は、前記ライトアレイ選択信号と接続されており、トランジスタ素子を含む第１の制御回路と、容量素子を含む第２の制御回路とからなることを特徴とする。

本発明の第４の半導体記憶装置は、グローバルビット線対と、前記グローバルビット線対に接続された１つ以上の階層アレイと、いずれの階層アレイに書き込みを行うかを選択するライトアレイ選択信号とを有し、前記階層アレイの各々は、ローカルビット線対と、前記ローカルビット線対に接続されたメモリアレイと、前記ローカルビット線対の制御を行うローカルビット線制御回路と、階層書き込み回路とを備え、前記階層書き込み回路は、前記ライトアレイ選択信号と接続されており、トランジスタ素子を含む第１の制御回路と、容量素子を含む第２の制御回路とからなることを特徴とする。

本発明は、低電源電圧でのメモリセルへのデータの書き込み特性を改善しつつ、各素子に対する信頼性劣化を抑制することが可能な半導体記憶装置を実現する。

実施形態１の半導体記憶装置の構成を示す回路図である。 実施形態１の半導体記憶装置の動作を示す波形図である。 実施形態１の半導体記憶装置のレイアウト配置図である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図の一例である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図の他の例である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路に含まれるＮ型ＤＭＯＳトランジスタの具体的な構造図である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路に含まれるＰ型ＤＭＯＳトランジスタの具体的な構造図である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路で使用されるＤＭＯＳトランジスタの特性図である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図の更に他の例である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図の更に他の例である。 実施形態２の半導体記憶装置の構成を示す回路図である。 実施形態３の半導体記憶装置の構成を示す回路図である。 実施形態４の半導体記憶装置の構成を示す回路図である。 実施形態５の半導体記憶装置の構成を示す回路図である。 実施形態５の半導体記憶装置の構成を示す回路図の他の例である。 実施形態６の半導体記憶装置の構成を示す回路図である。 実施形態６の半導体記憶装置の構成を示す回路図の他の例である。 実施形態７の半導体記憶装置の構成を示す回路図である。 実施形態８の半導体記憶装置の構成を示す回路図である。 実施形態９の半導体記憶装置のレイアウト配置を示す図である。 実施形態１０の半導体記憶装置のレイアウト配置を示す図である。 実施形態１１の半導体記憶装置のレイアウト配置を示す図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置は、ドライブトランジスタＱＮ１１，ＱＮ１２、アクセストランジスタＱＮ１３，ＱＮ１４及びロードトランジスタＱＰ１１，ＱＰ１２をそれぞれ備えたメモリセル１００と、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４をそれぞれ備えたプリチャージ回路１０１と、Ｎ型ＭＯＳトランジスタＱＮ１５，ＱＮ１６をそれぞれ備えたカラム選択回路１０２と、可変容量素子Ｃ１１及びＮ型ＭＯＳトランジスタＱＮ１７を備えたクランプ回路１０３Ａと、入力回路１１０とから構成される。

更に、ＷＬ１〜２はワード線、ＢＬ１〜２，／ＢＬ１〜２はビット線、ＰＣＧはプリチャージ制御信号、ＷＴ１〜２，／ＷＴ１〜２はライト制御信号、ＣＩＮは容量素子制御信号、ＣＯＵＴは容量素子出力ノード、ＶＤＤは電源を示す。

メモリセル１００は、ロードトランジスタＱＰ１１とドライブトランジスタＱＮ１１、また、ロードトランジスタＱＰ１２とドライブトランジスタＱＮ１２でそれぞれインバータを構成し、それぞれのインバータの入出力端子を接続して、フリップフロップを構成している。このフリップフロップで、データの記憶保持を行う。また、アクセストランジスタＱＮ１３，ＱＮ１４のゲート端子はワード線ＷＬ１（ＷＬ２）に接続され、ドレイン端子はビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）にそれぞれ接続される。また、アクセストランジスタＱＮ１３，ＱＮ１４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。

メモリセル１００へのデータの書き込みは、選択されたワード線ＷＬ１（ＷＬ２）をＬレベルからＨレベルにした状態（活性状態）で、予めＨレベルにプリチャージされたビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）のうちの一方のビット線の電位を、ＨレベルからＬレベルにすることで実現される。

プリチャージ回路１０１は、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４を、電源ＶＤＤとビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）との間にそれぞれ接続し、それぞれのゲート端子にプリチャージ制御信号ＰＣＧを接続して構成される。このプリチャージ回路１０１は、ワード線ＷＬ１（ＷＬ２）が非活性状態のときには、プリチャージ制御信号ＰＣＧをＬレベルにして、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４をオンさせ、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）をＨレベルにプリチャージする。ワード線ＷＬ１（ＷＬ２）が活性状態になるときには、プリチャージ制御信号ＰＣＧをＨレベルにして、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４をオフさせ、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）に影響を与えない状態になる。

カラム選択回路１０２は、Ｎ型ＭＯＳトランジスタＱＮ１５，ＱＮ１６を、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）と容量素子出力ノードＣＯＵＴとの間にそれぞれ接続し、それぞれのゲート端子に、ライト制御信号ＷＴ１，／ＷＴ１（ＷＴ２，／ＷＴ２）をそれぞれ接続して構成される。このカラム選択回路１０２は、ビット線ＢＬ１，／ＢＬ１（又はＢＬ２，／ＢＬ２）を選択し、選択したビット線上に接続したメモリセル１００に対して、Ｈ又はＬのどちらのデータの書き込みを行うかの制御を行う。

例えば、ビット線ＢＬ１，／ＢＬ１上の、ワード線ＷＬ１で選択されたメモリセル１００に対して、Ｌレベルのデータを書き込む場合を説明する。この場合、プリチャージ制御信号ＰＣＧをＨレベルにした後、ライト制御信号ＷＴ１のみをＨレベル（このとき、その他のライト制御信号／ＷＴ１，ＷＴ２，／ＷＴ２はＬレベルである。）にして、次に、ワード線ＷＬ１をＨレベルにすることで、メモリセル１００に対してＬレベルのデータの書き込みを行うことができる。

クランプ回路１０３Ａは、可変容量素子Ｃ１１を容量素子出力ノードＣＯＵＴと容量素子制御信号ＣＩＮとの間に接続し、Ｎ型ＭＯＳトランジスタＱＮ１７は、容量素子出力ノードＣＯＵＴと接地電源との間に接続され、そのゲート端子に容量素子制御信号ＣＩＮを接続して構成される。

以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、ワード線ＷＬ１，ＷＬ２が非活性状態の場合を説明する。この場合は、全てのワード線ＷＬ１，ＷＬ２はＬレベルであり、これらのワード線で制御される全てのメモリセル１００は非選択状態（書き込みも読み出しも行わない状態）になっている。また、プリチャージ制御信号ＰＣＧはＬレベルであり、このプリチャージ制御信号ＰＣＧで制御されるプリチャージ回路１０１は活性状態となり、全てのビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をＨレベルにプリチャージする。また、全てのライト制御信号ＷＴ１，／ＷＴ１，ＷＴ２，／ＷＴ２はＬレベルで、これらのライト制御信号によって制御される全てのカラム選択回路１０２は非活性状態となっている。また、容量素子制御信号ＣＩＮはＨレベルで、Ｎ型ＭＯＳトランジスタＱＮ１７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。

次に、ワード線ＷＬ１（又はＷＬ２）が活性状態になり、メモリセル１００にデータを書き込む場合の動作を説明する。このときの各信号波形を図２に示す。プリチャージ制御信号ＰＣＧがＬレベルからＨレベルになり、このプリチャージ制御信号ＰＣＧで制御される全てのプリチャージ回路１０１は非活性状態となる。例えば、ワード線ＷＬ１が選択されて、当該ワード線ＷＬ１がＨレベルになり、アクセストランジスタＱＮ１３，ＱＮ１４がオンする。また、例えば、時刻ｔ０でライト制御信号ＷＴ１が選択されて、当該ライト制御信号ＷＴ１がＨレベルとなり、ビット線ＢＬ１に接続したカラム選択回路１０２のＮ型ＭＯＳトランジスタＱＮ１５がオンし、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴとが、当該Ｎ型ＭＯＳトランジスタＱＮ１５を介して接続される。

この時点では、容量素子制御信号ＣＩＮはＨレベルで、Ｎ型ＭＯＳトランジスタＱＮ１７がオンしているため、当該Ｎ型ＭＯＳトランジスタＱＮ１７を介して、ビット線ＢＬ１の電荷が引き抜かれ、所定の時間経過後にビット線ＢＬ１の電位はＬレベルになる。

ビット線ＢＬ１の電位がＬレベルになった後、時刻ｔ１（ｔ０＜ｔ１）で容量素子制御信号ＣＩＮはＨレベルからＬレベルに変化する。容量素子制御信号ＣＩＮがＬレベルになったため、Ｎ型ＭＯＳトランジスタＱＮ１７はオフする。同時に、容量素子制御信号ＣＩＮがＨレベル（ＶＤＤ）からＬレベル（０Ｖ）へ遷移したことにより、可変容量素子Ｃ１１の容量をＣｃとすると、Ｃｃ×ＶＤＤ分の電荷が、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴと選択されたメモリセル１００の記憶ノード（この場合は、アクセストランジスタＱＮ１３のソース端子のノード）とに存在する全容量（容量Ｃｌとする）による電荷分から引き抜かれることになる。つまり、容量Ｃｃと容量Ｃｌとによる電荷の分配によって、ビット線ＢＬ１等の電位は０Ｖから、−（Ｃｃ×ＶＤＤ）／（Ｃｃ＋Ｃｌ）の負電位になる。

選択されたビット線ＢＬ１の電位が０Ｖよりも低い負電位になることで、選択されたメモリセル１００中のアクセストランジスタＱＮ１３のコンダクタンスが大きくなる。つまり、選択されたビット線の電位が０Ｖまでしか低下しない半導体記憶装置よりも、低い電源電圧でのメモリセル１００へのデータの書き込みが可能となる。以上のように、選択されたビット線ＢＬ１の電位が負電位になることで、メモリセル１００へのデータの書き込みが行われる。

このときのクランプ回路１０３Ａの動作を説明する。メモリセル１００へのデータ書き込み時に、選択されたビット線（この場合は、ＢＬ１）、容量素子出力ノードＣＯＵＴ、選択されたメモリセル１００の記憶ノード（この場合は、アクセストランジスタＱＮ１３のソース端子）が負電位になる場合には、それぞれのノードに接続した各素子に対する電気的ストレスが、ビット線の電位が０Ｖまでしか低下しない半導体記憶装置よりも大きいことは明らかである。

更に負電位を生成する容量素子Ｃ１１が常に一定容量Ｃｃ’を保っていた場合、容量素子Ｃ１１により生成される負電位（ＶＢＢ＝−（Ｃｃ’×ＶＤＤ）／（Ｃｃ’＋Ｃｌ））は電源電圧ＶＤＤに比例するため、高電圧電源の場合に、負電位となるノードに接続した各素子にかかる電位差（ＶＤＤ−ＶＢＢ）が過大になり、素子の信頼性劣化を招く可能性がある。電源電圧ＶＤＤが高い場合には、アクセストランジスタＱＮ１３，ＱＮ１４において十分なコンダクタンスが確保できるため、選択されたビット線の電位を負電位に降圧することなく、メモリセル１００に対してデータの書き込みを行うことができる。このため、電源電圧ＶＤＤが低い場合にのみ、選択されたビット線の電位を負電位にすればよく、電源電圧ＶＤＤが高い時には負電位の発生量を抑えることが望ましい。

負電位生成のための容量素子として、電源電圧依存性を持つ可変容量素子Ｃ１１を用いた場合、印加される電圧が高電圧になるに伴い素子の容量が減少する。これにより、可変容量素子Ｃ１１の電荷を引き抜く能力が低下し生成される負電位が減少するため、選択されたビット線等を従来よりも高い電位に制御することが可能となる。

次に、図２に示した通り、メモリセル１００へのデータの書き込みが完了した後、時刻ｔ２でワード線ＷＬ１はＨレベルからＬレベルに変化し、全てのメモリセル１００は非選択状態となる。また、ライト制御信号ＷＴ１はＨレベルからＬレベルに変化し、全てのカラム選択回路１０２は非活性状態となる。更に、容量素子制御信号ＣＩＮはＬレベルからＨレベルに変化し、Ｎ型ＭＯＳトランジスタＱＮ１７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。その後、時刻ｔ３でプリチャージ制御信号ＰＣＧがＨレベルからＬレベルに変化し、全てのプリチャージ回路１０１が活性状態となり、全てのビット線をＨレベルにプリチャージする。

以上に示した、本実施形態での効果を以下に述べる。まず、電源電圧ＶＤＤが低い場合には、従来通りにメモリセル１００へのデータの書き込み特性を改善できる。更に、電源電圧ＶＤＤが高くなった場合には、メモリセル１００へのデータの書き込み動作時の選択されたビット線等に発生する電位を、従来よりも高い電位に制御できるため、選択されたビット線等に接続された各素子に対する電気的ストレスを低減することができ、信頼性劣化を抑制することが可能となる。

また、図１においてはメモリセル１００に書き込むデータを取り込む１つの入力回路１１０につき２ビット線ペアで、負電位に降圧されるビット線は１本であったが、同一の入力回路１１０に接続されている限り、３ペア以上でも負電位に降圧されるビット線は常に１本である。このため、単一の入力回路１１０につき１つの書き込み回路すなわちクランプ回路１０３Ａがあればよく、省面積化が可能である。このとき、図３に示すように書き込み回路を入力回路に隣接して配置することにより、配線の引き回しを削減でき、更に省面積化が可能である。

以下に、上記実施形態におけるクランプ回路１０３Ａの具体的な例を示す。図４、図５は、図１におけるクランプ回路１０３Ａを、ＤＭＯＳ（デプレッションＭＯＳ）トランジスタを用いて実現した図である。

図４におけるクランプ回路１０３Ｂは、Ｎ型ＤＭＯＳトランジスタＱＮＤのソース、ドレイン、基板を容量素子制御信号ＣＩＮと接続し、そのゲート端子を容量素子出力ノードＣＯＵＴと接続し、Ｎ型ＭＯＳトランジスタＱＮ１７を容量素子出力ノードＣＯＵＴと接地電源との間に接続し、そのゲート端子に容量素子制御信号ＣＩＮを接続することにより構成される。

図５におけるクランプ回路１０３Ｃは、Ｐ型ＤＭＯＳトランジスタＱＰＤのソース、ドレイン、基板を容量素子出力ノードＣＯＵＴと接続し、そのゲート端子を容量素子制御信号ＣＩＮと接続し、Ｎ型ＭＯＳトランジスタＱＮ１７を容量素子出力ノードＣＯＵＴと接地電源との間に接続し、そのゲート端子に容量素子制御信号ＣＩＮを接続することにより構成される。

図６に図４で用いているＮ型ＤＭＯＳトランジスタＱＮＤの構造を、図７に図５で用いているＰ型ＤＭＯＳトランジスタＱＰＤの構造をそれぞれ示す。また、図８にＤＭＯＳトランジスタＱＮＤ，ＱＰＤの特性を示す。ＤＭＯＳトランジスタＱＮＤ，ＱＰＤへの印加電圧ＶＤＤが高くなるにつれ素子容量Ｃが減少し、ある電圧以上で素子容量Ｃは飽和する。このとき、低電圧動作トランジスタに使用されている酸化膜厚では、素子容量Ｃの飽和が低電圧で起こってしまい、降圧量を抑制したい高電圧領域で印加電圧ＶＤＤが変化しても、降圧量の抑制が起こらない。これに対し、ＤＭＯＳトランジスタＱＮＤ，ＱＰＤの酸化膜の膜厚をＬＳＩのＩＯ部トランジスタの酸化膜の膜厚と等しくすることにより、飽和領域を高電圧までシフトさせることができ、高電圧領域でも印加電圧ＶＤＤが変化すると素子容量Ｃが変化し、降圧量の制御が可能となり、信頼性劣化を抑制することが可能となる。

図４又は図５のような構成にすることにより、ＤＭＯＳトランジスタＱＮＤ，ＱＰＤへの入力信号である容量素子制御信号ＣＩＮの電圧が高くなるにつれ、ＤＭＯＳトランジスタＱＮＤ，ＱＰＤの空乏層の厚みが増すため、ＤＭＯＳトランジスタＱＮＤ，ＱＰＤの容量は低下する。これにより、ＤＭＯＳトランジスタＱＮＤ，ＱＰＤによる電荷の引き抜き能力が低下し、高電圧時にＤＭＯＳトランジスタＱＮＤ，ＱＰＤにより生成される負電位は従来に比べ抑制され、各素子に対する信頼性劣化を抑制することができる。

図９、図１０は、図１におけるクランプ回路１０３Ａを、ＤＭＯＳトランジスタを用いて実現した他の図である。図９、図１０において、クランプ回路１０３Ｄ，１０３ＥはＤＭＯＳトランジスタＱＮＤ，ＱＰＤに定容量素子Ｃ１２を並列接続することにより構成されている。ＤＭＯＳトランジスタＱＮＤ，ＱＰＤはＭＯＳトランジスタよりも容量が小さいため、必要な負電位を生成するために十分な容量を得ようとするとＤＭＯＳトランジスタＱＮＤ，ＱＰＤのサイズが大きくなる可能性がある。そこで、定容量素子Ｃ１２を併用することにより、低電圧時には小面積で必要な負電圧を発生させることができ、更に高電圧時にはＤＭＯＳトランジスタＱＮＤ，ＱＰＤの容量が減少することにより、生成される負電位は従来に比べ抑制され、各素子に対する信頼性劣化を抑制することができる。

《実施形態２》
図１１は、本発明の実施形態２に係る半導体記憶装置の構成図である。図１１に示す半導体記憶装置は、ドライブトランジスタＱＮ１１，ＱＮ１２、アクセストランジスタＱＮ１３，ＱＮ１４、ロードトランジスタＱＰ１１，ＱＰ１２をそれぞれ備えたメモリセル１００と、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４をそれぞれ備えたプリチャージ回路１０１と、Ｎ型ＭＯＳトランジスタＱＮ１５，ＱＮ１６をそれぞれ備えたカラム選択回路１０２と、クランプ回路１０４とから構成される。クランプ回路１０４は、容量素子Ｃ１３及びインバータＩＮＶ１１からなる昇圧回路１０５と、電源電圧ディテクタ１１５と、Ｎ型ＭＯＳトランジスタＱＮ１７，ＱＮ１８と、容量素子Ｃ１４とを備える。

更に、ＷＬ１〜２はワード線、ＢＬ１〜２，／ＢＬ１〜２はビット線、ＰＣＧはプリチャージ制御信号、ＷＴ１〜２，／ＷＴ１〜２はライト制御信号、ＣＩＮは容量素子制御信号、ＣＯＵＴは容量素子出力ノード、ＶＤＤは電源を示す。

メモリセル１００は、ロードトランジスタＱＰ１１とドライブトランジスタＱＮ１１、また、ロードトランジスタＱＰ１２とドライブトランジスタＱＮ１２でそれぞれインバータを構成し、それぞれのインバータの入出力端子を接続して、フリップフロップを構成している。このフリップフロップで、データの記憶保持を行う。また、アクセストランジスタＱＮ１３，ＱＮ１４のゲート端子はワード線ＷＬ１（ＷＬ２）に接続され、ドレイン端子はビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）にそれぞれ接続される。また、アクセストランジスタＱＮ１３，ＱＮ１４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。

メモリセル１００へのデータの書き込みは、選択されたワード線ＷＬ１（ＷＬ２）をＬレベルからＨレベルにした状態（活性状態）で、予めＨレベルにプリチャージされたビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）のうちの一方のビット線の電位を、ＨレベルからＬレベルにすることで実現される。

プリチャージ回路１０１は、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４を、電源ＶＤＤとビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）との間にそれぞれ接続し、それぞれのゲート端子にプリチャージ制御信号ＰＣＧを接続して構成される。このプリチャージ回路１０１は、ワード線ＷＬ１（ＷＬ２）が非活性状態のときには、プリチャージ制御信号ＰＣＧをＬレベルにして、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４をオンさせ、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）をＨレベルにプリチャージする。ワード線ＷＬ１（ＷＬ２）が活性状態になるときには、プリチャージ制御信号ＰＣＧをＨレベルにして、Ｐ型ＭＯＳトランジスタＱＰ１３，ＱＰ１４をオフさせ、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）に影響を与えない状態になる。

カラム選択回路１０２は、Ｎ型ＭＯＳトランジスタＱＮ１５，ＱＮ１６を、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）と容量素子出力ノードＣＯＵＴとの間にそれぞれ接続し、それぞれのゲート端子に、ライト制御信号ＷＴ１，／ＷＴ１（ＷＴ２，／ＷＴ２）をそれぞれ接続して構成される。このカラム選択回路１０２は、ビット線ＢＬ１，／ＢＬ１（又はＢＬ２，／ＢＬ２）を選択し、選択したビット線上に接続したメモリセル１００に対して、Ｈ又はＬのどちらのデータの書き込みを行うかの制御を行う。

例えば、ビット線ＢＬ１，／ＢＬ１上の、ワード線ＷＬ１で選択されたメモリセル１００に対して、Ｌレベルのデータを書き込む場合を説明する。この場合、プリチャージ制御信号ＰＣＧをＨレベルにした後、ライト制御信号ＷＴ１のみをＨレベル（このとき、その他のライト制御信号／ＷＴ１，ＷＴ２，／ＷＴ２はＬレベルである。）にして、次に、ワード線ＷＬ１をＨレベルにすることで、メモリセル１００に対してＬレベルのデータの書き込みを行うことができる。

クランプ回路１０４は、容量素子制御信号ＣＩＮと容量素子出力ノードＣＯＵＴとの間に容量素子Ｃ１４を接続し、当該容量素子Ｃ１４と並列にＮ型ＭＯＳトランジスタＱＮ１８と昇圧回路１０５とが直列に接続されており、Ｎ型ＭＯＳトランジスタＱＮ１８のゲート端子に電源電圧ディテクタ１１５が接続され構成されている。このとき、Ｎ型ＭＯＳトランジスタＱＮ１８が電源電圧ディテクタ１１５からの信号を受け、昇圧回路１０５と容量素子制御信号ＣＩＮとの接続・遮断を制御する。また、昇圧回路１０５の駆動により容量素子出力ノードＣＯＵＴの電圧が昇圧されるよう構成されている。

以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、書き込み動作時に容量素子制御信号ＣＩＮがＨレベルからＬレベルに変化し、選択されたビット線等において容量素子Ｃ１４によって電荷が引き抜かれ、負電位に降圧される。このとき、電源電圧ＶＤＤが高電圧時以外は電源電圧ディテクタ１１５がディスイネーブル信号を出力し、Ｎ型ＭＯＳトランジスタＱＮ１８がオフするため、昇圧回路１０５は容量素子制御信号ＣＩＮとの接続を遮断され動作せず、容量素子出力ノードＣＯＵＴに影響を与えない状態となる。

一方、高電圧時にはＮ型ＭＯＳトランジスタＱＮ１８が電源電圧ディテクタ１１５からイネーブル信号を受け取りオンし、昇圧回路１０５と容量素子制御信号ＣＩＮとが接続される。書き込み動作時に容量素子制御信号ＣＩＮがＨレベルからＬレベルに変化し、昇圧回路１０５では、容量素子制御信号ＣＩＮのＮ型ＭＯＳトランジスタＱＮ１８とインバータＩＮＶ１１とを介した信号（この場合は昇圧信号）が容量素子Ｃ１３に入力される。この容量素子Ｃ１３への印加電圧の増加に伴い、出力先である選択されたビット線等に電荷が加わり、昇圧される。このため、選択されたビット線等に接続している各素子に印加される負電位は従来よりも抑制され、信頼性劣化を低減することが可能となる。

以上に示した、本実施形態での効果を以下に述べる。電源電圧ＶＤＤが高電圧時以外は、昇圧回路１０５が動作せず、選択されたビット線等は容量素子Ｃ１４によって従来と同量だけ負電位に降圧され、メモリセル１００へのデータの書き込み特性の改善が可能である。更に高電圧時は、昇圧回路１０５による昇圧のため、選択されたビット線等の負電位への降圧が抑制され、ビット線等に接続している各素子への信頼性劣化を低減することが可能となる。

《実施形態３》
図１２は、本発明の実施形態３に係る半導体記憶装置の構成図である。図１２に示す半導体記憶装置は、複数のメモリセルからなるメモリアレイＭＡ２１と、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３からなるプリチャージ回路２０１と、容量素子Ｃ２１、Ｎ型ＭＯＳトランジスタＱＮ２３及びインバータＩＮＶ２１からなる階層書き込み回路２０２Ａと、Ｎ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２からなるローカルビット線選択スイッチ２０３とを備えた階層アレイ２００Ａを複数具備することにより構成されている。

更に、ＬＢＬ１，／ＬＢＬ１はローカルビット線、ＧＢＬ１，／ＧＢＬ１はグローバルビット線、ＰＣＧはプリチャージ制御信号、ＷＡＳ１〜２はライトアレイ選択信号、ＣＯＵＴは容量素子出力ノード、ＶＤＤは電源を示す。

メモリアレイＭＡ２１はローカルビット線ＬＢＬ１，／ＬＢＬ１に接続されており、当該メモリアレイＭＡ２１内のメモリセルへの書き込みは、選択されたワード線（不図示）をＬレベルからＨレベルにした状態（活性状態）で、予めＨレベルにプリチャージされたローカルビット線ＬＢＬ１，／ＬＢＬ１のうち一方のローカルビット線の電位を、ＨレベルからＬレベルにすることで実現される。

プリチャージ回路２０１は、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２を電源ＶＤＤとローカルビット線ＬＢＬ１，／ＬＢＬ１との間にそれぞれ接続し、更にＰ型ＭＯＳトランジスタＱＰ２３をローカルビット線ＬＢＬ１，／ＬＢＬ１の間に接続し、それぞれのゲート端子にプリチャージ制御信号ＰＣＧを接続して構成される。このプリチャージ回路２０１は、プリチャージ制御信号ＰＣＧをＬレベルにして、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３をオンさせ、ローカルビット線ＬＢＬ１，／ＬＢＬ１をＨレベルにプリチャージする。メモリセルへ書き込みを行う際には、プリチャージ制御信号ＰＣＧをＨレベルにすることにより、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３をオフさせ、ローカルビット線ＬＢＬ１，／ＬＢＬ１に影響を与えない状態になる。

階層書き込み回路２０２Ａは、インバータＩＮＶ２１がライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）に接続され、当該インバータＩＮＶ２１からの出力信号を容量素子出力ノードＣＯＵＴと接地電源との間に接続されたＮ型ＭＯＳトランジスタＱＮ２３のゲート端子及び容量素子出力ノードＣＯＵＴに接続された容量素子Ｃ２１に入力し、それぞれ容量素子出力ノードＣＯＵＴに出力することにより書き込みの制御を行っている。

ローカルビット線選択スイッチ２０３はＮ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２をローカルビット線ＬＢＬ１，／ＬＢＬ１と容量素子出力ノードＣＯＵＴとの間に接続し、それぞれのゲート端子にグローバルビット線ＧＢＬ１，／ＧＢＬ１を接続することにより構成されている。

以下に、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、非書き込み時はグローバルビット線ＧＢＬ１，／ＧＢＬ１がともにＬレベルに保持される。このため、ローカルビット線選択スイッチ２０３のＮ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２はオフし、ローカルビット線ＬＢＬ１，／ＬＢＬ１と階層書き込み回路２０２Ａとの接続は遮断される。また、プリチャージ制御信号ＰＣＧはＬレベルであり、このプリチャージ制御信号ＰＣＧで制御されるプリチャージ回路２０１は活性状態となり、ローカルビット線ＬＢＬ１，／ＬＢＬ１はＨレベルにプリチャージされる。また、ライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）はＬレベルにあり、インバータＩＮＶ２１を介し、Ｈレベルになった信号が入力されるＮ型ＭＯＳトランジスタＱＮ２３がオンし、容量素子出力ノードＣＯＵＴが接地電源に接続されることにより、Ｌレベルにディスチャージする。

書き込み動作時には、プリチャージ制御信号ＰＣＧがＨレベルに遷移し、プリチャージ回路２０１は非活性となる。この後、グローバルビット線ＧＢＬ１，／ＧＢＬ１にデータがセット（例えばグローバルビット線ＧＢＬ１にＨレベル、／ＧＢＬ１にＬレベルをセット）され、Ｎ型ＭＯＳトランジスタＱＮ２１がオンする。一方、Ｎ型ＭＯＳトランジスタＱＮ２２はオフ状態を維持する。Ｎ型ＭＯＳトランジスタＱＮ２１がオンすることにより、ローカルビット線ＬＢＬ１は、予めＮ型ＭＯＳトランジスタＱＮ２３を介して接地電源に接続されていた容量素子出力ノードＣＯＵＴと接続され、Ｌレベルにディスチャージされる。

この後、選択された階層アレイ２００Ａではライトアレイ選択信号ＷＡＳ１がＬレベルからＨレベルになる。このとき、Ｎ型ＭＯＳトランジスタＱＮ２３と容量素子Ｃ２１には、インバータＩＮＶ２１を経たライトアレイ選択信号ＷＡＳ１の反転信号（ＨレベルからＬレベルへ遷移した信号）が入力される。これにより、Ｎ型ＭＯＳトランジスタＱＮ２３はオフし、容量素子出力ノードＣＯＵＴと接地電源との接続は遮断される。また、容量素子Ｃ２１により容量素子出力ノードＣＯＵＴとローカルビット線ＬＢＬ１と選択されたメモリセルの記憶ノードとの電荷が引き抜かれ、Ｌレベルにあったローカルビット線等が負電位に降圧されメモリセルへの書き込みが行われる。

また、非選択の階層アレイ２００Ａに関しては、ライトアレイ選択信号ＷＡＳ２はＬレベルを保持し、ライトアレイ選択信号ＷＡＳ２の反転信号が入力されるＮ型ＭＯＳトランジスタＱＮ２３はオン状態を保持するため、ローカルビット線ＬＢＬ１は接地電源との接続を維持し、Ｌレベルを保持する。また、容量素子Ｃ２１による電荷の引き抜きは起こらないため、ローカルビット線ＬＢＬ１の電位が負電位に降圧されることはない。

以上に示した、本実施形態での効果を以下に述べる。すなわち、本実施形態は、半導体記憶装置の記憶容量に対し、常に最適な規模の書き込み回路を提供することを目的としている。所望の記憶容量を持つ半導体記憶装置は、階層アレイ２００Ａを複数接続することにより設計可能である。このため、各階層アレイ２００Ａに対し、最適な規模の階層書き込み回路２０２Ａを設計することにより、半導体記憶装置の記憶容量の変化に対し、階層アレイ２００Ａの接続数の増減により対応可能であるため、常に最適な規模の階層書き込み回路２０２Ａを提供できる。このため、選択された階層アレイ２００Ａに関しては、ローカルビット線等には常に最適な負電位が供給され、ローカルビット線等に接続しているトランジスタに必要以上の電気的ストレスが付加されることはない。また、非選択の階層アレイ２００Ａに関しては、負電位に降圧されないので、トランジスタにかかる電気的ストレスは緩和される。これらのことより、従来技術よりも信頼性劣化を抑制することが可能である。

《実施形態４》
図１３は、本発明の実施形態４に係る半導体記憶装置の構成図である。図１３に示す半導体記憶装置は、複数のメモリセルからなるメモリアレイＭＡ２１と、容量素子Ｃ２１、Ｎ型ＭＯＳトランジスタＱＮ２３及びインバータＩＮＶ２１からなる階層書き込み回路２０２Ａと、Ｎ型ＭＯＳトランジスタＱＮ２４，ＱＮ２５及びＰ型ＭＯＳトランジスタＱＰ２４，ＱＰ２５からなるローカルビット線制御回路２０４とを備えた複数の階層アレイ２００Ｂから構成されている。

更に、ＬＢＬ１，／ＬＢＬ１はローカルビット線、ＧＢＬ１，／ＧＢＬ１はグローバルビット線、ＷＡＳ１〜２はライトアレイ選択信号、ＣＯＵＴは容量素子出力ノード、ＶＤＤは電源を示す。

なお、本実施形態では実施形態３の構成に比べ、プリチャージ機能をローカルビット線制御回路２０４に持たせているため、階層アレイ２００Ｂを縦断して配線されるプリチャージ制御信号ＰＣＧが不要である。

メモリアレイＭＡ２１はローカルビット線ＬＢＬ１，／ＬＢＬ１に接続されており、当該メモリアレイＭＡ２１内のメモリセルへの書き込みは、選択されたワード線（不図示）をＬレベルからＨレベルにした状態（活性状態）で、予めＨレベルにプリチャージされたローカルビット線ＬＢＬ１，／ＬＢＬ１のうち一方のローカルビット線の電位を、ＨレベルからＬレベルにすることで実現される。

階層書き込み回路２０２Ａは、インバータＩＮＶ２１がライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）に接続され、当該インバータＩＮＶ２１からの出力信号を容量素子出力ノードＣＯＵＴと接地電源との間に接続されたＮ型ＭＯＳトランジスタＱＮ２３のゲート端子及び容量素子出力ノードＣＯＵＴに接続された容量素子Ｃ２１に入力し、それぞれ容量素子出力ノードＣＯＵＴに出力することにより書き込みの制御を行っている。

ローカルビット線制御回路２０４は、電源ＶＤＤとローカルビット線ＬＢＬ１，／ＬＢＬ１との間にＰ型ＭＯＳトランジスタＱＰ２４，ＱＰ２５を、接地電源とローカルビット線ＬＢＬ１，／ＬＢＬ１との間にＮ型ＭＯＳトランジスタＱＮ２４，ＱＮ２５をそれぞれ接続し、それぞれのゲート端子に、グローバルビット線ＧＢＬ１，／ＧＢＬ１を接続することにより構成されている。

以下に、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、非書き込み時はグローバルビット線ＧＢＬ１，／ＧＢＬ１がともにＬレベルに保持される。このため、ローカルビット線制御回路２０４においてＰ型ＭＯＳトランジスタＱＰ２４，ＱＰ２５がオンしており、ローカルビット線ＬＢＬ１，／ＬＢＬ１は電源ＶＤＤと接続され、Ｈレベルを保持する。また、ライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）はＬレベルにあり、インバータＩＮＶ２１を介し、Ｈレベルになった信号が入力されるＮ型ＭＯＳトランジスタＱＮ２３がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。

書き込み動作時には、グローバルビット線ＧＢＬ１，／ＧＢＬ１にデータがセット（例えばグローバルビット線ＧＢＬ１にＨレベル、／ＧＢＬ１にＬレベルをセット）され、Ｎ型ＭＯＳトランジスタＱＮ２４とＰ型ＭＯＳトランジスタＱＰ２５がオン状態となる。これにより、ローカルビット線ＬＢＬ１は予めＮ型ＭＯＳトランジスタＱＮ２３を介して接地電源に接続されていた容量素子出力ノードＣＯＵＴと接続され、Ｌレベルにディスチャージされる。一方、ローカルビット線／ＬＢＬ１はＰ型ＭＯＳトランジスタＱＰ２５を介して電源ＶＤＤと接続され、Ｈレベルを保持する。

この後、選択された階層アレイ２００Ｂではライトアレイ選択信号ＷＡＳ１がＬレベルからＨレベルになる。このとき、Ｎ型ＭＯＳトランジスタＱＮ２３と容量素子Ｃ２１には、インバータＩＮＶ２１を経たライトアレイ選択信号ＷＡＳ１の反転された信号（ＨレベルからＬレベルへ遷移した信号）が入力される。これにより、Ｎ型ＭＯＳトランジスタＱＮ２３はオフされ、容量素子出力ノードＣＯＵＴと接地電源との接続は遮断される。また、容量素子Ｃ２１により容量素子出力ノードＣＯＵＴとローカルビット線ＬＢＬ１と選択されたメモリセルの記憶ノードとの電荷が引き抜かれ、Ｌレベルにあったローカルビット線等が負電位に降圧され書き込みが行われる。

また、非選択の階層アレイ２００Ｂに関しては、ライトアレイ選択信号ＷＡＳ２はＬレベルを保持し、ライトアレイ選択信号ＷＡＳ２の反転信号が入力されるＮ型ＭＯＳトランジスタＱＮ２３はオン状態を保持するため、ローカルビット線ＬＢＬ１は接地電源との接続を維持し、Ｌレベルを保持する。また、容量素子Ｃ２１による電荷の引き抜きは起こらないため、ローカルビット線ＬＢＬ１の電位が負電位に降圧されることはない。

以上に示した、本実施形態での効果を以下に述べる。実施形態３と同様に、階層書き込み回路２０２Ａの規模が最適化されているため、ローカルビット線ＬＢＬ１，／ＬＢＬ１に印加される負電位は必要最低限で済み、従来技術に比べ信頼性劣化を抑制することが可能である。更に、プリチャージ制御信号ＰＣＧの削減により、省面積化や配線混雑の緩和によるノイズの低減が期待できる。

《実施形態５》
図１４は、本発明の実施形態５に係る半導体記憶装置の構成図である。図１４に示す半導体記憶装置は、複数のメモリセルからなるメモリアレイＭＡ２１と、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３からなるプリチャージ回路２０１と、Ｎ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２及びＡＮＤ回路ＱＡＮ２１，ＱＡＮ２２からなるアレイ選択回路２０５と、容量素子Ｃ２１、Ｎ型ＭＯＳトランジスタＱＮ２３、インバータＩＮＶ２１及び遅延素子ＤＬＹからなる階層書き込み回路２０２Ｂとを備えた階層アレイ２００Ｃを複数具備することにより構成されている。

更に、ＬＢＬ１，／ＬＢＬ１はローカルビット線、ＧＢＬ１，／ＧＢＬ１はグローバルビット線、ＰＣＧはプリチャージ制御信号、ＷＡＳ１〜２はライトアレイ選択信号、ＣＯＵＴは容量素子出力ノード、ＶＤＤは電源を示す。

メモリアレイＭＡ２１はローカルビット線ＬＢＬ１，／ＬＢＬ１に接続されており、当該メモリアレイＭＡ２１内のメモリセルへの書き込みは、選択されたワード線（不図示）をＬレベルからＨレベルにした状態（活性状態）で、予めＨレベルにプリチャージされたローカルビット線ＬＢＬ１，／ＬＢＬ１のうち一方のローカルビット線の電位を、ＨレベルからＬレベルにすることで実現される。

プリチャージ回路２０１は、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２を電源ＶＤＤとローカルビット線ＬＢＬ１，／ＬＢＬ１との間にそれぞれ接続し、更にＰ型ＭＯＳトランジスタＱＰ２３をローカルビット線ＬＢＬ１，／ＬＢＬ１の間に接続し、それぞれのゲート端子にプリチャージ制御信号ＰＣＧを接続して構成される。このプリチャージ回路２０１は、プリチャージ制御信号ＰＣＧをＬレベルにして、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３をオンさせ、ローカルビット線ＬＢＬ１，／ＬＢＬ１をＨレベルにプリチャージする。メモリセルへ書き込みを行う際には、プリチャージ制御信号ＰＣＧをＨレベルにすることにより、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３をオフさせ、ローカルビット線ＬＢＬ１，／ＬＢＬ１に影響を与えない状態になる。

階層書き込み回路２０２Ｂは、遅延素子ＤＬＹを介してインバータＩＮＶ２１がライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）に接続され、当該インバータＩＮＶ２１からの出力信号を容量素子出力ノードＣＯＵＴと接地電源との間に接続されたＮ型ＭＯＳトランジスタＱＮ２３のゲート端子及び容量素子出力ノードＣＯＵＴに接続された容量素子Ｃ２１に入力し、それぞれ容量素子出力ノードＣＯＵＴに出力することにより書き込みの制御を行っている。

アレイ選択回路２０５は、ＡＮＤ回路ＱＡＮ２１，ＱＡＮ２２がグローバルビット線ＧＢＬ１，／ＧＢＬ１の信号とライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）とを受け、ローカルビット線ＬＢＬ１，／ＬＢＬ１と階層書き込み回路２０２Ｂとの間に接続されているＮ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２のゲート端子に出力することにより、ローカルビット線ＬＢＬ１，／ＬＢＬ１と階層書き込み回路２０２Ｂとの接続・遮断を制御し、書き込みを行う階層アレイ２００Ｃの選択を行っている。

以下に、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、非書き込み動作時には、ライトアレイ選択信号ＷＡＳ１〜２は全てＬレベルにあるので、ＡＮＤ回路ＱＡＮ２１，ＱＡＮ２２の出力は常にＬレベルとなり、Ｎ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２はオフし、ローカルビット線ＬＢＬ１，／ＬＢＬ１と階層書き込み回路２０２Ｂとの接続は遮断される。また、プリチャージ制御信号ＰＣＧはＬレベルであり、このプリチャージ制御信号ＰＣＧで制御されるプリチャージ回路２０１は活性状態となり、ローカルビット線ＬＢＬ１，／ＬＢＬ１はＨレベルにプリチャージされる。

次に、書き込み動作時の選択された階層アレイ２００Ｃに関して説明する。このとき、プリチャージ制御信号ＰＣＧがＨレベルに遷移し、プリチャージ回路２０１は非活性となる。その後、グローバルビット線ＧＢＬ１，／ＧＢＬ１にデータをセットし（例えばグローバルビット線ＧＢＬ１にＨレベル、／ＧＢＬ１にＬレベルをセット）、この後にライトアレイ選択信号ＷＡＳ１をＬレベルからＨレベルへと変化させる。これにより、グローバルビット線ＧＢＬ１の信号とライトアレイ選択信号ＷＡＳ１とを入力とするＡＮＤ回路ＱＡＮ２１が活性化する。一方、グローバルビット線／ＧＢＬ１の信号とライトアレイ選択信号ＷＡＳ１とを入力とするＡＮＤ回路ＱＡＮ２２は非活性状態を維持する。ＡＮＤ回路ＱＡＮ２１が活性化されたことにより、ローカルビット線ＬＢＬ１が階層書き込み回路２０２Ｂと接続され、予めＮ型ＭＯＳトランジスタＱＮ２３を介して接地電源に接続されていた容量素子出力ノードＣＯＵＴと接続されるため、ローカルビット線ＬＢＬ１はＬレベルにディスチャージされる。遅延素子ＤＬＹにより、ローカルビット線ＬＢＬ１のディスチャージから特定時間の遅延の後、インバータＩＮＶ２１を経たライトアレイ選択信号ＷＡＳ１の反転された信号（ＨレベルからＬレベルへ遷移した信号）がＮ型ＭＯＳトランジスタＱＮ２３と容量素子Ｃ２１とに入力される。これにより、Ｎ型ＭＯＳトランジスタＱＮ２３はオフされ、容量素子出力ノードＣＯＵＴと接地電源との接続は遮断される。また、容量素子Ｃ２１により容量素子出力ノードＣＯＵＴとローカルビット線ＬＢＬ１と選択されたメモリセルの記憶ノードとの電荷が引き抜かれ、ローカルビット線等が負電位に降圧され書き込みが行われる。

一方、書き込み動作時の非選択の階層アレイ２００Ｃに関しては、ＡＮＤ回路ＱＡＮ２１，ＱＡＮ２２にライトアレイ選択信号ＷＡＳ２としてＬレベルが入力され、非活性となるため、ローカルビット線ＬＢＬ１，／ＬＢＬ１は階層書き込み回路２０２Ｂから遮断される。このため、選択された階層アレイ２００Ｃとは異なり、ローカルビット線ＬＢＬ１，／ＬＢＬ１はＬレベル更には負電位まで降圧されない。つまり非選択の階層アレイ２００Ｃに関しては、書き込み動作とプリチャージによるローカルビット線ＬＢＬ１，／ＬＢＬ１の充放電が行われない。

以上に示した、本実施形態での効果を以下に述べる。すなわち、非選択の階層アレイ２００Ｃに関しては、負電位に降圧されることがなく、また、選択された階層アレイ２００Ｃに関しても、階層書き込み回路２０２Ｂの規模が最適化されているため、ローカルビット線ＬＢＬ１，／ＬＢＬ１に印加される負電位は必要最低限で済み、実施形態３と同様に従来技術に比べ信頼性劣化を抑制することが可能である。更に書き込み動作時に、非選択の階層アレイ２００Ｃに関して、ローカルビット線ＬＢＬ１，／ＬＢＬ１での充放電が行われないため、消費電力を低減することが可能である。

図１５は、図１４に示した階層アレイ２００Ｃの別の一例を示した図である。図１５の階層アレイ２００Ｄは、図１４の階層アレイ２００Ｃのライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）をローカルビット線ＬＢＬ１，／ＬＢＬ１に対するプリチャージの制御にも併用できるよう、プリチャージ回路２０１のＰ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３のゲート端子に、ライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）を接続して構成される。これにより、プリチャージ制御信号ＰＣＧを削減することが可能であり、省面積化や配線混雑の緩和によるノイズの低減が期待できる。

《実施形態６》
図１６は、本発明の実施形態６に係る半導体記憶装置の構成図である。図１６に示す半導体記憶装置は、複数のメモリセルからなるメモリアレイＭＡ２１と、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３からなるプリチャージ回路２０１と、容量素子Ｃ２１、Ｎ型ＭＯＳトランジスタＱＮ２３及びインバータＩＮＶ２１からなる階層書き込み回路２０２Ａと、ＡＮＤ回路ＱＡＮ２３，ＱＡＮ２４、インバータＩＮＶ２２及びＮ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２からなるローカルビット線選択回路２０６とを備えた階層アレイ２００Ｅを複数具備することにより構成されている。

更に、ＬＢＬ１，／ＬＢＬ１はローカルビット線、ＧＢＬ１は単一のグローバルビット線、ＰＣＧはプリチャージ制御信号、ＷＡＳ１〜２はライトアレイ選択信号、ＣＯＵＴは容量素子出力ノード、ＶＤＤは電源を示す。

メモリアレイＭＡ２１はローカルビット線ＬＢＬ１，／ＬＢＬ１に接続されており、当該メモリアレイＭＡ２１内のメモリセルへの書き込みは、選択されたワード線（不図示）をＬレベルからＨレベルにした状態（活性状態）で、予めＨレベルにプリチャージされたローカルビット線ＬＢＬ１，／ＬＢＬ１のうち一方のローカルビット線の電位を、ＨレベルからＬレベルにすることで実現される。

プリチャージ回路２０１は、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２を電源ＶＤＤとローカルビット線ＬＢＬ１，／ＬＢＬ１との間にそれぞれ接続し、更にＰ型ＭＯＳトランジスタＱＰ２３をローカルビット線ＬＢＬ１，／ＬＢＬ１の間に接続し、それぞれのゲート端子にプリチャージ制御信号ＰＣＧを接続して構成される。このプリチャージ回路２０１は、プリチャージ制御信号ＰＣＧをＬレベルにして、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３をオンさせ、ローカルビット線ＬＢＬ１，／ＬＢＬ１をＨレベルにプリチャージする。メモリセルへ書き込みを行う際には、プリチャージ制御信号ＰＣＧをＨレベルにすることにより、Ｐ型ＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３をオフさせ、ローカルビット線ＬＢＬ１，／ＬＢＬ１に影響を与えない状態になる。

階層書き込み回路２０２Ａは、インバータＩＮＶ２１がライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）に接続され、当該インバータＩＮＶ２１からの出力信号を容量素子出力ノードＣＯＵＴと接地電源との間に接続されたＮ型ＭＯＳトランジスタＱＮ２３のゲート端子及び容量素子出力ノードＣＯＵＴに接続された容量素子Ｃ２１に入力し、それぞれ容量素子出力ノードＣＯＵＴに出力することにより書き込みの制御を行っている。

ローカルビット線選択回路２０６の構成は、以下に示すとおりである。ＡＮＤ回路ＱＡＮ２３はプリチャージ制御信号ＰＣＧとグローバルビット線ＧＢＬ１の信号とを入力信号とする。また、ＡＮＤ回路ＱＡＮ２４はプリチャージ制御信号ＰＣＧとグローバルビット線ＧＢＬ１の反転信号とを入力信号とする。これらＡＮＤ回路ＱＡＮ２３，ＱＡＮ２４の出力信号を受けＮ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２がローカルビット線ＬＢＬ１，／ＬＢＬ１と容量素子出力ノードＣＯＵＴとを接続又は遮断する。

以下に、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。まず、非書き込み時にグローバルビット線ＧＢＬ１はＬレベルに保持され、またプリチャージ制御信号ＰＣＧがＬレベルに保持される。これにより、ＡＮＤ回路ＱＡＮ２３，ＱＡＮ２４が非活性となり、Ｎ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２はオフし、ローカルビット線ＬＢＬ１，／ＬＢＬ１は階層書き込み回路２０２Ａとの接続を遮断される。一方、プリチャージ回路２０１は活性化し、ローカルビット線ＬＢＬ１，／ＬＢＬ１がプリチャージされる。また、ライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）はＬレベルにあり、インバータＩＮＶ２１を介し、Ｈレベルになった信号が入力されるＮ型ＭＯＳトランジスタＱＮ２３がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。

書き込み動作時には、プリチャージ制御信号ＰＣＧがＨレベルに遷移し、プリチャージ回路２０１は非活性となる。この後、グローバルビット線ＧＢＬ１にデータがセット（例えばグローバルビット線ＧＢＬ１にＨレベルをセット）される。このとき、ＡＮＤ回路ＱＡＮ２３はＮ型ＭＯＳトランジスタＱＮ２１にＨレベルを出力し、当該Ｎ型ＭＯＳトランジスタＱＮ２１がオンする。これにより、ローカルビット線ＬＢＬ１は、予めＮ型ＭＯＳトランジスタＱＮ２３を介して接地電源に接続されていた容量素子出力ノードＣＯＵＴと接続され、Ｌレベルにディスチャージされる。一方、ＡＮＤ回路ＱＡＮ２４はＮ型ＭＯＳトランジスタＱＮ２２にＬレベルを出力し、当該Ｎ型ＭＯＳトランジスタＱＮ２２がオフ状態を保持し、ローカルビット線／ＬＢＬ１と階層書き込み回路２０２Ａとの接続は遮断されたままである。

この後、選択された階層アレイ２００Ｅではライトアレイ選択信号ＷＡＳ１がＬレベルからＨレベルになる。このとき、Ｎ型ＭＯＳトランジスタＱＮ２３及び容量素子Ｃ２１には、インバータＩＮＶ２１を経たライトアレイ選択信号ＷＡＳ１の反転された信号（ＨレベルからＬレベルへ遷移した信号）が入力される。これにより、Ｎ型ＭＯＳトランジスタＱＮ２３はオフされ、容量素子出力ノードＣＯＵＴと接地電源との接続は遮断される。また、容量素子Ｃ２１により容量素子出力ノードＣＯＵＴとローカルビット線ＬＢＬ１と選択されたメモリセルの記憶ノードとの電荷が引き抜かれ、ローカルビット線等が負電位に降圧され書き込みが行われる。

また、非選択の階層アレイ２００Ｅに関しては、ライトアレイ選択信号ＷＡＳ２はＬレベルを保持し、ライトアレイ選択信号ＷＡＳ２の反転信号が入力されるＮ型ＭＯＳトランジスタＱＮ２３はオン状態を維持するため、ローカルビット線ＬＢＬ１は接地電源との接続を維持し、Ｌレベルを維持する。また、容量素子Ｃ２１による電荷の引き抜きは起こらないため、ローカルビット線ＬＢＬ１の電位が負電位に降圧されることはない。

以上に示した、本実施形態での効果を以下に述べる。すなわち、非選択の階層アレイ２００Ｅに関しては、負電位に降圧されることがなく、また、選択された階層アレイ２００Ｅに関しても、階層書き込み回路２０２Ａの規模が最適化されているため、ローカルビット線ＬＢＬ１，／ＬＢＬ１に印加される負電位は必要最低限で済み、実施形態３と同様に従来技術に比べ信頼性劣化を抑制することが可能である。更に、グローバルビット線の削減により、省面積化や配線混雑の緩和によるノイズの低減が期待できる。

図１７は、図１６に示した階層アレイ２００Ｅの別の一例を示した図である。図１７の階層アレイ２００Ｆは、図１６の階層アレイ２００Ｅのライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）をローカルビット線ＬＢＬ１，／ＬＢＬ１に対するプリチャージの制御にも併用できるよう、Ｎ型ＭＯＳトランジスタＱＮ２４，ＱＮ２５、Ｐ型ＭＯＳトランジスタＱＰ２４，ＱＰ２５及びＡＮＤ回路ＱＡＮ２３，ＱＡＮ２４からなるローカルビット線選択回路２０６を設け、一方のＡＮＤ回路ＱＡＮ２３はライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）とグローバルビット線ＧＢＬ１の信号とを入力信号とし、他方のＡＮＤ回路ＱＡＮ２４はライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）とグローバルビット線ＧＢＬ１の反転信号とを入力信号として、これらＡＮＤ回路ＱＡＮ２３，ＱＡＮ２４の出力信号でＮ型ＭＯＳトランジスタＱＮ２４，ＱＮ２５及びＰ型ＭＯＳトランジスタＱＰ２４，ＱＰ２５の導通を制御するように構成される。これにより、プリチャージ制御信号ＰＣＧを削減することが可能であり、省面積化や配線混雑の緩和によるノイズの低減が期待できる。

《実施形態７》
図１８は、本発明の実施形態７に係る半導体記憶装置の構成図である。図１８に示す半導体記憶装置は、複数のメモリセルからなるメモリアレイＭＡ２１と、プリチャージ回路２０１と、Ｎ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２からなるローカルビット線選択スイッチ２０３とをそれぞれ備えた階層アレイ２１０Ａと、階層書き込み回路２０２Ａと、入力回路１２０とで構成されている。ＬＢＬ１〜４，／ＬＢＬ１〜４はローカルビット線、ＧＢＬ１〜４，／ＧＢＬ１〜４はグローバルビット線、ＰＣＧはプリチャージ制御信号、ＷＡＳ１〜２はライトアレイ選択信号、ＶＤＤは電源を示す。このとき、同一の入力回路１２０からデータを入力され、かつ同一のライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）により選択される各階層アレイ群３００Ａに、それぞれ１つだけ階層書き込み回路２０２Ａが接続されている。

単一の入力回路１２０に接続されている複数のグローバルビット線ＧＢＬ１〜４，／ＧＢＬ１〜４のうち、書き込み時に選択される（Ｈレベルになる）のは１本だけである。このため、例えばグローバルビット線ＧＢＬ１がＨレベルになったとき、当該グローバルビット線ＧＢＬ１の信号をゲートに受けるＮ型ＭＯＳトランジスタＱＮ２１のみがオン状態となり、当該グローバルビット線ＧＢＬ１に接続されている階層アレイ２１０Ａのローカルビット線ＬＢＬ１のみが階層書き込み回路２０２Ａと接続される。つまり、同一の入力回路１２０からデータを入力され、かつ同一のライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）により制御される階層アレイ群３００Ａ内において、複数のローカルビット線ＬＢＬ１〜４，／ＬＢＬ１〜４のうち、階層書き込み回路２０２Ａと接続されるのは常に１本だけである。これにより、階層書き込み回路２０２Ａに接続するカラム数が増加しても、それらのカラムへデータを入力する入力回路１２０が同一である限り、階層書き込み回路２０２Ａの降圧の対象となる総容量はほぼ一定である。このため、例えば１つの入力回路１２０に４ペアのグローバルビット線ＧＢＬ１〜４，／ＧＢＬ１〜４が接続されている場合、同一の入力回路１２０からデータを入力され、かつ同一のライトアレイ選択信号ＷＡＳ１（ＷＡＳ２）により制御される隣接した４つの階層アレイ２１０Ａからなる階層アレイ群３００Ａに１つの階層書き込み回路２０２Ａが備えてあればよく、階層書き込み回路２０２Ａの削減により、省面積化が可能となる。

《実施形態８》
図１９は、本発明の実施形態８に係る半導体記憶装置の構成図である。図１９に示す半導体記憶装置は、複数のメモリセルからなるメモリアレイＭＡ２１と、プリチャージ回路２０１と、Ｎ型ＭＯＳトランジスタＱＮ２１，ＱＮ２２及びＡＮＤ回路ＱＡＮ２１，ＱＡＮ２２からなるアレイ選択回路とをそれぞれ備えた階層アレイ２１０Ｃと、階層書き込み回路２０２Ｂと、入力回路１２０とで構成されている。ＬＢＬ１〜４，／ＬＢＬ１〜４はローカルビット線、ＧＢＬ１〜４，／ＧＢＬ１〜４はグローバルビット線、ＰＣＧはプリチャージ制御信号、ＷＡＳ１〜２はライトアレイ選択信号、ＶＤＤは電源を示す。また、単一の入力回路１２０につき、１つだけ階層書き込み回路２０２Ｂが具備されている。

単一の入力回路１２０に接続されている複数のグローバルビット線ＧＢＬ１〜４，／ＧＢＬ１〜４のうち、書き込み時に選択される（Ｈレベルになる）のは１本だけである。また、複数のライトアレイ選択信号ＷＡＳ１〜２のうち、書き込み時に選択される（Ｈレベルになる）のは１本だけである。このため、グローバルビット線ＧＢＬ１〜４，／ＧＢＬ１〜４とライトアレイ選択信号ＷＡＳ１〜２を入力信号とし、論理積を取るＡＮＤ回路ＱＡＮ２１，ＱＡＮ２２により選択される階層アレイ２１０Ｃは、１つの入力回路１２０につき１つだけである。このとき、選択された階層アレイ２１０Ｃのローカルビット線ＬＢＬ１（／ＬＢＬ１）のみＮ型ＭＯＳトランジスタＱＮ２１（ＱＮ２２）を介して階層書き込み回路２０２Ｂと接続される。つまり、単一の入力回路１２０によりデータを入力される階層アレイ群３００Ｂ内において、複数のローカルビット線ＬＢＬ１〜４，／ＬＢＬ１〜４のうち、階層書き込み回路２０２Ｂと接続されるのは常に１本だけである。これにより、単一の入力回路１２０に接続されているグローバルビット線数が増加しても、階層書き込み回路２０２Ｂの降圧の対象となる総容量はほぼ一定である。このため、１つの入力回路１２０につき、１つだけ階層書き込み回路２０２Ｂを備えていればよく、階層書き込み回路２０２Ｂの削減により、省面積化が可能となる。

《実施形態９》
図２０は、本発明の実施形態９に係る半導体記憶装置のレイアウト配置図である。図２０に示す半導体記憶装置のレイアウト配置図は、各階層アレイ２００Ａ〜Ｆのレイアウトにおいて、ローカルビット線ＬＢＬ１（／ＬＢＬ１）が階層書き込み回路２０２Ａ〜Ｂから両側に配線されることで構成されている。つまり、各階層アレイ２００Ａ〜Ｆにおいて階層書き込み回路２０２Ａ〜Ｂの両側にメモリアレイＭ２１が配置されており、同一のローカルビット線ＬＢＬ１（／ＬＢＬ１）でコンタクト２２０にて接続されているため、同時に同一のデータを両側に伝送することが可能である。このため、階層書き込み回路２０２Ａ〜ＢがメモリアレイＭ２１の片側のみに配置されているときに比べ、信号伝達距離が半分で済むため、より高速に書き込みを行うことが可能である。

《実施形態１０》
図２１は、本発明の実施形態１０に係る半導体記憶装置のレイアウト配置図である。図２１に示す半導体記憶装置のレイアウト配置図は、各階層アレイ２００Ａ〜Ｆのレイアウトにおいて、ローカルビット線ＬＢＬ１（／ＬＢＬ１）の両端に階層書き込み回路２０２Ａ〜Ｂが配置され、コンタクト２２０にて接続されることで構成されている。つまり、各階層アレイ２００Ａ〜Ｆのレイアウトにおいて、メモリアレイＭ２１の両端に階層書き込み回路２０２Ａ〜Ｂが配置されており、各階層書き込み回路２０２Ａ〜Ｂの素子サイズは実施形態９での階層書き込み回路２０２Ａ〜Ｂの約半分である。このように配置したとき、両端の階層書き込み回路２０２Ａ〜ＢからメモリアレイＭ２１に同一のデータが伝送されるため、階層書き込み回路２０２Ａ〜ＢがメモリアレイＭ２１の片側のみに配置されているときに比べ、信号伝達距離が半分で済み、より高速に書き込みを行うことが可能である。

《実施形態１１》
図２２は、本発明の実施形態１１に係る半導体記憶装置のレイアウト配置図である。図２２に示す半導体記憶装置のレイアウト配置図は、各階層アレイ２００Ａ〜Ｆのレイアウトにおいて、ローカルビット線ＬＢＬ１（／ＬＢＬ１）の片側の端部に階層書き込み回路２０２Ａ〜Ｂが配置され、コンタクト２２０にて接続されることで構成されている。つまり、各階層アレイ２００Ａ〜Ｆのレイアウトにおいて、片側の端部に階層書き込み回路２０２Ａ〜Ｂが配置されており、隣り合う階層アレイ２００Ａ〜Ｆで階層書き込み回路２０２Ａ〜Ｂを共用することが可能である。隣り合う階層アレイ２００Ａ〜Ｆで階層書き込み回路２０２Ａ〜Ｂを共用する場合、各階層書き込み回路２０２Ａ〜Ｂの素子サイズは実施形態９での階層書き込み回路２０２Ａ〜Ｂの約２倍である。このように配置したとき、素子の共通化に伴う素子分離領域の削減などにより、配置効率の向上を図ることができ、省面積化が可能である。

なお、上記実施形態４〜８における階層書き込み回路２０２Ａ〜Ｂ中の容量素子Ｃ２１として、実施形態１にて説明した可変容量素子Ｃ１１を用いることも可能である。

以上説明してきたとおり、本発明に係る半導体記憶装置は、低電源電圧でのメモリセルへのデータの書き込み特性を改善しつつ各素子の信頼性劣化を抑制することが可能であるので、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）等として有用である。

１００ メモリセル
１０１ プリチャージ回路
１０２ カラム選択回路
１０３Ａ〜Ｅ，１０４ クランプ回路
１０５ 昇圧回路
１１０ 入力回路
１１５ 電源電圧ディテクタ
１２０ 入力回路
２００Ａ〜Ｆ 階層アレイ
２０１ プリチャージ回路
２０２Ａ〜Ｂ 階層書き込み回路
２０３ ローカルビット線選択スイッチ
２０４ ローカルビット線制御回路
２０５ アレイ選択回路
２０６ ローカルビット線選択回路
２１０Ａ，２１０Ｃ 階層アレイ（階層書き込み回路なし）
２２０ コンタクト
３００Ａ〜Ｂ 階層アレイ群
ＢＬ１〜２，／ＢＬ１〜２ ビット線
Ｃ１１ 可変容量素子
Ｃ１２〜１４，Ｃ２１ 容量素子
ＣＩＮ 容量素子制御信号
ＣＯＵＴ 容量素子出力ノード
ＤＬＹ 遅延素子
ＧＢＬ１〜４，／ＧＢＬ１〜４ グローバルビット線
ＩＮＶ１１，ＩＮＶ２１〜２２ インバータ
ＬＢＬ１〜４，／ＬＢＬ１〜４ ローカルビット線
ＭＡ２１ メモリアレイ
ＰＣＧ プリチャージ制御信号
ＱＡＮ２１〜２４ ＡＮＤ回路
ＱＮ１１〜１２ ドライブトランジスタ
ＱＮ１３〜１４ アクセストランジスタ
ＱＮ１５〜１８，ＱＮ２１〜２５ Ｎ型ＭＯＳトランジスタ
ＱＰ１１〜１２ ロードトランジスタ
ＱＰ１３〜１４，ＱＰ２１〜２５ Ｐ型ＭＯＳトランジスタ
ＱＮＤ Ｎ型ＤＭＯＳトランジスタ
ＱＰＤ Ｐ型ＤＭＯＳトランジスタ
ＶＤＤ 電源
ＷＡＳ１〜２ ライトアレイ選択信号
ＷＬ１〜２ ワード線
ＷＴ１〜２，／ＷＴ１〜２ ライト制御信号

Claims (26)

1. 第１のワード線と、
   第１のビット線対と、
   前記第１のワード線と前記第１のビット線対とに接続された第１のメモリセルと、
   前記第１のビット線対のいずれか一方のビット線を選択する第１の選択回路と、
   前記第１の選択回路を介して前記第１のビット線対と接続する書き込み回路とを有する半導体記憶装置であって、
   前記書き込み回路は、
   前記第１のビット線対のうち前記第１の選択回路によって選択されたビット線の電位を第１の電位に制御する第１の制御回路と、
   前記選択されたビット線の電位を前記第１の電位よりも低い第２の電位に制御する可変容量キャパシタとを備え、
   前記第２の電位は、前記可変容量キャパシタに印加される電圧に応じて前記可変容量キャパシタの容量が変化することにより調整されることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第１のビット線対のうち前記第１の選択回路によって選択されたビット線の電位は、前記第１の制御回路により降圧された後に、前記可変容量キャパシタにより前記第２の電位に制御されることを特徴とする半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   前記容量可変キャパシタは、Ｎ型ＤＭＯＳトランジスタであり、
   前記Ｎ型ＤＭＯＳトランジスタのゲートは、前記第１の選択回路を介して前記第１のビット線対に接続されており、前記Ｎ型ＤＭＯＳトランジスタのソース及びドレインには共通の可変電圧が印加されることを特徴とする半導体記憶装置。
4. 請求項１又は２に記載の半導体記憶装置において、
   前記容量可変キャパシタは、Ｐ型ＤＭＯＳトランジスタであり、
   前記Ｐ型ＤＭＯＳトランジスタのソース及びドレインは、前記第１の選択回路を介して前記第１のビット線対に接続されており、前記Ｐ型ＤＭＯＳトランジスタのゲートには可変電圧が印加されることを特徴とする半導体記憶装置。
5. 請求項３又は４に記載の半導体記憶装置において、
   前記Ｎ型ＤＭＯＳトランジスタ又は前記Ｐ型ＤＭＯＳトランジスタの酸化膜の膜厚は、前記半導体記憶装置が搭載されるＬＳＩのＩＯ部トランジスタの酸化膜の膜厚と等しいことを特徴とする半導体記憶装置。
6. 請求項３〜５のいずれか１項に記載の半導体記憶装置において、
   定容量キャパシタを更に備え、
   前記定容量キャパシタは、前記Ｎ型ＤＭＯＳトランジスタ又は前記Ｐ型ＤＭＯＳトランジスタと並列に接続されていることを特徴とする半導体記憶装置。
7. 第１のワード線と、
   第１のビット線対と、
   前記第１のワード線と前記第１のビット線対とに接続された第１のメモリセルと、
   前記第１のビット線対のいずれか一方のビット線を選択する第１の選択回路と、
   前記第１の選択回路を介して前記第１のビット線対と接続する書き込み回路と、
   電源電圧が所定の電圧値以上か否かを検知する電源電圧ディテクタとを有する半導体記憶装置であって、
   前記書き込み回路は、
   前記第１のビット線対のうち前記第１の選択回路によって選択されたビット線の電位を第１の電位に制御する第１の制御回路と、
   前記選択されたビット線の電位を前記第１の電位よりも低い第２の電位に制御する第２の制御回路と、
   前記電源電圧ディテクタの出力信号によって第３の電位に制御される第３の制御回路とを備え、
   前記第２の制御回路と前記第３の制御回路とは互いに並列に接続されていることを特徴とする半導体記憶装置。
8. 請求項７記載の半導体記憶装置において、
   前記第３の制御回路は、前記第１のビット線対のうち前記第１の選択回路によって選択されたビット線の電位を前記第２の電位より高い第３の電位に制御することを特徴とする半導体記憶装置。
9. 請求項１〜８のいずれか１項に記載の半導体記憶装置において、
   第２のワード線と、
   第２のビット線対と、
   前記第２のワード線と前記第２のビット線対とに接続された第２のメモリセルと、
   前記第２のビット線対のいずれか一方のビット線を選択する第２の選択回路とを更に備え、
   前記書き込み回路は、前記第２の選択回路を介して前記第２のビット線対とも接続していることを特徴とする半導体記憶装置。
10. 請求項９記載の半導体記憶装置において、
    入力回路を更に備え、
    前記書き込み回路は、前記入力回路に隣接して配置されていることを特徴とする半導体記憶装置。
11. グローバルビット線対と、
    プリチャージ制御信号と、
    前記グローバルビット線対と前記プリチャージ制御信号とに接続された１つ以上の階層アレイと、
    いずれの階層アレイに書き込みを行うかを選択するライトアレイ選択信号とを有する半導体記憶装置であって、
    前記階層アレイの各々は、
    ローカルビット線対と、
    前記ローカルビット線対に接続されたメモリアレイと、
    前記プリチャージ制御信号と前記ローカルビット線対とに接続されたプリチャージ回路と、
    前記ローカルビット線対のいずれか一方のローカルビット線を選択するローカルビット線選択スイッチと、
    階層書き込み回路とを備え、
    前記階層書き込み回路は、前記ライトアレイ選択信号と接続されており、トランジスタ素子を含む第１の制御回路と、容量素子を含む第２の制御回路とからなることを特徴とする半導体記憶装置。
12. 請求項１１記載の半導体記憶装置において、
    前記ライトアレイ選択信号により選択された前記階層アレイにおいて、
    前記ローカルビット線選択スイッチは、前記グローバルビット線対の信号を受けて前記ローカルビット線対のいずれか一方のローカルビット線を選択し、選択されたローカルビット線の電位を、前記第１の制御回路により第１の電位に制御した後、前記第２の制御回路により前記第１の電位よりも低い第２の電位に制御することを特徴とする半導体記憶装置。
13. グローバルビット線対と、
    前記グローバルビット線対に接続された１つ以上の階層アレイと、
    いずれの階層アレイに書き込みを行うかを選択するライトアレイ選択信号とを有する半導体記憶装置であって、
    前記階層アレイの各々は、
    ローカルビット線対と、
    前記ローカルビット線対に接続されたメモリアレイと、
    前記ローカルビット線対の制御を行うローカルビット線制御回路と、
    階層書き込み回路とを備え、
    前記階層書き込み回路は、前記ライトアレイ選択信号と接続されており、トランジスタ素子を含む第１の制御回路と、容量素子を含む第２の制御回路とからなることを特徴とする半導体記憶装置。
14. 請求項１３記載の半導体記憶装置において、
    前記ライトアレイ選択信号により選択された前記階層アレイにおいて、
    前記ローカルビット線制御回路は、前記グローバルビット線の信号を受け、前記ローカルビット線をＨレベルに維持するか前記階層書き込み回路と接続するかを制御し、前記階層書き込み回路と接続された前記ローカルビット線の電位を、前記第１の制御回路により第１の電位に制御した後、前記第２の制御回路により前記第１の電位よりも低い第２の電位に制御することを特徴とする半導体記憶装置。
15. 請求項１１〜１４のいずれか１項に記載の半導体記憶装置において、
    前記ライトアレイ選択信号と前記グローバルビット線対の信号とを受け、書き込みを行うアレイを選択するアレイ選択回路を更に備えていることを特徴とする半導体記憶装置。
16. 請求項１５記載の半導体記憶装置において、
    前記ライトアレイ選択信号が前記プリチャージ制御信号を兼ねていることを特徴とする半導体記憶装置。
17. 請求項１１〜１６のいずれか１項に記載の半導体記憶装置において、
    前記グローバルビット線対が単一グローバルビット線に置換されていることを特徴とする半導体記憶装置。
18. 請求項１７記載の半導体記憶装置において、
    前記プリチャージ制御信号又は前記ライトアレイ選択信号と、前記単一グローバルビット線の信号とにより制御されるローカルビット線選択スイッチ又はローカルビット線制御回路を更に備えていることを特徴とする半導体記憶装置。
19. 請求項１１〜１８のいずれか１項に記載の半導体記憶装置において、
    複数の入力回路と、
    前記入力回路の１つ以上に接続され、かつ単一の前記ライトアレイ選択信号によって制御される第１の階層アレイ群とを有し、
    前記階層書き込み回路は、前記第１の階層アレイ群に接続されていることを特徴とする半導体記憶装置。
20. 請求項１５又は１６に記載の半導体記憶装置において、
    複数の入力回路と、
    前記入力回路の１つ以上に接続されている第２の階層アレイ群とを有し、
    前記階層書き込み回路は、前記第２の階層アレイ群に接続されていることを特徴とする半導体記憶装置。
21. 請求項２０記載の半導体記憶装置において、
    前記階層書き込み回路は、前記入力回路に隣接して配置されていることを特徴とする半導体記憶装置。
22. 請求項１１〜２１のいずれか１項に記載の半導体記憶装置において、
    前記階層書き込み回路は遅延素子を備え、
    前記第１の制御回路がローカルビット線を駆動した後に前記第２の制御回路が当該ローカルビット線を駆動することを特徴とする半導体記憶装置。
23. 請求項１１〜２２のいずれか１項に記載の半導体記憶装置において、
    前記第２の制御回路として可変容量キャパシタを用いることを特徴とする半導体記憶装置。
24. 請求項１１〜２３のいずれか１項に記載の半導体記憶装置において、
    各階層アレイのレイアウトにおいて、前記ローカルビット線の中央が前記階層書き込み回路と接続されていることを特徴とする半導体記憶装置。
25. 請求項１１〜２３のいずれか１項に記載の半導体記憶装置において、
    各階層アレイのレイアウトにおいて、前記ローカルビット線の両端が前記階層書き込み回路と接続されていることを特徴とする半導体記憶装置。
26. 請求項１１〜２３のいずれか１項に記載の半導体記憶装置において、
    各階層アレイのレイアウトにおいて、前記ローカルビット線の片側の端部が前記階層書き込み回路と接続されていることを特徴とする半導体記憶装置。

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