JP5210478B2 - 表示装置 - Google Patents

Description

本発明は、液晶素子、もしくはエレクトロルミネッセンス素子（ＥＬ素子）を始めとする発光素子を用いて画素部を構成した表示装置および、そのような表示装置を表示部に用いた電子機器に関する。特に、画素部と、画素部を駆動するための駆動回路とを同一の絶縁表面上に形成してなる表示装置および、そのような表示装置を表示部に用いた電子機器に関する。

近年、ガラス基板等の絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ（以下、ＴＦＴと表記）を用いた電子回路が各分野で使用されている。特に、表示装置において使用されることが多く、ＬＣＤ（液晶ディスプレイ）を始めとするアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を行っている。

さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。

一般的な表示装置の例を図２（Ａ）に示す。図２（Ａ）は、絶縁体上に画素部と駆動回路とが一体形成された液晶表示装置の例である。基板２００上の中央部に、画素部２０１が配置され、画素部２０１の周辺には、ソース信号線駆動回路２０２、ゲート信号線駆動回路２０３等が形成されている。なお、図２（Ａ）においては、ゲート信号線駆動回路２０３は画素部２０１の左右両側に対称配置されているが、これは片側のみの配置であっても良い。ただし、回路の動作の信頼性や効率等を考えると、図２（Ａ）のように対称配置とするのが好ましい。

ソース信号線駆動回路２０２およびゲート信号線駆動回路２０３に入力される信号は、外部より、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）２０４を介して供給される。

対向基板２１０には、対向電極等が形成され、シール剤２０５を介して、ある空隙をもって基板２０１と貼り合わされる。その後、あらかじめ用意してある注入口より、基板２０１と対向基板２１０との空隙に液晶材料を注入し、注入口は封止剤２０６によって密閉される。

画素部２０１は、図２（Ｂ）に示すように、ｍ本のソース信号線とｎ本のゲート信号線とが直交配置されている。図２（Ｂ）においては、ｍ本のソース信号線と、ｎ本のゲート信号線とを有している。ソース信号線とゲート信号線の交点にあたる場所（２２０）に、図２（Ｃ）に示すような画素が形成されている。ソース信号線２２１、ゲート信号線２２２、画素ＴＦＴ２２３、液晶素子２２４、保持容量２２５、対向電極２２６からなる。ここでは、画素数はｍ×ｎ画素である。

図５を参照し、表示装置の動作について簡単に説明する。一般に、画面のちらつき（フリッカと呼ばれる）が人間の眼に認識されないためには、１秒間に６０回程度、画面の描画が行われる。ここで、５０１で示される期間、すなわち画面を１回描画するのに要する期間を、１フレーム期間と呼ぶ（図５（Ａ））。

１フレーム期間においては、１行目から順にゲート信号線の選択が行われる。１行あたりの選択期間５０４を水平期間と表記する。最終行（ｎ行目）の選択が終了するまでの期間５０３を、ライン走査期間と表記する。その後、垂直帰線期間５０３を挟んで、次のフレーム期間で同様の操作が行われる（図５（Ｂ））。

１水平期間においては、選択されている行の画素に、ソース信号線より順に映像信号の書き込みが行われる。この期間５０５を、ドットサンプリング期間と表記する。１つの画素に映像信号を書き込むのに要する期間５０７を、１ドットサンプリング期間と表記する。１行分の画素において映像信号の書き込みが完了すると、水平帰線期間５０６を挟んで、次の水平期間で同様の操作が行われる（図５（Ｃ））。

次に、回路の具体的な動作について説明する。図６（Ａ）は、表示装置のソース信号線駆動回路の一構成例であり、フリップフロップ回路６０１（ＦＦ）を複数段用いてなるシフトレジスタ６０２、ＮＡＮＤ６０３、バッファ６０４、サンプリングスイッチ６０５を有している。

動作の説明に際し、図６（Ｂ）を参照する。シフトレジスタ６０２は、クロック信号（ＣＫ）、クロック反転信号（ＣＫｂ）およびスタートパルス（ＳＰ）にしたがって、それぞれ１段目から順次パルスを出力する。

シフトレジスタ６０２から出力されたパルスが隣接段で重なりを持つ場合は、ＮＡＮＤ６０３に入力されて、隣接段で重なりを持たないパルスとされる。その後、ＮＡＮＤ出力はバッファ６０４を通り、サンプリングパルスとなる。

サンプリングパルスがサンプリングスイッチ６０５に入力されると、サンプリングスイッチ６０５がＯＮし、その間、映像信号（Ｖｉｄｅｏ）の電位が、サンプリングスイッチに接続されているソース信号線に充電される。同時に、ゲート信号線が選択されている行の、前述のソース信号線に接続されている１画素に書き込まれる。図６（Ｂ）において、６１０で示される期間が、１ドットサンプリング期間である。

続いて、図７（Ａ）に示すゲート信号線駆動回路について説明する。シフトレジスタ〜バッファ間は、ソース信号線駆動回路とほぼ同様であり、フリップフロップ７０１を複数段用いてなるシフトレジスタ７０２、ＮＡＮＤ７０３、バッファ７０４を有する。

動作の説明に際し、図７（Ｂ）を参照する。シフトレジスタ７０２は、ソース信号線駆動回路と同様に、クロック信号（ＣＫ）、クロック反転信号（ＣＫｂ）およびスタートパルス（ＳＰ）にしたがって、それぞれ１段目から順次パルスを出力する。

シフトレジスタ７０２から出力されたパルスが隣接段で重なりを持つ場合は、ＮＡＮＤ７０３に入力されて、隣接段で重なりを持たないパルスとされる。その後、ＮＡＮＤ出力はバッファ７０４を通り、ゲート信号線選択パルスとなる。

ゲート信号線選択パルスが入力されている行においては、前述のようにソース信号線に書き込まれる映像信号が、それぞれの画素に書き込まれる。図７（Ｂ）において、７１０で示される期間が、１水平期間であり、７２０で示される期間が、前述の１ドットサンプリング期間である。

ところで、表示装置は、装置に設置された方向に固定されて使用される場合が一般的であるが、パーソナルコンピュータ等のように、その用途が多機能化している場合、ある用途においては横長なレイアウトで、またある用途においては縦長なレイアウトで表示装置を用いたい場合がある。このような場合、図３（Ａ）に示すように、表示装置の筺体を９０°回転させた状態で表示させる方法がある。

アクティブマトリクス型表示装置の画素部は、図２（Ｂ）に示すように、ｍ×ｎ個の画素がマトリクス状に整列しており、映像信号の書き込みは、座標（１，１）の画素から順に、（１，２）、（１，３）、（１，４）と行われ、（１，ｍ）に達したところで１水平周期が完了する。これをｎ回繰り返し、最終的に座標（ｍ，ｎ）の画素への書き込みが完了すると、１画面の書き込みが完了する。

再び、図３（Ａ）に戻る。横長表示（左）と縦長表示（右）の場合、最初に書き込みが行われる座標（１，１）の画素は、それぞれ３０１、３０２で示される。図３（Ａ）に示すように、横長表示と縦長表示において、同様の画面の表示を行う場合を考えると、映像信号の入力が横長表示に対応したものであるとき、その入力の頂序は、左上→右上→・・・→右下の順であるが、この映像信号を用いて縦長表示を行う場合、表示装置自体の書き込みの順序は変わらないため、映像信号の入力の順序を、右上→右下→・・・左下の順としなければならない。

しかし、表示装置の縦横表示の切り替えは、フレキシブルに行えることが好ましいため、その都度異なるフォーマットの映像信号を用意するのは効率的ではない。そこで、フレームメモリを用いて、映像信号を一旦メモリに記憶して読み出しを行うことによって表示を行う。

フレームメモリは、各画素の映像信号を各メモリセルごとに記憶しているため、書き込みの順序に関係なく、任意のアドレスからの読み出しが可能である。フレームメモリに一旦書き込まれた映像信号の読み出しの順序を変えることによって、前述の縦横表示の切り替えを行うことが出来る。

１フレーム分の映像信号を記憶するフレームメモリは、図３（Ｂ）に示すようにそれぞれの記憶回路がアドレスで管理される。よって、映像信号が入力されると、（１，１）（２，１）・・・（ｍ，１）、（１，２）（２，２）・・・（ｍ，２）、・・・、（１，ｎ）（２，ｎ）・・・（ｍ，ｎ）の順に書き込まれ、横長表示の場合は書き込まれた順序と同じ順序で読み出される。

一方、縦長表示の場合、図３（Ａ）のように表示したい場合には、（ｍ，１）（ｍ，２）・・・（ｍ，ｎ）、（ｍ−１，１）（ｍ−２，２）・・・（ｍ−１，ｎ）、・・・、（１，１）（１，２）・・・（１，ｎ）の順に読み出される。

また、フレームメモリは、図４（Ａ）に示すように、一般的には少なくとも２フレーム分設けられ、一方のフレームメモリに書き込みを行っている間は、他のフレームメモリから読み出しを行い、画面の表示を行う。

このようにすると、表示装置は通常駆動のままで、画面の縦横切り替えを行うことが出来る。ただし、この方法のみによって正常に画面表示が行えるのは、ｍ＝ｎ、すなわち縦横の画素数が等しいときに限られる。画面の縦横の画素数が異なる表示装置において縦横の表示変換を行う場合は、フォーマット変換を必要とする。

映像信号は、図４（Ｂ）の［ｉ］に示すように、１行目の１画素〜ｍ画素に書き込まれる映像信号、２行目の１画素〜ｍ画素に書き込まれる映像信号、・・・とｎ本分が集まった構成となっている。この場合、横ｍ×縦ｎ画素に対応している。これを縦横の表示切り替えを行うには、図００２（Ｂ）の［ii］に示すように、横ｎ×縦ｍ画素に対応した形に変換する必要がある。これをフォーマット変換という。フォーマット変換自体は公知技術を用いて行えばよいので、その詳細は省略する。

発明が解決しようとする課題

最近、携帯電話等の小型携帯端末においても、様々なソフトウェアが供給され、１つの機器における用途が多様化する傾向にあるため、前述のような縦横表示の切り替え技術が重要となる。

しかし、フレームメモリは表示装置とは別に、外付けで用意されるのが一般的である。つまり部品点数が増加することとなる。小型携帯端末は、近年特にその小型化が進んでいるため、現状のサイズの端末に、外付けのフレームメモリをさらに追加することは困難である。よって従来の方法で縦横表示の切り替えを行うことは、小型携帯端末向けには望ましくないといえる。

本発明は前述の課題をかがみ見てなされたものであり、フレームメモリ等の追加をすることなく、縦横の表示切り替えが可能な表示装置を提供するものである。

課題を解決するための手段

本発明の表示装置は、ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路とを有する。ここで、第２のゲート信号線の走査方向は、第１のゲート信号線駆動回路の走査方向と直交する。

ここで、走査方向とは、それぞれの駆動回路が制御する信号線の並びに直交する方向であるとする。また、通常表示を第１の表示と表記し、これに対し、画面の縦横を切り替えて表示する場合を、第２の表示と表記する。

通常表示の際は、画面の垂直走査は第１のゲート信号線駆動回路によって行う。映像は、第１のゲート信号線の走査方向に従った向きで表示される。一方、第２の表示の際には、画面の垂直走査は第２のゲート信号線駆動回路によって行う。映像は、第２のゲート信号線の走査方向に従った向きで表示される。

本発明の構成を以下に記す。

本発明の表示装置は、
ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、複数の画素とを有する表示装置であって、
前記ソース信号線駆動回路と、前記第１のゲート信号線駆動回路と、前記第２のゲート信号線駆動回路と、前記複数の画素とはいずれも同一基板上に形成され、
前記第１のゲート信号線駆動回路の走査方向と、前記第２のゲート信号線駆動回路の走査方向とが直交することを特徴としている。

本発明の表示装置は、
ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、複数の画素とを有する表示装置であって、
前記ソース信号線駆動回路と、前記第１のゲート信号線駆動回路と、前記第２のゲート信号線駆動回路と、前記複数の画素とはいずれも同一基板上に形成され、
前記複数の画素は、ソース信号線と、第１のゲート信号線と、前記第１のゲート信号線に直交する第２のゲート信号線と、第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は、前記第２のトランジスタの入力電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続されていることを特徴としている。

上記の本発明の表示装置は、
第１の表示を行う際には、前記ソース信号線駆動回路の駆動周波数は、第１のゲート信号線駆動回路の駆動周波数よりも高く、
第２の表示を行う際には、前記ソース信号線駆動回路の駆動周波数は、第１のゲート信号線駆動回路の駆動周波数よりも低いことを特徴としている。

本発明の表示装置は、
第１のソース信号線駆動回路と、第２のソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、複数の画素とを有する表示装置であって、
前記第１のソース信号線駆動回路と、前記第２のソース信号線駆動回路と、前記第１のゲート信号線駆動回路と、前記第２のゲート信号線駆動回路と、前記複数の画素とはいずれも同一基板上に形成され、
前記第１のゲート信号線駆動回路の走査方向と、前記第２のゲート信号線駆動回路の走査方向とが直交することを特徴としている。

本発明の表示装置は、
第１のソース信号線駆動回路と、第２のソース信号線駆動回路と、第１のソース信号線駆動回路と、第２のゲート信号線駆動回路と、複数の画素とを有する表示装置であって、
前記第１のソース信号線駆動回路と、前記第２のソース信号線駆動回路と、前記第１のゲート信号線駆動回路と、前記第２のゲート信号線駆動回路と、前記複数の画素とはいずれも同一基板上に形成され、
前記複数の画素は、第１のソース信号線と、第２のソース信号線と、第１のゲート信号線と、前記第１のゲート信号線に直交する第２のゲート信号線と、第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、入力電極は前記第１のソース信号線と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、入力電極は前記第２のソース信号線と電気的に接続されていることを特徴としている。

本発明の表示装置は、
請求項１乃至請求項４のいずれか１項において、
第１の表示を行う際には、映像は前記第１のゲート信号線駆動回路の走査方向に従った向きで表示され、
第２の表示を行う際には、映像は前記第２のゲート信号線駆動回路の走査方向に従った向きで表示されることを特徴としている。

以上の点によって、画面の縦横を切り替える際に、異なるゲート信号線駆動回路を用いて垂直走査を行うことにより、フレームメモリを用いることなく画面の縦横切り替えを可能とする。

本発明の表示装置は、
請求項１乃至請求項６のいずれか１項において、
前記複数の画素はそれぞれ、液晶素子もしくは発光素子を有することを特徴としている。

本発明の表示装置を用いて、
液晶ディスプレイ、ＥＬディスプレイ、携帯情報端末、あるいは携帯電話等の電子機器が提供される。

図１（Ａ）は、本発明の一実施形態を示したものである。基板１００上には、画素部１０５、ソース信号線駆動回路１０２、第１のゲート信号線駆動回路１０３、および第２のゲート信号線駆動回路１０４が形成されている。

画素部１０５において、１０１で示される部分を１画素とし、詳細な回路構成を図１（Ｂ）に示す。１画素は、ソース信号線１１１、第１のゲート信号線１１２、第２のゲート信号線１１３、第１の画素ＴＦＴ１１４、第２の画素ＴＦＴ１１５、液晶素子１１６、保持容量１１７、対向電極１１８を有している。

第１の画素ＴＦＴ１１４のゲート電極は、第１のゲート信号線１１２と電気的に接続され、第１のゲート信号線１１２に入力されるパルスによってＯＮ、ＯＦＦが制御される。第２の画素ＴＦＴ１１５のゲート電極は、第２のゲート信号線１１３と電気的に接続され、第２のゲート信号線１１３に入力されるパルスによってＯＮ、ＯＦＦが制御される。

ソース信号線１１１より入力される映像信号は、第１の画素ＴＦＴ１１４、および第２の画素ＴＦＴ１１５が共にＯＮのときに画素に入力され、保持容量１１７において電荷が保持される。

回路の動作について説明する。なお、本明細書においては、画素数をｍ×ｎ画素としているが、映像信号のフォーマット変換についてはその手段を問わないので、説明を簡単にするため、フォーマット変換を必要としないようにｍ＝ｎとした場合を例に挙げて説明する。図１およひ図８を参照する。

第１の表示、すなわち通常表示を行う場合、第２のゲート信号線駆動回路は、第２の画素ＴＦＴ１１５が全画面にわたってＯＮとなるようにしておく。これにより、画素は第１の画素ＴＦＴのＯＮ、ＯＦＦのみによって制御される。あとは、ソース信号線駆動回路と第１のゲート信号線駆動回路とを従来と同様に駆動することによって映像の表示を行う。図８（Ａ）に示すように、画素の書き込みの順序は、（１，１）（２，１）・・・（ｍ，１）、（１，２）（２，２）・・・（ｍ，２）、・・・、（１，ｎ）（２，ｎ）・・・（ｍ，ｎ）となる。

次に、第２の表示、すなわち画面の縦横を切り替えた場合について説明する。図８（Ｂ）は、図８（Ａ）を時計回りに９０°回転させた様子を示している。本発明の表示装置は、フレームメモリを用いないため、映像信号の入力順序は変えない。よって、図８（Ｂ）に示す状態での画素への書き込みの順序は、（１，ｎ）（１，ｎ−１）・・・（１，１）、（２，ｎ）（２，ｎ−１）・・・（２，１）、・・・、（ｍ，ｎ）（ｍ，ｎ−１）・・・（ｍ，１）となる。

よって、第２の表示を行っている間は、ソース信号線駆動回路は通常よりも低速で駆動し、１水平期間つつサンプリングパルスを出力する。これにより、サンプリングスイッチは１水平期間の間開きつづけているので、ソース信号線１本ごとに、１水平期間分の映像信号が連続的に書き込まれていく。一方。第１のゲート信号線駆動回路は、通常よりも高速に駆動し、１ドットサンプリング期間づつ、ゲート信号線選択パルスを出力する。これにより、各画素では、１ドットサンプリング期間だけ第１の画素ＴＦＴがＯＮし、そのときの映像信号が書き込まれる。また、第２のゲート信号線駆動回路は、ソース信号線駆動回路と同様の動作をする。つまり、ソース信号線駆動回路からサンプリングパルスが出力されて、ある列のソース信号線に映像信号が入力されているとき、その列の第２のゲート信号線が選択され、選択された第２のゲート信号線に接続されている第２の画素ＴＦＴは全てＯＮとなることにより、その列にのみ映像信号の書き込みが許可される。

以上の動作により、前述のような順序で、映像信号の画素への書き込みを行うことが出来る。よって、従来必須とされてきたフレームメモリを用いることなく、表示装置の縦横表示切り替えが可能となり、結果として装置全体の部品点数を削減し、小型化が可能となるため、携帯端末等に容易に応用することが出来る。

以下に、本発明の実施例について記載する。

［実施例１］
実施形態にて示した方法で縦横表示切り替えを行う場合、第１のゲート信号線駆動回路の走査方向に注目する。通常表示の場合、図８（Ａ）に示したように、第１のゲート信号線駆動回路は、１行目からｎ行目までのゲート信号線を順に選択、走査していく。これに対して、縦横を切り替えた場合には、図８（Ｂ）に示したように、第１のゲート信号線駆動回路は、逆にｎ行目から１行目までのゲート信号線を順に選択、走査していく。よって、縦横表示切り替えの際は、第１のゲート信号線駆動回路の走査方向の切り替えが必要となる。

図９に、走査方向切り替え回路を追加した駆動回路の構成を示す。フリップフロップ９０１を複数段用いてなるシフトレジスタ９０２、ＮＡＮＤ９０４、バッファ９０５に関しては、図７（Ａ）に示した従来例と同様である。走査方向切り替え回路９０３には、走査方向切り替え信号（ＵＤ）、走査方向切り替え反転信号（ＵＤｂ）が入力され、走査方向切り替え信号（ＵＤ）がＨ、走査方向切り替え反転信号（ＵＤｂ）がＬのとき、ゲート信号線の選択はＧ₁、Ｇ₂、・・・、Ｇ_nの順であり、走査方向切り替え信号（ＵＤ）がＬ、走査方向切り替え反転信号（ＵＤｂ）がＨのとき、ゲート信号線の選択は、Ｇ_n、Ｇ_n-1、・・・Ｇ₁の順となる。

なお、本発明を実施するにあたり、その駆動回路の構成は図６、図７、図９等の構成には限定しない。例えば、シフトレジスタの代わりにデコーダを用いた場合等においても、本発明は実施が可能である。

［実施例２］
本実施例では、実施形態とは異なる方法で、簡単に縦横表示の切り替えを行う場合の例を示す。

図１２（Ａ）に表示装置の構成を示す。基板１２００上に画素部１２０６が形成され、さらに第１のソース信号線駆動回路１２０２、第１のゲート信号線駆動回路１２０３、第２のソース信号線駆動回路１２０４、第２のゲート信号線駆動回路１２０５が形成されている。ここで、第１のソース信号線駆動回路の走査方向と、第２のソース信号線駆動回路の走査方向とは互いに垂直をなす。また、第１のゲート信号線駆動回路の走査方向と、第２のゲート信号線駆動回路の走査方向とは互いに垂直をなす。

画素部１２０６において、１２０１で示される部分が１画素であり、その構成を図１２（Ｂ）に示す。１画素は、第１のソース信号線１２１１、第１のゲート信号線１２１２、第２のソース信号線１２１３、第２のゲート信号線１２１４、第１の画素ＴＦＴ１２１５、第２の画素ＴＦＴ１２１６、液晶素子１２１７、保持容量１２１８、対向電極１２１９を有する。

本実施例の場合、ソース信号線、ゲート信号線、画素ＴＦＴをそれぞれ２つづつ有するため、液晶素子に映像信号を書き込む経路が独立して２系統ある。第１の表示、すなわち通常表示を行う際には例えば、通常表示の場合には第１のソース信号線駆動回路、第１のゲート信号線駆動回路を動作させることによって第１の画素ＴＦＴを制御し、第１のソース信号線１２１１に入力される映像信号を画素に書き込む。このとき、第２のソース信号線駆動回路、第２のゲート信号線駆動回路は、いずれも動作しないようにしておく。

一方、第２の表示、すなわち画面の縦横を切り替える際には、第２のソース信号線駆動回路、第２のゲート信号線駆動回路を動作させることによって第２の画素ＴＦＴを制御し、第２のソース信号線１２１３に入力される映像信号を画素に書き込む。このとき、第１のソース信号線駆動回路、第１のゲート信号線駆動回路は、いずれも動作しないようにしておく。

このように、１画素を２組の駆動回路を交互に用いて制御することにより、容易に縦横の表示切り替えが可能である。

［実施例３］
本発明は、実施形態にて示した液晶表示装置のみならず、ＥＬ表示装置を始めとする発光装置においても実施が可能である。図１１にその構成を示す。

基板１１００に、画素部１１０５、ソース信号線駆動回路１１０２、第１のゲート信号線駆動回路１１０３、第２のゲート信号線駆動回路１１０４が形成されている点は、図１に示した液晶表示装置の場合と同様である。さらに、ＥＬ素子に電流を供給するためのＥＬ用電源１１０６が外部よりＦＰＣを介して入力される。

図１１（Ａ）において、１１０１で示された１画素についての構成を図１１（Ｂ）に示す。１画素は、ソース信号線１１１１、第１のゲート信号線１１１２、第３のゲート信号線１１１３、第１のスイッチング用ＴＦＴ１１１４、第２のスイッチング用ＴＦＴ１１１５、ＥＬ駆動用ＴＦＴ１１１６、ＥＬ素子１１１７、保持容量１１１８、電流供給線１１１９を有する。

第１のスイッチング用ＴＦＴ１１１４のゲート電極は、第１のゲート信号線１１１２と電気的に接続され、第１のゲート信号線１１１２に入力されるパルスによってＯＮ、ＯＦＦが制御される。第２のスイッチング用ＴＦＴ１１１５のゲート電極は、第２のゲート信号線１１１３と電気的に接続され、第２のゲート信号線１１１３に入力されるパルスによってＯＮ、ＯＦＦが制御される。

ソース信号線１１１１より入力される映像信号は、第１のスイッチング用ＴＦＴ１１１４、および第２のスイッチング用ＴＦＴ１１１５が共にＯＮのときに、ＥＬ駆動用ＴＦＴ１１１６のゲート電極に入力され、保持容量１１１８において電荷が保持される。

駆動タイミング等については、実施形態と同様のアナログ点順次駆動で良いので、ここでは説明を省略する。

［実施例４］
高解像度、大画面の表示装置においては、一定期間内により多くの画素を駆動する必要がある。従来の駆動方法では駆動周波数が高くなるため、分割駆動が採用される場合が多い。

図１４は、分割駆動を行う場合のソース信号線駆動回路の構成例を示しており、フリップフロップ１４０１を複数段用いてなるシフトレジスタ１４０２、ＮＡＮＤ１４０３、バッファ１４０４、サンプリングスイッチ１４０５等を有する。

図６に示した回路は、１つのサンプリングパルスによって１度に１画素への映像信号の書き込みが行われるのに対し、図１４に示した回路は、映像信号を並列に４本入力し、１つのサンプリングパルスによって１度に４画素への映像信号の書き込みを行う。このようにすると、画素数が同じ従来の表示装置と比較して、ソース信号線駆動回路の駆動周波数を（１／分割数）に抑えることが出来る。図１４の場合は、４点同時サンプリングを行うので、分割数は４分割であり、ソース信号線駆動回路の駆動周波数を１／４に抑えることが出来る。

本実施例においては、このような分割駆動を行う表示装置において、縦横表示の切り替えを行う方法について説明する。

図１５を参照する。図１５（Ａ）は、４分割駆動を行うソース信号線駆動回路を有する表示装置の、通常表示時の書き込み順序を示している。４本のビデオ信号線から、同時に４画素分のサンプリングを行い、最初のサンプリングパルスで（１，１）（２，１）（３，１）（４，１）の４画素に同時に書き込まれる。続いて、次のサンプリングパルスで（５，１）（６，１）（７，１）（８，１）の４画素に同時に書き込まれる。

よって、各ビデオ信号線（Ｖｉｄｅｏ１〜Ｖｉｄｅｏ４）に入力される映像信号の入力順序は図１５（Ｃ）に示すようになる。

図１５（Ｂ）は、図１５（Ａ）に示した表示装置の縦横表示を切り替えた場合の書き込み順序を示している。通常表示の場合、横方向に並んだ４点で同時サンプリングが行われるのに対し、縦横を切り替えた場合、縦方向に並んだ４点で同時サンプリングが行われる。

通常表示の場合、最初に同時に書き込まれる画素は、（１，１）（２，１）（３，１）（４，１）の４画素であったが、縦横を切り替えた場合、最初に同時に書き込まれる画素は、（１，ｎ）（２，ｎ）（３，ｎ）（４，ｎ）の４画素である。

このとき、それら４画素に書き込まれるべき映像信号は、通常表示の場合に（１，１）（１，２）（１，３）（１，４）の４画素に書き込まれるべき映像信号である。

よって、縦横の表示を切り替える場合、各ビデオ信号線（Ｖｉｄｅｏ１〜Ｖｉｄｅｏ４）に入力される映像信号の入力順序は図１５（Ｄ）に示すようになる。

この場合、４水平周期分の映像信号の並べ替えを行う手順が必要なため、４水平周期分の映像信号を記憶するメモリを必要とするが、従来のようにフレームメモリを必要とする場合と比較しても、その記憶容量は極めて小さくて済む。

以上のようにして、分割駆動を行う表示装置においても、本発明を実施することが可能である。

［実施例５］
本実施例においては、同一基板上に画素部および画素部の周辺に設ける駆動回路のＴＦＴ（Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。

図１６を参照する。まず、基板５００１上に下地絶縁膜５００２を形成し、結晶構造を有する第１の半導体膜を得た後、所望の形状にエッチング処理して島状に分離された半導体層５００３〜５００６を形成する。

本実施例においては、基板５００１としてガラス基板（＃１７３７基板）を用い、下地絶縁膜５００２としては、プラズマＣＶＤ法で成膜温度４００［℃］、原料ガスＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａ（組成比Ｓｉ＝３２［％］、Ｏ＝２７［％］、Ｎ＝２４［％］、Ｈ＝１７［％］）を５０［nm］（好ましくは１０〜２００［nm］）形成する。次いで、表面をオゾン水で洗浄した後、表面の酸化膜を希フッ酸（１／１００希釈）で除去する。次いでプラズマＣＶＤ法で成膜温度４００［℃］、原料ガスＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂ（組成比Ｓｉ＝３２［％］、Ｏ＝５９［％］、Ｎ＝７［％］、Ｈ＝２［％］）を１００［nm］（好ましくは５０〜２００［nm］）の厚さに積層形成し、さらに大気解放せずにプラズマＣＶＤ法で成膜温度３００［℃］、成膜ガスＳｉＨ₄で非晶質構造を有する半導体膜（ここではアモルファスシリコン膜）を５４［nm］の厚さ（好ましくは２５〜８０［nm］）で形成する。

本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。また、半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_XＧｅ_1-X（Ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により形成すればよい。また、プラズマＣＶＤ装置は、枚葉式の装置でもよいし、バッチ式の装置でもよい。また、同一の成膜室で大気に触れることなく下地絶縁膜と半導体膜とを連続成膜してもよい。

次いで、非晶質構造を有する半導体膜の表面を洗浄した後、オゾン水で表面に約２［nm］のごく薄い酸化膜（図示せず）を形成する。次いで、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行う。ここでは、ジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンドープ法を用い、ドーピング条件を加速電圧１５［kV］、ジボランを水素で１［％］に希釈したガス流量３０［sccm］、ドーズ量２×１０¹²［atoms/cm²］で非晶質シリコン膜にボロンを添加した。

次いで、重量換算で１０［ppm］のニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を
用いてもよい。

次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜を形成する。この加熱処理は、電気炉の熱処理または強光の照射を用いればよい。電気炉の熱処理で行う場合は、５００［℃］〜６５０［℃］で４〜２４時間で行えばよい。ここでは脱水素化のための熱処理（５００［℃］、１時間）の後、結晶化のための熱処理（５５０［℃］、４時間）を行って結晶構造を有するシリコン膜を得る。なお、ここでは炉を用いた熱処理を用いて結晶化を行ったが、ランプアニール装置で結晶化を行ってもよい。なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いたが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。

次いで、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するための第１のレーザー光(ＸｅＣｌ：波長３０８[nm])の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００[nm]以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波、またはＣＷレーザーを用いる。いずれにしても、繰り返し周波数１０〜１０００[Hz]程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００[mJ/cm²]に集光し、９０〜９５［％］のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度３９３[mJ/cm²]で第１のレーザー光の照射を大気中で行う。なお、大気中、または酸素雰囲気中で行うため、第１のレーザー光の照射により表面に酸化膜が形成される。

次いで、第１のレーザー光の照射により形成された酸化膜を希フッ酸で除去した後、第２のレーザー光の照射を窒素雰囲気、或いは真空中で行い、半導体膜表面を平坦化する。このレーザー光（第２のレーザー光）には波長４００[nm]以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波、またはＣＷレーザーを用いる。第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きく（好ましくは３０〜６０[mJ/cm²]大きく）する。ここでは、繰り返し周波数３０[Hz]、エネルギー密度４５３[mJ/cm²]で第２のレーザー光の照射を行い、半導体膜表面における凹凸のＰ−Ｖ値が５[nm]以下となる。

また、本実施例では第２のレーザー光の照射を全面に行ったが、オフ電流の低減は、画素部のＴＦＴに特に効果があるため、少なくとも画素部のみに選択的に照射する工程としてもよい。また、１回のレーザー照射のみによる処理であっても良い。

次いで、オゾン水で表面を１２０秒処理して合計１〜５[nm]の酸化膜からなるバリア層（図示せず）を形成する。

次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を膜厚１５０[nm]で形成する。本実施例のスパッタ法による成膜条件は、成膜圧力を０．３[Pa]とし、ガス（Ａｒ）流量を５０［ｓｃｃｍ］とし、成膜パワーを３[kW]とし、基板温度を１５０［℃］とする。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、３×１０²⁰〜６×１０²⁰[atoms/cm³]、酸素の原子濃度は１×１０¹⁹〜３×１０¹⁹[atoms/cm³]である。その後、ランプアニール装置を用いて６５０［℃］、３分の熱処理を行いゲッタリングする。

次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。

次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層５００３〜５００６を形成する。半導体層を形成した後、レジストからなるマスクを除去する。

次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜５００７となる珪素を主成分とする絶縁膜を形成する。本実施例では、プラズマＣＶＤ法により１１５[nm]の厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２［％］、○＝５９［％］、Ｎ＝７［％］、Ｈ＝２［％］）で形成する。

次いで、ゲート絶縁膜５００７上に膜厚２０〜１００[nm]の第１の導電膜５００８と、膜厚１００〜４００[nm]の第２の導電膜５００９とを積層形成する。本実施例では、ゲート絶縁膜５００７上に膜厚５０[nm]の窒化タンタル（ＴａＮ）膜、膜厚３７０[nm]のタングステン（Ｗ）膜を順次積層する（図１６（Ａ））。

第１の導電膜及び第２の導電膜を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０[nm]のタングステン膜、膜厚５００[nm]のアルミニウムとシリコンの合金（ＡＩ−Ｓｉ）膜、膜厚３０[nm]の窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａ１−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（ＡＩ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。

次に、図１６（Ｂ）に示すように光露光工程によりレジストからなるマスク５０１０を形成し、ゲート電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。エッチングにはＩＣＰ(lnductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお・エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を適宜用いることができる。

本実施例では、基板側（試料ステージ）にも１５０［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９[nm/min]、ＴａＮに対するエッチング速度は８０．３２[nm/min]であり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。この後、レジストからなるマスク５０１０を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０[sccm]とし、１．０[Pa]の圧力でコイル型の電極に５００［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣ₁₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７[nm/min]、ＴａＮに対するエッチング速度は６６．４３[nm/min]である。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０［％］程度の割合でエッチング時間を増加させると良い。

上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。

こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。ゲート絶縁膜となる絶縁膜５００７において、第１の形状の導電層５０１１〜５０１６で覆われない領域は１０〜２０[nm]程度エッチングされて薄くなる。

次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ₆とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２４／１２／２４[sccm]とし、１．３[Pa]の圧力でコイル型の電極に７００［Ｗ］のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０［Ｗ］のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３[nm/min]、ＴａＮに対するエッチング速度は３２．１[nm/min]であり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜５００７であるＳｉＯＮに対するエッチング速度は３３．７［ｎｍ／ｍｉｎ］であり、ＳｉＯＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ₆を用いた場合、ゲート絶縁膜５００７との選択比が高いので膜減りを抑えることができる。本実施例ではゲート絶縁膜５００７において約８[mm]しか膜減りが起きない。

この第２のエッチング処理によりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の形状の導電層５０１７〜５０２２を形成する。このとき、第１の導電層はほとんどエッチングされず、第１の導電層５０１７ａ〜５０２２ａとなる。なお、第１の導電層５０１７ａ〜５０２２ａは、第１の導電層５０１１ａ〜５０１６ａとほぼ同一サイズである。実際には第２のエッチング処理によって、第１の導電層の幅は、第２のエッチング処理前に比べて約０．３[μm]程度、即ち線幅全体で０．６[μm]程度後退する場合もあるがほとんどサイズに変化がない。

また、２層構造に代えて、膜厚５０[nm]のタングステン膜、膜厚５００[nm]のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０[nm]の窒化チタン膜を順次積層した３層構造とした場合、第１のエッチング処理の第１のエッチング条件としては、ＢＣｌ₃とＣｌ₂とＯ₂とを原料ガスに用い、それぞれのガス流量比を６５／１０／５[sccm]とし、基板側（試料ステージ）に３００［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入し、１．２[Pa]の圧力でコイル型の電極に４５０［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して１１７秒のエッチングを行えばよく、第１のエッチング処理の第２のエッチング条件としては、ＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０[sccm]とし、基板側（試料ステージ）にも２０［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入し、１．０[Pa]の圧力でコイル型の電極に５００［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して約３０秒程度のエッチングを行えばよく、第２のエッチング処理としてはＢＣｌ₃とＣｌ₂を用い、それぞれのガス流量比を２０／６０[sccm]とし、基板側（試料ステージ）には１００［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入し、１．２[Pa]の圧力でコイル型の電極に６００［Ｗ］のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行えばよい。

次いで、レジストからなるマスクを除去した後、第１のドーピング処理を行って図１６（Ｄ）の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第１の導電層及び第２の導電層５０１７〜５０２１がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０２３〜５０２６が形成される。第１の不純物領域５０２３〜５０２６には１×１０¹⁶〜１×１０¹⁷[atoms/cm³]の濃度範囲でＮ型を付与する不純物元素を添加する。ここでは、第１の不純物領域と同じ濃度範囲の領域をＮ‐‐領域とも呼ぶ。

なお、本実施例ではレジストからなるマスクを除去した後、第１のドーピング処理を行ったが、レジストからなるマスクを除去せずに第１のドーピング処理を行ってもよい。

次いで、図１７（Ａ）に示すようにレジストからなるマスク５０２７を形成し第２のドーピング処理を行う。第２のドーピング処理におけるイオンドープ法の条件はドーズ量を１．５×１０¹⁵[atoms/cm²]とし、加速電圧を６０〜１００[keV]としてリン（Ｐ）をドーピングする。ここでは、第２の導電層５０１７ｂ〜５０２１ｂをマスクとして各半導体層に不純物領域が自己整合的に形成される。勿論、マスク５０２７で覆われた領域には添加されない。こうして、第２の不純物領域５０２８、５０２９と、第３の不純物領域５０３０が形成される。第２の不純物領域５０２８、５０２９には１×１０²⁰〜１×１０²⁰[atoms/cm³]の濃度範囲でＮ型を付与する不純物元素を添加されている。ここでは、第２の不純物領域と同じ濃度範囲の領域をＮ^＋領域とも呼ぶ。

また、第３の不純物領域は第１の導電層５０１７ａにより第２の不純物領域よりも低濃度に形成され、１×１０¹⁸〜１×１０¹⁹[atoms/cm³]の濃度範囲でＮ型を付与する不純物元素を添加されることになる。なお、第３の不純物領域は、テーパー形状である第１の導電層５０１７ａの部分を通過させてドーピングを行うため、テーパー部の端部に向かって不純物濃度が増加する濃度勾配を有している。ここでは、第３の不純物領域と同じ濃度範囲の領域をＮ⁻領域とも呼ぶ。また、マスク５０２７で覆われた領域５０３１は、第２のドーピング処理で不純物元素が添加されず、第１の不純物領域がそのまま残される。

次いで、レジストからなるマスク５０２７を除去した後、新たにレジストからなるマスク５０３２を形成して図１７（Ｂ）に示すように第３のドーピング処理を行う。

駆動回路において、上記第３のドーピング処理により、Ｐチャネル型ＴＦＴを形成する半導体層および保持容量を形成する半導体層にＰ型の導電型を付与する不純物元素が添加された第４の不純物領域５０３３、５０３４及び第５の不純物領域５０３５、５０３６を形成する。

また、第４の不純物領域５０３３、５０３４には１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＰ型を付与する不純物元素が添加されるようにする。尚、第４の不純物領域５０３３、５０３４は、当初は先の工程でリン（Ｐ）が添加された領域（ｎ‐‐領域）となっているが、Ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されていて導電型はＰ型となっている。ここでは、第４の不純物領域と同じ濃度範囲の領域をＰ⁺領域とも呼ぶ。

また、第５の不純物領域５０３５、５０３６は第２の導電層５０１８ａ、５０２１ａのテーパー部と重なる領域に形成されるものでありぐ１×１０¹⁸〜１×１０²⁰[atoms/cm³]の濃度範囲でＰ型を付与する不純物元素が添加されるようにする。ここでは、第５の不純物領域と同じ濃度範囲の領域をＰ^-領域とも呼ぶ。

以上までの工程でそれぞれの半導体層にＮ型またはＰ型の導電型を有する不純物領域が形成される。導電層５０１７〜５０２０はＴＦＴのゲート電極となる。また、導電層５０２１は画素部において保持容量を形成する一方の電極となる。さらに、導電層５０２２は画素部においてソース信号線を形成する。

次いで、ほぼ全面を覆う絶縁膜（図示せず）を形成する。本実施例では、プラズマＣＶＤ法により膜厚５０[nm]の酸化シリコン膜を形成した。勿論、この絶縁膜は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。

次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。

また、本実施例では、上記活性化の前に絶縁膜を形成した例を示したが、上記活性化を行った後、絶縁膜を形成する工程としてもよい。

次いで、窒化シリコン膜からなる第１の層間絶縁膜５０３７を形成して熱処理（３００〜５５０［℃］で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う(図１７(Ｃ))。この工程は第１の層間絶縁膜５０３７に含まれる水素により半導体層のダングリングボンドを終端する工程である。酸化シリコン膜からなる絶縁膜（図示しない）の存在に関係なく半導体層を水素化することができる。ただし、第２の導電層としてアルミニウムを主成分とする材料を用いている場合には、水素化する工程において第２の導電層が耐え得る熱処理条件とすることが重要である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、第１の層間絶縁膜５０３７上に有機絶縁物材料から成る第２の層間絶縁膜５０３８を形成する。本実施例では膜厚１．６[μm]のアクリル樹脂膜を形成する。次いで、各電極もしくは不純物領域に達するコンタクトホールを開口する。本実施例では複数のエッチング処理を順次行う。本実施例では第１の層間絶縁膜５０３７をエッチングストッパーとして第２の層間絶縁膜５０３８をエッチングした後、絶縁膜（図示しない）をエッチングストッパーとして第１の層間絶縁膜５０３７をエッチングしてから絶縁膜（図示しない）をエッチングした。

その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて配線及び画素電極を形成する。これらの電極及び画素電極の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等で反射性に優れた材料を用いることが望ましい。こうして、配線５０３９〜５０４２、画素電極５０４３、ゲート信号線５０４４が形成される。

以上の様にして、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを有する駆動回路と、Ｎチャネル型ＴＦＴからなる画素ＴＦＴ、保持容量とを有する画素部とを同一基板上に形成することができる(図１７(Ｄ))。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。

図１７（Ｄ）に示したアクティブマトリクス基板において、Ｎチャネル型ＴＦＴは２種類の構造を有している。１つは、駆動回路のＮチャネル型ＴＦＴに見られるような、ゲート電極に重なる第３の不純物領域を有するＧＯＬＤ構造、もう１つは、画素ＴＦＴに見られるような、ゲート電極に重ならない第１の不純物領域を有するＬＤＤ構造である。

前者は、ホットキャリア劣化等の抑制に有効な構造であり、特に動作に信頼性が求められる箇所に適している。後者は、オフ電流のリーク低減に有効な構造であり、負のバイアス電圧が印加される機会の多い回路や、画素部を制御する回路等に適している。

一方、対向基板５０４５を用意する。対向基板側には、透明導電膜でなる対向電極５０４６を形成する。

続いて、アクティブマトリクス基板および対向基板に、それぞれ配向膜５０４７、５０４８を形成し、ラビング処理を行う。なお、本実施例においては、配向膜５０４８をアクティブマトリクス基板側に形成する前に、アクリル樹脂等の有機樹脂膜を用いて、基板間の空隙を確保するための柱状スペーサ（図示せず）を所望の位置に形成した。また、柱状スペーサに代えて、球状のスペーサを基板全面に散布しても良い。

そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材(図示せず)で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な空隙を持って２枚の基板が貼り合わせられる。その後、両基板間の空隙に液晶材料５０４９を注入し、封止剤(図示せず)によって完全に封止する。液晶材料５０４９には公知の液晶材料を用いれば良い。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼り付ける。このようにして図１８(Ａ)に示すアクティブマトリクス型液晶表示装置が完成する。

なお、本実施例においては液晶表示装置の作製方法について説明したが、特に本発明を液晶表示装置のみへの用途に限定するものではない。ＥＬ素子等を用いた発光装置を作製する際にも、アクティブマトリクス基板の作製は、図１６〜図１７に示した本実施例の方法に従えば良い。以後、アクティブマトリクス基板上に陽極、正孔輸送層、発光層、電子注入層、陰極等でなるＥＬ素子を形成すれば、アクティブマトリクス型の発光装置を作製することが出来る。

［実施例６］
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、ディスプレイ装置、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、携帯電話等が挙げられる。それらの一例を図１３に示す。

図１３(Ａ)は液晶ディスプレイもしくはＥＬディスプレイであり、筐体３００１、支持台３００２、表示部３００３等を有している。本発明は表示部３００１に適用が可能である。また、このような卓上据付型のディスプレイにおいて縦横表示切り替えを行う場合には、支持台３００２への筐体３００１の取り付け部に回転機構を設け、筺体３００１自体を回転可能にすると良い。

図１３(Ｂ)は、携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等を有している。本発明は表示部３０３３に適用が可能である。

図１３(Ｃ)は、携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作ボタン３０６５、アンテナ３０６６等を有している。本発明は表示部３０６４に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

発明の効果

本発明により、画面表示の縦横切り替えをフレームメモリ等を用いることなく容易に行うことが可能な表示装置の提供が可能となる。よって、部品点数の限られる小型携帯端末等にも、容易に適用が可能となる。

本発明の一実施形態を示す図。 従来用いられている表示装置の概要を示す図。 縦横表示の切り替えの様子を説明する図。 縦横表示の切り替えにフレームメモリを用いる場合の処理の流れ、およびフォーマット変換について示す図。 表示装置を駆動する際のタイミングについて説明する図。 ソース信号線駆動回路の構成およびタイミングチャートを示す図。 ゲート信号線駆動回路の構成およびタイミングチャートを示す図。 通常表示と縦横切り替え表示における、映像信号の書き込み順を説明する図。 走査方向切り替え回路を有するゲート信号線駆動回路の構成を示す図。 縦横表示を切り替えた場合に表示装置を駆動する際のタイミングについて説明する図。 本発明をＥＬ表示装置に適用する場合の構成を示す図。 本発明の一実施例である、独立した２組の駆動回路を有する表示装置の構成を示す図。 本発明の適用が可能な電子機器の一例を示す図。 分割駆動を行う場合のソース信号線駆動回路の構成を示す図。 分割駆動を行う表示装置において本発明を実施する場合の表示と映像信号の入力順序について説明する図。 アクティブマトリクス型液晶表示装置の作製工程例を示す図。 アクティブマトリクス型液晶表示装置の作製工程例を示す図。 アクティブマトリクス型液晶表示装置の作製工程例を示す図。

Claims (13)

1. ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、を有し、
   前記画素部は、複数の画素を有し、
   前記第１のゲート信号線駆動回路の走査方向は、前記第２のゲート信号線駆動回路の走査方向と直交し、
   前記画素部において、第１の映像、又は前記第１の映像を９０度回転させた第２の映像が表示され、
   前記第１の映像を表示する際の前記複数の画素を順に選択する前記第１のゲート信号線駆動回路の走査方向は、前記第２の映像を表示する際の前記複数の画素を順に選択する前記第１のゲート信号線駆動回路の走査方向と逆であることを特徴とする表示装置。
   
2. ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、を有し、
   前記画素部は、複数の画素と、ソース信号線と、第１のゲート信号線と、第２のゲート信号線と、を有し、
   前記複数の画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、
   前記第１のトランジスタの第１の電極は、前記ソース信号線と電気的に接続され、
   前記第１のトランジスタの第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、
   前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、
   前記第１のゲート信号線駆動回路の走査方向は、前記第２のゲート信号線駆動回路の走査方向と直交し、
   前記画素部において、第１の映像、又は前記第１の映像を９０度回転させた第２の映像が表示され、
   前記第１の映像を表示する際の前記第１のゲート信号線を順に選択する前記第１のゲート信号線駆動回路の走査方向は、前記第２の映像を表示する際の前記第１のゲート信号線を順に選択する前記第１のゲート信号線駆動回路の走査方向と逆であることを特徴とする表示装置。
   
3. ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、を有し、
   前記画素部は、複数の画素と、ソース信号線と、第１のゲート信号線と、第２のゲート信号線と、を有し、
   前記複数の画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、液晶素子又はＥＬ素子と、を有し、
   前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、
   前記第１のトランジスタの第１の電極は、前記ソース信号線と電気的に接続され、
   前記第１のトランジスタの第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、
   前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、
   前記第２のトランジスタの第２の電極は、前記液晶素子又はＥＬ素子と電気的に接続され、
   前記第１のゲート信号線駆動回路の走査方向は、前記第２のゲート信号線駆動回路の走査方向と直交し、
   前記画素部において、第１の映像、又は前記第１の映像を９０度回転させた第２の映像が表示され、
   前記第１の映像を表示する際の前記第１のゲート信号線を順に選択する前記第１のゲート信号線駆動回路の走査方向は、前記第２の映像を表示する際の前記第１のゲート信号線を順に選択する前記第１のゲート信号線駆動回路の走査方向と逆であることを特徴とする表示装置。
   
4. ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、を有し、
   前記画素部は、複数の画素と、ソース信号線と、第１のゲート信号線と、第２のゲート信号線と、電流供給線と、を有し、
   前記複数の画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、ＥＬ素子と、を有し、
   前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、
   前記第１のトランジスタの第１の電極は、前記ソース信号線と電気的に接続され、
   前記第１のトランジスタの第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、
   前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、
   前記第２のトランジスタの第２の電極は、前記第３のトランジスタのゲート電極と電気的に接続され、
   前記第３のトランジスタの第１の電極は、前記ＥＬ素子と電気的に接続され、
   前記第３のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
   前記第１のゲート信号線駆動回路の走査方向は、前記第２のゲート信号線駆動回路の走査方向と直交し、
   前記画素部において、第１の映像、又は前記第１の映像を９０度回転させた第２の映像が表示され、
   前記第１の映像を表示する際の前記第１のゲート信号線を順に選択する前記第１のゲート信号線駆動回路の走査方向は、前記第２の映像を表示する際の前記第１のゲート信号線を順に選択する前記第１のゲート信号線駆動回路の走査方向と逆であることを特徴とする表示装置。
   
5. 請求項２乃至請求項４のいずれか一項において、
   前記第１の映像を表示する際、前記複数の画素の全てにおいて前記第２のトランジスタがオンになり、且つ前記複数の画素のうち選択された行の画素において前記第１のトランジスタがオンになることで、前記複数の画素のうち選択された行の画素に第１の映像信号が入力され、
   前記第２の映像を表示する際、前記複数の画素のうち選択された列の画素において前記第２のトランジスタがオンになり、且つ前記複数の画素のうち選択された行の画素において前記第１のトランジスタがオンになることで、前記複数の画素のうち選択された列及び行の画素に第２の映像信号が入力されることを特徴とする表示装置。
   
6. 請求項１乃至請求項５のいずれか一項において、
   前記第１の映像を表示する際は、前記ソース信号線駆動回路の駆動周波数は、前記第１のゲート信号線駆動回路の駆動周波数よりも高く、
   前記第２の映像を表示する際は、前記ソース信号線駆動回路の駆動周波数は、前記第１のゲート信号線駆動回路の駆動周波数と同じかより低く、且つ、前記第２のゲート信号線駆動回路の駆動周波数と同じかより高いことを特徴とする表示装置。
   
7. 請求項１乃至請求項６のいずれか一項において、
   前記第１の映像は、前記第１のゲート信号線駆動回路の走査方向に従った向きで表示され、
   前記第２の映像は、前記第２のゲート信号線駆動回路の走査方向に従った向きで表示されることを特徴とする表示装置。
   
8. 請求項１乃至請求項７のいずれか一項において、
   前記ソース信号線駆動回路と、前記第１のゲート信号線駆動回路と、前記第２のゲート信号線駆動回路と、前記複数の画素とは、同一基板上に設けられていることを特徴とする表示装置。
   
9. 複数の画素と、ソース信号線と、第１のゲート信号線と、第２のゲート信号線と、を有し、
   前記複数の画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、
   前記第１のトランジスタの第１の電極は、前記ソース信号線と電気的に接続され、
   前記第１のトランジスタの第２の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、
   前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、
   第１の期間では、前記複数の画素の全てにおいて前記第２のトランジスタがオンになり、且つ前記複数の画素のうち選択された行の画素において前記第１のトランジスタがオンになることで、前記複数の画素のうち選択された行の画素に第１の映像信号が入力され、
   第２の期間では、前記複数の画素のうち選択された列の画素において前記第１のトランジスタがオンになり、且つ前記複数の画素のうち選択された行の画素において前記第２のトランジスタがオンになることで、前記複数の画素のうち選択された列及び行の画素に第２の映像信号が入力されることを特徴とする表示装置。
   
10. 請求項９において、
    前記第２のトランジスタの第２の電極は、画素電極と電気的に接続されることを特徴とする表示装置。
    
11. 請求項９において、
    前記複数の画素それぞれは、第３のトランジスタを有し、
    前記第３のトランジスタのゲートは、前記第２のトランジスタの第２の電極と電気的に接続され、
    前記第３のトランジスタの第１の電極は、画素電極と電気的に接続され、
    前記第３のトランジスタの第２の電極は、電流供給線と電気的に接続されることを特徴とする表示装置。
    
12. 請求項９乃至請求項１１のいずれか一項において、
    前記第１の期間において、前記複数の画素が１行目から最終行目まで１行ずつ順に選択され、
    前記第２の期間において、前記複数の画素の各列が選択される毎に、前記複数の画素が最終行目から１行目まで１行ずつ順に選択されることを特徴とする表示装置。
    
13. 請求項１乃至請求項１１のいずれか一項に記載の表示装置を用いることを特徴とする電子機器。

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